JPS6164165A - Ｍｏｓ型電界効果トランジスタ - Google Patents
Ｍｏｓ型電界効果トランジスタInfo
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- JPS6164165A JPS6164165A JP59185845A JP18584584A JPS6164165A JP S6164165 A JPS6164165 A JP S6164165A JP 59185845 A JP59185845 A JP 59185845A JP 18584584 A JP18584584 A JP 18584584A JP S6164165 A JPS6164165 A JP S6164165A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電流が基板主面に対し垂直方向に流れる、い
わゆる縦型２重拡散構造のＭＯ８型電界効果トランジス
タに関する。
わゆる縦型２重拡散構造のＭＯ８型電界効果トランジス
タに関する。
従来例の構成とその問題点
縦型２重拡散構造を有するＭＯＳ型電界効果トランジス
タを電力増幅用として用いる場合には、高いドレイン電
圧で使用することが一般的で、デバイスのソース・ドレ
イン間耐圧（以下Ｂ Ｖｄｓと略す）は十分高くしかも
オン抵抗（以下Ｒｏ、ｌと略す）が小さく大電流を取シ
扱うことができなければならない。しかしながら、高い
Ｂｖｄｓと低いＲＯＭの両者を両立させることは極めて
困難で１、ＲＯＭを下げる為に、比抵抗の低いエビ層を
用いると空乏層の伸びが小さくなりＢ ｖｄｓが低下す
るという結果になっていた。
タを電力増幅用として用いる場合には、高いドレイン電
圧で使用することが一般的で、デバイスのソース・ドレ
イン間耐圧（以下Ｂ Ｖｄｓと略す）は十分高くしかも
オン抵抗（以下Ｒｏ、ｌと略す）が小さく大電流を取シ
扱うことができなければならない。しかしながら、高い
Ｂｖｄｓと低いＲＯＭの両者を両立させることは極めて
困難で１、ＲＯＭを下げる為に、比抵抗の低いエビ層を
用いると空乏層の伸びが小さくなりＢ ｖｄｓが低下す
るという結果になっていた。
第１図は、−従来の縦型２重拡散構造を有するＭＯ１Ｓ
型電界効果トランジスタの断面構造図である。第１図に
おいて、ドレイン領域となるＮ＋型半導体基板１とＮ型
エピ層２の主面側よりＰ型のチャンネル形成領域３が互
いに離間して形成される。それぞれのチャンネル形成領
域３の内部には、同じく主面側よりＮ＋型ンソー領域４
が形成される。このＮ＋型ソース領域４に隣接し、チャ
ンネル形成領域３の表面の一部には、ゲート酸化膜５を
介してゲート電極６が配置される。又、ソース電極７は
Ｎ′″型ソース領域４及びチャンネル形成領域３の両方
に接触しており、Ｂ ｖｄｓを確保する構成となってい
る。このソース電極７は、絶縁膜を介して、互いに離間
して形成されたチャンネル形成領域３にはさまれたＮ型
１６層２の表面上及びゲート電極６の表面上を被ってい
る。第１図中の記号Ｇ、Ｓ、Ｄはそれぞれゲート端子、
ソース端子、ドレイン端子を示しており、通常の動作に
おいてはソース端子はグランドに接続し、ゲート端子に
は＋１ｖ〜＋６ｖ程度、ドレイ／端子には＋４０ｖ〜＋
１００Ｖ程度のバイアス電圧を加える。
型電界効果トランジスタの断面構造図である。第１図に
おいて、ドレイン領域となるＮ＋型半導体基板１とＮ型
エピ層２の主面側よりＰ型のチャンネル形成領域３が互
いに離間して形成される。それぞれのチャンネル形成領
域３の内部には、同じく主面側よりＮ＋型ンソー領域４
が形成される。このＮ＋型ソース領域４に隣接し、チャ
ンネル形成領域３の表面の一部には、ゲート酸化膜５を
介してゲート電極６が配置される。又、ソース電極７は
Ｎ′″型ソース領域４及びチャンネル形成領域３の両方
に接触しており、Ｂ ｖｄｓを確保する構成となってい
る。このソース電極７は、絶縁膜を介して、互いに離間
して形成されたチャンネル形成領域３にはさまれたＮ型
１６層２の表面上及びゲート電極６の表面上を被ってい
る。第１図中の記号Ｇ、Ｓ、Ｄはそれぞれゲート端子、
ソース端子、ドレイン端子を示しており、通常の動作に
おいてはソース端子はグランドに接続し、ゲート端子に
は＋１ｖ〜＋６ｖ程度、ドレイ／端子には＋４０ｖ〜＋
１００Ｖ程度のバイアス電圧を加える。
第１図に示した従来例において、チャンネル形成領域３
にはさまれたＮ型１６層２の表面を絶縁膜を介して被う
ソース電極７は、Ｂ Ｖｄｓを確保する為に形成される
。即ち、ソース端子Ｓをグランドに接続し、ドレイン端
子りに高い←）バイアスが加えられた時、チャンネル形
成領域３と、Ｎ型エビ層２の間には、チャンネル側空乏
層８が伸びるが、Ｎ型エビ層２の表面上をソース電極７
を彼うことにより、表面側空乏層９が広がってきてチャ
ンネル側空乏層８とつながり、表面での電界集中を緩和
するのである。しかしながら、ＲＯやを下げる為にＮ型
１６層２として比抵抗の抵い（例えば０．８Ω−遍〜１
．４Ω−匹程度）エビ層を用いた場合には、ＲＯＮの低
下により電流は増加するものの、チャンネル側空乏層８
及び表面側空乏層９が広がらなくなってつながらず曲率
の影響を受は耐圧は急激に低下する。従って高いドレイ
ンバイアスでの動作が不可能となり、トラ／シスクを；
’ｌ’；Ｉ出力化することは極めて困難であった。
にはさまれたＮ型１６層２の表面を絶縁膜を介して被う
ソース電極７は、Ｂ Ｖｄｓを確保する為に形成される
。即ち、ソース端子Ｓをグランドに接続し、ドレイン端
子りに高い←）バイアスが加えられた時、チャンネル形
成領域３と、Ｎ型エビ層２の間には、チャンネル側空乏
層８が伸びるが、Ｎ型エビ層２の表面上をソース電極７
を彼うことにより、表面側空乏層９が広がってきてチャ
ンネル側空乏層８とつながり、表面での電界集中を緩和
するのである。しかしながら、ＲＯやを下げる為にＮ型
１６層２として比抵抗の抵い（例えば０．８Ω−遍〜１
．４Ω−匹程度）エビ層を用いた場合には、ＲＯＮの低
下により電流は増加するものの、チャンネル側空乏層８
及び表面側空乏層９が広がらなくなってつながらず曲率
の影響を受は耐圧は急激に低下する。従って高いドレイ
ンバイアスでの動作が不可能となり、トラ／シスクを；
’ｌ’；Ｉ出力化することは極めて困難であった。
発明の目的
本発明の目的は、高いソース・ドレイン間耐圧を確保す
ると共に、オン抵抗が小さく大電流を取り扱うことがで
きる大電力動作可能な縦型２重拡散構造を有するＭＯＳ
型電界効果トランジスタを提供することにある。
ると共に、オン抵抗が小さく大電流を取り扱うことがで
きる大電力動作可能な縦型２重拡散構造を有するＭＯＳ
型電界効果トランジスタを提供することにある。
発明の構成
本発明は、縦型２重拡散構造を有するＭＯＳ型電界効果
トランジスタにおいて、互いに離間してなるチャンネル
形成領域の間に位置する半導体基板の主面側の少なくと
も一部が、ドレイン領域となる半導体基板より低濃度で
あることを特徴とする。
トランジスタにおいて、互いに離間してなるチャンネル
形成領域の間に位置する半導体基板の主面側の少なくと
も一部が、ドレイン領域となる半導体基板より低濃度で
あることを特徴とする。
実施例の説明
第２図は、本発明の縦型２重拡散構造を有するＭＯ５型
電界効果トランジスタの第１の実施例の断面構造図であ
る。第２図において、第１図と等価な構成部分には同一
の参照番号及び記号を付して示す。第２図において、互
いに離間してなるＰ型のチャンネル形成領域３にはさま
れたＮ型エピ層２０表面領域の一部には、Ｎ型１６層２
より比抵抗の高いＮ型低濃度層１０が主面側より形成さ
れる。このＮ型低濃度層１０は、ソース端子Ｓがグラン
ドに、ドレイ／端子りに高い（→バイアスが加えられた
時に、濃度が低い為に空乏化し易く、従って表面側空乏
層９は表面よシ深い位置まで伸び、チャンネル側空乏層
８を相互に空乏層でつなぐ働きなし、チャンネル側空乏
層の曲率によるＢ Ｖｄｓの低下を防止する。この効果
は、特にＮ型１６層２が低比抵抗の時、つまりＲＯＭを
低減し大電流化する為に、Ｎ型１６層２を例えば０．８
Ω−α〜１．４０−品程度の比抵抗を用いた時に効果が
大きく、耐圧の著しい低下なしに大電流化が達成できる
。又、このＮ型低濃度層１ＱはＮ型１６層２の主面側よ
シ形成されており、しかもドレイン電流の通路より少し
離れた位置に形成されているので、本質的にＲＯＭを高
めることはない。
電界効果トランジスタの第１の実施例の断面構造図であ
る。第２図において、第１図と等価な構成部分には同一
の参照番号及び記号を付して示す。第２図において、互
いに離間してなるＰ型のチャンネル形成領域３にはさま
れたＮ型エピ層２０表面領域の一部には、Ｎ型１６層２
より比抵抗の高いＮ型低濃度層１０が主面側より形成さ
れる。このＮ型低濃度層１０は、ソース端子Ｓがグラン
ドに、ドレイ／端子りに高い（→バイアスが加えられた
時に、濃度が低い為に空乏化し易く、従って表面側空乏
層９は表面よシ深い位置まで伸び、チャンネル側空乏層
８を相互に空乏層でつなぐ働きなし、チャンネル側空乏
層の曲率によるＢ Ｖｄｓの低下を防止する。この効果
は、特にＮ型１６層２が低比抵抗の時、つまりＲＯＭを
低減し大電流化する為に、Ｎ型１６層２を例えば０．８
Ω−α〜１．４０−品程度の比抵抗を用いた時に効果が
大きく、耐圧の著しい低下なしに大電流化が達成できる
。又、このＮ型低濃度層１ＱはＮ型１６層２の主面側よ
シ形成されており、しかもドレイン電流の通路より少し
離れた位置に形成されているので、本質的にＲＯＭを高
めることはない。
Ｎ型！１度層１０の形成方法については、レジスト等を
マスクにして通常のイオン注入法により基板に反対導電
型の不純物を所定の位置に導入すれば良い。
マスクにして通常のイオン注入法により基板に反対導電
型の不純物を所定の位置に導入すれば良い。
第３図は、本発明の縦型２Ｍ拡散構造を有するＭＯ５型
電界効果トランジスタの第２の実施例の断面構造図であ
る。第３図において、第１図及び第２図と等価な構成部
分には同一のｇｌｌび番号及び記号を付して示す。第３
図に示す本発明の第２の実施例において、Ｎ型低濃度層
１０は＃？ｉｉいに魁間して形成されたチャンネル形成
領域３にはさまれたＮ型エビ製２の主面側全面に形成さ
れる。Ｎ型１氏濃度；＋７１０の効果は、第２図に示し
た本発明の第１の実施例の効果と同様で、Ｂ Ｖｄｓの
低下を防ぐ働きをする。Ｎ型低濃度層１０を、Ｎ型エビ
層２の主面側全曲に形成したことにより、ドレイン電流
の通路と交差することにな’ｆ）ＲｏＮが上昇する可能
性があるが、Ｎ型低濃度層１Ｑの深さ方向の厚みを制御
することによりＲＯＭの上昇を最小限に押さえることが
できる。第３図におけるＮ型低濃度層１０の形成方法に
ついては、反対導電型の不純物を全面にイオン注入する
か、又はエビ層を堆積する時点で、表面側の不純物濃度
を下げ、同一導電型の２重エビ構造にする方法により形
成すれば良い。
電界効果トランジスタの第２の実施例の断面構造図であ
る。第３図において、第１図及び第２図と等価な構成部
分には同一のｇｌｌび番号及び記号を付して示す。第３
図に示す本発明の第２の実施例において、Ｎ型低濃度層
１０は＃？ｉｉいに魁間して形成されたチャンネル形成
領域３にはさまれたＮ型エビ製２の主面側全面に形成さ
れる。Ｎ型１氏濃度；＋７１０の効果は、第２図に示し
た本発明の第１の実施例の効果と同様で、Ｂ Ｖｄｓの
低下を防ぐ働きをする。Ｎ型低濃度層１０を、Ｎ型エビ
層２の主面側全曲に形成したことにより、ドレイン電流
の通路と交差することにな’ｆ）ＲｏＮが上昇する可能
性があるが、Ｎ型低濃度層１Ｑの深さ方向の厚みを制御
することによりＲＯＭの上昇を最小限に押さえることが
できる。第３図におけるＮ型低濃度層１０の形成方法に
ついては、反対導電型の不純物を全面にイオン注入する
か、又はエビ層を堆積する時点で、表面側の不純物濃度
を下げ、同一導電型の２重エビ構造にする方法により形
成すれば良い。
第２図及び第３図に示した本発明の第１及び第２の実施
例において、Ｎ型低贋度層１０の深さ方向の厚みは均一
のものを例に取り説明を加えたが、必ずしも均一である
必要はなく、中央部のみ深くし、電界をさらに緩和し易
くする形状でめっても良い。
例において、Ｎ型低贋度層１０の深さ方向の厚みは均一
のものを例に取り説明を加えたが、必ずしも均一である
必要はなく、中央部のみ深くし、電界をさらに緩和し易
くする形状でめっても良い。
発明の効果
本発明により次の様な効果がもたらされる。
縦型２重拡散構造を有するＭＯ８型電界効果トランジス
タにおいて、低比抵抗のエビ層を用いた場合においても
耐圧低下がなく、大電流化と高耐圧化を同時に達成でき
、大電力動作が可能となる。
タにおいて、低比抵抗のエビ層を用いた場合においても
耐圧低下がなく、大電流化と高耐圧化を同時に達成でき
、大電力動作が可能となる。
第１図は従来のＭＯＳ型電界効果トランジスタの断面構
造図、第２図及び第３図はそれぞれ本発明のＭＯ５型電
界効果トランジスタの第１及び第２の実施例の断面構造
図である。 １・・・・・・Ｎ”型半導体基板、２・・・・・・Ｎ型
エビ層、３・・・・・・チャ／ネル形成領域、４・・・
・・・Ｎ”型ソース領域、６・・・・・・ゲート電極、
７・・・・・・ソース電極、１０・・・・・・Ｎ型低濃
度層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名υ 第２図 第３図
造図、第２図及び第３図はそれぞれ本発明のＭＯ５型電
界効果トランジスタの第１及び第２の実施例の断面構造
図である。 １・・・・・・Ｎ”型半導体基板、２・・・・・・Ｎ型
エビ層、３・・・・・・チャ／ネル形成領域、４・・・
・・・Ｎ”型ソース領域、６・・・・・・ゲート電極、
７・・・・・・ソース電極、１０・・・・・・Ｎ型低濃
度層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名υ 第２図 第３図
Claims (1)
- ドレイン領域である一導電型半導体基板の主面側より
形成された反対導電型で互いに離間してなるチャンネル
形成領域と、前記チャンネル形成領域内に形成された一
導電型のソース領域と、前記ソース領域に隣接し、ゲー
ト絶縁膜を介して前記チャンネル形成領域上に形成され
たゲート電極とからなり、前記互いに離間してなるチャ
ンネル形成領域の間に位置する一導電型半導体基板の主
面側の少なくとも一部が、ドレイン領域である一導電型
半導体基板より低濃度であることを特徴とするＭＯＳ型
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185845A JPS6164165A (ja) | 1984-09-05 | 1984-09-05 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185845A JPS6164165A (ja) | 1984-09-05 | 1984-09-05 | Ｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6164165A true JPS6164165A (ja) | 1986-04-02 |
Family
ID=16177883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185845A Pending JPS6164165A (ja) | 1984-09-05 | 1984-09-05 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6164165A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016066A (en) * | 1988-04-01 | 1991-05-14 | Nec Corporation | Vertical power MOSFET having high withstand voltage and high switching speed |
| US5124772A (en) * | 1989-09-11 | 1992-06-23 | Kabushiki Kaisha Toshiba | Insulated gate bipolar transistor with a shortened carrier lifetime region |
| US5231474A (en) * | 1986-03-21 | 1993-07-27 | Advanced Power Technology, Inc. | Semiconductor device with doped electrical breakdown control region |
| EP0568692A1 (en) * | 1991-11-25 | 1993-11-10 | Harris Corp | PERFORMANCE FIELD EFFECT TRANSISTOR WITH CHIMED CHANNELS. |
| US5504360A (en) * | 1990-09-24 | 1996-04-02 | Nippondenso Co., Ltd. | Vertical type semiconductor device provided with an improved construction to greatly decrease device on-resistance without impairing breakdown |
| JP2005005578A (ja) * | 2003-06-13 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2005136166A (ja) * | 2003-10-30 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 縦型ｍｏｓｆｅｔ |
-
1984
- 1984-09-05 JP JP59185845A patent/JPS6164165A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231474A (en) * | 1986-03-21 | 1993-07-27 | Advanced Power Technology, Inc. | Semiconductor device with doped electrical breakdown control region |
| US5434095A (en) * | 1986-03-21 | 1995-07-18 | Sundstrand Corporation | Method for controlling electrical breakdown in semiconductor power devices |
| US5016066A (en) * | 1988-04-01 | 1991-05-14 | Nec Corporation | Vertical power MOSFET having high withstand voltage and high switching speed |
| US5124772A (en) * | 1989-09-11 | 1992-06-23 | Kabushiki Kaisha Toshiba | Insulated gate bipolar transistor with a shortened carrier lifetime region |
| US5504360A (en) * | 1990-09-24 | 1996-04-02 | Nippondenso Co., Ltd. | Vertical type semiconductor device provided with an improved construction to greatly decrease device on-resistance without impairing breakdown |
| EP0568692A1 (en) * | 1991-11-25 | 1993-11-10 | Harris Corp | PERFORMANCE FIELD EFFECT TRANSISTOR WITH CHIMED CHANNELS. |
| JP2005005578A (ja) * | 2003-06-13 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2005136166A (ja) * | 2003-10-30 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 縦型ｍｏｓｆｅｔ |
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