JPH04137563A

JPH04137563A - 高耐圧プレーナ素子

Info

Publication number: JPH04137563A
Application number: JP25695690A
Authority: JP
Inventors: Kiminori Watanabe; 君則渡邉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1992-05-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、高耐圧プレーナ素子に関する。

（従来の技術）第５図は従来の横型の導電変調型ＭＯ５ＦＥＴの要部構
造を示す。半導体ウェハ１１はｐ＋型シリコン基板１１
１にｐ−型層１１２をエピタキシャル形成したものを用
いている。このウェハの表面にｐ型ベース層１２が形成
され・、その中に選択的にｎ＋型ソース層１３が形成さ
れている。またｐ型ベース層１２に隣接してｎ−型高抵
抗ベース層（ドリフト層）１４とｎ型低抵抗ベース層（
バッファ層）１５が形成されている。ｎ型バッファ層１
５の表面にはｐ＋型ドレイン層１６が形成されている。

ｐ型ベース層１２のｎ＋型ソース層１３とｎ−型ドリフ
ト層１４に挾まれた領域をチャネル領域として、この上
にゲース絶縁膜１７を介してゲート電極１８が形成され
ている。ソース電極２１はソース層１３とｐ型ベース層
１２に同時にコンタクトするように配設され、ドレイン
電極２４はｐ　型ドレイン層１６にコンタクトさせてい
る。

また、半絶縁性多結晶シリコン膜２３は、比抵抗が１０
〜１０１２Ω・口と高いために、ＡＡ主電極オーミック
コンタクトか十分良好にとれないため、低抵抗の多結晶
シリコン膜２０１と低抵抗の多結晶シリコン膜で形成し
ているゲート電極１８にコンタクトすることによって、
良好なコンタクトが得られている。この導電変調型ＭＯ
’５ＦＥＴにおいて、ドレイン・ソース間に正電圧を印
加した場合、低抵抗の多結晶シリコン膜２０１と半絶縁
性多結晶ポリシリコン膜２３のコンタクトが良好である
ためドレイン電位に一端が固定された低抵抗に多結晶シ
リコン膜２０１を通して半絶縁性多結晶シリコン膜２３
に微小な電流が素子全体に均一に流れて、横方向に−様
な電位傾斜が生じる。このため素子内部の電界集中が緩
和され、トレイン接合近傍の局所的な電界集中か防圧さ
れる。

ところか、この素子において、半絶縁性多結晶シリコン
膜２３のコンタクトを良好とするために、多結晶シリコ
ン膜２０１とゲート電極１８の一端とコンタクトしてい
る。この為、ゲート電極が半絶縁性多結晶ポリシリコン
膜２３とコンタクトするため、設計の余裕を取るので長
さが長くなってしまい、素子の小型化ができなくなって
きた。

また、多結晶シリコン膜２０１はフィールド酸化膜２２
上に形成されているため、ドレイン電極２４のＡＡ配線
が、段差のために段切れしてしまい、素子上を通って、
ドレイン電極２４を取り出すときに、断線の問題か生じ
た。

この段差の問題を解決するために図６のようにトレイン
側の多結晶シリコン膜を無くし、半絶縁性多結晶シリコ
ン膜２３の一端をｐ＋ドレイン層１６に直接コンタクト
した例がある。しかし、この場合も、ゲート電極１８の
長さは、かわらず、ドレイン領域が図５で示した素子に
比べ大きくなってしまう。

この様に、この高耐圧素子は、半絶縁性多結晶シリコン
膜２３の一端をゲート電極１８にコンタクトさせている
ため素子の小型化が図れない。

（発明が解決しようとする課題）以上のように、電界緩和のために高抵抗膜を素子表面に
形成した従来の高耐圧プレーナ素子は、高抵抗膜のコン
タクトを良好にするために高抵抗膜の一端をゲート電極
とコンタクトしていたため、この高耐圧プレーナ素子の
小型化を図ることが難しいという問題があった。

本発明は、この様な問題を解決した高耐圧プレーナ素子
を提供することを目的とする。

［発明の構成コ（課題を解決するための手段）本発明は第１導電型の高抵抗半導体層の表面に選択的に
形成された第１導電型のベース層と前記ベース層の表面
に選択的に形成された第２導電型のソース層と前記第１
導電型の高抵抗半導体層に形成された第１導電型と前記
ソース層と高抵抗半導体層表面領域に挟まれた領域表面
にゲート絶縁膜を介して形成されたゲート電極を有する
高耐圧プレーナ素子において、前記第２導電型ソース層
に直接コンタクトする第２導電型の多結晶シリコンと、
前記第１導電型ドレイン層に直接コンタクトする第１導
電型の多結晶シリコンの間に高抵抗膜を形成したことを
特徴とする。

（作　用）この様な構成とすれば、高抵抗膜の両端の電位を、一方
はソース電位に他方はドレイン電位に良好に固定され、
また、ゲート電極は必要最少限の長さてよくなり、小型
の高耐圧プレーナ素子を得ることができる。

（実施例）以下、本発明の詳細な説明する。

第１図は一実施例の横型の導電変調型ＭＯ８ＦＥＴの要
部構造を示す。この素子構造を製造工程に従って説明す
ると、先ず裏面のｐ　型層１１１が形成されたｐ−型Ｓ
ｉ層１１２の表面に選択的にドレインバッファ層となる
ｎ型層１５とその周囲に連続するｎ−型層１４を拡散形
成する。

次に厚いフィールド酸化膜２２を全面に形成した後、こ
れを選択エツチングして露出したＳｉ層にゲート酸化膜
１７を形成する。次いて全面にケート電極材料である多
結晶シリコン膜を堆積し、これにフォトレジストのパタ
ーンを形成して多結晶シリコン膜を選択エツチングし、
開口部からホロンをイオン注入する。このイオン注入し
たボロンをドライブイン拡散してｐ型ベース層１２を形
成する。更にドレインとなる開口部から、ボロンをイオ
ン注入し、ドライブイン拡散をして、トレイン層を形成
する。その後、多結晶シリコン膜のうち余分な部分を選
択エツチングしてソース側のゲート電極１８をパターン
形成する。

この後、ゲート電極１８をマスクの一部として、ソース
層となるｎ＋型層１３を形成すると共にゲート電極１８
の抵抗を十分に下げ、ソース側にはコンタクト抵抗を下
げるため更にｐ＋型層１９を拡散形成する。そして全面
に絶縁膜２５を堆積し、コンタクトホールを開けて全面
に多結晶シリコン膜を堆積する。これにフォトレジスト
のバター〉を形成して多結晶シリコン膜を選択工・ソチ
ンクして、ｎ＋型ソース層１３とコンタクトする多結晶
シリコン膜には、ヒソをイオン注入し、ｎ＋型の低抵抗
多結晶シリコン膜３２を形成し、更にｐ＋型トレイン層
１６２及びｐ＋型層１９にコンタクトする多結晶シリコ
ン膜には、ボロンをイオン注入し、ｐ＋型の低抵抗多結
晶シリコン膜３１．３３を形成する。そして、ｎ＋型多
結晶シリコン膜３２と、ｐ＋型多結晶シリコン膜３１間
にまたかって、半絶縁性多結晶シリコン膜２３を形成す
る。そして、ｎ＋型多結晶ンリコン膜３２と、ｐ＋型多
結晶シリコン膜３３に同時にコンタクトするように、ソ
ース電極２１を、ｐ＋型多結晶シリコン膜３１コンタク
トするようにドレイン電極２４を形成する。

この様に構成された横型の導電変調型〜ＩＯ３ＦＥＴに
おいて、ドレイン・ソース間に電圧を印加した場合、ド
レイン側はｐ＋型多結晶シリコン膜３１を通して、ドレ
イン電位に、ソース側はｎ＋型多結晶シリコン膜３２を
通してソースの電位に半絶縁性多結晶シリコン膜２３が
良好に固定され、この半絶縁性多結晶シリコン膜２３に
微少な電流が素子全体に均一に流れて、横方向に−様な
電位傾斜が生じる。このため、素子内部の電界集中か緩
和され、高圧が得られる。また、ゲート電極１８は必要
最少限の長さで良くなり、素子長が短かくなり素子の小
型化が図れる。更に素子長か短かくなることによって、
横方向の抵抗も小さくなるため、オン抵抗を低くするこ
とができる。

第２図は横型のＭＯＳＦＥＴに適用した実施例で、ｐ型
ドレイン層１６をｎ　型ドレイン層ｌｌ５３としたもの
である。この実施例でも先の実施例と同様の効果が得ら
れる。

第３図は、他の実施例の導電変調型ＭＯＳＦＥＴである
。第１図と対応する部分には同一符号を付して詳細な説
明は省く。この実施例では、ドレイン側のｐ＋型多結晶
シリコン膜３１を開口して、ドレイン電極２４は、この
ｐ＋型多結晶シリコン膜３１とｐ＋型ドレイン層１６に
同時にコンタクトするように形成され、また、ソース側
は、ｎ中型ソース層１３にコンタクトするようにｎ“型
多結晶シリコン膜３１を形成し、ソース電極２１は、こ
のｎ＋型多結晶ンリコン膜３１と０＋型ソ一ス層１３と
ｐ＋型層１９に同時にコンタクトするように形成されて
いる。

この実施例では、ドレイン電極２４はｐ＋型トレイン層
１６にソース電極２１はｎ＋型ソース層１３とｐ＋型層
１９に直接コンタクトしているため、ｐ＋型多結晶ンリ
コン膜３１はトレインの電位に、ｎ＋型多結晶シリコン
膜３２はソース電位により良好に固定されるため、安定
した高耐圧プレーナ素子が得られる。

以上に説明した横型の導電変調型ＭＯ３ＦＥＴの実施例
において、各部の導電型を全て逆とすることかでき、そ
の場合にも本発明は有効である。

その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。例えば実施例におけるウェハ
を、素子領域が酸化膜で完全に囲まれた誘電体分離基板
とする等がある。

［発明の効果コ以上述べたように本発明によれば、高耐圧で素子長を短
くして、素子の小型化か図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の横型の誘電変調型Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔの要部構造を示す図、第２図は本発明を横
型ＭＯ３ＦＥＴに適応した実施例を示す口笛３図は、他
の実施例の横型の導電変調型に１０３ＦＥＴの要部構造
を示す図、第４図及び第５図は従来の横型の導電変調型
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの要部構造を示す図である。１１＋・・・ｐ＋型Ｓ１層、１１２・・・ｐ−型Ｓｉ層
１２・・・ｐ型ベース層、１３・・・ｎ＋ソース層、１
４・・ｎ−型層、１５・・・ｎ＋型層、１６１・・・ｐ
型ドレイン層、１６２・・ｐ＋型ドレイン層、１６３・
・ｎ＋型トレイン層、１７・・ゲート酸化膜、１８・・
ゲート電極、１９・・・ｐ＋型層、２１・・・ソース電
極２２・・・フィールド酸化膜、２３・・・半絶縁性多
結晶シリコン膜、２４・・ドレイン電極、２５・・・Ｃ
ＶＤ膜ｐ中型多結晶シリコン膜型多結晶シリコン膜

Claims

【特許請求の範囲】

（１）半導体ウェハと、この半導体ウェハの表面に選択
的に形成された第１の導電型のベース層と、このベース
層表面に選択的に形成された第２導電型のソース層と、
前記半導体ウェハに形成された第１導電型のドレイン層
と前記ソース層とウェハ表面領域に挟まれた領域表面に
ゲート絶縁膜を介して形成されたゲート電極を有する高
耐圧プレーナ素子において、前記ソース層とベース層に
同時にコンタクトして配設された多結晶シリコン膜の一
端と、前記ドレイン層にコンタクトして配設された多結
晶シリコン膜の一端にコンタクトして高抵抗膜が形成さ
れていることを特徴とする高耐圧プレーナ素子。
（２）前記多結晶シリコン膜は前記ソース層だけにコン
タクトしている請求項１記載のプレーナ素子。
（３）前記多結晶シリコン膜はコンタクトしている半導
体層と同じ導電型であることを特徴とする請求項１又は
２記載の高耐圧プレーナ素子。