JPH0513387B2 - - Google Patents
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- JPH0513387B2 JPH0513387B2 JP59278432A JP27843284A JPH0513387B2 JP H0513387 B2 JPH0513387 B2 JP H0513387B2 JP 59278432 A JP59278432 A JP 59278432A JP 27843284 A JP27843284 A JP 27843284A JP H0513387 B2 JPH0513387 B2 JP H0513387B2
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- Japan
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- region
- depletion layer
- drain
- channel base
- drain region
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- 239000012535 impurity Substances 0.000 claims description 19
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- 239000000758 substrate Substances 0.000 claims description 5
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- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- Y10S257/913—Active solid-state devices, e.g. transistors, solid-state diodes with means to absorb or localize unwanted impurities or defects from semiconductors, e.g. heavy metal gettering
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- General Physics & Mathematics (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
〔発明の技術分野〕
本発明は、電界効果トランジスタに関する。
〔発明の技術的背景とその問題点〕
従来、二重拡散絶縁ゲート型電界効果トランジ
スタからなる半導体装置として、第６図Ａ，Ｂに
示す構造のものが使用されている。図中１は、
N+半導体層１ａ上にN-半導体層１ｂを積層した
半導体基板である。N-半導体層１ｂは、ドレイ
ン領域となるものであり、N-半導体層１ｂには、
Ｐ導電形のチヤネルベース領域２，２が所定間隔
を設けて形成されている。而して、チヤネルベー
ス領域２，２で挟まれた狭隘領域３は、通常ネツ
ク部と称せられている。なお、４はゲート電極、
５はソース電極である。 このように構成された半導体装置で数百ボルト
（例えば400V）以上の高耐圧パワーMoss FETを
構成した場合、チヤネルベース領域２，２で挟ま
れた狭隘領域３での空乏層の拡がりによつて、導
電路が著しく狭められON抵抗が増大する。この
ような場合、同じ狭隘領域寸法で設計された数十
ボルト（例えば〜60V）程度の低耐圧パワーMos
FETを構成する半導体装置と比較すると、上述
の前者の場合には２桁以上ON特性が悪くなる。
この問題を解決するには、狭隘領域３の幅を広く
する手段が考えられる。しかし、このような手段
では単位面積当りの有効チヤネル幅が減少する問
題がある。 このような問題点を解決するために、第７図に
示す如く、チヤネルベース領域２，２間の狭隘領
域３にチヤネルベース領域２，２と同じ拡散深さ
でN+不純物領域６を設けた構造の半導体装置に
開発されている。 このような構造の半導体装置では、狭隘部の全
域をN+領域化するため、ソース・ドレイン間耐
圧（VDSS）がチヤネルベース領域２，２／N+不
純物領域６間で決定され易くなり、高耐圧素子が
得られない問題がある。このため高耐圧化するた
めには、ドレイン領域の空乏層７でN+不純物領
域６を浮かせる必要がある。この場合のON特性
を調べると、ある程度の改善は見られるがN+不
純物領域６の真下の領域で依然空乏層が狭められ
た狭隘領域８が残存し、上述の問題を完全には解
決することができない。 〔発明の目的〕 本発明は、ON抵抗特性を効果的に低減させる
ことができる電界効果トランジスタを提供するこ
とをその目的とするものである。 〔発明の概要〕 本発明は、ベース領域となる不純物領域の周囲
にこれを囲むようにして空乏層防止領域を設け
て、ドレイン領域に伸びる空乏層をON動作時の
ドレイン電圧の範囲内（VPS＝〜10V程度まで）
に抑えるようにしたことにより、ON抵抗特性を
効果的に低減させることができる電界効果トラン
ジスタである。 すなわち、ベース領域／ドレイン領域の界面全
面に渡り適度な濃度を有する高濃度の空乏層防止
領域を介在させて、ON動作時では空乏層をこの
界面領域内に抑制させておき、狭隘領域の拡がり
抵抗の増大を軽減できるものである。この場合、
空乏層防止領域の導入によりチヤネルベース領
域／ドレイン領域間の耐圧が、チヤネルベース領
域／空乏層防止領域間で、アバランシエブレイク
ダウンを引起さない様に空乏層防止領域の濃度、
拡散深さが設定されている。 〔発明の実施例〕 以下、本発明の実施例について図面を参照して
説明する。第１図は、本発明の一実施例の概略構
成を示す説明図である。図中１０は、N+半導体
層１０ａ上にドレイン領域となるN-半導体層１
０ｂを積層した半導体基板である。N-半導体層
１０ｂの所定領域には、チヤネルベース領域とな
るＰ導電形の不純物領域１１，１１が所定間隔を
設けて形成されている。その平面配列は、従来の
この種トランジスタと同様で、第６図Ｂに示すよ
うなものとなつている。N-半導体層１０ｂ内に
は、不純物領域１１，１１をこれに密接して囲む
ようにＮ導電形で高濃度の空乏層防止領域１２，
１２が形成されている。不純物領域１１，１１内
には、ソース領域となるＮ導電形の高濃度領域１
３，１３が所定間隔を設けて形成されている。
N-半導体層１０ｂの主面には、絶縁層１４が形
成されている。絶縁層１４には、コンタクトホー
ルを介して高濃度領域１３，１３に接続するソー
ス電極５が形成されている。また、不純物領域１
１，１１にまたがつた両者間の領域の上方には、
ゲート電極１６が絶縁層１４内に埋設されてい
る。絶縁層１４及びゲート電極１６からなるゲー
トは、不純物領域（チヤネルベース領域）１１に
より規定されるN-半導体層（ドレイン領域）１
０ｂの網目状露出部に沿うように、半導体基板１
０の主表面上に配設されている（第６図Ｂ参照）。
N+半導体層１０ａには、ドレイン電極１７が形
成されている。なお、各領域を構成する不純物濃
度は、高濃度領域１３，１３＞不純物領域１１，
１１＞空乏層防止領域１２，１２＞N-半導体層
１０ａの順に小さく設定されている。 このように構成された半導体装置２０のソー
ス・ドレイン間電流を、第２図に示す要部拡大図
を参照して、ゲート信号にてON／OFFさせた場
合のON動作時（VDS(po)）とOFF動作時（VDSS）
の空乏層の拡がり状態との関係で説明する。な
お、説明を簡単にするためにN-半導体層１０ｂ
空乏層防止領域１２，１２、及び不純物領域１
３，１３の不純物濃度プロフイルは、階段状にな
つているものとする。また、各領域の不純物濃度
（比抵抗）を以下のように設定すると共に、説明
に必要な要部の寸法を第２図に記載する。
スタからなる半導体装置として、第６図Ａ，Ｂに
示す構造のものが使用されている。図中１は、
N+半導体層１ａ上にN-半導体層１ｂを積層した
半導体基板である。N-半導体層１ｂは、ドレイ
ン領域となるものであり、N-半導体層１ｂには、
Ｐ導電形のチヤネルベース領域２，２が所定間隔
を設けて形成されている。而して、チヤネルベー
ス領域２，２で挟まれた狭隘領域３は、通常ネツ
ク部と称せられている。なお、４はゲート電極、
５はソース電極である。 このように構成された半導体装置で数百ボルト
（例えば400V）以上の高耐圧パワーMoss FETを
構成した場合、チヤネルベース領域２，２で挟ま
れた狭隘領域３での空乏層の拡がりによつて、導
電路が著しく狭められON抵抗が増大する。この
ような場合、同じ狭隘領域寸法で設計された数十
ボルト（例えば〜60V）程度の低耐圧パワーMos
FETを構成する半導体装置と比較すると、上述
の前者の場合には２桁以上ON特性が悪くなる。
この問題を解決するには、狭隘領域３の幅を広く
する手段が考えられる。しかし、このような手段
では単位面積当りの有効チヤネル幅が減少する問
題がある。 このような問題点を解決するために、第７図に
示す如く、チヤネルベース領域２，２間の狭隘領
域３にチヤネルベース領域２，２と同じ拡散深さ
でN+不純物領域６を設けた構造の半導体装置に
開発されている。 このような構造の半導体装置では、狭隘部の全
域をN+領域化するため、ソース・ドレイン間耐
圧（VDSS）がチヤネルベース領域２，２／N+不
純物領域６間で決定され易くなり、高耐圧素子が
得られない問題がある。このため高耐圧化するた
めには、ドレイン領域の空乏層７でN+不純物領
域６を浮かせる必要がある。この場合のON特性
を調べると、ある程度の改善は見られるがN+不
純物領域６の真下の領域で依然空乏層が狭められ
た狭隘領域８が残存し、上述の問題を完全には解
決することができない。 〔発明の目的〕 本発明は、ON抵抗特性を効果的に低減させる
ことができる電界効果トランジスタを提供するこ
とをその目的とするものである。 〔発明の概要〕 本発明は、ベース領域となる不純物領域の周囲
にこれを囲むようにして空乏層防止領域を設け
て、ドレイン領域に伸びる空乏層をON動作時の
ドレイン電圧の範囲内（VPS＝〜10V程度まで）
に抑えるようにしたことにより、ON抵抗特性を
効果的に低減させることができる電界効果トラン
ジスタである。 すなわち、ベース領域／ドレイン領域の界面全
面に渡り適度な濃度を有する高濃度の空乏層防止
領域を介在させて、ON動作時では空乏層をこの
界面領域内に抑制させておき、狭隘領域の拡がり
抵抗の増大を軽減できるものである。この場合、
空乏層防止領域の導入によりチヤネルベース領
域／ドレイン領域間の耐圧が、チヤネルベース領
域／空乏層防止領域間で、アバランシエブレイク
ダウンを引起さない様に空乏層防止領域の濃度、
拡散深さが設定されている。 〔発明の実施例〕 以下、本発明の実施例について図面を参照して
説明する。第１図は、本発明の一実施例の概略構
成を示す説明図である。図中１０は、N+半導体
層１０ａ上にドレイン領域となるN-半導体層１
０ｂを積層した半導体基板である。N-半導体層
１０ｂの所定領域には、チヤネルベース領域とな
るＰ導電形の不純物領域１１，１１が所定間隔を
設けて形成されている。その平面配列は、従来の
この種トランジスタと同様で、第６図Ｂに示すよ
うなものとなつている。N-半導体層１０ｂ内に
は、不純物領域１１，１１をこれに密接して囲む
ようにＮ導電形で高濃度の空乏層防止領域１２，
１２が形成されている。不純物領域１１，１１内
には、ソース領域となるＮ導電形の高濃度領域１
３，１３が所定間隔を設けて形成されている。
N-半導体層１０ｂの主面には、絶縁層１４が形
成されている。絶縁層１４には、コンタクトホー
ルを介して高濃度領域１３，１３に接続するソー
ス電極５が形成されている。また、不純物領域１
１，１１にまたがつた両者間の領域の上方には、
ゲート電極１６が絶縁層１４内に埋設されてい
る。絶縁層１４及びゲート電極１６からなるゲー
トは、不純物領域（チヤネルベース領域）１１に
より規定されるN-半導体層（ドレイン領域）１
０ｂの網目状露出部に沿うように、半導体基板１
０の主表面上に配設されている（第６図Ｂ参照）。
N+半導体層１０ａには、ドレイン電極１７が形
成されている。なお、各領域を構成する不純物濃
度は、高濃度領域１３，１３＞不純物領域１１，
１１＞空乏層防止領域１２，１２＞N-半導体層
１０ａの順に小さく設定されている。 このように構成された半導体装置２０のソー
ス・ドレイン間電流を、第２図に示す要部拡大図
を参照して、ゲート信号にてON／OFFさせた場
合のON動作時（VDS(po)）とOFF動作時（VDSS）
の空乏層の拡がり状態との関係で説明する。な
お、説明を簡単にするためにN-半導体層１０ｂ
空乏層防止領域１２，１２、及び不純物領域１
３，１３の不純物濃度プロフイルは、階段状にな
つているものとする。また、各領域の不純物濃度
（比抵抗）を以下のように設定すると共に、説明
に必要な要部の寸法を第２図に記載する。
以上説明した如く、本発明に係る電界効果トラ
ンジスタによれば、ON抵抗特性を効果的に低減
させることができるものである。
ンジスタによれば、ON抵抗特性を効果的に低減
させることができるものである。
第１図は、本発明の一実施例の概略構成を示す
説明図、第２図は、同実施例の作用を示す説明
図、第３図Ａは、接合濃度プロフアイルを示す特
性図、同図Ｂ及び第４図は、臨界電界と空乏層の
広がりとの関係を示す特性図、第５図は、臨界電
界と不純物濃度との関係を示す特性図、第６図
Ａ，Ｂ及び第７図は、従来の半導体装置の概略構
成を示す説明図である。 １０……半導体層、１０ａ……N+半導体層、
１０ｂ……N-半導体層、１１……不純物領域、
１２……空乏層防止領域、１３……高濃度領域、
１４……絶縁層、１５……ソース電極、１６……
ゲート電極、１７……ドレイン電極、２０……半
導体装置、１８……狭隘領域。
説明図、第２図は、同実施例の作用を示す説明
図、第３図Ａは、接合濃度プロフアイルを示す特
性図、同図Ｂ及び第４図は、臨界電界と空乏層の
広がりとの関係を示す特性図、第５図は、臨界電
界と不純物濃度との関係を示す特性図、第６図
Ａ，Ｂ及び第７図は、従来の半導体装置の概略構
成を示す説明図である。 １０……半導体層、１０ａ……N+半導体層、
１０ｂ……N-半導体層、１１……不純物領域、
１２……空乏層防止領域、１３……高濃度領域、
１４……絶縁層、１５……ソース電極、１６……
ゲート電極、１７……ドレイン電極、２０……半
導体装置、１８……狭隘領域。
Claims (1)
- 【特許請求の範囲】 １ 主表面側に第１導電形のドレイン領域が形成
された半導体基板と、 前記ドレイン領域が前記主表面において網目状
に露出するように、前記ドレイン領域内に形成さ
れた複数の第２導電形のチヤネルベース領域と、 前記各チヤネルベース領域内に形成された第１
導電形のソース領域と、 前記ドレイン領域の前記網目状露出部に沿うよ
うに前記主表面上に配設された絶縁層及びゲート
電極からなるゲートと、 前記ソース領域に接続されたソース電極と、 前記ドレイン領域に接続されたドレイン電極
と、 を具備する電界効果トランジスタにおいて、 前記各チヤネルベース領域に接してこれを包囲
するように前記ドレイン領域内に形成された第１
導電形で高濃度の空乏層防止領域を更に具備する
ことを特徴とする電界効果トランジスタ。 ２ 前記ドレイン電極が前記基板の前記主表面と
は反対側の表面上に配設される特許請求の範囲第
１項に記載のトランジスタ。 ３ 前記空乏層防止領域の不純物濃度が、ドレイ
ン電圧が10V未満の場合に空乏層が前記空乏層防
止領域を越えて前記ドレイン領域内に延出できな
い値である特許請求の範囲第２項に記載のトラン
ジスタ。 ４ 前記チヤネルベース領域と前記空乏層防止領
域及び前記ドレイン領域間の逆耐圧ブレークダウ
ン時の臨界電界がほぼ同時に達成するように、前
記チヤネルベース領域と前記空乏層防止領域の不
純物濃度及び拡散深さが夫々設定されている特許
請求の範囲第３項に記載のトランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278432A JPS61150378A (ja) | 1984-12-25 | 1984-12-25 | 電界効果トランジスタ |
| DE19853544149 DE3544149A1 (de) | 1984-12-25 | 1985-12-13 | Doppelt diffundierter Isolierschicht-Feldeffekttransistor |
| US07/188,070 US4884113A (en) | 1984-12-25 | 1988-04-28 | Double-diffused, insulated-gate, field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278432A JPS61150378A (ja) | 1984-12-25 | 1984-12-25 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150378A JPS61150378A (ja) | 1986-07-09 |
| JPH0513387B2 true JPH0513387B2 (ja) | 1993-02-22 |
Family
ID=17597262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278432A Granted JPS61150378A (ja) | 1984-12-25 | 1984-12-25 | 電界効果トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4884113A (ja) |
| JP (1) | JPS61150378A (ja) |
| DE (1) | DE3544149A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11134240B2 (en) | 2017-06-21 | 2021-09-28 | Sony Semiconductor Solutions Corporation | Device and method for determining a fingerprint for a device using a voltage offset distribution pattern |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115873A (ja) * | 1985-11-15 | 1987-05-27 | Matsushita Electronics Corp | 縦型ｍｏｓ電界効果トランジスタ |
| JPS6449273A (en) * | 1987-08-19 | 1989-02-23 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
| JPH0783119B2 (ja) * | 1988-08-25 | 1995-09-06 | 日本電気株式会社 | 電界効果トランジスタ |
| US5072267A (en) * | 1989-06-28 | 1991-12-10 | Nec Corporation | Complementary field effect transistor |
| IT1247293B (it) * | 1990-05-09 | 1994-12-12 | Int Rectifier Corp | Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione |
| US5766966A (en) * | 1996-02-09 | 1998-06-16 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration region |
| DE69512021T2 (de) | 1995-03-31 | 2000-05-04 | Cons Ric Microelettronica | DMOS-Anordnung-Struktur und Verfahren zur Herstellung |
| JP2007081436A (ja) * | 1996-10-18 | 2007-03-29 | Hitachi Ltd | 半導体装置及びそれを使った電力変換装置 |
| AU5475100A (en) * | 1999-06-09 | 2000-12-28 | International Rectifier Corporation | Dual epitaxial layer for high voltage vertical conduction power mosfet devices |
| US7221010B2 (en) * | 2002-12-20 | 2007-05-22 | Cree, Inc. | Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors |
| US9673103B2 (en) * | 2015-06-30 | 2017-06-06 | Stmicroelectronics, Inc. | MOSFET devices with asymmetric structural configurations introducing different electrical characteristics |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL184551C (nl) * | 1978-07-24 | 1989-08-16 | Philips Nv | Veldeffekttransistor met geisoleerde stuurelektrode. |
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
| US4300150A (en) * | 1980-06-16 | 1981-11-10 | North American Philips Corporation | Lateral double-diffused MOS transistor device |
| US4593302B1 (en) * | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
| JPS59167066A (ja) * | 1983-03-14 | 1984-09-20 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
-
1984
- 1984-12-25 JP JP59278432A patent/JPS61150378A/ja active Granted
-
1985
- 1985-12-13 DE DE19853544149 patent/DE3544149A1/de active Granted
-
1988
- 1988-04-28 US US07/188,070 patent/US4884113A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11134240B2 (en) | 2017-06-21 | 2021-09-28 | Sony Semiconductor Solutions Corporation | Device and method for determining a fingerprint for a device using a voltage offset distribution pattern |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61150378A (ja) | 1986-07-09 |
| US4884113A (en) | 1989-11-28 |
| DE3544149A1 (de) | 1986-07-03 |
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