JP3140949B2 - 半導体装置 - Google Patents
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Description
持基板との間に誘電体膜が形成された第一導電型の半導
体基板の表面側に第二導電型のソース領域及びドレイン
領域を形成するとともに、ソース領域とドレイン領域の
間に介在するチャネル領域上の半導体基板表面に絶縁膜
を介してゲート電極を形成して成る半導体装置に関す
る。
と支持基板とを誘電体膜により分離した所謂誘電分離型
半導体装置があり、このような誘電分離型半導体装置の
一例としては、図4に示すようなSOI型のLDMOS
FET(横型二重拡散金属酸化膜電界効果トランジス
タ)が知られている。このLDMOSFET21は、n
型の半導体基板22の表面側にチャネル領域を形成する
ためのp型のウェル領域26とn型のドレイン領域23
を形成するとともに、p型ウェル領域26内にn型のソ
ース領域24を形成し、酸化膜などから成る絶縁膜29
を介してソース領域24上にソース電極30、ソース領
域24とドレイン領域23に挟まれたp型ウェル領域2
6上にゲート電極25をそれぞれ設けてある。また、上
記LDMOSFET21は、半導体基板22の裏面に酸
化膜27により分離された支持基板となるn型(又はp
型)の半導体基板31を有している。さらに、半導体基
板22にはその表面から裏面側の酸化膜27に至るま
で、絶縁物が満たされた溝から成る分離層28が形成し
てあり、上記LDMOSFET21を半導体基板22の
他の部分から電気的に分離してある。
ノーマリオフ型であって、以下のようにして動作する。
すなわち、ゲート電極25に正電圧を印加するとゲート
電極25の直下に在るp型のウエル領域26の表面近傍
にn型の反転層が形成され、ソース領域24とドレイン
領域23との間に介在するn型の半導体基板22から成
るチャネル領域を通して電子が移動し、それによってソ
ース領域24からドレイン領域23へ電流が流れ、オン
状態へと移行する。一方、オン状態からオフ状態への移
行は、ゲート電極25に印加した電圧をゼロ以下にする
ことによって、形成されたチャネル領域が閉じることで
達成される。
ET21のオフ状態でのドレインーソース間電圧(耐
圧)は、一般に、素子の空乏化による電界を緩和するフ
ィールドプレートといった高耐圧構造と、n型の半導体
基板22の比抵抗及び厚みで決定される。つまり、オフ
状態では、ソース電極30に接続されたp型ウェル領域
26と、酸化膜27の界面との両方から半導体基板22
中にドレイン電圧に依存して空乏層が伸び、電界がある
一定値になった時点で素子は降伏し、このときのドレイ
ン電圧が耐圧となる。通常は、p型のウェル領域26か
ら伸びた空乏層による表面電界は、ソース領域24と同
電位のゲート電極25によるフィールドプレートにより
緩和されるので、半導体基板22内の最高電界はドレイ
ン領域23の直下の酸化膜27と半導体基板22との界
面で発生する。その結果、半導体基板22の比抵抗で決
定される臨界電界値に一致した時点で素子が降伏し、耐
圧が決定される。すなわち、高耐圧構造が半導体基板2
2の比抵抗に対して適切で、かつp型ウェル領域26端
からドレイン領域23までの距離も適切であれば、素子
の耐圧は、半導体基板22の厚みと比抵抗でおおよそ決
定されることになり、最も高い耐圧を得るためには、半
導体基板22の厚みと比抵抗との積は、一定値(1〜
1.2×1012cm-2)である必要がある。
態でのドレインーソース間の電流の流れは、厚み方向に
対して濃度が均一である時、大きく以下の2通りに分け
られる。すなわち、半導体基板22の厚みが比較的厚い
場合は、図5に示す様に、オン電流がドレイン領域23
とチャネル領域間を横方向で、かつ半導体基板22内に
拡がって流れるため、ドレインーソース間抵抗(オン抵
抗)は、式1で決定される値になる。
動度、W:半導体装置のチャネル幅、q:電子素量であ
る。また、半導体基板22の厚みが比較的薄い場合は、
図6に示すようにオン電流がドレイン領域23とチャネ
ル領域間を横方向かつ半導体基板22内をおおよそ均一
に流れるため、オン抵抗は下式で決定される値になる。
における電流の拡がり半径、r2 :ソース領域における
電流の拡がり半径 ただし、半導体基板22の不純物濃度は上述の耐圧との
関係から、半導体基板22の厚みとの積が一定値である
ため、半導体基板22が薄く、すなわち半導体基板22
の不純物濃度が高くなる場合は電子移動度が減少し、結
果として、p型ウェル領域26からドレイン領域23ま
での距離が一定の場合、オン抵抗は半導体基板22の厚
みに対して、図7に示すように半導体基板22の厚みが
5μmの近傍で極小値を持つU字型に変化する。
来構成では、高耐圧化しようとすれば半導体基板22の
厚みを増加しなければならず、その結果、オン抵抗が増
加してしまうという問題が発生する。本発明は上記問題
に鑑みて為されたものであり、その目的とするところ
は、高耐圧化にともなって半導体基板の厚みが増加して
もオン抵抗の増加を抑制することが可能な半導体装置を
提供することにある。
成するために、裏面側において支持基板との間に誘電体
膜が形成された第一導電型の半導体基板の表面側に第一
導電型のソース領域及びドレイン領域を形成し、さらに
ソース領域を囲むようにして第二導電型のウェル領域を
形成するとともに、ソース領域とドレイン領域の間に介
在するチャネル領域上の半導体基板表面に絶縁膜を介し
てゲート電極を形成して成る半導体装置において、半導
体基板の表面から略5μmの深さまでの不純物濃度をそ
れより深い部分の不純物濃度よりも高くして成るもので
あり、高耐圧化に伴って半導体基板の厚みが増加して
も、オン電流は半導体基板表面に近い不純物濃度の高い
層のみを流れるため、オン抵抗の増加を抑制することが
できる。しかも、半導体基板の厚みと不純物濃度との積
を従来と同様の値にしておけば所望の耐圧を得ることが
できる。
装置の一つであるnチャネルLDMOSFETに適用し
た場合の実施形態について図面を参照して詳細に説明す
る。図1は本実施形態のLDMOSFET1の側面断面
図を示し、n型の半導体基板2の裏面側に酸化膜4を介
してp型半導体の支持基板3が設けてある。半導体基板
2の表面側にはソース領域5(n+ 領域)、ドレイン領
域6(n+ 領域)、さらに、ソース領域5を囲むように
してp型のウェル領域7が形成してある。そして、この
p型ウェル領域7上には絶縁膜8を介してゲート電極9
が形成してあって、所謂絶縁ゲート型となっており、こ
のゲート電極9に電圧を印加することでゲート電極9の
直下のp型ウェル領域7にnチャネルが形成されること
になる。また、ソース領域5とp型ウェル領域7に跨が
るようにしてソース電極10を形成するとともに、ドレ
イン領域6上にはドレイン電極11が形成してある。ソ
ース電極10及びドレイン電極11の外側には、表面の
絶縁膜8から内部の酸化膜4に至る溝に絶縁物が満たさ
れて成る分離層12が形成されており、この分離層12
によって、LDMOSFET1と図示しない隣接する他
の半導体素子とが電気的に分離されている。なお、従来
例と同様高い耐圧を得るため、半導体基板2の厚みと比
抵抗との積が1〜1.2×1012cm-2の範囲に収まる
ように設定してある。
域6とチャネルが形成されるp型ウェル領域7との間に
おける半導体基板2の深さ方向(図1におけるA−A’
線)の不純物濃度を示したものである。図中点線は従来
例の濃度分布を示しており、半導体基板22の深さ方向
の不純物濃度はほぼ一様である。ここで、本発明におい
ては、図2に示すように絶縁膜8が形成されている半導
体基板2の表面から深さ方向に約5μm程度までの半導
体基板2の不純物濃度を、それより深い部分の不純物濃
度よりも高くしている。このように半導体基板2の深さ
方向の不純物濃度を一部高くするには、例えば、不純物
拡散やイオン注入などの方法を用いればよい。
について説明する。ソース電極10は通常グランドに落
とされており、このソース電極10に対して正の電圧を
ゲート電極9に印加すれば、ゲート電極9の直下に在る
p型ウェル領域7の表面層にnチャネルが形成される。
そして、このnチャネルを通してドレイン領域6からソ
ース領域5に電流が流れ、LDMOSFETlがオン状
態に移行する。
ャネルが形成されたp型ウェル領域7との間を横方向に
オン電流が流れる。ここで、本発明では、ドレイン領域
6とp型ウェル領域7との間の半導体基板2の不純物濃
度を表面から5μm程度まで高濃度にしているから、上
記オン電流は不純物濃度が高い表面の高濃度領域のみを
ほぼ均一に流れることになる。したがって、式2から求
められるオン抵抗の値は、半導体基板2の厚みに依ら
ず、上記高濃度領域の厚み(5μm程度)によってのみ
決まることになる。つまり、図3に示すように、本発明
によれば半導体基板2の厚みが5μm程度よりも大きく
なった場合には、その厚みに依らずにオン抵抗値をほぼ
一定にすることができ、図中点線で示した従来例に対し
て、高耐圧化に伴って半導体基板2の厚みを増大させた
ときのオン抵抗の増加を抑制することができるのであ
る。
ゲート電極9に印可していた電圧をゼロあるいはゼロ電
圧以下にしてnチャネルを閉じることで行われる。オフ
状態では、半導体基板2とp型ウェル領域7とはドレイ
ン電極11の印可電圧に対して逆バイアスされるので、
p型ウェル領域7からと、半導体基板2の酸化膜4との
界面からとの両方からドレイン電圧に依存した空乏層が
半導体基板2中に延伸する。この時、上記高濃度領域に
おいてはp型ウェル領域7から延伸した空乏層による表
面電界の電界密度が従来例に比べて高くなるが、ゲート
電極9を延設することで一部をフィールドプレートと
し、その形状を最適化することで高濃度領域の電界集中
を容易に緩和することができる。また、本実施形態では
半導体基板2の厚みと比抵抗との積を従来と同様(1〜
1.2×1012cm-2)にしているので、半導体基板2
内の最高電界は、従来と同様にドレイン領域6の直下に
おける酸化膜4と半導体基板2との界面付近で発生する
ことになり、結局、従来と同様に半導体基板2の厚みに
ておおよそ決定される最高耐圧を得ることができる。
間に誘電体膜が形成された第一導電型の半導体基板の表
面側に第一導電型のソース領域及びドレイン領域を形成
し、さらにソース領域を囲むようにして第二導電型のウ
ェル領域を形成するとともに、ソース領域とドレイン領
域の間に介在するチャネル領域上の半導体基板表面に絶
縁膜を介してゲート電極を形成して成る半導体装置にお
いて、半導体基板の表面から略5μmの深さまでの不純
物濃度をそれより深い部分の不純物濃度よりも高くして
成るから、高耐圧化に伴って半導体基板の厚みが増加し
ても、オン電流は半導体基板表面に近い不純物濃度の高
い層のみを流れるため、オン抵抗の増加を抑制すること
ができ、しかも、半導体基板の厚みと不純物濃度との積
を従来と同様の値にしておけば所望の耐圧を得ることが
できるという効果がある。
関係を説明するための説明図である。
関係を説明するための説明図である。
Claims (1)
- 【請求項1】 裏面側において支持基板との間に誘電体
膜が形成された第一導電型の半導体基板の表面側に第一
導電型のソース領域及びドレイン領域を形成し、さらに
ソース領域を囲むようにして第二導電型のウェル領域を
形成するとともに、ソース領域とドレイン領域の間に介
在するチャネル領域上の半導体基板表面に絶縁膜を介し
てゲート電極を形成して成る半導体装置において、半導
体基板の表面から略5μmの深さまでの不純物濃度をそ
れより深い部分の不純物濃度よりも高くして成ることを
特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07219123A JP3140949B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07219123A JP3140949B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0964371A JPH0964371A (ja) | 1997-03-07 |
JP3140949B2 true JP3140949B2 (ja) | 2001-03-05 |
Family
ID=16730607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07219123A Expired - Fee Related JP3140949B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3140949B2 (ja) |
-
1995
- 1995-08-28 JP JP07219123A patent/JP3140949B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0964371A (ja) | 1997-03-07 |
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