JP3319215B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

絶縁ゲート型半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は絶縁ゲート型半導体装置
に関し、特に、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓ
ｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓ
ｉｓｔｏｒ）等の縦型構造を有するＭＯＳゲート型パワ
ーデバイスに関する。
【０００２】
【従来の技術】近年、パワーＭＯＳＦＥＴ等のパワーデ
バイスに対する低オン抵抗化の要求が非常に強くなって
いる。
【０００３】例えば、図２３に示されるように、パワー
ＭＯＳデバイスＭ１によって、アクチュエータ（負荷）
ＡＣを駆動する場合を考える。
【０００４】このとき、パワーＭＯＳデバイズＭ１のオ
ン抵抗が大きいと、デバイスの発熱量が大となってデバ
イス破壊を生じやすく、また、電圧降下が大きくなって
アクチュエータ（ＡＣ）に十分な電圧供給が困難とな
る。
【０００５】この場合、チップ面積を大きくするとコス
トアップにつながるため、したがって、単位面積あたり
のオン抵抗の低減が求められる。
【０００６】その要求に応えるためには、デバイスをさ
らに微細化したり、あるいは、従来のプレーナ型デバイ
スに代わり、図２４に示されるような、ボディ領域５０
０の一部に垂直な溝５１０を設けたゲート構造（トレン
チゲート）を有するＵＭＯＳ構造を採用する等の工夫が
必要である。
【０００７】
【発明が解決しようとする課題】これまで、パワーＭＯ
Ｓの低オン抵抗化を実現するために、上述のように、セ
ル構造の微細化、ＵＭＯＳ等の新規デバイス構造の採用
等がなされている。
【０００８】しかし、セルの微細化には技術的な限界が
あり、また、必要な破壊耐量を確保する必要もあり、し
たがって、セル微細化による低オン抵抗化は限界に近づ
いている。
【０００９】すなわち、図２５に示すように、従来構造
の縦型パワーＭＯＳのオン抵抗は、ソース抵抗
（ＲS），チャネル抵抗（Ｒch），寄生接合ＦＥＴ抵抗
（ＲJFET），エピタキシャル層の抵抗（Ｒepi），基板
の抵抗（Ｒsub）によって決定されるが、ＲS，Ｒsubは
プロセスによって一義的に定まり、ＲJFETは構造パラメ
ータによって一義的に定まり、チャネル抵抗（Ｒch）お
よびエピタキシャル層の抵抗（Ｒepi）は、空乏層の伸
びに起因するパンチスルーやリーチスルーとの関係から
耐圧に直接に影響し、したがって、微細化には限界があ
る。
【００１０】また、図２４に示されるようなＵＭＯＳ構
造は、トレンチゲート加工時のダメージ（ＲＩＥによる
異方性エッチングダメージ）により、キャリアの移動度
が低下するため、予想される値よりかなり高いオン抵抗
しか現状、得られていない。
【００１１】本発明は、このような現状の問題点に鑑み
てなされたものであり、その目的は、現状の微細技術レ
ベルで、より低いオン抵抗を有するパワーＭＯＳＦＥＴ
のような絶縁ゲート型半導体装置を提供すること、なら
びに、そのような絶縁ゲート型半導体装置の製造方法を
提供することにある。
【００１２】
【課題を解決するための手段】上述した目的を達成する
本発明は、ダブルゲート構造を採用することによってパ
ワーＭＯＳデバイス等のオン抵抗のうち、支配的な、チ
ャネル抵抗、寄生接合ＦＥＴ抵抗、エピタキシャル抵抗
を劇的に低減し、かつ、ゲートバイアスの効果等によっ
て十分な破壊耐量（耐圧）を実現するものである。
【００１３】（１）すなわち、本発明の絶縁ゲート型半
導体装置は、絶縁膜によって半導体基板から電気的に絶
縁されて形成された絶縁ゲートに与える電圧により、前
記半導体基板内のチャネル形成領域における電荷の誘起
を制御してチャネルの形成／非形成を制御する、絶縁ゲ
ート構造を具備する半導体装置であって、前記絶縁ゲー
ト構造は、互いに対向する部分を有して形成された第１
の絶縁ゲートおよび第２の絶縁ゲートを含んで形成され
ており、前記第１の絶縁ゲートおよび第２の絶縁ゲート
を駆動することによって前記第１および第２のゲートの
それぞれに対応して第１のチャネルおよび第２のチャネ
ルが形成され、これらの第１および第２のチャネルを流
れる電流が、前記半導体装置のオン電流となることを特
徴とするものである。
【００１４】（２）また、本発明の絶縁ゲート型半導体
装置は、動作電流が半導体基板の表面に対して実質的に
垂直の方向に流れる部分を持つ縦型の半導体装置であっ
て、少なくとも前記第２の絶縁ゲートは前記半導体基板
中に埋め込まれてなる埋め込み部分を含んで設けられて
おり、かつ、前記第１および第２の絶縁ゲートは共に、
半導体基板の表面に対して実質的に平行な方向に延在し
て設けられており、前記第２の絶縁ゲートは、前記第１
の絶縁ゲートに対向する第１の部分と、この第１の部分
に連接して前記半導体基板の一方の表面と実質的に垂直
の方向に延びる第２の部分と、前記半導体基板の他方の
表面に対向する第３の部分とを有して形成されており、
前記第１の絶縁ゲートと、前記第２の絶縁ゲートのうち
の前記第１の絶縁ゲートに対向する第１の部分とで挟ま
れた領域が、前記チャネル形成領域となっており、これ
によって、第２の絶縁ゲートの駆動によって半導体基板
中の前記チャネル形成領域に前記第２の絶縁ゲートに対
応するチャネルが形成されたときには、前記半導体基板
の他方の表面から、前記第２の絶縁ゲートの前記第３の
部分および前記第２の部分に対応して形成される低抵抗
のキャリア蓄積層を経由して前記半導体基板の一方の表
面に至る、動作電流のパスが形成されるようになってい
ることを特徴とする。
【００１５】（３）また、本発明の絶縁ゲート型半導体
装置は、チャネル形成領域の縦方向の厚みは、前記第２
の絶縁ゲートの前記半導体基板中に埋め込まれてなる埋
め込み部分によって規制されており、これによって、そ
のチャネル形成領域の縦方向の厚みは、前記チャネル形
成領域において形成される各絶縁ゲートに対応するチャ
ネルのチャネル長（Ｌ）よりも小さくなっていることを
特徴とする。
【００１６】（４）また、本発明の絶縁ゲート型半導体
装置は、絶縁ゲート型半導体装置がオフ状態にあると
き、前記第２の絶縁ゲートは所定の電圧に維持されるよ
うになっていることを特徴とする。
【００１７】（５）また、本発明の絶縁ゲート型半導体
装置は、第２の絶縁ゲートは、前記半導体基板中に埋め
込まれてなる埋め込み部分に加えて、その埋め込み部分
に連接し、かつ前記半導体基板の一方の表面に引き出さ
れてなる引き出し部分を有し、これによって第１のゲー
トおよび第２のゲートの電気的なコンタクト領域が共に
半導体基板の一方の表面に設けられて、ゲートに関する
プレーナー構造が形成されていることを特徴とする。
【００１８】（６）また、本発明の絶縁ゲート型半導体
装置は、第１および第２の絶縁ゲートが駆動されて前記
チャネル形成領域において各絶縁ゲートに対応するチャ
ネルが形成されたとき、電界効果によって前記チャネル
形成領域は完全に空乏化していることを特徴とする。
【００１９】（７）また、本発明の絶縁ゲート型半導体
装置は、絶縁ゲート型半導体装置は、パワーＭＯＳＦＥ
Ｔであることを特徴とする。
【００２０】（８）また、本発明の絶縁ゲート型半導体
装置は、絶縁ゲート型半導体装置は、ＩＧＢＴ（Ｉｎｓ
ｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓ
ｉｓｔｏｒ）であることを特徴とするものである。
【００２１】（９）また、本発明は、半導体基板の一方
の表面に設けられた第１の絶縁ゲートと、前記半導体基
板中に埋め込まれてなる埋め込み部分を有し、かつその
埋め込み部分が前記第１のゲートと対向して重なりをも
って構成される第２の絶縁ゲートと、を具備する縦型の
絶縁ゲート半導体装置の製造方法であって、第１導電型
の単結晶半導体基体の一部表面を覆ってスペーサ部を形
成し、その後、前記単結晶半導体基体の他部表面ならび
に前記スペーサ部を覆ってアモルファス半導体層を形成
する工程と、前記アモルファス半導体層の一部に、前記
スペーサ部の表面の一部を露出するような開口部を形成
し、その後、その開口部を介してエッチャントを供給し
てエッチングによって前記スペーサ部を除去し、それま
でスペーサ部が占有していた部分に対応する空洞部を形
成する工程と、その空洞部の外壁を構成している前記ア
モルファス半導体層を熱処理してアニールを施すことに
よって、前記単結晶半導体基体の他部表面に接している
部分を起点として固相エピタキシャル成長（Ｓｏｌｉｄ
Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせし
め、これによって前記アモルファス半導体層を単結晶化
させて単結晶層を得る工程と、前記空洞部の内表面に絶
縁層を形成し、次に、その空洞部内に導電性材料を充填
し、これによって前記第２の絶縁ゲートを形成する工程
と、前記固相エピタキシャル成長（ＳＰＥ）によって得
られた単結晶層の表面の一部に絶縁層を形成し、その絶
縁層上に導電性材料からなる前記第１の絶縁ゲートを形
成する工程と、前記第１の絶縁ゲートをマスクとして使
用し、かつその第１の絶縁ゲートの端部を基準にして、
前記単結晶層内に第２導電型不純物を導入して熱処理す
ることにより、前記第１の絶縁ゲートおよび第２の絶縁
ゲートに挟まれた部分を含む前記単結晶層内に第２導電
型領域を形成する工程と、前記第１の絶縁ゲートをマス
クとして使用して、前記第２導電型領域の一部に第１導
電型不純物を導入して第１導電型領域を形成すると共
に、その結果として前記第２導電型領域の前記第１の絶
縁ゲートおよび第２の絶縁ゲートに挟まれた部分に第２
導電型のチャネル形成領域を形成する工程と、を具備
し、これにより、前記第１導電型半導体基体と前記第１
導電型領域との間の電気的な導通／非導通を、前記第１
および第２の絶縁ゲートによる前記第２導電型のチャネ
ル形成領域における第１および第２のチャネルの形成／
非形成によって制御する縦型の絶縁ゲート型半導体装置
を製造することを特徴とする。
【００２２】（１０）また、本発明では、上記単結晶層
を、レーザ照射、電子線の照射、ＳＰＥから選ばれた少
なくとも一つの手法による単結晶化によって得るもので
ある。
【００２３】（１１）また、本発明は、あらかじめ埋め
込みゲート電極を形成した後に、再結晶化領域を形成す
ることを特徴とする。
【００２４】
【作用】本発明は第１の絶縁ゲート（以下、単に第１の
ゲートという場合もある）に加えて第２の絶縁ゲート
（以下、単に第２のゲートという場合もある）を設け、
少なくとも２つのゲート（ダブルゲート）によってチャ
ネルの形成を制御するものであり、第２の絶縁ゲートの
働きによって、従来にない特別な効果が生じる。
【００２５】（１）本発明では、第１ならびに第２の絶
縁ゲートを連動して駆動することもできる。また、両ゲ
ートのオン時の電位は、ｎ型素子の場合はソースに対し
て正の電位であり、ｐ型素子の場合にはソースに対して
負の電位である。
【００２６】また、本発明では、少なくとも第２のゲー
トは半導体基体中に埋め込まれて形成されている。
【００２７】このような２つのゲートによるチャネルの
形成によって、従来構造に比べてチャネルの断面積が２
倍になり、したがって、所定量の電流を流す場合のチャ
ネル抵抗（Ｒch）は、従来の略半分に低減される。
【００２８】一般的に１００Ｖ以下のパワーＭＯＳはオ
ン抵抗全体のうちチャネル抵抗が約半分を占めるため、
チャネル抵抗の低減が低オン抵抗化に極めて重要であ
り、オン抵抗を半分にできる本発明の効果は画期的なも
のである。
【００２９】図４に例示される、本発明に係るパワーＭ
ＯＳＦＥＴは、チャネルが形成されるボディＰ領域（チ
ャネル形成領域４０）の上下にゲート電極（３０，８
０）を有している。
【００３０】図４において示される、オン状態における
ボディＰ領域の電流フローのコンピュータシミュレーシ
ョン結果から明らかなように、ボディＰ領域の上下にチ
ャネル（ｃｈ１，ｃｈ２）が形成され、電流が流れてい
ることがわかる。
【００３１】（２）また、本発明では、少なくとも前記
第２の絶縁ゲートは半導体基体中に埋め込まれて形成さ
れていて、第２のゲートの周囲にキャリア蓄積層（低抵
抗層）が形成されて電流パスが構成されるようになって
いる。
【００３２】これによって、寄生接合ＦＥＴ抵抗（以降
ＪＦＥＴ抵抗という）が極めて低減される。
【００３３】図１に例示される第２のゲート（３０）
は、第１ゲート（６０）に対向する第１の部分（３０−
ａ）と、厚み方向に延びる第２の部分（３０−ｂ）と、
ドレイン（半導体基板の底面部）に対向する第３の部分
（３０−ｃ）とを有しており、チャネル形成時には、第
２のゲートの周囲にはキャリア（図１の場合は電子）が
蓄積された層が形成される。
【００３４】この蓄積層は抵抗が非常に低いため、デバ
イスオン時には電流はドレインから垂直に蓄積層に流れ
込み、その後、第２のゲートに沿ってソースへ流れ込む
ような電流パスが形成される。
【００３５】このことは、図５に例示されるコンピュー
タシミュレーション結果から明らかである。なお、従来
構造の電流フローが図６に示される。
【００３６】従来構造では、ドレインから流れ込んだ電
流はボディＰ領域に挟まれたドレイン領域で電流が密と
なり、いわゆるＪＦＥＴ抵抗が生じていることがわか
る。一方、本発明構造では、図５のように、電流がほぼ
均等に流れることから、ＪＦＥＴ抵抗は従来構造に比べ
極めて小さい。
【００３７】このように、従来構造では空乏層が形成さ
れる領域において、本発明ではキャリア蓄積層が形成さ
れるという新規な作用によって、従来構造で発生した局
所的な電流集中に伴うＪＦＥＴ抵抗を抑えることができ
る。
【００３８】（３）また、本発明では、埋め込まれた第
２のゲートによって、チャネル形成領域（従来構造のボ
ディｐ層に相当する領域）の拡散深さを規制することに
よって、ドレインＮ-層（エピタキシャル層）の薄膜化
による、オン抵抗の低減が可能となる。
【００３９】図３（ｂ）に例示されるように、従来構造
で十分なソース・ドレイン間耐圧（≧６０Ｖ）を得るに
は、チャネル領域のパンチスルーを防ぎ、ボディ接合耐
圧を得るために、ボディｐ層（２１０）の深さを２μｍ
程度必要とする。そして、さらに、ボディ接合の空乏層
がドレインＮ-層に到達することでブレークダウンする
リーチスルーを防ぐため、６μｍ以上のドレインＮ-層
（エピタキシャル層２００）を必要としていた。
【００４０】請求項３に係る本発明構造では、ゲート電
極を埋め込んだ後にボディＰ領域を形成するため、図３
（ａ）に示されるように、ボディＰ領域（チャネル形成
領域）４０の形成時において、深さ方向の拡散は、埋め
込まれた第２ゲート（３０）で抑えられる（但し、横方
向への拡散は従来通りに行われ、チャネル長Ｌは従来と
同様に確保される）。
【００４１】したがって、図３（ａ）の本発明に係る構
成では、図３（ｂ）の従来例の構成に比べてエピタキシ
ャル層（２０）の厚さを、１．５μｍも削減できる。す
なわち、従来構造に比べてボディ接合深さが飛躍的に浅
くなるのであり、これに伴い、ドレインＮ-層（エピタ
キシャル層）の薄膜化が可能となる。
【００４２】一方、本構造の破壊耐圧については、図３
（ａ）に示されるように、ｐチャネル形成領域（４０）
におけるチャネル長（Ｌ）が従来例と同様に確保されて
いること、ならびに、本構造では、逆電圧のほとんど
は、第２ゲート（３０）より下のエピタキシャル層に加
わり、チャネル部にはほとんどかからないこと（このこ
とは、コンピュータシミュレーションによる耐圧特性の
検討より明らかとなっている）から、耐圧が低下するこ
とはない。それどころか、本発明によると、従来よりさ
らに、破壊耐圧の向上を図ることができる。このこと
は、後述する（４）の説明によって明らかとなる。
【００４３】（４）また、本発明では、第２ゲートは、
デバイスのオフ時においてもフローティング状態とされ
ることなく、所定電位に保たれる。例えば、ゲートが５
Ｖと０Ｖとの間でオン／オフ駆動されるとすると、オフ
時には第２ゲートの電位が０Ｖ（グランド）のままに保
持されているということである。
【００４４】このデバイスオフ時の、第２ゲートのバイ
アスの効果によって、図１０（ｂ）に示されるようにポ
テンシャルがほぼ平行に膜厚方向に広がり、これによっ
て破壊耐圧が従来構造より向上する。
【００４５】つまり、図１０（ａ）に示されるように、
従来構造ではポテンシャルが曲がって曲率部（コーナー
部）を有しており、このコーナーの影響によって耐圧が
低下する。
【００４６】図１１は、ドレインＮ-層（エピタキシャ
ル層）の膜厚と耐圧の関係を、図１や図３に示される本
発明構造と従来例の構造についてコンピュータシミュレ
ーションによって検討した結果を示すが（白丸が本発明
構造のデータ，黒丸が従来例構造のデータである）、本
発明の構造では、２μｍのドレインＮ-層（エピタキシ
ャル層）で６０Ｖの耐圧が得られるが、従来例では、６
０Ｖの耐圧を得るためには６μｍが必要であることがわ
かる。このことから、本発明では、エピタキシャル層の
厚みを低減できると共に、耐圧も従来より向上できるこ
とがわかる。
【００４７】（５）また、本発明では、第１および第２
のゲートの構造をプレーナ構造とすることにより、第１
図に例示されるように、第１および第２のゲート電極
（８０，９０）を共に同一の半導体表面に形成でき、デ
バイスの製造上便利である。
【００４８】（６）また、本発明では、チャネルを完全
に空乏化する。
【００４９】本発明の構造では、第１および第２のゲー
トに挟まれた極めて薄い領域がチャネル形成領域となる
ため、完全空乏型パワーＭＯＳが実現可能となる。
【００５０】チャネル部を完全空乏型にすることで、電
界が緩和されてキャリア移動度が増加することは従来か
ら言われており、この点からもパワーＭＯＳのオン抵抗
を低減する効果が得られる。
【００５１】（７）本発明は、パワーＭＯＳＦＥＴの
他、ＩＧＢＴにも適用でき、共に、チャネル抵抗と寄生
ＪＦＥＴ抵抗の低減が可能である。但し、ＩＧＢＴの場
合には、伝導度変調効果が生じるため、本構造によるエ
ピタキシャル抵抗の低抵抗化の効果は少ないと考えられ
る。
【００５２】（８）以上の作用，効果により、図８や図
９に示されるように、デバイスのオン抵抗は従来構造に
比べ、１／５程度に減少する。
【００５３】また、本構造では第２のゲートの電位をオ
フ状態においてグランドレベルに落とすことができるた
め電位が安定し、図１１で示したように、例えば、６０
Ｖ以上の高い耐圧が得られる。
【００５４】（９）上述した本発明の構造は、アニール
によるアモルファス半導体層の固相エピタキシャル成長
（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）
を用いた単結晶化手法を用いて製造できる。
【００５５】また、本発明の構造は、非単結晶の、レー
ザ照射，電子線照射，ＳＰＥ法の少なくともいずれか一
つを用いた単結晶化手法を利用して製造できる。
【００５６】すなわち、３次元デバイスの構築等に用い
られるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）技術を用いて、層の積み重ね（スタック）によっ
て製造していくものであり、トレンチゲートを用いたＵ
ＭＯＳの製造時のような、ＲＩＥによる下地単結晶の無
理なエッチングを施さない。
【００５７】つまり、キャリアは、従来のプレーナ型デ
バイスと同様に、基板と水平の方向に移動するようにな
っている。
【００５８】このため、再結晶部（単結晶化部）と、埋
め込まれた第２ゲートを覆うゲート絶縁膜（第２ゲート
酸化膜）との界面におけるキャリア移動度としては、少
なくとも通常のバルクデバイス相当の移動度が得られ
る。
【００５９】また、第２ゲートのゲート酸化膜（第２ゲ
ート酸化膜）は、通常のプレーナ型ＭＯＳＦＥＴを製造
する場合と同様に形成されるため、膜厚制御性は現状の
加工レベルと同等である。
【００６０】また、第１ゲートのエッジを基準としたＤ
ＳＡ（Ｄｉｆｕｓｉｏｎ Ｓｅｌｆ−ａｌｉｇｎ）によ
ってチャネル形成領域を形成するため、チャネル長の制
御性も現状の加工レベルと同等である。したがって、極
めて高精度に、再現性よく、ダブルゲートを有する本発
明構造を製造可能である。
【００６１】（１０）また、上述した本発明の構造は、
あらかじめ埋め込みゲート電極を形成した後に、再結晶
化領域を形成する方法によっても製造できる。この場合
も、上述の（９）で述べた作用により同様の効果が得ら
れる。
【００６２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００６３】（実施例１）図１は本発明の一実施例（パ
ワーＭＯＳＦＥＴ）の構造を示す断面図である。 （１）構造 まず、本実施例の構造について説明する。
【００６４】本実施例では、ｎ+ドレイン層（半導体基
板）１０上に、ｎ-ドレイン層（エピタキシャル層、半
導体基体）が形成され、このｎ-ドレイン層内に第２絶
縁ゲート３０が埋め込まれて形成されている。第２絶縁
ゲートは第２ゲート絶縁膜（ＧＩＳ２）によってｎ-ド
レイン層（半導体基体）２０から電気的に絶縁されてい
る。
【００６５】一方、半導体基体の一方の表面（ＳＡ１）
には、第１ゲート絶縁膜（ＧＩＳ１）を介して第１絶縁
ゲート６０が形成されている。
【００６６】そして、第１および第２の絶縁ゲート３
０，６０によって挟まれた領域にチャネル形成領域（ボ
ディｐ層）４０が形成され、このチャネル形成領域（ボ
ディｐ層）に接してｎ+ソース領域５０が形成されてい
る。
【００６７】なお、参照番号７０は層間絶縁膜であり、
参照番号８０はソース電極であり、参照番号９０は第２
ゲート電極（第２Ｇ）である。
【００６８】本構造によれば、図３（ａ）に示されるよ
うに、ｎ-ドレイン層（エピタキシャル層）２０の厚み
を、図３（ｂ）の従来例より１．５μｍも低減できる。
つまり、図３（ｂ）の従来例の場合、ボディｐ層２１０
を形成する際、不純物が第１ゲートの直下のみならず、
深さ方向にも等方的に拡散するため、耐圧を考慮する
と、エピタキシャル層の厚さは６μｍが必要である。
【００６９】これに対し、図３（ａ）の本実施例の場
合、第２ゲート３０でチャネル形成領域４０の深さ方向
の拡散を規制するため、チャネル長（Ｌ）は従来と同様
に２μｍを確保しつつ、チャネル形成領域４０の深さ
は、わずか０．２μｍと薄くできる。第２ゲート３０の
埋め込み部分の厚み０．３μｍを加えても、合計で０．
５μｍであり、結果的に、エピタキシャル層の厚みは
４．５μｍでよいことになる。
【００７０】この場合の耐圧は、第２ゲート３０の埋め
込み部分より下のエピタキシャル層の厚みで決まるた
め、耐圧の低下は問題とならない。
【００７１】したがって、本実施例の構造では、エピタ
キシャル層の抵抗（Ｒepi）を低減できる。
【００７２】（２）動作 次に、本実施例の動作を説明する。
【００７３】（オン状態における動作）第１絶縁ゲート
（第１Ｇ）６０および第２絶縁ゲート（第２Ｇ）３０
に、ソース５０に対して正の電圧（しきい値以上の電
圧、例えば４Ｖ）を与えると、チャネル形成領域４０の
第１絶縁膜（ＧＩＳ１）の界面直下において第１のチャ
ネル（ｃｈ１）が形成され、また、第２絶縁ゲート３０
の第１の部分（３０−ａ）に対応した第２ゲート絶縁膜
（ＧＩＳ２）の界面近傍に第２のチャネル（ｃｈ２）が
形成され、パワーＭＯＳＦＥＴがオン状態となる。
【００７４】この時、第２絶縁ゲート３０の、第１の部
分（３０−ａ）に連接する第２および第３の部分（３０
−ｂ，３０−ｃ）にも、キャリア（電子）が蓄積され
た、極めて低抵抗の層（キャリア蓄積層）が形成される
（図２の電子蓄積層１１０）。
【００７５】したがって、第２のチャネル（ｃｈ２）と
このキャリア蓄積層を経由する電流パスが形成される。
【００７６】この電流パスは従来構造ではみられない本
実施例に特有の電流パスである（従来構造では、本実施
例の、第１のチャネル（ｃｈ１）を介した電流パスのみ
である）。つまり、本実施例では、図２，図４および図
５に示されるように、第１のチャネル（ｃｈ１）を介す
る電流パスならびに、第２のチャネル（ｃｈ２）と第２
絶縁ゲート回りのキャリア蓄積層を経由する新規な電流
パスの２系統の電流経路が形成されて、電流が流れる。
【００７７】したがって、チャネルの断面積が２倍にな
ったことになり、チャネル抵抗は、従来の約半分に低減
される。
【００７８】また、図２の右側に示されるような電子蓄
積層（低抵抗層）１１０の存在により、ドレイン領域の
電流は、第２ゲート３０の第３の部分（図１の３０−
ｃ）のほぼ全面に向かって均一に垂直方向に流れるた
め、ドレイン（Ｄ）から見た電流パスの幅ＷPが広く、
電流密度が緩和される。
【００７９】さらに、図５（本実施例の電流フロー）と
図６（従来の電流フロー）の対比から明らかなように、
本実施例では、半導体基板の表面部分における電流の集
中がほとんどなく、寄生ＪＦＥＴ抵抗（ＲJFET）が抑制
される。
【００８０】本実施例において、電流集中が生じないの
は、ドレイン側への空乏層の広がりがないことが主な原
因である。つまり、従来例の場合は、図６に見られるよ
うにＰＮ接合の空乏層がドレイン側へ広がるのに対し、
図７の本実施例の構造ではドレイン側への空乏層の広が
りはみられず、この差が、本実施例と従来例との、オン
時における電流分布の差となって現れている。
【００８１】このように、本実施例によれば、チャネル
抵抗，ＪＦＥＴ抵抗，エピタキシャル抵抗のいずれもが
低減できるため、従来例に比べ、オン抵抗は劇的に低減
される。
【００８２】図８は、ゲート電圧が１０Ｖの場合の、各
ドレインｎ-層（エピタキシャル層）の膜厚に対応した
電圧−電流特性（ＶGS−ＩDS特性）を示す。一番下の直
線が従来構造の場合である。本実施例の構造によって、
電圧−電流特性が従来例の何倍も向上していることがわ
かる。
【００８３】また、図９は、ゲート電圧が４Ｖの場合
の、各ドレインｎ-層（エピタキシャル層）の膜厚に対
応した電圧−電流特性（ＶGS−ＩDS特性）を示す。一番
下の直線が従来構造の場合であるが、同様に、本実施例
の構造によって、電圧−電流特性が従来例の何倍も向上
している。したがって、本実施例は、例えば、５Ｖ単一
電源で動作するＩＣ等の電源を共用しても十分に使用で
きる。
【００８４】さらに、本実施例の構造では、第１および
第２のゲートに挟まれた極めて薄い領域がチャネル形成
領域となるため、完全空乏型パワーＭＯＳが実現可能と
なる。
【００８５】チャネル部を完全空乏型にすることで、電
界が緩和されてキャリア移動度が増加することは従来か
ら言われており、この点からもパワーＭＯＳのオン抵抗
を低減する効果が得られる。
【００８６】（オフ状態における動作）オフ状態におい
ては、第１のゲート，第２のゲートは共に、例えば、グ
ランドレベルに維持される。これによってシリコン基板
中に埋め込まれた、水平な第２ゲートの電位が安定化さ
れ、耐圧が向上する。
【００８７】つまり、図１０（ａ）に示されるように、
従来例の場合、オフ時のポテンシャルがコーナー部をも
っており、接合のブレークダウンがこのコーナー部で生
じやすいことから耐圧が低くなる。
【００８８】これに対し、本実施例の構造では、図１０
（ｂ）に示されるように、第２ゲートからほぼ平行に、
均等にポテンシャルが分布しており、ポテンシャル分布
の形状が整っている。このポテンシャル分布の形状に起
因して、本実施例の耐圧は従来より大幅に向上する。
【００８９】図１１は、ドレインＮ-層（エピタキシャ
ル層）の膜厚と耐圧の関係を、本実施例の構造と従来例
の構造について検討した結果を示す（白丸が本発明構造
のデータ，黒丸が従来例構造のデータである）。本発明
の構造では、２μｍのドレインＮ-層（エピタキシャル
層）で６０Ｖの耐圧が得られるが、従来例では、６０Ｖ
の耐圧を得るためには６μｍが必要であることがわか
る。このことから、本発明では、エピタキシャル層の厚
みを低減できると共に、耐圧も従来より向上できること
がわかる。
【００９０】（３）製造プロセス 次に、図１２〜図１５を用いて、図１の実施例の構造の
製造プロセスを説明する。図１２，図１３は各工程毎の
デバイスの断面図であり、図１４，図１５は各工程毎の
デバイスの平面図であり、対応する工程には同一の番号
を付してある。
【００９１】以下、工程毎に順次に説明する。まず、図
１２ならびに図１４の（Ａ１）〜（Ａ６）について説明
する。
【００９２】工程（Ａ１） ｎ+半導体基板１０上に、ｎ-エピタキシャル単結晶層２
０を形成し、続いて、酸化膜（ＳＩ）を形成してパター
ニングする。
【００９３】残余の酸化膜は第２ゲートを形成するため
のスペーサ部として機能する。また、酸化膜が除去され
て表面の単結晶が露出している部分は、後に再結晶化工
程における種結晶となる部分（すなわち、シード部）３
００となる。
【００９４】工程（Ａ２） シード部３００上ならびに、スペーサ部となる酸化膜
（ＳＩ）を覆ってアモルファス半導体層３１０を形成す
る。
【００９５】工程（Ａ３），（Ａ４） アモルファス半導体層３１０の一部に、スペーサ部とな
る酸化膜（ＳＩ）の表面の一部を露出するような開口部
３２０を形成し、その後、その開口部を介してエッチャ
ントを供給してエッチングによって酸化膜（ＳＩ）を除
去し、それまでその酸化膜が占有していた部分に対応す
る空洞部３３０を形成する。
【００９６】工程（Ａ５） 空洞部３３０の外壁を構成しているアモルファス半導体
層３１０を熱処理してアニールを施すことによって、シ
ード部３００の単結晶面に接している部分を起点として
固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅ
ｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、これによって前
記アモルファス半導体層を単結晶化させてｎ-型の単結
晶層（ＳＰＥ領域）を得る。
【００９７】この再結晶化は、ＳＰＥ法の他に、非単結
晶（アモルファスまたはポリシリコン）にレーザ照射や
電子線照射を施す手法によっても実現できる。
【００９８】工程（Ａ６） 空洞部３３０の内表面を酸化して絶縁層を形成する。こ
の絶縁層が第２ゲート酸化膜（ＧＩＳ２）となる。
【００９９】次に、図１３，図１５の工程（Ｂ１〜Ｂ
５）について説明する。
【０１００】工程（Ｂ１） 空洞部内に導電性材料（例えばドープドポリシリコン）
を充填し、これによって第２の絶縁ゲート３０を形成す
る。
【０１０１】工程（Ｂ２） 固相エピタキシャル成長（ＳＰＥ）によって得られた単
結晶層の表面の一部に第１ゲート酸化膜（ＧＩＳ１）を
形成し、この第１ゲート酸化膜（ＧＩＳ１）上に導電性
材料（例えば、ポリシリコン）をデポジションし、パタ
ーニングして第１の絶縁ゲート６０を形成する。
【０１０２】工程（Ｂ３） 第１の絶縁ゲート６０をマスクとして使用し、かつその
第１の絶縁ゲート６０の端部を基準にして、単結晶層内
にｐ型不純物をイオン打ち込みにより導入して熱処理す
ることにより、第１の絶縁ゲートおよび第２の絶縁ゲー
トに挟まれた部分を含む単結晶基体内にボディｐ層４０
０を形成する。
【０１０３】工程（Ｂ４） 第１の絶縁ゲート６０をマスクとして使用して、ボディ
ｐ層４００の一部にｎ型不純物をイオン打ち込みにより
導入してｎ+ソース領域５０を形成すると共に、その結
果として、第１の絶縁ゲートおよび第２の絶縁ゲートに
挟まれた部分にｐ型のチャネル形成領域を形成する。
【０１０４】工程（Ｂ５） 層間絶縁膜７０，ソース電極８０ならびに、半導体基板
の裏面にドレイン電極８２を形成する。このようにし
て、図１の実施例の構造が形成される。
【０１０５】本製造プロセスは、３次元デバイスの構築
等に用いられるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）技術（ＳＰＥ等）を用いて、層の積み重
ね（スタック）によって半導体装置を製造していくもの
であり、トレンチゲートを用いたＵＭＯＳの製造時のよ
うな、ＲＩＥによる下地単結晶の無理なエッチングを施
さない。
【０１０６】つまり、キャリアは、従来のプレーナ型デ
バイスと同様に、基板と水平の方向に移動するようにな
っている。
【０１０７】このため、再結晶部（単結晶化部）と、埋
め込まれた第２ゲートを覆うゲート絶縁膜（第２ゲート
酸化膜）との界面におけるキャリア移動度としては、少
なくとも通常のバルクデバイス相当の移動度が得られ
る。
【０１０８】また、第２ゲートのゲート酸化膜（第２ゲ
ート酸化膜）は、通常のプレーナ型ＭＯＳＦＥＴを製造
する場合と同様に形成されるため、膜厚制御性は現状の
加工レベルと同等である。
【０１０９】また、第１ゲートのエッジを基準としたＤ
ＳＡ（Ｄｉｆｕｓｉｏｎ Ｓｅｌｆ−ａｌｉｇｎ）によ
ってチャネル形成領域を形成するため、チャネル長の制
御性も現状の加工レベルと同等である。したがって、極
めて高精度に、再現性よく、ダブルゲートを有する本実
施例構造を製造可能である。
【０１１０】（実施例２）図１６は、本発明の第２の実
施例（ＩＧＢＴ）の構造を示す断面図である。本実施例
の構造は、図１の実施例におけるドレインｎ+層（底面
の層）を、ｐ+層に変えた構造となっている。
【０１１１】これによって図１７に示されるような、Ｍ
ＯＳトランジスタＭ１を入力段トランジスタとし、ｐｎ
ｐバイポーラトランジスタＱ１を出力段トランジスタと
する、コンプリメンタリ接続のダーリントン（インバー
テッドダーリントン）バイポーラ・ＭＯＳ複合トランジ
スタが構成される。
【０１１２】本実施例においても、前掲の実施例と同様
に、チャネル抵抗と寄生ＪＦＥＴ抵抗の低減が可能であ
る。
【０１１３】但し、ＩＧＢＴの場合には、伝導度変調効
果が生じるため、本構造によるエピタキシャル抵抗の低
抵抗化の効果は少ないと考えられる。
【０１１４】以上のような本実施例によれば、第１ゲー
トに加えて第２のゲートを配設し、両ゲートに挟まれた
領域においてチャネルを誘起し、キャリアは、従来のプ
レーナ型と同様に基板と水平方向に移動するようにした
ことにより、総括して、以下の効果を得ることができ
る。
【０１１５】チャネル部の上下にチャネルを形成するこ
とが可能であり、チャネル抵抗が低減する。
【０１１６】さらに、第２ゲートの作用により、第２ゲ
ートの周辺には電子の蓄積層が形成され、極めて低抵抗
となる。
【０１１７】従って、ドレイン領域の電流はほぼ均一に
垂直方向に流れ、第２ゲートの周辺に沿ってチャネル部
へまた、チャネル部形成時に従来構造ではＰ層がチャネ
ル方向と同時に深さ方向にも拡散するため十分な素子耐
圧を得るには厚いドレインｎ-層が必要であったが、本
発明構造では第２ゲートがＰ層の拡散ストッパとして働
くため深さ方向にはほとんど拡散しない、これにより、
ドレインｎ-層を薄くできるため、ドレイン抵抗も低減
可能となる。
【０１１８】なお、本発明は前掲の実施例に限定され
ず、ｎ型パワーＭＯのみならずｐ型パワーＭＯＳあるい
は、ＩＧＢＴに代表される、ＭＯＳゲート型パワーデバ
イス全般に、広く適用可能である。
【０１１９】また、第１および第２のゲートは連動して
駆動することができるものであるが、用途によっては、
例えば、第２ゲートのグランドバイアス効果のみを利用
してデバイスオフ時の電位安定化を図ることも考えられ
る。したがって、必ずしも同時に駆動されるものではな
く、用途に合わせて、各ゲートを独立に駆動するような
使用方法も可能である。
【０１２０】さらに、本発明の構造は図１８、図１９に
示される方法によっても製造できる。図１８、図１９の
製造方法は、上述した方法と埋め込みゲート電極まわり
の形成方法が異なる。上述した方法は、埋め込み酸化膜
をエッチングにより除去した後、その空洞にゲート酸化
膜およびゲート電極を形成したが、本形成方法では、あ
らかじめ埋め込みゲート電極を形成した後に、再結晶化
領域を形成する。以下図面に従って説明する。
【０１２１】図１８（ａ）；基板表面に酸化膜７２０お
よびゲート電極７３０を形成する。このゲート酸化膜７
２０は埋め込みゲートの下部のゲート絶縁膜となる。そ
の後、フォト・エッチング工程を経て、図のような形状
とする。
【０１２２】図１８（ｂ）；その後、ＣＶＤにより絶縁
膜（酸化膜あるいは窒化膜等）７４０ａ，７４０ｂを形
成する。この絶縁膜は埋め込みゲートの上部および端部
のゲート絶縁膜となる。この場合、ゲート電極（ポリシ
リコン）を酸化してゲート絶縁膜とすることも考えられ
るが、ポリシリコンの酸化膜は絶縁破壊電圧が低いた
め、このようなＣＶＤによる絶縁膜形成を行う。
【０１２３】図１８（ｃ）；その後、埋め込みゲート上
部および端部の絶縁膜をレジスト等により保護し、シー
ド部の絶縁膜形成を除去する。
【０１２４】図１９（ａ）；α−Ｓｉ形成およびアニー
ル等より、再結晶化を行い、再結晶層７５０を得る。
【０１２５】図１９（ｂ）；基板表面にゲート酸化膜７
７０および第２ゲート電極７８０を形成し、加工する。
【０１２６】後の工程は、上述の方法と同様であり、最
終的には図２０のような構造となる。
【０１２７】
【発明の効果】以上説明したように本発明によれば、以
下の効果がある。
【０１２８】（１）すなわち、本発明によれば、２つの
ゲートによるチャネルの形成によって、従来構造に比べ
てチャネルの断面積が２倍になり、したがって、所定量
の電流を流す場合のチャネル抵抗（Ｒch）は、従来の約
半分に低減できる。
【０１２９】（２）また、本発明では、少なくとも第２
のゲートは半導体基体中に埋め込まれて形成されてい
て、第２のゲートの周囲にキャリア蓄積層（低抵抗層）
が形成されて電流パスが構成されるようになっている。
【０１３０】したがって、従来構造では空乏層が形成さ
れる領域において、本発明ではキャリア蓄積層が形成さ
れるという新規な作用によって、従来構造で発生した局
所的な電流集中に伴うＪＦＥＴ抵抗を抑えることができ
る。したがって、ＪＦＥＴ抵抗（以降ＪＦＥＴ抵抗とい
う）は極めて低減される。
【０１３１】（３）また、本発明では、埋め込まれた第
２のゲートによって、チャネル形成領域（従来構造のボ
ディｐ層に相当する領域）の拡散深さを規制することに
よって、ドレインＮ-層（エピタキシャル層）の薄膜化
による、オン抵抗の低減が可能となる。
【０１３２】一方、本構造の耐圧については、ｐチャネ
ル形成領域におけるチャネル長（Ｌ）が従来例と同様に
確保されていること、ならびに、本構造では、逆電圧の
ほとんどは、第２ゲートより下のエピタキシャル層に加
わり、チャネル部にはほとんどかからないことから、耐
圧が低下することはなく、それどころか、本発明による
と、従来よりさらに、破壊耐圧の向上を図ることができ
る。
【０１３３】（４）また、本発明では、第２ゲートは、
デバイスのオフ時においてもフローティング状態とされ
ることなく、所定電位に保たれる。
【０１３４】このデバイスオフ時の、第２ゲートのバイ
アスの効果によって、ポテンシャルがほぼ平行に膜厚方
向に広がり、破壊耐圧が従来構造より極めて向上する。
【０１３５】（５）また、本発明では、第１および第２
のゲートの構造をプレーナ構造とすることにより、第１
および第２のゲート電極を共に同一の半導体表面に形成
でき、デバイスの製造上便利である。
【０１３６】（６）また、本発明では、第１および第２
のゲートに挟まれた極めて薄い領域がチャネル形成領域
となることを利用することにより、完全空乏型パワーＭ
ＯＳを実現できる。
【０１３７】チャネル部を完全空乏型にすることで、電
界が緩和されてキャリア移動度が増加することは従来か
ら言われており、この点からもパワーＭＯＳのオン抵抗
を低減する効果が得られる。
【０１３８】つまり、本構造と特徴として、完全空乏型
素子の作製が容易な点があげられる。
【０１３９】これまで、縦型素子における完全空乏型素
子は、図２２に示されるようにトレンチゲート構造にお
いて、ゲート間隔を０．２μｍ以下という極めて微細な
加工技術を用いることにより達成することが提案されて
いる。しかし、この構成では困難な点が欠点としてあげ
られる。
【０１４０】しかし、図２１に示す本発明構造ではこの
ような微細加工技術が不要であり、また、ソース電極取
りだしも極めて容易にできる特長を持つ。
【０１４１】（７）本発明は、パワーＭＯＳＦＥＴの
他、ＩＧＢＴにも適用でき、共に、チャネル抵抗と寄生
ＪＦＥＴ抵抗の低減が可能である。
【０１４２】（８）以上の効果により、本発明のデバイ
スのオン抵抗は従来構造に比べ、１／５程度に劇的に減
少する。また、本構造では第２のゲートの電位をオフ状
態においてグランドレベルに落とすことができるため電
位が安定し、例えば、６０Ｖ以上の高い耐圧が得られ
る。
【０１４３】（９）また、本発明の構造は、アニールに
よるアモルファス半導体層の固相エピタキシャル成長
（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）
を用いた単結晶化手法を用いて製造できる。
【０１４４】また、本発明の構造は、非単結晶の、レー
ザ照射，電子線照射，ＳＰＥ法の少なくともいずれか一
つを用いた単結晶化手法を利用して製造できる。
【０１４５】すなわち、３次元デバイスの構築等に用い
られるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）技術を用いて、層の積み重ね（スタック）によっ
て製造していくものであり、トレンチゲートを用いたＵ
ＭＯＳの製造時のような、ＲＩＥによる下地単結晶の無
理なエッチングを施さない。
【０１４６】つまり、キャリアは、従来のプレーナ型デ
バイスと同様に、基板と水平の方向に移動するようにな
っている。
【０１４７】このため、再結晶部（単結晶化部）と、埋
め込まれた第２ゲートを覆うゲート絶縁膜（第２ゲート
酸化膜）との界面におけるキャリア移動度としては、少
なくとも通常のバルクデバイス相当の移動度が得られ
る。
【０１４８】また、第２ゲートのゲート酸化膜（第２ゲ
ート酸化膜）は、通常のプレーナ型ＭＯＳＦＥＴを製造
する場合と同様に形成されるため、膜厚制御性は現状の
加工レベルと同等である。
【０１４９】また、第１ゲートのエッジを基準としたＤ
ＳＡ（Ｄｉｆｕｓｉｏｎ Ｓｅｌｆ−ａｌｉｇｎ）によ
ってチャネル形成領域を形成するため、チャネル長の制
御性も現状の加工レベルと同等である。したがって、極
めて高精度に、再現性よく、ダブルゲートを有する本発
明構造を製造可能である。
【０１５０】
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置の一実施例
（パワーＭＯＳＦＥＴ）のセルの構成を示す断面図であ
る。
【図２】図１の実施例の特徴を総括して説明するための
図である。
【図３】図１の実施例によるエピタキシャル層の厚み低
減効果を説明するための図であり、（ａ）は本実施例の
断面図であり、（ｂ）は比較例としての従来例の図であ
る。
【図４】図１の実施例における、デバイスのオン状態に
おける電流フローを示す図であり、特に、２つのチャネ
ルの形成，電流の均等な流れ、第２ゲート回りの低抵抗
層を介した電流の流れを明らかにするための図である。
【図５】図１の実施例における、デバイスのオン状態に
おける電流フローを示す要部の断面図であり、特に、電
流の均等化による寄生ＪＦＥＴ抵抗の低減効果を明らか
とするための図である。
【図６】従来例の電流フローを示す図である。
【図７】図１の実施例における第２ゲートの効果を示す
図である。
【図８】図１の実施例における、ゲート電圧１０Ｖの場
合の、ゲート電圧（横軸）に対するドレイン電流（縦
軸）の関係（電圧−電流特性）を示す図である。
【図９】図１の実施例における、ゲート電圧４Ｖの場合
の、ゲート電圧（横軸）に対するドレイン電流（縦軸）
の関係（電圧−電流特性）を示す図である。
【図１０】図１の実施例の構造と従来構造の、オフ状態
におけるポテンシャル分布を示す断面図であり、（ｂ）
が本実施例の場合を示し、（ａ）が従来例の場合を示
す。
【図１１】図１の実施例の構造と従来構造の、エピタキ
シャル層厚（ドレインｎ-膜厚）と耐圧（破壊耐量）と
の関係を示す図である。
【図１２】（Ａ１）〜（Ａ６）はそれぞれ、図１の実施
例の構造を製造するための第１〜第６の工程を示す断面
図である。
【図１３】（Ｂ１）〜（Ｂ５）はそれぞれ、図１の実施
例の構造を製造するための第７〜第１１の工程を示す断
面図である。
【図１４】（Ａ１）〜（Ａ６）はそれぞれ、図１の実施
例の構造を製造するための第１〜第６の工程（図１２の
（Ａ１）〜（Ａ６）に対応する）を示す平面図である。
【図１５】（Ｂ１）〜（Ｂ５）はそれぞれ、図１の実施
例の構造を製造するための、第７〜第１１の工程（図１
３の（Ｂ１）〜（Ｂ５）に対応する）を示す、平面図で
ある。
【図１６】本発明の第２の実施例（ＩＧＢＴ）の構造を
示す断面図である。
【図１７】図１６の実施例（ＩＧＢＴ）の等価回路図で
ある。
【図１８】（ａ）〜（ｃ）は本発明の製造方法の他の例
の工程図である。
【図１９】（ａ），（ｂ）は図１８の工程に続く、本発
明の製造方法の他の例の工程図である。
【図２０】図１９のプロセスによって形成された本発明
構造の断面図である。
【図２１】本発明の特徴の一つを説明するための図であ
る。
【図２２】Ｕ溝を利用した従来例の構造を示す図であ
る。
【図２３】パワーＭＯＳデバイスの用途の一例を説明す
るための図である。
【図２４】従来例（ＵＭＯＳ）の構造を示す断面図であ
る。
【図２５】縦型パワーデバイスにおいて、オン抵抗が発
生する原因を説明するための図である。
【符号の説明】
１０ ドレインｎ+層（ドレインＤ） ２０ ドレインｎ-層 ３０ 第２絶縁ゲート（第２ゲート，第２Ｇ） ３０−ａ，３０−ｂ，３０−ｃ 第１，第２，第３のゲ
ート部分 ４０ チャネル形成領域（ボディｐ層） ５０ ソース領域 ６０ 第１絶縁ゲート（第１ゲート，第１Ｇ） ７０ 層間絶縁膜 ８０ ソース電極（Ｓ） ＧＩＳ１ 第１ゲート絶縁膜 ＧＩＳ２ 第２ゲート絶縁膜 ｃｈ１ 第１のチャネル ｃｈ２ 第２のチャネル ＳＡ１ 半導体基体（基板）の第１の表面 ＳＡ２ 半導体基体（基板）の第２の表面
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 絶縁膜によって半導体基板から電気的に
    絶縁されて形成された絶縁ゲートに与える電圧により、
    前記半導体基板内のチャネル形成領域における電荷の誘
    起を制御してチャネルの形成／非形成を制御する、絶縁
    ゲート構造を具備する半導体装置であって、 前記絶縁ゲート構造は、互いに対向する部分を有して形
    成された第１の絶縁ゲートおよび第２の絶縁ゲートを含
    んで形成されており、少なくとも前記第２の絶縁ゲートは前記半導体基板中に
    埋め込まれてなる埋め込み部分を含んで設けられてお
    り、かつ、前記第１および第２の絶縁ゲートは共に、半
    導体基板の表面に対して実質的に平行な方向に延在して
    設けられており、 前記第１の絶縁ゲートと、前記第２の絶縁ゲートとで挟
    まれた領域が、前記チャネル形成領域となっており、 前記半導体基板の一方の表面から前記半導体基板の他方
    の表面に至る動作電流のパスが形成されるようになって
    いる ことを特徴とする絶縁ゲート型半導体装置。
  2. 【請求項２】 絶縁ゲート型半導体装置は、動作電流
    が、半導体基板の表面に対して実質的に垂直の方向に流
    れる部分を持つ縦型の半導体装置であり、 前記第２の絶縁ゲートは、前記第１の絶縁ゲートに対向
    する第１の部分と、この第１の部分に連接して前記半導
    体基板の一方の表面と実質的に垂直の方向に延びる第２
    の部分と、前記半導体基板の他方の表面に対向する第３
    の部分とを有して形成されており、前記チャネル形成領域は、 前記第１の絶縁ゲートと、前
    記第２の絶縁ゲートのうちの前記第１の絶縁ゲートに対
    向する第１の部分とで挟まれた領域であり、 これによって、第２の絶縁ゲートの駆動によって半導体
    基板中の前記チャネル形成領域に該第２の絶縁ゲートに
    対応するチャネルが形成されたときには、前記半導体基
    板の他方の表面から、前記第２の絶縁ゲートの前記第３
    の部分および前記第２の部分に対応して形成される低抵
    抗のキャリア蓄積層を経由して前記半導体基板の一方の
    表面に至る、動作電流のパスが形成されるようになって
    いることを特徴とする請求項１記載の絶縁ゲート型半導
    体装置。
  3. 【請求項３】 チャネル形成領域の縦方向の厚みは、前
    記第２の絶縁ゲートの前記半導体基板中に埋め込まれて
    なる埋め込み部分によって規制されており、これによっ
    て、そのチャネル形成領域の縦方向の厚みは、前記チャ
    ネル形成領域において形成される各絶縁ゲートに対応す
    るチャネルのチャネル長（Ｌ）よりも小さくなっている
    ことを特徴とする請求項２記載の絶縁ゲート型半導体装
    置。
  4. 【請求項４】 絶縁ゲート型半導体装置がオフ状態にあ
    るとき、前記第２の絶縁ゲートは所定の電圧に維持され
    るようになっている請求項２または請求項３記載の絶縁
    ゲート型半導体装置。
  5. 【請求項５】 第２の絶縁ゲートは、前記半導体基板中
    に埋め込まれてなる埋め込み部分に加えて、その埋め込
    み部分に連接し、かつ前記半導体基板の一方の表面に引
    き出されてなる引き出し部分を有し、これによって第１
    のゲートおよび第２のゲートの電気的なコンタクト領域
    が共に半導体基板の一方の表面に設けられて、ゲートに
    関するプレーナー構造が形成されていることを特徴とす
    る請求項１〜４のいずれかに記載の絶縁ゲート型半導体
    装置。
  6. 【請求項６】 第１および第２の絶縁ゲートが駆動され
    て前記チャネル形成領域において各絶縁ゲートに対応す
    るチャネルが形成されたとき、電界効果によって前記チ
    ャネル形成領域は完全に空乏化していることを特徴とす
    る請求項１〜５のいずれかに記載の絶縁ゲート型半導体
    装置。
  7. 【請求項７】 絶縁ゲート型半導体装置は、パワーＭＯ
    ＳＦＥＴである請求項１〜６のいずれかに記載の絶縁ゲ
    ート型半導体装置。
  8. 【請求項８】 絶縁ゲート型半導体装置は、ＩＧＢＴ
    （ＩｎｓｕｌａｔｅｄＧａｔｅ Ｂｉｐｏｌａｒ Ｔｒ
    ａｎｓｉｓｔｏｒ）である請求項１〜７のいずれかに記
    載の絶縁ゲート型半導体装置。
  9. 【請求項９】 半導体基板の一方の表面に設けられた第
    １の絶縁ゲートと、前記半導体基板中に埋め込まれてな
    る埋め込み部分を有し、かつその埋め込み部分が前記第
    １のゲートと対向して重なりをもって構成される第２の
    絶縁ゲートと、を具備する縦型の絶縁ゲート半導体装置
    の製造方法であって、 第１導電型の単結晶半導体基体の一部表面を覆ってスペ
    ーサ部を形成し、その後、前記単結晶半導体基体の他部
    表面ならびに前記スペーサ部を覆ってアモルファス半導
    体層を形成する工程と、 前記アモルファス半導体層の一部に、前記スペーサ部の
    表面の一部を露出するような開口部を形成し、その後、
    その開口部を介してエッチャントを供給してエッチング
    によって前記スペーサ部を除去し、それまでスペーサ部
    が占有していた部分に対応する空洞部を形成する工程
    と、 その空洞部の外壁を構成している前記アモルファス半導
    体層を熱処理してアニールを施すことによって、前記単
    結晶半導体基体の他部表面に接している部分を起点とし
    て固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ
    Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、これによって
    前記アモルファス半導体層を単結晶化させて単結晶層を
    得る工程と、 前記空洞部の内表面に絶縁層を形成し、次に、その空洞
    部内に導電性材料を充填し、これによって前記第２の絶
    縁ゲートを形成する工程と、 前記固相エピタキシャル成長（ＳＰＥ）によって得られ
    た単結晶層の表面の一部に絶縁層を形成し、その絶縁層
    上に導電性材料からなる前記第１の絶縁ゲートを形成す
    る工程と、 前記第１の絶縁ゲートをマスクとして使用し、かつその
    第１の絶縁ゲートの端部を基準にして、前記単結晶層内
    に第２導電型不純物を導入して熱処理することにより、
    前記第１の絶縁ゲートおよび第２の絶縁ゲートに挟まれ
    た部分を含む前記単結晶層内に第２導電型領域を形成す
    る工程と、 前記第１の絶縁ゲートをマスクとして使用して、前記第
    ２導電型領域の一部に第１導電型不純物を導入して第１
    導電型領域を形成すると共に、その結果として前記第２
    導電型領域の前記第１の絶縁ゲートおよび第２の絶縁ゲ
    ートに挟まれた部分に第２導電型のチャネル形成領域を
    形成する工程と、を具備し、 これにより、前記第１導電型半導体基体と前記第１導電
    型領域との間の電気的な導通／非導通を、前記第１およ
    び第２の絶縁ゲートによる前記第２導電型のチャネル形
    成領域における第１および第２のチャネルの形成／非形
    成によって制御する縦型の絶縁ゲート型半導体装置を製
    造することを特徴とする、絶縁ゲート型半導体装置の製
    造方法。
  10. 【請求項１０】 半導体基板の一方の表面に設けられた
    第１の絶縁ゲートと、前記半導体基板中に埋め込まれて
    なる埋め込み部分を有し、かつその埋め込み部分が前記
    第１のゲートと対向して重なりをもって構成される第２
    の絶縁ゲートと、を具備する縦型の絶縁ゲート半導体装
    置の製造方法であって、 第１導電型の単結晶半導体基体の一部表面を覆ってスペ
    ーサ部を形成し、その後、前記単結晶半導体基体の他部
    表面ならびに前記スペーサ部を覆って非単結晶層を形成
    する工程と、 前記非単結晶層の一部に、前記スペーサ部の表面の一部
    を露出するような開口部を形成し、その後、その開口部
    を介してエッチャントを供給してエッチングによって前
    記スペーサ部を除去し、それまでスペーサ部が占有して
    いた部分に対応する空洞部を形成する工程と、 その空洞部の外壁を構成している前記非単結晶層を、レ
    ーザ照射，電子線の照射，アニールを用いた固相エピタ
    キシャル成長（ＳＰＥ）から選ばれた少なくとも一つの
    手法によって単結晶化させて単結晶層を得る工程と、 前記空洞部の内表面に絶縁層を形成し、次に、その空洞
    部内に導電性材料を充填し、これによって前記第２の絶
    縁ゲートを形成する工程と、 前記単結晶化によって得られた単結晶層の表面の一部に
    絶縁層を形成し、その絶縁層上に導電性材料からなる前
    記第１の絶縁ゲートを形成する工程と、 前記第１の絶縁ゲートをマスクとして使用し、かつその
    第１の絶縁ゲートの端部を基準にして、前記単結晶層内
    に第２導電型不純物を導入して熱処理することにより、
    前記第１の絶縁ゲートおよび第２の絶縁ゲートに挟まれ
    た部分を含む前記単結晶層内に第２導電型領域を形成す
    る工程と、 前記第１の絶縁ゲートをマスクとして使用して、前記第
    ２導電型領域の一部に第１導電型不純物を導入して第１
    導電型領域を形成すると共に、その結果として前記第２
    導電型領域の前記第１の絶縁ゲートおよび第２の絶縁ゲ
    ートに挟まれた部分に第２導電型のチャネル形成領域を
    形成する工程と、を具備し、 これにより、前記第１導電型半導体基体と前記第１導電
    型領域との間の電気的な導通／非導通を、前記第１およ
    び第２の絶縁ゲートによる前記第２導電型のチャネル形
    成領域における第１および第２のチャネルの形成／非形
    成によって制御する縦型の絶縁ゲート型半導体装置を製
    造することを特徴とする、絶縁ゲート型半導体装置の製
    造方法。
  11. 【請求項１１】 半導体基板の一方の表面に設けられた
    第１の絶縁ゲートと、前記半導体基板中に埋め込まれて
    なる埋め込み部分を有し、かつその埋め込み部分が前記
    第１のゲートと対向して重なりをもって構成される第２
    の絶縁ゲートと、を具備する縦型の絶縁ゲート半導体装
    置の製造方法であって、 第１導電型の単結晶半導体基板の表面に絶縁層および第
    ２の埋め込みゲートとなる導電層を形成し、その導電層
    を加工する工程と、 前記導電層表面に第２ゲートのゲート絶縁膜に相当する
    絶縁膜を形成する工程と、 前記半導体基板において、第２のゲートに覆われていな
    い基板表面の絶縁層を除去し、基板の一部に半導体層を
    露出する工程と、 前記半導体表面全体に非単結晶層を形成し、レーザ照
    射、電子線照射、アニールを用いた固相エピタキシャル
    成長（ＳＰＥ）から選ばれた少なくとも一つの手法によ
    って単結晶化させて単結晶層を得る工程と、 前記単結晶化によって得られた単結晶層の表面の一部に
    絶縁層を形成し、その絶縁層上に導電性材料からなる前
    記第１の絶縁ゲートを形成する工程と、 前記第１の絶縁ゲートをマスクとして使用し、かつその
    第１の絶縁ゲートの端部を基準にして、前記単結晶層内
    に第２導電型不純物を導入して熱処理することにより、
    前記第１の絶縁ゲートおよび第２の絶縁ゲートに挟まれ
    た部分を含む前記単結晶層内に第２導電型領域を形成す
    る工程と、 前記第１の絶縁ゲートをマスクとして使用して、前記第
    ２導電型領域の一部に第１導電型不純物を導入して第１
    導電型領域を形成すると共に、その結果として前記第２
    導電型領域の前記第１の絶縁ゲートおよび第２の絶縁ゲ
    ートに挟まれた部分に第２導電型のチャネル形成領域を
    形成する工程と、を具備し、 これにより、前記第１導電型半導体基体と前記第１導電
    型領域との間の電気的な導通／非導通を、前記第１およ
    び第２の絶縁ゲートによる前記第２導電型のチャネル形
    成領域における第１および第２のチャネルの形成／非形
    成によって制御する縦型の絶縁ゲート型半導体装置を製
    造することを特徴とする、絶縁ゲート型半導体装置の製
    造方法。
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