KR19990013112A - 모스 트랜지스터 및 그 제조방법 - Google Patents
모스 트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR19990013112A KR19990013112A KR1019970036696A KR19970036696A KR19990013112A KR 19990013112 A KR19990013112 A KR 19990013112A KR 1019970036696 A KR1019970036696 A KR 1019970036696A KR 19970036696 A KR19970036696 A KR 19970036696A KR 19990013112 A KR19990013112 A KR 19990013112A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- mos transistor
- silicon
- forming
- silicon layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 46
- 229910052710 silicon Inorganic materials 0.000 claims description 46
- 239000010703 silicon Substances 0.000 claims description 46
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 230000008569 process Effects 0.000 abstract description 4
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 40
- 230000000694 effects Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 바디 단자가 플로팅된 SOI 기판 상에 형성된 모스 트랜지스터에서의 낮은 항복전압 및 높은 소오스/드레인 저항 특성을 개선하는 모스 트랜지스터 및 그 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 종래의 통상적인 공정을 크게 변화시키지 않으면서, 선택적 SiGe 에피택셜층(또는 Ge을 포함하는 선택적 폴리실리콘층)에 의한 밴드갭 조절로 기생 바이폴라의 작용을 저하시킴으로서 항복전압 저하를 방지하고, SiGe 에피택셜층(또는 Ge를 포함하는 선택적 폴리실리콘층)의 두께를 증가시킴으로써 소오스/드레인 저항을 낮춤.
4. 발명의 중요한 용도
반도체 장치 제조에 이용됨.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 SOI(Silicon On Insulator) 기판을 이용한 모스 트랜지스터 제조에 관한 것이다.
일반적으로, 고집적화에 따른 반도체 장치의 특성 저하를 방지하기 위하여 SOI 기판을 사용하게 되었다. 그러나, SOI 기판을 사용하여 모스(MOS) 트랜지스터를 형성할 때, 특히 0.1㎛급 또는 그 이하의 게이트 길이를 갖는 모스 트랜지스터를 형성할 때 부유체 효과(floating body effect)가 발생하는 문제점이 있었다. 그 중에서도 게이트 전압이 0 V일 때 항복전압(드레인 전류가 갑자기 증가하기 시작하는 드레인 전압)이 낮아지는 문제점이 가장 심각한 문제로 대두되고 있다. 또한, 고집적화에 따라 소자의 크기가 작아짐에 따라 SOI 기판의 상부 실리콘층의 두께도 함께 얇아지는 경향이 있는데, 이는 소오스/드레인 저항을 증가시키는 문제점을 유발하게 된다.
상기한 문제점을 해결하기 위한 종래기술은 다음과 같다.
그 첫번째, 부유체 상태에서 게이트 전압이 0 V 일 때 낮은 항복전압을 개선하기 위한 기술로서, 소오스 영역에 Ge 이온주입을 실시함으로서 소오스 영역의 밴드갭(band gap) 감소를 유발하여 기생 바이폴라 소자 발생을 억제하는 기술과, 상부 실리콘층 전체에 소수 캐리어의 수명을 감소시키기 위한 불순물(life time killer)을 이온주입하는 기술과, 소오스 영역 아래에 여분의 기생 바이폴라 소자를 의도적으로 형성하고 그 기생 바이폴라 소자의 컬렉터에 의도적으로 결함을 유발시켜 소자 동작시 채널에서 생성된 과잉 캐리어가 잘 빠져 나가도록 한 기술이 있다. 그러나, 이러한 기술들을 사용하더라도 현저한 항복전압의 개선이 이루어지지 않고 있으며, 여전히 소오스/드레인 저항 특성은 개선되지 않는 문제점이 있다.
그 둘째, 소오스/드레인 저항을 개선하기 위한 기술로서, 소오스/드레인 영역에 선택적으로 실리콘 에피택셜(epitaxial)층을 성장시키고 실리사이드(silicide)를 형성하는 기술과, 두꺼운 실리콘층을 사용하되 단채널 효과(short chnnel effect)를 방지하기 위해 채널 영역의 실리콘층의 두께를 얇게 형성하는 기술이 있다. 그러나, 이러한 기술들은 모두 소오스/드레인 저항만 낮출 뿐 항복전압 특성을 개선하지 못하는 문제점이 있다.
아울러, 항복전압 및 소오스/드레인 저항을 동시에 개선하기 위한 기술로서, 두꺼운 실리콘층을 사용하되 단채널 효과를 방지하기 위해 채널 영역의 실리콘 필름의 두께를 얇게 하는 동시에 소스/드레인의 LDD(Lightly Doped Drain)에 해당하는 영역의 도핑 분포 경사(doping grading)를 완만하게 형성하는 기술이 제시되었으나, 그 공정이 복잡하고 그 개선 효과가 적은 문제점이 있다.
본 발명은 바디 단자가 플로팅된 SOI 기판 상에 형성된 모스 트랜지스터에서의 낮은 항복전압 및 높은 소오스/드레인 저항 특성을 개선하는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 모스 트랜지스터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1: 실리콘 기판 2: 매몰 산화막
3: 실리콘층 4: 소자분리 산화막
5: 게이트 산화막 6: 게이트 전극
7: 절연막 8: 산화막 스페이서
9: LDD 이온주입 영역 10: 식각후 잔류된 실리콘층
11: SiGe 에피택셜층 12: 층간 절연막
13: 금속 전극
상기와 같은 목적을 달성하기 위하여 본 발명의 모스 트랜지스터는 실리콘 기판, 매몰 절연막 및 실리콘층으로 구성된 실리콘 온 인슐레이터 기판에 형성되는 모스 트랜지스터에 있어서, 상기 실리콘층 상부의 소정 부분에 형성된 게이트 산화막 및 게이트 전극; 상기 게이트 전극 측벽 부분에 형성된 절연막 스페이서; 및 상기 실리콘층 및 그 상부의 선택적 성장 SiGe층에 걸쳐 형성된 접합 영역을 포함하여 이루어진다.
또한, 본 발명의 모스 트랜지스터 제조방법은 실리콘 기판, 매몰 절연막 및 실리콘층으로 구성된 실리콘 온 인슐레이터 기판에 형성되는 모스 트랜지스터 제조방법에 있어서, 상기 실리콘층에 소자 분리막을 형성하는 단계; 상기 실리콘층에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 게이트 전극을 형성하는 단계; 저농도 불순물을 도핑하는 단계; 상기 게이트 전극 측벽 부분에 절연막 스페이서를 형성하는 단계; 노출된 상기 실리콘층 상에 선택적 성장 SiGe층을 형성하는 단계; 및 고농도 불순물을 도핑하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 1a 내지 도 1f를 참조하여 본 발명을 상술한다.
우선, 도 1a는 실리콘 기판(1), 매몰 산화막(2), 소자가 형성되는 실리콘층(3)으로 구성된 SOI 기판의 실리콘층(3)의 소정 부분에 종래의 메사(MESA) 또는 실리콘 국부 산화(LOCOS) 공정을 사용하여 소자분리 산화막(4)을 형성한 상태를 나타낸 것이다. 여기서, 실리콘층(3)의 두께는 종래에 비해 상대적으로 얇게 형성할 수 있다.
다음으로, 도 1b에 도시된 바와 같이 소자분리 산화막(4)에 의해 정의된 활성 영역 상부에 게이트 산화막(5)을 성장시키고, 그 상부에 폴리실리콘막 및 소정의 절연막(7)을 증착한 다음, 게이트 전극용 마스크를 사용하여 절연막(7) 및 폴리실리콘막을 선택적 식각하여 게이트 전극(6)을 형성한 다음, LDD 구조 형성을 위한 저농도 불순물 이온주입을 실시한다.
이어서, 도 1c에 도시된 바와 같이 열처리를 실시하여 LDD 이온주입 영역(9)을 형성한 다음, 전체구조 상부에 얇은 산화막을 화학기상증착 또는 열산화 방식을 사용하여 형성하고, 이를 전면성 식각하여 산화막 스페이서(8)을 형성한다. 이때, 게이트 산화막(5)까지 식각하여 실리콘층이 노출되도록 하며, 산화막 스페이서(8)의 두께는 기존의 스페이서의 두께 보다 상대적으로 얇게 형성한다. 산화막 스페이서(8)의 두께는 기생 바이폴라 소자의 작용과 밀접한 관계가 있기 때문에 소자 시뮬레이션(simulation)을 통하여 최적화할 필요가 있다. 물론 이후의 SiGe 에피택셜층 형성시 결함 또는 누설전류의 증가와 같은 문제가 발생하지 않도록 그 두께를 조절해야 할 것이다. 이러한 두께 조절을 위해 산화막의 증착 및 전면성 식각을 다수번 반복할 수도 있다.
계속하여, 도 1d에 도시된 바와 같이 노출된 실리콘층을 소정 두께만큼 식각한다. 도면 부호 10은 식각후 잔류된 실리콘층을 나타낸 것이다. 이때, 식각되는 깊이도 기생 바이폴라 소자의 작용과 관련이 있기 때문에 기생 바이폴라 소자의 작용을 억제하여 높은 항복전압을 얻기 위해서는 식각되는 깊이의 최적화도 물론 이루어져야 한다. 또한, 상기한 식각 공정은 등방성 또는 비등방성 식각 방식을 모두 사용할 수 있다.
다음으로, 도 1e에 도시된 바와 같이 실리콘이 있는 영역에만 선택적으로 SiGe 에피택셜층(11)을 성장시킨다. 이때 SiGe 에피택셜층(11)은 실리콘 층에 비해 밴드갭이 작기 때문에 기생 바이폴라 소자의 에미터 주입 효율이 상당히 저하될 것으로 기대된다. 또한, Si에 대한 Ge의 몰분율은 기생 바이폴라 소자의 작용에 아주 밀접한 관련이 있으므로 1% 내지 80% 범위에서 최적화하여 결정하는데, 특정 값을 정하여 성장하거나 성장 도중 불분율을 바꾸어 가면서 성장할 수 있다. 그리고, SiGe 에피택셜층(11)의 두께가 증가할 수록 소오스/드레인 저항이 감소하게 되지만, 너무 두껍게 되면 게이트와 소오스/드레인 사이의 오버랩(overlap) 용량 성분이 증가하게 되므로 최적화가 필요하다.
계속하여, 도시되지 않았지만 고농도의 불순물 영역을 형성하기 위해 이온주입을 실시하고 소정의 열처리를 실시한다. 이때, 열처리 온도 및 시간도 SiGe 에피택셜층(11)의 특성에 영향을 줄 수 있으므로 최적화가 필요하다. 다른 도우핑 방법으로 인-시츄(in-situ) 방식 또는 기존의 확산 방식을 사용할 수 있다.
다음으로, 도 1f에 도시된 바와 같이 전체구조 상부에 소정의 층간 절연막(12)을 형성하고, 이를 선택적 식각하여 고농도의 불순물이 도핑된 SiGe 에피택셜층(11)을 노출시킨 다음, 이에 콘택되는 금속 전극(13)을 형성한다.
본 발명의 다른 실시예는 SiGe 에피택셜층의 선택적 성장시, 이를 대신하여 Ge을 포함하는 폴리실리콘층을 선택적 성장시키는 것이다.
또한, 본 발명의 일실시예 및 다른 실시예에서 실리콘층의 식각을 하지 않고, SiGe 에피택셜층 또는 Ge을 포함하는 폴리실리콘층을 선택적으로 성장시킬 수도 있다.
상기한 실시예에 나타난 바와 같이 본 발명은 종래의 일반적인 공정을 크게 변화시키지 않으면서 앞서 언급한 두가지 문제점를 동시에 해결할 수 있다. 다시 말해, SiGe 에피택셜층 또는 Ge을 포함하는 폴리실리콘층의 선택적 성장에 의한 밴드갭 조절로 기생 바이폴라의 작용을 저하시킴으로서 항복전압 저하를 방지하고, SiGe의 두께를 증가시킴으로써 소오스/드레인 저항을 낮추게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 종래의 0.1㎛급 또는 그 이하의 게이트 길이를 갖는 SOI 소자에서 바디 단자가 플로팅된 상태에서 게이트 전압이 0 V 일 때 항복전압이 낮아지는 현상을 개선하는 동시에 소오스/드레인 저항을 상대적으로 낮출 수 있는 효과가 있으며, 이로 인하여 반도체 장치의 신뢰도를 향상시킬 수 있다.
Claims (9)
- 실리콘 기판, 매몰 절연막 및 실리콘층으로 구성된 실리콘 온 인슐레이터 기판에 형성되는 모스 트랜지스터에 있어서,상기 실리콘층 상부의 소정 부분에 형성된 게이트 산화막 및 게이트 전극;상기 게이트 전극 측벽 부분에 형성된 절연막 스페이서; 및상기 실리콘층 및 그 상부의 선택적 성장 SiGe층에 걸쳐 형성된 접합 영역을 포함하여 이루어진 모스 트랜지스터.
- 제 1 항에 있어서,상기 선택적 성장 SiGe층이SiGe 에피택셜층 또는 Ge를 포함하는 폴리실리콘막인 모스 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 선택적 성장 SiGe층 하부의 상기 실리콘층이 상기 게이트 산화막 하부의 상기 선택적 성장 SiGe층보다 얇은 두께로 형성된 모스 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 선택적 성장 SiGe층에 포함된 Si에 대한 Ge의 몰분율이 1% 내지 80%인 모스 트랜지스터.
- 실리콘 기판, 매몰 절연막 및 실리콘층으로 구성된 실리콘 온 인슐레이터 기판에 형성되는 모스 트랜지스터 제조방법에 있어서,상기 실리콘층에 소자 분리막을 형성하는 단계;상기 실리콘층에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상부에 게이트 전극을 형성하는 단계;저농도 불순물을 도핑하는 단계;상기 게이트 전극 측벽 부분에 절연막 스페이서를 형성하는 단계;노출된 상기 실리콘층 상에 선택적 성장 SiGe층을 형성하는 단계; 및고농도 불순물을 도핑하는 단계를 포함하여 이루어진 모스 트랜지스터 제조방법.
- 제 5 항에 있어서,상기 선택적 성장 SiGe층이 SiGe 에피택셜층 또는 Ge을 포함하는 폴리실리콘막인 모스 트랜지스터 제조방법.
- 제 5 항 또는 제 6 항에 있어서,상기 절연막 스페이서를 형성하는 단계 이후에노출된 상기 실리콘층의 일부를 등방 또는 비등방성 식각 방식을 사용하여 식각하는 단계를 더 포함하여 이루어진 모스 트랜지스터 제조방법.
- 제 5 항 또는 제 6 항에 있어서,상기 선택적 성장 SiGe층 내에 포함된 Si에 대한 Ge의 몰분율이 1% 내지 80%인 모스 트랜지스터 제조방법.
- 제 5 항 또는 제 6 항에 있어서,상기 절연막 스페이서를 형성하는 단계가산화막의 증착 및 상기 산화막의 전면성 식각을 적어도 일회 실시하여 이루어진 모스 트랜지스터 제조방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970036696A KR100246602B1 (ko) | 1997-07-31 | 1997-07-31 | 모스트랜지스터및그제조방법 |
US09/104,203 US6048756A (en) | 1997-07-31 | 1998-06-25 | Method for making a silicon-on-insulator MOS transistor using a selective SiGe epitaxy |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970036696A KR100246602B1 (ko) | 1997-07-31 | 1997-07-31 | 모스트랜지스터및그제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990013112A true KR19990013112A (ko) | 1999-02-25 |
KR100246602B1 KR100246602B1 (ko) | 2000-03-15 |
Family
ID=19516583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970036696A KR100246602B1 (ko) | 1997-07-31 | 1997-07-31 | 모스트랜지스터및그제조방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6048756A (ko) |
KR (1) | KR100246602B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100823109B1 (ko) * | 2005-07-13 | 2008-04-18 | 세이코 엡슨 가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
Families Citing this family (98)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100248507B1 (ko) * | 1997-09-04 | 2000-03-15 | 윤종용 | 소이 트랜지스터 및 그의 제조 방법 |
US6887762B1 (en) * | 1998-11-12 | 2005-05-03 | Intel Corporation | Method of fabricating a field effect transistor structure with abrupt source/drain junctions |
US6274894B1 (en) * | 1999-08-17 | 2001-08-14 | Advanced Micro Devices, Inc. | Low-bandgap source and drain formation for short-channel MOS transistors |
KR100350575B1 (ko) * | 1999-11-05 | 2002-08-28 | 주식회사 하이닉스반도체 | 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법 |
US6633066B1 (en) * | 2000-01-07 | 2003-10-14 | Samsung Electronics Co., Ltd. | CMOS integrated circuit devices and substrates having unstrained silicon active layers |
KR100340878B1 (ko) * | 2000-06-28 | 2002-06-20 | 박종섭 | 에스오아이 소자의 제조방법 |
KR100372645B1 (ko) * | 2000-06-30 | 2003-02-17 | 주식회사 하이닉스반도체 | 에스오아이 소자의 제조방법 |
US6495402B1 (en) * | 2001-02-06 | 2002-12-17 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture |
US6964897B2 (en) * | 2003-06-09 | 2005-11-15 | International Business Machines Corporation | SOI trench capacitor cell incorporating a low-leakage floating body array transistor |
JP4470398B2 (ja) * | 2003-06-23 | 2010-06-02 | Tdk株式会社 | 電界効果トランジスタ |
US6955955B2 (en) * | 2003-12-29 | 2005-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | STI liner for SOI structure |
US7358571B2 (en) * | 2004-10-20 | 2008-04-15 | Taiwan Semiconductor Manufacturing Company | Isolation spacer for thin SOI devices |
WO2006111888A1 (en) * | 2005-04-20 | 2006-10-26 | Koninklijke Philips Electronics N.V. | A strained integrated circuit and a method of manufacturing the same |
US7355249B2 (en) * | 2005-04-28 | 2008-04-08 | International Business Machines Corporation | Silicon-on-insulator based radiation detection device and method |
US7902008B2 (en) * | 2005-08-03 | 2011-03-08 | Globalfoundries Inc. | Methods for fabricating a stressed MOS device |
US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
CN1959958B (zh) * | 2005-10-31 | 2010-05-05 | 中芯国际集成电路制造(上海)有限公司 | 用于应变硅mos晶体管的多晶硅栅极掺杂方法和结构 |
CN100411146C (zh) * | 2005-12-06 | 2008-08-13 | 联华电子股份有限公司 | 制作应变硅互补式金属氧化物半导体晶体管的方法 |
US7422950B2 (en) * | 2005-12-14 | 2008-09-09 | Intel Corporation | Strained silicon MOS device with box layer between the source and drain regions |
JP2007214481A (ja) * | 2006-02-13 | 2007-08-23 | Toshiba Corp | 半導体装置 |
US7492632B2 (en) * | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
JP2007281280A (ja) * | 2006-04-10 | 2007-10-25 | Toshiba Corp | 半導体装置およびその製造方法 |
US7933142B2 (en) * | 2006-05-02 | 2011-04-26 | Micron Technology, Inc. | Semiconductor memory cell and array using punch-through to program and read same |
US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
US7542340B2 (en) * | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
US7659579B2 (en) * | 2006-10-06 | 2010-02-09 | International Business Machines Corporation | FETS with self-aligned bodies and backgate holes |
KR101406604B1 (ko) | 2007-01-26 | 2014-06-11 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 dram 트랜지스터 |
WO2009031052A2 (en) | 2007-03-29 | 2009-03-12 | Innovative Silicon S.A. | Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor |
US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
US7713821B2 (en) * | 2007-06-25 | 2010-05-11 | Sharp Laboratories Of America, Inc. | Thin silicon-on-insulator high voltage auxiliary gated transistor |
WO2009039169A1 (en) | 2007-09-17 | 2009-03-26 | Innovative Silicon S.A. | Refreshing data of memory cells with electrically floating body transistors |
US8043919B2 (en) * | 2007-11-12 | 2011-10-25 | United Microelectronics Corp. | Method of fabricating semiconductor device |
US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
US8349662B2 (en) * | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
US8189376B2 (en) * | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
US7947543B2 (en) * | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
US7924630B2 (en) * | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
US8223574B2 (en) * | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
US8319294B2 (en) * | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
WO2010102106A2 (en) | 2009-03-04 | 2010-09-10 | Innovative Silicon Isi Sa | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
WO2010114890A1 (en) | 2009-03-31 | 2010-10-07 | Innovative Silicon Isi Sa | Techniques for providing a semiconductor memory device |
US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8199595B2 (en) * | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8119464B2 (en) * | 2009-09-17 | 2012-02-21 | Globalfoundries Inc. | Fabrication of semiconductors with high-K/metal gate electrodes |
US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
US8310893B2 (en) * | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
US8416636B2 (en) * | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
US8411513B2 (en) * | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
US8576631B2 (en) * | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8369177B2 (en) * | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
US8547738B2 (en) | 2010-03-15 | 2013-10-01 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
US8778767B2 (en) | 2010-11-18 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and fabrication methods thereof |
US8466502B2 (en) | 2011-03-24 | 2013-06-18 | United Microelectronics Corp. | Metal-gate CMOS device |
US8445363B2 (en) | 2011-04-21 | 2013-05-21 | United Microelectronics Corp. | Method of fabricating an epitaxial layer |
US8324059B2 (en) | 2011-04-25 | 2012-12-04 | United Microelectronics Corp. | Method of fabricating a semiconductor structure |
US8426284B2 (en) | 2011-05-11 | 2013-04-23 | United Microelectronics Corp. | Manufacturing method for semiconductor structure |
US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US8481391B2 (en) | 2011-05-18 | 2013-07-09 | United Microelectronics Corp. | Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure |
US8431460B2 (en) | 2011-05-27 | 2013-04-30 | United Microelectronics Corp. | Method for fabricating semiconductor device |
US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
US8716750B2 (en) | 2011-07-25 | 2014-05-06 | United Microelectronics Corp. | Semiconductor device having epitaxial structures |
US8575043B2 (en) | 2011-07-26 | 2013-11-05 | United Microelectronics Corp. | Semiconductor device and manufacturing method thereof |
US8647941B2 (en) | 2011-08-17 | 2014-02-11 | United Microelectronics Corp. | Method of forming semiconductor device |
US8674433B2 (en) | 2011-08-24 | 2014-03-18 | United Microelectronics Corp. | Semiconductor process |
US8476169B2 (en) | 2011-10-17 | 2013-07-02 | United Microelectronics Corp. | Method of making strained silicon channel semiconductor structure |
US8691659B2 (en) | 2011-10-26 | 2014-04-08 | United Microelectronics Corp. | Method for forming void-free dielectric layer |
US8754448B2 (en) | 2011-11-01 | 2014-06-17 | United Microelectronics Corp. | Semiconductor device having epitaxial layer |
US8647953B2 (en) | 2011-11-17 | 2014-02-11 | United Microelectronics Corp. | Method for fabricating first and second epitaxial cap layers |
US8709930B2 (en) | 2011-11-25 | 2014-04-29 | United Microelectronics Corp. | Semiconductor process |
US9136348B2 (en) | 2012-03-12 | 2015-09-15 | United Microelectronics Corp. | Semiconductor structure and fabrication method thereof |
US9202914B2 (en) | 2012-03-14 | 2015-12-01 | United Microelectronics Corporation | Semiconductor device and method for fabricating the same |
US8664069B2 (en) | 2012-04-05 | 2014-03-04 | United Microelectronics Corp. | Semiconductor structure and process thereof |
US8866230B2 (en) | 2012-04-26 | 2014-10-21 | United Microelectronics Corp. | Semiconductor devices |
US8835243B2 (en) | 2012-05-04 | 2014-09-16 | United Microelectronics Corp. | Semiconductor process |
US8951876B2 (en) | 2012-06-20 | 2015-02-10 | United Microelectronics Corp. | Semiconductor device and manufacturing method thereof |
US8796695B2 (en) | 2012-06-22 | 2014-08-05 | United Microelectronics Corp. | Multi-gate field-effect transistor and process thereof |
US8710632B2 (en) | 2012-09-07 | 2014-04-29 | United Microelectronics Corp. | Compound semiconductor epitaxial structure and method for fabricating the same |
US9117925B2 (en) | 2013-01-31 | 2015-08-25 | United Microelectronics Corp. | Epitaxial process |
US8753902B1 (en) | 2013-03-13 | 2014-06-17 | United Microelectronics Corp. | Method of controlling etching process for forming epitaxial structure |
US9034705B2 (en) | 2013-03-26 | 2015-05-19 | United Microelectronics Corp. | Method of forming semiconductor device |
US9064893B2 (en) | 2013-05-13 | 2015-06-23 | United Microelectronics Corp. | Gradient dopant of strained substrate manufacturing method of semiconductor device |
US9076652B2 (en) | 2013-05-27 | 2015-07-07 | United Microelectronics Corp. | Semiconductor process for modifying shape of recess |
US8853060B1 (en) | 2013-05-27 | 2014-10-07 | United Microelectronics Corp. | Epitaxial process |
US8765546B1 (en) | 2013-06-24 | 2014-07-01 | United Microelectronics Corp. | Method for fabricating fin-shaped field-effect transistor |
US8895396B1 (en) | 2013-07-11 | 2014-11-25 | United Microelectronics Corp. | Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures |
US8981487B2 (en) | 2013-07-31 | 2015-03-17 | United Microelectronics Corp. | Fin-shaped field-effect transistor (FinFET) |
SG11201603049WA (en) | 2013-10-18 | 2016-05-30 | Agency Science Tech & Res | Semiconductor device fabrication |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4885617A (en) * | 1986-11-18 | 1989-12-05 | Siemens Aktiengesellschaft | Metal-oxide semiconductor (MOS) field effect transistor having extremely shallow source/drain zones and silicide terminal zones, and a process for producing the transistor circuit |
US4899202A (en) * | 1988-07-08 | 1990-02-06 | Texas Instruments Incorporated | High performance silicon-on-insulator transistor with body node to source node connection |
US5198378A (en) * | 1988-10-31 | 1993-03-30 | Texas Instruments Incorporated | Process of fabricating elevated source/drain transistor |
US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
US5116771A (en) * | 1989-03-20 | 1992-05-26 | Massachusetts Institute Of Technology | Thick contacts for ultra-thin silicon on insulator films |
US5160989A (en) * | 1989-06-13 | 1992-11-03 | Texas Instruments Incorporated | Extended body contact for semiconductor over insulator transistor |
US5095348A (en) * | 1989-10-02 | 1992-03-10 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
DE4301333C2 (de) * | 1993-01-20 | 2003-05-15 | Daimler Chrysler Ag | Verfahren zur Herstellung von Silizium-Germanium-Heterobipolartransistoren |
US5354700A (en) * | 1993-07-26 | 1994-10-11 | United Microelectronics Corporation | Method of manufacturing super channel TFT structure |
US5489792A (en) * | 1994-04-07 | 1996-02-06 | Regents Of The University Of California | Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility |
US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
US5616508A (en) * | 1995-01-09 | 1997-04-01 | Texas Instruments Incorporated | High speed bipolar transistor using a patterned etch stop and diffusion source |
US5646073A (en) * | 1995-01-18 | 1997-07-08 | Lsi Logic Corporation | Process for selective deposition of polysilicon over single crystal silicon substrate and resulting product |
JPH08274108A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Corp | 半導体装置及びその製造方法 |
FR2752644B1 (fr) * | 1996-08-21 | 1998-10-02 | Commissariat Energie Atomique | Procede de realisation d'un transistor a contacts auto-alignes |
-
1997
- 1997-07-31 KR KR1019970036696A patent/KR100246602B1/ko not_active IP Right Cessation
-
1998
- 1998-06-25 US US09/104,203 patent/US6048756A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100823109B1 (ko) * | 2005-07-13 | 2008-04-18 | 세이코 엡슨 가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
Also Published As
Publication number | Publication date |
---|---|
US6048756A (en) | 2000-04-11 |
KR100246602B1 (ko) | 2000-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100246602B1 (ko) | 모스트랜지스터및그제조방법 | |
US7781315B2 (en) | Finfet field effect transistor insulated from the substrate | |
EP0274278A1 (en) | MOS field effect transistor and method of manufacturing the same | |
US5463237A (en) | MOSFET device having depletion layer | |
JP3319215B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
KR100526366B1 (ko) | 반도체 장치와 그 제조 방법 | |
JP2701762B2 (ja) | 半導体装置及びその製造方法 | |
KR0134887B1 (ko) | 쌍극성 트랜지스터 및 그 제조방법 | |
JP3792930B2 (ja) | 超薄型soi静電気放電保護素子の形成方法 | |
US6727149B1 (en) | Method of making a hybrid SOI device that suppresses floating body effects | |
KR100289056B1 (ko) | 절연막경사식각을이용한전력소자제조방법 | |
KR100604667B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JPH0350771A (ja) | 半導体装置 | |
JPH05343666A (ja) | 集積回路トランジスタ | |
US20210391416A1 (en) | Super junction power device and method of making the same | |
KR100863687B1 (ko) | 반도체 소자 및 반도체 소자의 제조 방법 | |
KR100405450B1 (ko) | 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법 | |
KR100555454B1 (ko) | Soi 트랜지스터의 제조방법 | |
KR100271034B1 (ko) | Soi mosfet의 장점을 갖는 mosfet 및 그제조방법 | |
KR100223916B1 (ko) | 반도체 소자의 구조 및 제조방법 | |
KR100463956B1 (ko) | 반도체 소자의 트랜지스터 형성 방법 | |
KR0170284B1 (ko) | Soi 기판의 제조 방법 | |
KR0130626B1 (ko) | 측면 소스/드레인 구조의 트랜지스터 및 그 제조방법 | |
KR940004258B1 (ko) | 소이구조의 반도체 소자 제조방법 | |
KR910009742B1 (ko) | 고전압 반도체 장치 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20081202 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |