KR0130626B1 - 측면 소스/드레인 구조의 트랜지스터 및 그 제조방법 - Google Patents
측면 소스/드레인 구조의 트랜지스터 및 그 제조방법Info
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- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체 소자의 제조고정 중 트랜지스터 제조방법에 관한 것으로, 특히 디자인 룰의 감소로 인해 유발되는 펀치스루(Punch-through)현상을 억제하는 측면 소스/드레인 구조의 트랜지스터 및 그 제조방법에 관한 것으로, 소스(77), 드레인(77')이 케이트(4)의 측벽에 노출된 반도체기판(1) 및 필드산화막(2) 상부에 상기 게이트(4)와 절연되어 형성되는 구조를 갖는 것을 특징으로 한다.
Description
제1도는 종래의 트랜지스터 구조도.
제2도는 본 발명의 일실시예에 따른 모스 트랜지스터의 구조도.
제3A도 내지 3D도는 제2도의 모스 트랜지스터를 구현하는 공정 예시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 다결정 실리콘막(게이트 전극)
5 : 산화막 6 : 스페이서 산화막
77 : 소스 77' : 드레인
8 : 포토레지스트 패턴
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치의 제조공정 중 모스 트랜지스터 제조에 관한 것이다.
일반적으로 모스 트랜지스터의 동작은 게이트의 전압을 문턱 전압보다 크게 하거나 작게 하여 소스와 드레인간의 전압차에 의한 전류의 흐름을 제어함으로서 이루어진다.
이론적으로는 게이트의 전압이 문턱 전압보다 작을 경우에는 전류 흐름은 전혀 없어야 한다. 그러나, 게이트의 크기. 특히 채널 길이가 감소할수록 펀치-스루(punch-through) 현상이 나타나게 된다. 펀치-스루 현상은 반도체 집적회로의 디자인 룰(design rule)이 감소됨에 따라 유발되는 여러 가지 단채널(short channel) 효과 중 전형적인 일례로서, 게이트에 문턱 전압보다 작은 전압이 인가되어 있는 상태에서 드레인에 인가한 전압이 증가할수록 공핍영역이 확장되어 소스측의 공핍영역과 만남으로 인하여 소스와 드레인간의 전위장벽(potential barrier) 이 감소하게 되어 급격한 전류가 흐르게 되는 것을 가리킨다.
이에 따라, 반도체 집적회로의 고집적화를 위해 트랜지스터에서의 펀치-스루 현상을 억제하기 위한 여러 방안이 모색되고 있다.
제1도는 종래 모스 트랜지스터의 전형적인 단면 구조로서, 이를 통하여 종래 기술 및 그 문제점을 개략적으로 설명하면 다음과 같다. 제1도의 모스 트랜지스터에서 소스(7)및 드레인 (7')은 불순물 이온주입 후, 열처리에 의한 이들 불순물의 확산에 의하여 형성된다.
이 경우 소스/드레인(7,7')의 접합 깊이 (junction depth)가 증가되어 펀치-스루 특성의 악화가 우려된다.
따라서, 소스/드레인(7,7')의 접합 깊이를 감소시켜 가능한 한 공핍영역의 확장을 방지하기 위해 열처리(thermal process) 장비를 이용하여 활성 영역의 표면 부분만 열처리하여 소스/드레인(7,7')에 도핑된 불순물의 확산이 적게 구현하는 방법을 사용하게 되는데, 이 경우 그 접합 깊이의 조절이 어려우며, 양산이 어려운 문제점이 있었다. 미설명 도면 부호 1은 실리콘 기판, 2는 필드신화막, 3은 게이트 산화막, 5는 게이트 전극, 6은 스페이서 산화막을 각각 나타낸 것이다.
또한, 실리콘 기판 상의 웰내 불순물의 농도를 높여 주어 드레인측 궁핍영역의 확대를 막아 주는 방법도 있으나, 이 경우에는 문턱 전압의 증가에 따라 모스 트랜지스터의 동작 속도가 감소하는 단점이 있다.
본 발명은 펀치-스루 특성을 개선하는 측면 소스/드레인 구조의 모스 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 모스 트랜지스터는 소자 분리막이 형성된 반도체 기판과, 상기 반도체 기판 상의 소정 부위에 차례로 적층된 게이트 산화막 및 게이트 전극을 구비하는 모스 트랜지스터에 있어서, 노출된 상기 반도체 기판 및 상기 소자 분리막 상부에 상기 게이트 전극과 절연되어 형성된 소스 및 드레인을 포함하여 이루어진다.
또한 본 발명의 모스 트랜지스터 제조방법은 소자 분리막이 형성된 반도체기판 상에 게이트 절연막을 형성하는 단계 ; 상기 게이트 절연막 상부에 게이트 전극 형성을 위한 제1다결정 실리콘막 및 절연막을 차례로 형성하는 단계 ; 게이트 전극 형성을 위한 마스크를 사용하여 상기 절연막, 상기 제1다결정 실리콘막 및 상기 게이트 절연막을 차례로 식각하여 게이트 전극을 형성하는 단계 ; 상기 게이트 전극 측벽 부위에 스페이서 절연막을 형성하는 단계 ; 상기 제2다결정 실리콘막에 도전형 불순물을 도핑 시키는 단계 ; 및 상기 게이트 전극 상부의 상기 제2다결정 실리콘막을 선택적 식각하여 상기 게이트 전극 양측에 소스/드레인을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상술한다.
제2도는 본 발명의 일실시예에 따른 모스 트랜지스터 구조도로서, 도면에 도시된 바와 같이 본 발명에 따른 모스 트랜지스터는 수스(77), 드레인(77')이 게이트 전극(4)의 양측의 실리콘 기판(1) 및 필드산화막(2) 상부에 게이트 전극(4)과 절연되어 형성된 구조를 갖는다. 미설명 도면 부호 1은 실리콘기판, 3은 게이트 산화막, 5는 산화막, 6은 스페이서 산화막을 각각 나타낸 것이다.
이하, 상기와 같은 구조의 모스 트랜지스터를 제조하는 방법을 첨부된 도면 제3A도 내지 제3D도를 참조하여 설명한다.
먼저, 제3A도에 도시된 바와 같이 실리콘 기판(1)에 필드 산화막(2) 및 게이트 산화막(3)을 차례로 형성하고, 그 상부에 게이트 전극 형성을 위한 다결정 실리콘막(4)과 화학기상증착 방식의 산화막(5)을 차례로 증착한 후, 게이트 전극용 식각 마스크를 사용하여 산화막(5), 다결정 실리콘막(4) 및 게이트 산화막(3)을 차례로 선택적 식각하여 게이트 전극(4)을 형성한다. 계속하여 열산화 방식을 사용하여 소정 두께로 산화막을 성장시킨 후, 이를 전면성 식각하여 게이트 측벽 부위에 스페이서 산화막(6)을 형성한다. 이때, 실리콘 기판(1)의 활성영역이 드러나도록 하며, 게이트 전극(4)은 그 상부의 산화막(5)으로 인하여 식각 후에도 노출되지 않게 된다. 즉, 산화막(5)은 게이트 전극의 식각 방지 보호막으로서 증착된 것이다.
이어서, 제3B도에 도시된 바와 같이 소스 /드레인 형성을 위한 다결정 실리콘막(70)을 증착하고, 소스 /드레인 형성을 위한 도전형 불순물 이온주입을 실시한다.
계속하여, 제3C도에서 게이트 전극(4) 상부가 오픈된 포토레지스트 패턴(8)을 사용하여 다결정 실리콘막(70)을 선택적 식각하여 게이트 양측에 소스 (77) 및 드레인 (77')을 형성한다.
끝으로, 제3D도에 도시된 바와 같이 포토레지스트 패턴(8)을 제거함으로서 트랜지스터가 구현된다.
상기한 바와 같은 본 발명에 따라 형성된 모스 트랜지스터의 동작 특성은 다음과 같다. 만일 게이트 전극(4)에 인가되는 전압이 문턱 전압보다 클 경우 소스(77)와 드레인(77')강의 전압차에 의하여 전류가 흐르게 되고 작을 경우 소스와 드레인간의 전압차에도 불구하고 전류가 흐르지 않게 된다. 그러나 드레인((77')엔 인가한 전압이 증가할 수록 드레인(77')측의 궁핍영역이 확장하게 되어 소스(77)측의 공핍영역과 만나게 되므로 소스(77)와 드레인(77')간의 전위장벽이 감소하게 되어 급격한 전류의 증가가 발생하게 된다. 이러한 공핍영역의 확대 정도는 드레인(77')의 접합 깊이에 의하여 조절 가능하다. 본 발명에 따른 트랜지스터는 실리콘 기판(1)에 불순물이 거의 확산되지 않으므로 즉, 실리콘 기판(1) 내부에는 접합이 형성되지 않고 채널만이 형성되므로, 드레인(77')측의 공핍영역의 확대 정도를 최대한으로 방지할 수 있다.
따라서 본 발명은 트랜지스터의 펀치-스루 특성을 개선하여 반도체 장치의 신뢰도를 향상시키고, 활성 영역의 마진을 확보할 수 있으므로 반도체 장치의 고집적화에 기여하는 효과가 있다.
Claims (3)
- 소자 분리막이 형성된 반도체 기판과, 상기 반도체 기판 상의 소정 부위에 차례로 적층된 게이트 산화막 및 게이트 전극을 구비하는 모스 트랜지스터에 있어서, 노출된 상기 반도체 기판 및 상기 소자 분리막 상부에 상기 게이트 전극과 절연되어 형성된 소스 및 드레인을 포함하여 이루어진 모스 트랜지스터.
- 소자 분리막이 형성된 반도체 기판 상에 게이트 절연막을 형성하는 단계 ; 상기 게이트 절연막 상부에 게이트 전극 형성을 위한 제1다결정 실리콘막 및 절연막을 차례로 형성하는 단계 ; 게이트 전극형성을 위한 마스크를 사용하여 상기 절연막, 상기 제1다결정 실리콘막 및 상기 게이트 절연막을 차례로 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 측벽 부위에 스페이서 절연막을 형성하는 단계; 상기 전체구조 상부에 소스/드레인 형성을 위한 제2다결정 실리콘막을 형성하는 단계 ; 상기 제2다결정 실리콘막에 도전형 불순물을 도핑시키는 단계 ; 및 상기 게이트 전극 상부의 상기 제2다결정 실리콘막을 선택적 식각하여 상기 게이트 전극 양측에 소스/드레인을 형성하는 단계를 포함하여 이루어진 모스 트랜지스터 제조방법.
- 제2항에 있어서, 상기 스페이서 산화막을 형성하는 단계는 전체구조 상부에 열산화 방식의 산화막을 형성하는 단계와, 상기 반도체 기판이 노출되도록 상기 산화막을 전면성 식각하는 단계를 포함하여 이루어진 모스 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940005502A KR0130626B1 (ko) | 1994-03-18 | 1994-03-18 | 측면 소스/드레인 구조의 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940005502A KR0130626B1 (ko) | 1994-03-18 | 1994-03-18 | 측면 소스/드레인 구조의 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950028008A KR950028008A (ko) | 1995-10-18 |
| KR0130626B1 true KR0130626B1 (ko) | 1998-04-06 |
Family
ID=19379182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940005502A KR0130626B1 (ko) | 1994-03-18 | 1994-03-18 | 측면 소스/드레인 구조의 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0130626B1 (ko) |
-
1994
- 1994-03-18 KR KR1019940005502A patent/KR0130626B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950028008A (ko) | 1995-10-18 |
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