JP2000294773A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】本発明は、高集積化されたＬＳＩにおいてもソ
ース／ドレイン領域へのコンタクト面積を充分に広く確
保でき、ＬＳＩの集積密度を更に向上させることができ
るＭＯＳＦＥＴの形成方法を提供することを目的とす
る。 【構成】本発明では、サイドウォールを2層以上の積層
構造の絶縁膜で形成し、このうち最下層の絶縁膜を等方
エッチングすることによりサイドウォールに横方向の溝
を形成する。この構造により、ソース／ドレイン領域へ
のコンタクト面積を前記横方向の溝の分だけ広くするこ
とができ、その結果コンタクト抵抗の増大を防止するこ
とができる。また、自己整合的に形成されるコンタクト
部には、シリコン又はシリコンを含む化合物を選択成長
させ、その表面を金属シリサイド化することにより、コ
ンタクト抵抗を更に低抵抗化する。
ース／ドレイン領域へのコンタクト面積を充分に広く確
保でき、ＬＳＩの集積密度を更に向上させることができ
るＭＯＳＦＥＴの形成方法を提供することを目的とす
る。 【構成】本発明では、サイドウォールを2層以上の積層
構造の絶縁膜で形成し、このうち最下層の絶縁膜を等方
エッチングすることによりサイドウォールに横方向の溝
を形成する。この構造により、ソース／ドレイン領域へ
のコンタクト面積を前記横方向の溝の分だけ広くするこ
とができ、その結果コンタクト抵抗の増大を防止するこ
とができる。また、自己整合的に形成されるコンタクト
部には、シリコン又はシリコンを含む化合物を選択成長
させ、その表面を金属シリサイド化することにより、コ
ンタクト抵抗を更に低抵抗化する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
ゲートサイドウォールを有するＭＯＳＦＥＴのソース／
ドレインコンタクトの構造及びその形成方法に関する。
ゲートサイドウォールを有するＭＯＳＦＥＴのソース／
ドレインコンタクトの構造及びその形成方法に関する。
【０００２】近年のＬＳＩ、例えばＤＲＡＭ、の更なる
高集積化に伴い、メモリセルトランジスタを構成するＭ
ＯＳＦＥＴを更に高密度に集積することが要求されてい
る。このため、各ＭＯＳＦＥＴをその間隔を極力狭めて
配置してきたが、間隔が狭まるにつれてソース／ドレイ
ン領域へのコンタクト部を充分広く確保することが困難
になっている。この結果、コンタクト面積が小さくな
り、コンタクト抵抗も増大してしまうが、コンタクト抵
抗の増大はＬＳＩの動作遅延を引き起こす。このため、
コンタクト面積を充分に確保しつつＭＯＳＦＥＴの間隔
を狭めることのできるＭＯＳＦＥＴの形成方法が必要と
なる。
高集積化に伴い、メモリセルトランジスタを構成するＭ
ＯＳＦＥＴを更に高密度に集積することが要求されてい
る。このため、各ＭＯＳＦＥＴをその間隔を極力狭めて
配置してきたが、間隔が狭まるにつれてソース／ドレイ
ン領域へのコンタクト部を充分広く確保することが困難
になっている。この結果、コンタクト面積が小さくな
り、コンタクト抵抗も増大してしまうが、コンタクト抵
抗の増大はＬＳＩの動作遅延を引き起こす。このため、
コンタクト面積を充分に確保しつつＭＯＳＦＥＴの間隔
を狭めることのできるＭＯＳＦＥＴの形成方法が必要と
なる。
【０００３】
【従来の技術】図６は従来のＭＯＳＦＥＴ、特にサイド
ウォール及びソース／ドレインコンタクトの形成方法を
示す工程図である。図中、１８は半導体基板、１９はゲ
ート酸化膜、２０はゲート電極であるポリシリコン膜、
２１はゲート電極キャップ用のシリコン窒化膜、２２は
エッチングストッパーとなるシリコン窒化膜、２３はサ
イドウォールをなすシリコン酸化膜、２４はソース／ド
レイン領域をなす不純物拡散層、２５は隣り合うサイド
ウォールにより自己整合的に形成されるコンタクト部を
表す。図６に示すように、ＭＯＳＦＥＴのサイドウォー
ルは、前記シリコン窒化膜２２及び前記シリコン酸化膜
２３からなる2層構造の絶縁膜を有している。
ウォール及びソース／ドレインコンタクトの形成方法を
示す工程図である。図中、１８は半導体基板、１９はゲ
ート酸化膜、２０はゲート電極であるポリシリコン膜、
２１はゲート電極キャップ用のシリコン窒化膜、２２は
エッチングストッパーとなるシリコン窒化膜、２３はサ
イドウォールをなすシリコン酸化膜、２４はソース／ド
レイン領域をなす不純物拡散層、２５は隣り合うサイド
ウォールにより自己整合的に形成されるコンタクト部を
表す。図６に示すように、ＭＯＳＦＥＴのサイドウォー
ルは、前記シリコン窒化膜２２及び前記シリコン酸化膜
２３からなる2層構造の絶縁膜を有している。
【０００４】次に、図６に示したＭＯＳＦＥＴの形成方
法について説明する。まず、半導体基板、例えばシリコ
ン基板１８上に成膜とフォトエッチングを繰り返し行
い、周知の方法により、ゲート酸化膜１９、ポリシリコ
ン膜よりなるゲート電極２０、及びゲート電極上のキャ
ップ用シリコン窒化膜２１を形成する。次に、加工した
ゲート電極部分をマスクとしてイオン注入を行い、Ｐ型
又はＮ型の不純物拡散層２４を形成し、ソース／ドレイ
ン領域を形成する。（図６（ａ）を参照。） 次に、エッチングストッパー用のシリコン窒化膜２２を
化学気相成長（ＣＶＤ）法により基板全面に、例えば１
０nm程度、形成する。続いて、サイドウォール用のシリ
コン酸化膜２３をＣＶＤ法により前記シリコン窒化膜２
２上に、例えば１００nm程度、形成する。（図６（ｂ）
を参照。） この後、反応性イオンエッチング（ＲＩＥ）などの異方
性エッチングにより基板全面に形成した前記シリコン酸
化膜２３の選択的エッチバックを行い、前記ゲート電極
２０の側壁にシリコン酸化膜のサイドウォール２３を形
成する。（図６（ｃ）を参照。）このとき、基板全面に
形成していたシリコン窒化膜２２はシリコン酸化膜エッ
チングのエッチングストッパーの役割を果たし、同時に
ソース／ドレイン領域２４をエッチング時の基板ダメー
ジや表面の掘られから保護する役割を担う。
法について説明する。まず、半導体基板、例えばシリコ
ン基板１８上に成膜とフォトエッチングを繰り返し行
い、周知の方法により、ゲート酸化膜１９、ポリシリコ
ン膜よりなるゲート電極２０、及びゲート電極上のキャ
ップ用シリコン窒化膜２１を形成する。次に、加工した
ゲート電極部分をマスクとしてイオン注入を行い、Ｐ型
又はＮ型の不純物拡散層２４を形成し、ソース／ドレイ
ン領域を形成する。（図６（ａ）を参照。） 次に、エッチングストッパー用のシリコン窒化膜２２を
化学気相成長（ＣＶＤ）法により基板全面に、例えば１
０nm程度、形成する。続いて、サイドウォール用のシリ
コン酸化膜２３をＣＶＤ法により前記シリコン窒化膜２
２上に、例えば１００nm程度、形成する。（図６（ｂ）
を参照。） この後、反応性イオンエッチング（ＲＩＥ）などの異方
性エッチングにより基板全面に形成した前記シリコン酸
化膜２３の選択的エッチバックを行い、前記ゲート電極
２０の側壁にシリコン酸化膜のサイドウォール２３を形
成する。（図６（ｃ）を参照。）このとき、基板全面に
形成していたシリコン窒化膜２２はシリコン酸化膜エッ
チングのエッチングストッパーの役割を果たし、同時に
ソース／ドレイン領域２４をエッチング時の基板ダメー
ジや表面の掘られから保護する役割を担う。
【０００５】最後に、サイドウォール２３の形成の結果
露出したシリコン窒化膜２２の薄膜を異方性エッチング
により除去し、ソース／ドレイン領域２４に電気的コン
タクトが可能な状態にする。（図６（ｄ）を参照。）
露出したシリコン窒化膜２２の薄膜を異方性エッチング
により除去し、ソース／ドレイン領域２４に電気的コン
タクトが可能な状態にする。（図６（ｄ）を参照。）
【０００６】
【発明が解決しようとする課題】しかしながら、上記方
法では、高集積化された近年のＬＳＩにおいては、各Ｍ
ＯＳＦＥＴの間隔が極めて狭められているため、コンタ
クトホールの形成をセルフアラインコンタクト（ＳＡ
Ｃ）方式で行い、コンタクト部を隣り合う各ＭＯＳＦＥ
Ｔのサイドウォールにより自己整合的に形成した場合で
も、ソース又はドレイン領域２４へのコンタクト部２５
は従来のごとく充分な面積を確保できない。このため、
コンタクト抵抗が増大し、ＬＳＩの動作速度に影響を与
えるようになっている。現在、上記コンタクト抵抗の問
題は各ＭＯＳＦＥＴ間を狭めることを困難にし、ＬＳＩ
の集積密度の向上の妨げの一因となっている。
法では、高集積化された近年のＬＳＩにおいては、各Ｍ
ＯＳＦＥＴの間隔が極めて狭められているため、コンタ
クトホールの形成をセルフアラインコンタクト（ＳＡ
Ｃ）方式で行い、コンタクト部を隣り合う各ＭＯＳＦＥ
Ｔのサイドウォールにより自己整合的に形成した場合で
も、ソース又はドレイン領域２４へのコンタクト部２５
は従来のごとく充分な面積を確保できない。このため、
コンタクト抵抗が増大し、ＬＳＩの動作速度に影響を与
えるようになっている。現在、上記コンタクト抵抗の問
題は各ＭＯＳＦＥＴ間を狭めることを困難にし、ＬＳＩ
の集積密度の向上の妨げの一因となっている。
【０００７】本発明は、上記問題を鑑みてなされたもの
で、高集積化されたＬＳＩにおいてもソース／ドレイン
領域へのコンタクト面積を充分に広く確保でき、ＬＳＩ
の集積密度を更に向上させることができるＭＯＳＦＥＴ
の形成方法を提供することを目的とする。
で、高集積化されたＬＳＩにおいてもソース／ドレイン
領域へのコンタクト面積を充分に広く確保でき、ＬＳＩ
の集積密度を更に向上させることができるＭＯＳＦＥＴ
の形成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】図1は、本発明の原理説
明図である。図中、１は半導体基板、２はゲート酸化
膜、３はゲート電極、４はゲート電極キャップ用絶縁
膜、５はエッチングストッパーとなる第1の絶縁膜、６
はサイドウォールをなす第2の絶縁膜、７はソース／ド
レイン領域をなす不純物拡散層、８はサイドウォールに
形成された横方向の溝、９は隣り合うサイドウォールに
より自己整合的に形成されるコンタクト部、１０はコン
タクト領域９の表面に成長されるシリコン又はシリコン
を含む化合物、１１は金属シリサイド層を表す。
明図である。図中、１は半導体基板、２はゲート酸化
膜、３はゲート電極、４はゲート電極キャップ用絶縁
膜、５はエッチングストッパーとなる第1の絶縁膜、６
はサイドウォールをなす第2の絶縁膜、７はソース／ド
レイン領域をなす不純物拡散層、８はサイドウォールに
形成された横方向の溝、９は隣り合うサイドウォールに
より自己整合的に形成されるコンタクト部、１０はコン
タクト領域９の表面に成長されるシリコン又はシリコン
を含む化合物、１１は金属シリサイド層を表す。
【０００９】本発明では、図1に示す第1の絶縁膜５及び
第2の絶縁膜６のように、ＭＯＳＦＥＴのサイドウォー
ルを2層以上の積層構造の絶縁膜で形成している。そし
て本発明では、このうち最下層に位置する前記第１の絶
縁膜５を等方エッチングすることにより横方向の溝８を
形成する。この際、前記第1の絶縁膜５の膜厚と、前記
等方エッチングの条件を適切に設定することにより、第
1の絶縁膜５の部分のサイドウォールの幅を、前記第2の
絶縁膜６の部分の幅よりも狭く形成する。
第2の絶縁膜６のように、ＭＯＳＦＥＴのサイドウォー
ルを2層以上の積層構造の絶縁膜で形成している。そし
て本発明では、このうち最下層に位置する前記第１の絶
縁膜５を等方エッチングすることにより横方向の溝８を
形成する。この際、前記第1の絶縁膜５の膜厚と、前記
等方エッチングの条件を適切に設定することにより、第
1の絶縁膜５の部分のサイドウォールの幅を、前記第2の
絶縁膜６の部分の幅よりも狭く形成する。
【００１０】この構造により、前記ＳＡＣ方式により隣
接する各ＭＯＳＦＥＴの間隔が狭まり、サイドウォール
をなす第2の絶縁膜６どうしの間隔が充分広くとれない
場合でも、ソース／ドレイン領域７に対するコンタクト
部９は、隣り合うサイドウォールの横方向の溝８の分だ
け広くすることが可能となる。これにより、コンタクト
面積を充分に確保することが可能となり、その結果コン
タクト抵抗の増大を防止することができる。
接する各ＭＯＳＦＥＴの間隔が狭まり、サイドウォール
をなす第2の絶縁膜６どうしの間隔が充分広くとれない
場合でも、ソース／ドレイン領域７に対するコンタクト
部９は、隣り合うサイドウォールの横方向の溝８の分だ
け広くすることが可能となる。これにより、コンタクト
面積を充分に確保することが可能となり、その結果コン
タクト抵抗の増大を防止することができる。
【００１１】また、隣り合うＭＯＳＦＥＴのサイドウォ
ールにより自己整合的に形成されるコンタクト部９の表
面には、シリコン又はシリコンを含む化合物１０を選択
成長させる。更に、このシリコン又はシリコンを含む化
合物１０の表面を金属シリサイド化する。この構造によ
り、ソース／ドレイン領域７へのコンタクト抵抗を更に
低抵抗化することができる。
ールにより自己整合的に形成されるコンタクト部９の表
面には、シリコン又はシリコンを含む化合物１０を選択
成長させる。更に、このシリコン又はシリコンを含む化
合物１０の表面を金属シリサイド化する。この構造によ
り、ソース／ドレイン領域７へのコンタクト抵抗を更に
低抵抗化することができる。
【００１２】
【発明の実施の形態】図2及び図3は、本発明の第1の実
施の形態を示す工程図であり、本発明のＭＯＳＦＥＴの
サイドウォール及びソース／ドレインコンタクトの形成
方法を示している。図中、図1で示したものと同一のも
のは同一の記号で示してあり、１５はＳＡＣ用エッチン
グストッパーとなる第3の絶縁膜、１６は層間絶縁膜、
１７はコンタクトホールを表す。
施の形態を示す工程図であり、本発明のＭＯＳＦＥＴの
サイドウォール及びソース／ドレインコンタクトの形成
方法を示している。図中、図1で示したものと同一のも
のは同一の記号で示してあり、１５はＳＡＣ用エッチン
グストッパーとなる第3の絶縁膜、１６は層間絶縁膜、
１７はコンタクトホールを表す。
【００１３】次に、図2及び図3を用いてＭＯＳＦＥＴの
サイドウォール及びソース／ドレインコンタクトの形成
方法について説明する。まず、Ｐ型シリコン基板１の表
面を熱酸化し、厚さ４nm程度のシリコン酸化膜２を形成
する。続いて、このシリコン酸化膜上に厚さ１５０nm程
度のリンドープトポリシリコン膜３、及びシリコン窒化
膜４をそれぞれＣＶＤ法により形成する。そして、これ
ら３層からなる積層膜を異方性エッチングにより順次パ
ターニングして、幅１３０nm程度のゲート酸化膜２、ゲ
ート電極３、及びゲート電極キャップ膜４を形成する。
次に、前記ゲート電極３をマスクにして砒素を、加速エ
ネルギー１０ｋｅＶ、ドーズ量１×１０ 14ｃｍ-2でイオ
ン注入した後、熱処理を行って、Ｎ型の不純物拡散層７
を形成する。（図２（ａ）を参照。） 次に、エッチングストッパー膜（第1の絶縁膜）として
シリコン窒化膜５をＣＶＤ法により基板全面に、例えば
２０nm程度、形成する。続いて、サイドウォール用の膜
（第2の絶縁膜）としてシリコン酸化膜６をＣＶＤ法に
より前記シリコン窒化膜５上に、例えば８０nm程度、形
成する。（図2（ｂ）を参照。） このとき、シリコン窒化膜５の膜厚は、後からコンタク
ト面積を拡大するために、この部分に横方向の溝を形成
することを考慮して、従来以上に厚くすることが必要で
ある。以下で詳述するように、前記横方向の溝は燐酸に
よるウェットエッチングにより形成するため、シリコン
窒化膜５の膜厚が薄すぎる場合、充分な深さの溝を形成
することが困難となる。また、形成した溝にはシリコン
ゲルマニウムを選択成長させるが、シリコン窒化膜５の
膜厚が薄すぎる場合、この溝を前記シリコンゲルマニウ
ムにより隙間なく充填することが困難となる。従って、
シリコン窒化膜５は一定以上の膜厚が必要であり、例え
ば１０nm以上であることが好ましい。
サイドウォール及びソース／ドレインコンタクトの形成
方法について説明する。まず、Ｐ型シリコン基板１の表
面を熱酸化し、厚さ４nm程度のシリコン酸化膜２を形成
する。続いて、このシリコン酸化膜上に厚さ１５０nm程
度のリンドープトポリシリコン膜３、及びシリコン窒化
膜４をそれぞれＣＶＤ法により形成する。そして、これ
ら３層からなる積層膜を異方性エッチングにより順次パ
ターニングして、幅１３０nm程度のゲート酸化膜２、ゲ
ート電極３、及びゲート電極キャップ膜４を形成する。
次に、前記ゲート電極３をマスクにして砒素を、加速エ
ネルギー１０ｋｅＶ、ドーズ量１×１０ 14ｃｍ-2でイオ
ン注入した後、熱処理を行って、Ｎ型の不純物拡散層７
を形成する。（図２（ａ）を参照。） 次に、エッチングストッパー膜（第1の絶縁膜）として
シリコン窒化膜５をＣＶＤ法により基板全面に、例えば
２０nm程度、形成する。続いて、サイドウォール用の膜
（第2の絶縁膜）としてシリコン酸化膜６をＣＶＤ法に
より前記シリコン窒化膜５上に、例えば８０nm程度、形
成する。（図2（ｂ）を参照。） このとき、シリコン窒化膜５の膜厚は、後からコンタク
ト面積を拡大するために、この部分に横方向の溝を形成
することを考慮して、従来以上に厚くすることが必要で
ある。以下で詳述するように、前記横方向の溝は燐酸に
よるウェットエッチングにより形成するため、シリコン
窒化膜５の膜厚が薄すぎる場合、充分な深さの溝を形成
することが困難となる。また、形成した溝にはシリコン
ゲルマニウムを選択成長させるが、シリコン窒化膜５の
膜厚が薄すぎる場合、この溝を前記シリコンゲルマニウ
ムにより隙間なく充填することが困難となる。従って、
シリコン窒化膜５は一定以上の膜厚が必要であり、例え
ば１０nm以上であることが好ましい。
【００１４】この後、エッチングガスとしてＣＦ4等のフ
ルオロカーボン系ガスを用いて、反応性イオンエッチン
グ（ＲＩＥ）などの異方性エッチングにより、基板全面
に形成した前記シリコン酸化膜６の選択的エッチバック
を行い、前記ゲート電極３の側面にシリコン酸化膜のサ
イドウォール６を形成する。（図2（ｃ）を参照。） このとき、基板全面に形成していたシリコン窒化膜５
は、ＣＦ4等によりすべてはエッチングされないので、
シリコン酸化膜エッチングのエッチングストッパーの役
割を果たす。また、基板表面に形成されているソース／
ドレイン領域７は、シリコン窒化膜５で保護されている
ので、エッチング時にダメージを受けたり、表面がエッ
チングされることはない。
ルオロカーボン系ガスを用いて、反応性イオンエッチン
グ（ＲＩＥ）などの異方性エッチングにより、基板全面
に形成した前記シリコン酸化膜６の選択的エッチバック
を行い、前記ゲート電極３の側面にシリコン酸化膜のサ
イドウォール６を形成する。（図2（ｃ）を参照。） このとき、基板全面に形成していたシリコン窒化膜５
は、ＣＦ4等によりすべてはエッチングされないので、
シリコン酸化膜エッチングのエッチングストッパーの役
割を果たす。また、基板表面に形成されているソース／
ドレイン領域７は、シリコン窒化膜５で保護されている
ので、エッチング時にダメージを受けたり、表面がエッ
チングされることはない。
【００１５】次に、１５０℃程度に加熱した燐酸によ
り、サイドウォール６の形成の結果露出した部分のシリ
コン窒化膜５を選択的にエッチングする。ここで、この
エッチングは等方エッチングであるため、オーバーエッ
チングを行うことにより、シリコン窒化膜５の部分に横
方向の溝８を形成することができる。（図２（ｄ）を参
照。）このときの横方向の溝８の深さは、シリコン窒化
膜５の厚さと燐酸によるエッチングの条件を調整して、
シリコン窒化膜のエッチング量を適切にコントロールす
ることにより、充分にコントロールすることが可能であ
る。典型的には、サイドウォール６により自己整合的に
形成されるコンタクト部９の面積を２倍程度に増加させ
るために、この横方向の溝８の深さは、隣り合うＭＯＳ
ＦＥＴのサイドウォール間隔の４０−６０％程度である
ことが好ましい。例えば、隣り合うＭＯＳＦＥＴのサイ
ドウォール間隔が０．０６−０．０８μｍ程度である場
合に、この溝の深さを０．０３−０．０４μｍ程度とす
ることによって、隣り合うサイドウォールにより自己整
合的に形成されるコンタクト部９の面積を２倍程度に増
加させることが可能になる。尚、このシリコン窒化膜の
エッチングはシリコン基板及びシリコン酸化膜との選択
比を充分大きくとることができるものなので、このエッ
チングの際にサイドウォール６やソース／ドレイン領域
７がエッチングされることはない。また、このエッチン
グはウェットエッチングであるため、サイドウォール６
やソース／ドレイン領域７がこのエッチングの際にダメ
ージを受けることはない。
り、サイドウォール６の形成の結果露出した部分のシリ
コン窒化膜５を選択的にエッチングする。ここで、この
エッチングは等方エッチングであるため、オーバーエッ
チングを行うことにより、シリコン窒化膜５の部分に横
方向の溝８を形成することができる。（図２（ｄ）を参
照。）このときの横方向の溝８の深さは、シリコン窒化
膜５の厚さと燐酸によるエッチングの条件を調整して、
シリコン窒化膜のエッチング量を適切にコントロールす
ることにより、充分にコントロールすることが可能であ
る。典型的には、サイドウォール６により自己整合的に
形成されるコンタクト部９の面積を２倍程度に増加させ
るために、この横方向の溝８の深さは、隣り合うＭＯＳ
ＦＥＴのサイドウォール間隔の４０−６０％程度である
ことが好ましい。例えば、隣り合うＭＯＳＦＥＴのサイ
ドウォール間隔が０．０６−０．０８μｍ程度である場
合に、この溝の深さを０．０３−０．０４μｍ程度とす
ることによって、隣り合うサイドウォールにより自己整
合的に形成されるコンタクト部９の面積を２倍程度に増
加させることが可能になる。尚、このシリコン窒化膜の
エッチングはシリコン基板及びシリコン酸化膜との選択
比を充分大きくとることができるものなので、このエッ
チングの際にサイドウォール６やソース／ドレイン領域
７がエッチングされることはない。また、このエッチン
グはウェットエッチングであるため、サイドウォール６
やソース／ドレイン領域７がこのエッチングの際にダメ
ージを受けることはない。
【００１６】次に、図２（ｄ）に示した工程で面積を増
加させた、隣り合うサイドウォールにより自己整合的に
形成されるコンタクト部９に、成長ソースとしてSi
2H6、GeH 4及びＰＨ3を用いて、減圧CVD法により基板温
度５８０℃で、リンドープされたシリコンゲルマニウム
１０を選択成長させる。（図３（ａ）を参照。）このと
き、図２（ｄ）に示した工程で形成した横方向の溝８
は、シリコンゲルマニウム１０により隙間なく充填する
ことが可能である。通常、高濃度に不純物ドーピングさ
れたコンタクト部に物質を成長させる場合、完全な前処
理を行うことが困難であるため、コンタクト部９の表面
には自然酸化膜がわずかながら残存してしまう。このた
め、コンタクト部９と、その上に形成される成長物質と
の間に余分なコンタクト抵抗が発生してしまうといった
問題は避けられない。しかしながら、上述の第１の実施
の形態の場合には、成長ソースであるGeH4が還元性を有
するため、この還元性により、コンタクト部９の表面に
残存する自然酸化膜を除去しながらシリコンゲルマニウ
ムの成長が行われるので、上記の問題は起こらず、コン
タクト抵抗の上昇を防止することができる。
加させた、隣り合うサイドウォールにより自己整合的に
形成されるコンタクト部９に、成長ソースとしてSi
2H6、GeH 4及びＰＨ3を用いて、減圧CVD法により基板温
度５８０℃で、リンドープされたシリコンゲルマニウム
１０を選択成長させる。（図３（ａ）を参照。）このと
き、図２（ｄ）に示した工程で形成した横方向の溝８
は、シリコンゲルマニウム１０により隙間なく充填する
ことが可能である。通常、高濃度に不純物ドーピングさ
れたコンタクト部に物質を成長させる場合、完全な前処
理を行うことが困難であるため、コンタクト部９の表面
には自然酸化膜がわずかながら残存してしまう。このた
め、コンタクト部９と、その上に形成される成長物質と
の間に余分なコンタクト抵抗が発生してしまうといった
問題は避けられない。しかしながら、上述の第１の実施
の形態の場合には、成長ソースであるGeH4が還元性を有
するため、この還元性により、コンタクト部９の表面に
残存する自然酸化膜を除去しながらシリコンゲルマニウ
ムの成長が行われるので、上記の問題は起こらず、コン
タクト抵抗の上昇を防止することができる。
【００１７】次に、コンタクト抵抗を更に低抵抗化する
ために、図３（ａ）に示した工程で形成したシリコンゲ
ルマニウム１０の表面にコバルト又はチタンを成膜し、
引き続きアニールを行うことにより、シリコンゲルマニ
ウム１０の表面をコバルト又はチタンにより金属シリサ
イド化する。（図３（ｂ）を参照。）従来から、コンタ
クト抵抗の低減のために、ソース／ドレイン領域７表面
上に直接コンタクト金属層を形成し、引き続きアニール
を施すことにより金属シリサイド層を形成することが実
施されてきた。しかしこの場合、アニール工程において
ソース／ドレイン領域７のシリコン元素が消費されるた
め、金属シリサイド化される領域の分だけソース／ドレ
イン領域７が消費されて、その深さが減少してしまう。
一般に、１ギガビットのような高集積度ＤＲＡＭのメモ
リセルトランジスタにおいては、ソース／ドレイン領域
７は非常に浅く形成されるので、金属シリサイド化によ
り消費されるソース／ドレイン領域７の割合が大きい。
このため、金属シリサイド層１１はソース／ドレイン領
域７とシリコン基板１の間に形成されるＰ−Ｎ接合を介
さずに直接シリコン基板１とコンタクトしてしまう領域
が生じ、その結果金属シリサイド層１１からシリコン基
板１へのリーク電流が生じる現象が問題となっていた。
しかしながら、本発明の場合は、金属シリサイド化は、
図３（ａ）に示した工程で成長したシリコンゲルマニウ
ム１０に対して行われ、ソース／ドレイン領域７のシリ
コン元素自体が金属シリサイド化されることがないの
で、上記のようなシリコン基板１へのリーク電流の発生
を抑制することができる。また、本発明の場合、上記の
ように、金属シリサイド化によりソース／ドレイン領域
７が消費されて、その深さが減少することがないので、
ソース／ドレイン領域７をより一層シャロー化すること
ができ、その結果ショートチャネル効果の抑制にも寄与
することができる。
ために、図３（ａ）に示した工程で形成したシリコンゲ
ルマニウム１０の表面にコバルト又はチタンを成膜し、
引き続きアニールを行うことにより、シリコンゲルマニ
ウム１０の表面をコバルト又はチタンにより金属シリサ
イド化する。（図３（ｂ）を参照。）従来から、コンタ
クト抵抗の低減のために、ソース／ドレイン領域７表面
上に直接コンタクト金属層を形成し、引き続きアニール
を施すことにより金属シリサイド層を形成することが実
施されてきた。しかしこの場合、アニール工程において
ソース／ドレイン領域７のシリコン元素が消費されるた
め、金属シリサイド化される領域の分だけソース／ドレ
イン領域７が消費されて、その深さが減少してしまう。
一般に、１ギガビットのような高集積度ＤＲＡＭのメモ
リセルトランジスタにおいては、ソース／ドレイン領域
７は非常に浅く形成されるので、金属シリサイド化によ
り消費されるソース／ドレイン領域７の割合が大きい。
このため、金属シリサイド層１１はソース／ドレイン領
域７とシリコン基板１の間に形成されるＰ−Ｎ接合を介
さずに直接シリコン基板１とコンタクトしてしまう領域
が生じ、その結果金属シリサイド層１１からシリコン基
板１へのリーク電流が生じる現象が問題となっていた。
しかしながら、本発明の場合は、金属シリサイド化は、
図３（ａ）に示した工程で成長したシリコンゲルマニウ
ム１０に対して行われ、ソース／ドレイン領域７のシリ
コン元素自体が金属シリサイド化されることがないの
で、上記のようなシリコン基板１へのリーク電流の発生
を抑制することができる。また、本発明の場合、上記の
ように、金属シリサイド化によりソース／ドレイン領域
７が消費されて、その深さが減少することがないので、
ソース／ドレイン領域７をより一層シャロー化すること
ができ、その結果ショートチャネル効果の抑制にも寄与
することができる。
【００１８】次に、ＳＡＣ方式によるコンタクトホール
開口時のエッチングストッパー膜（第3の絶縁膜）とし
てシリコン窒化膜１５をプラズマＣＶＤ法により基板全
面に、例えば２０nm程度、形成する。更に、前記シリコ
ン窒化膜１５上の全面に、層間絶縁膜１６、例えばシリ
コン酸化膜をプラズマＣＶＤ法により、例えば５００nm
程度、形成する。この後、ソース／ドレイン領域７のコ
ンタクト部９に対して、エッチングガスとしてＣＦ4等
のフルオロカーボン系ガスを用いて層間絶縁膜１６の選
択的エッチングを行い、コンタクトホール１７を形成す
る。このとき、シリコン酸化膜サイドウォール６及び金
属シリサイド層１１は、表面をシリコン窒化膜１５によ
り覆われており（図示せず。）、ＣＦ4等によりエッチ
ングされないため、コンタクトホール１７は自己整合的
に形成される。
開口時のエッチングストッパー膜（第3の絶縁膜）とし
てシリコン窒化膜１５をプラズマＣＶＤ法により基板全
面に、例えば２０nm程度、形成する。更に、前記シリコ
ン窒化膜１５上の全面に、層間絶縁膜１６、例えばシリ
コン酸化膜をプラズマＣＶＤ法により、例えば５００nm
程度、形成する。この後、ソース／ドレイン領域７のコ
ンタクト部９に対して、エッチングガスとしてＣＦ4等
のフルオロカーボン系ガスを用いて層間絶縁膜１６の選
択的エッチングを行い、コンタクトホール１７を形成す
る。このとき、シリコン酸化膜サイドウォール６及び金
属シリサイド層１１は、表面をシリコン窒化膜１５によ
り覆われており（図示せず。）、ＣＦ4等によりエッチ
ングされないため、コンタクトホール１７は自己整合的
に形成される。
【００１９】次に、露出したシリコン窒化膜１５の薄膜
を、エッチングガスとしてＣＦ4等のフルオロカーボン
系ガスを用いて異方性エッチングを行って除去する。
（図３（ｃ）を参照。）これにより金属シリサイド層１
１に電気的コンタクトが可能な状態になる。
を、エッチングガスとしてＣＦ4等のフルオロカーボン
系ガスを用いて異方性エッチングを行って除去する。
（図３（ｃ）を参照。）これにより金属シリサイド層１
１に電気的コンタクトが可能な状態になる。
【００２０】図４及び図5は、本発明の第2の実施の形態
を示す工程図であり、本発明のＭＯＳＦＥＴのサイドウ
ォール及びソース／ドレインコンタクトの形成方法を示
している。図中、図1、図2及び図3で示したものと同一
のものは同一の記号で示してある。第2の実施の形態で
は、層間絶縁膜１６の形成及びコンタクトホール１７の
開口を、シリコン窒化膜５の等方エッチングの前に行っ
ている。すなわち、第１の実施の形態とは異なり、コン
タクトホール１７が形成された状態で、シリコン窒化膜
５の等方エッチング、コンタクト部９におけるシリコン
ゲルマニウム１０の選択成長、及び金属シリサイド層１
１の形成を行っている。
を示す工程図であり、本発明のＭＯＳＦＥＴのサイドウ
ォール及びソース／ドレインコンタクトの形成方法を示
している。図中、図1、図2及び図3で示したものと同一
のものは同一の記号で示してある。第2の実施の形態で
は、層間絶縁膜１６の形成及びコンタクトホール１７の
開口を、シリコン窒化膜５の等方エッチングの前に行っ
ている。すなわち、第１の実施の形態とは異なり、コン
タクトホール１７が形成された状態で、シリコン窒化膜
５の等方エッチング、コンタクト部９におけるシリコン
ゲルマニウム１０の選択成長、及び金属シリサイド層１
１の形成を行っている。
【００２１】次に、図４及び図5に示したＭＯＳＦＥＴ
のサイドウォール及びソース／ドレインコンタクトの形
成方法について説明する。まず、上述の第1の実施の形
態の場合と同様の方法により、シリコン窒化膜５（第1
の絶縁膜）を基板全面に形成し、その上にシリコン酸化
膜６（第2の絶縁膜）からなるサイドウォールを形成す
る。（図４（ａ）を参照。） 次に、ＳＡＣ方式によるコンタクトホール開口時のエッ
チングストッパー膜（第3の絶縁膜）として、シリコン
窒化膜１５をＣＶＤ法により基板全面に、例えば２０nm
程度、形成し、更に、前記シリコン窒化膜１５上の全面
に、層間絶縁膜１６、例えばシリコン酸化膜をプラズマ
ＣＶＤ法により、例えば５００nm程度、形成する。この
後、ソース／ドレイン領域７のコンタクト部９に対し
て、エッチングガスとしてＣＦ4等のフルオロカーボン
系ガスを用いて層間絶縁膜１６を選択的にエッチング
し、コンタクトホール１７を形成する。（図４（ｂ）を
参照。）このとき、上述の第１の実施の形態の場合と同
様に、シリコン窒化膜１５はエッチングストッパーの役
割を果たすため、シリコン酸化膜サイドウォール６及び
ソース／ドレイン領域７はエッチングされず、コンタク
トホール１７が自己整合的に形成される。
のサイドウォール及びソース／ドレインコンタクトの形
成方法について説明する。まず、上述の第1の実施の形
態の場合と同様の方法により、シリコン窒化膜５（第1
の絶縁膜）を基板全面に形成し、その上にシリコン酸化
膜６（第2の絶縁膜）からなるサイドウォールを形成す
る。（図４（ａ）を参照。） 次に、ＳＡＣ方式によるコンタクトホール開口時のエッ
チングストッパー膜（第3の絶縁膜）として、シリコン
窒化膜１５をＣＶＤ法により基板全面に、例えば２０nm
程度、形成し、更に、前記シリコン窒化膜１５上の全面
に、層間絶縁膜１６、例えばシリコン酸化膜をプラズマ
ＣＶＤ法により、例えば５００nm程度、形成する。この
後、ソース／ドレイン領域７のコンタクト部９に対し
て、エッチングガスとしてＣＦ4等のフルオロカーボン
系ガスを用いて層間絶縁膜１６を選択的にエッチング
し、コンタクトホール１７を形成する。（図４（ｂ）を
参照。）このとき、上述の第１の実施の形態の場合と同
様に、シリコン窒化膜１５はエッチングストッパーの役
割を果たすため、シリコン酸化膜サイドウォール６及び
ソース／ドレイン領域７はエッチングされず、コンタク
トホール１７が自己整合的に形成される。
【００２２】次に、上述の第1の実施の形態の場合と同
様に、コンタクトホール１７の開口の結果露出した部分
のシリコン窒化膜５及びシリコン窒化膜１５を、１５０
℃程度に加熱した燐酸により選択的に等方エッチングし
て、横方向の溝８を形成する。（図４（ｃ）を参照。） 次に、図４（ｃ）の工程でシリコン窒化膜を除去したコ
ンタクト部９の表面に、上述の第1の実施の形態の場合
と同様に、成長ソースとしてSi2H6、GeH4及びＰＨ3を用
いて、減圧CVD法により基板温度５８０℃でリンドープ
されたシリコンゲルマニウム１０を選択成長させる。
（図５（ａ）を参照。）その後、その表面をコバルト又
はチタンにより金属シリサイド化する。（図５（ｂ）を
参照。） 尚、上述の第1及び第2の実施の形態では、エッチングス
トッパー用の第1の絶縁膜としてシリコン窒化膜を、サ
イドウォール用の第2の絶縁膜としてシリコン酸化膜を
用いているが、この組み合わせに限定されるものではな
く、エッチングにおいて大きな選択比が確保できる絶縁
膜の組み合わせならば、他の絶縁膜の組み合わせでもよ
い。例えば、上述の組み合わせとは逆に、エッチングス
トッパー用の第1の絶縁膜としてシリコン酸化膜、サイ
ドウォール用の第2の絶縁膜としてシリコン窒化膜を用
いることもできる。
様に、コンタクトホール１７の開口の結果露出した部分
のシリコン窒化膜５及びシリコン窒化膜１５を、１５０
℃程度に加熱した燐酸により選択的に等方エッチングし
て、横方向の溝８を形成する。（図４（ｃ）を参照。） 次に、図４（ｃ）の工程でシリコン窒化膜を除去したコ
ンタクト部９の表面に、上述の第1の実施の形態の場合
と同様に、成長ソースとしてSi2H6、GeH4及びＰＨ3を用
いて、減圧CVD法により基板温度５８０℃でリンドープ
されたシリコンゲルマニウム１０を選択成長させる。
（図５（ａ）を参照。）その後、その表面をコバルト又
はチタンにより金属シリサイド化する。（図５（ｂ）を
参照。） 尚、上述の第1及び第2の実施の形態では、エッチングス
トッパー用の第1の絶縁膜としてシリコン窒化膜を、サ
イドウォール用の第2の絶縁膜としてシリコン酸化膜を
用いているが、この組み合わせに限定されるものではな
く、エッチングにおいて大きな選択比が確保できる絶縁
膜の組み合わせならば、他の絶縁膜の組み合わせでもよ
い。例えば、上述の組み合わせとは逆に、エッチングス
トッパー用の第1の絶縁膜としてシリコン酸化膜、サイ
ドウォール用の第2の絶縁膜としてシリコン窒化膜を用
いることもできる。
【００２３】また、上述の第1及び第2の実施の形態で
は、コンタクト部９の表面にシリコンゲルマニウムを成
長させているが、その代わりに、シリコンをＣＶＤ法に
より選択成長させて、その後にその表面の金属シリサイ
ド化を行ってもよいし、ゲルマニウムをＣＶＤ法により
選択成長させて、その後にその表面に金属との化合物を
形成してもよい。また、コンタクト部９の表面に形成さ
れる物質には、チタンやタングステンといった金属、又
はそれらの金属の窒化物を用いることも可能である。ま
た、コンタクト領域９の表面に、チタンやタングステン
といった金属とそれらの金属の窒化物の積層膜を形成し
てもよい。
は、コンタクト部９の表面にシリコンゲルマニウムを成
長させているが、その代わりに、シリコンをＣＶＤ法に
より選択成長させて、その後にその表面の金属シリサイ
ド化を行ってもよいし、ゲルマニウムをＣＶＤ法により
選択成長させて、その後にその表面に金属との化合物を
形成してもよい。また、コンタクト部９の表面に形成さ
れる物質には、チタンやタングステンといった金属、又
はそれらの金属の窒化物を用いることも可能である。ま
た、コンタクト領域９の表面に、チタンやタングステン
といった金属とそれらの金属の窒化物の積層膜を形成し
てもよい。
【００２４】また、上述の第1及び第2の実施の形態で
は、ＳＡＣ方式によるコンタクトホール１７の開口時の
エッチングに際して、シリコン基板１上のすべてのシリ
コン酸化膜サイドウォール６の表面にエッチングストッ
パーとしてシリコン窒化膜１５を形成する構成になって
いるが、必ずしもこの必要はない。シリコン窒化膜１５
を形成しないサイドウォールは、コンタクトホール１７
の開口時にエッチングされてしまうことは避けられない
が、サイドウォールがエッチングされても構わないＭＯ
ＳＦＥＴに対しては、シリコン窒化膜１５の形成を省略
することができる。但し、シリコン窒化膜１５を形成し
ない場合でも、ゲート電極３の表面はシリコン窒化膜５
で覆われているため、ゲート電極３がエッチングされた
り、ゲート電極３とソース／ドレイン領域７へのコンタ
クト配線が短絡したりすることはない。
は、ＳＡＣ方式によるコンタクトホール１７の開口時の
エッチングに際して、シリコン基板１上のすべてのシリ
コン酸化膜サイドウォール６の表面にエッチングストッ
パーとしてシリコン窒化膜１５を形成する構成になって
いるが、必ずしもこの必要はない。シリコン窒化膜１５
を形成しないサイドウォールは、コンタクトホール１７
の開口時にエッチングされてしまうことは避けられない
が、サイドウォールがエッチングされても構わないＭＯ
ＳＦＥＴに対しては、シリコン窒化膜１５の形成を省略
することができる。但し、シリコン窒化膜１５を形成し
ない場合でも、ゲート電極３の表面はシリコン窒化膜５
で覆われているため、ゲート電極３がエッチングされた
り、ゲート電極３とソース／ドレイン領域７へのコンタ
クト配線が短絡したりすることはない。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
サイドウォールの絶縁膜を2層以上の積層構造とし、そ
の最下層の絶縁膜の部分に等方エッチングにより横方向
の溝を設けているため、高集積化されたＬＳＩにおいて
もソース又はドレイン領域でのコンタクト面積を充分に
広く確保することが可能となる。従って、本発明は、Ｌ
ＳＩの集積密度を更に向上させることができるという効
果を奏し、係る半導体装置及びその製造方法の発展に寄
与するところが大きい。
サイドウォールの絶縁膜を2層以上の積層構造とし、そ
の最下層の絶縁膜の部分に等方エッチングにより横方向
の溝を設けているため、高集積化されたＬＳＩにおいて
もソース又はドレイン領域でのコンタクト面積を充分に
広く確保することが可能となる。従って、本発明は、Ｌ
ＳＩの集積密度を更に向上させることができるという効
果を奏し、係る半導体装置及びその製造方法の発展に寄
与するところが大きい。
【図1】 本発明の原理説明図、
【図2】 本発明の第１の実施の形態のＭＯＳＦＥＴの
形成方法を示す工程図（その１）、
形成方法を示す工程図（その１）、
【図３】 本発明の第１の実施の形態のＭＯＳＦＥＴの
形成方法を示す工程図（その２）、
形成方法を示す工程図（その２）、
【図４】 本発明の第２の実施の形態のＭＯＳＦＥＴの
形成方法を示す工程図（その１）、
形成方法を示す工程図（その１）、
【図５】 本発明の第２の実施の形態のＭＯＳＦＥＴの
形成方法を示す工程図（その２）、
形成方法を示す工程図（その２）、
【図６】 従来のＭＯＳＦＥＴの形成方法を示す工程図
【符号の説明】 １ 半導体基板、 ２ ゲート酸化膜、 ３ ゲート電極、 ４ ゲート電極キャップ用絶縁膜、 ５ 第1の絶縁膜、 ６ 第2の絶縁膜、 ７ ソース又はドレイン領域（不純物拡散層）、 ８ 横方向の溝、 ９ コンタクト部、 １０ シリコン又はシリコンを含む化合物、 １１ 金属シリサイド層、 １５ 第3の絶縁膜、 １６ 層間絶縁膜、 １７ コンタクトホール １８ 半導体基板、 １９ ゲート酸化膜、 ２０ ポリシリコンゲート電極、 ２１ ゲート電極キャップ用シリコン窒化膜、 ２２ エッチングストッパーシリコン窒化膜、 ２３ シリコン酸化膜サイドウォール、 ２４ ソース又はドレイン領域（不純物拡散層）
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/08 １０２Ｄ 27/088 29/46 Ｓ 29/43 29/50 Ｕ 29/417 Ｆターム(参考） 4M104 AA01 BB20 BB25 BB36 CC05 DD04 DD08 DD10 DD11 DD16 DD17 DD23 DD43 DD45 DD46 FF07 FF14 FF22 GG09 GG14 GG16 HH04 HH08 5F004 AA16 DA01 DB02 DB03 DB07 EA09 EA10 EA12 EA23 EA33 EB01 EB02 EB03 FA02 5F033 KK01 KK03 KK26 KK27 NN07 NN30 PP03 PP07 PP09 QQ09 QQ13 QQ16 QQ18 QQ19 QQ21 QQ25 QQ70 QQ73 RR04 RR06 SS11 TT02 TT08 XX04 XX09 XX28 5F040 DA10 DA20 DB01 DC01 EA08 EA09 EC07 EC19 EC21 ED03 EF14 EH02 EH07 FA05 FA07 FA10 FA11 FA18 FB04 FC06 FC22 FC23 5F048 AA01 AB01 AB03 AC01 BB05 BF06 BF16 DA19 DA25
Claims (4)
- 【請求項1】半導体基板の一対の不純物拡散領域に挟ま
れた領域上に形成されたゲート電極と、 前記半導体基板に接して形成された第1の絶縁膜と、前
記第1の絶縁膜に接して形成された第2の絶縁膜とを含む
積層構造よりなる前記ゲート電極のサイドウォールと、 前記サイドウォールにより画定され、前記不純物領域と
電気的にコンタクトするためのコンタクト部を備えた半
導体装置であって、 前記第1の絶縁膜により画定された前記コンタクト部の
面積が、前記第2の絶縁膜により画定されたコンタクト
部の面積より広いことを特徴とする半導体装置。 - 【請求項２】前記半導体基板はシリコン基板であり、 さらに前記コンタクト部に表出している前記不純物拡散
領域上に、シリコン又はシリコンを含む化合物を有する
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記シリコン又はシリコンを含む化合物の
表面に、金属シリサイド層を有することを特徴とする請
求項2記載の半導体装置。 - 【請求項４】半導体基板の一対の不純物拡散領域に挟ま
れた領域上にゲート電極を形成し、 全面に第1の絶縁膜及び前記第2の絶縁膜を形成し、 異方性エッチングにより前記第2の絶縁膜のエッチバッ
クを行って、前記ゲート電極の側壁にサイドウォールを
形成し、 前記第2の絶縁膜に対し前記第1の絶縁膜を選択的に等方
性エッチングすることにより、前記第2の絶縁膜に対し
前記第1の絶縁膜をサイドエッチングして、前記不純物
領域に対するコンタクト部を形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099437A JP2000294773A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099437A JP2000294773A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294773A true JP2000294773A (ja) | 2000-10-20 |
Family
ID=14247405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11099437A Pending JP2000294773A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294773A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284452A (ja) * | 2000-03-17 | 2001-10-12 | Samsung Electronics Co Ltd | 半導体素子の自己整合コンタクト構造体の形成方法及びこれによって形成された自己整合コンタクト構造体 |
| JP2006190821A (ja) * | 2005-01-06 | 2006-07-20 | Sony Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| US7648917B2 (en) | 2006-09-28 | 2010-01-19 | Sony Corporation | Manufacturing method of solid-state imaging device |
-
1999
- 1999-04-06 JP JP11099437A patent/JP2000294773A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284452A (ja) * | 2000-03-17 | 2001-10-12 | Samsung Electronics Co Ltd | 半導体素子の自己整合コンタクト構造体の形成方法及びこれによって形成された自己整合コンタクト構造体 |
| JP2006190821A (ja) * | 2005-01-06 | 2006-07-20 | Sony Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| KR101237179B1 (ko) * | 2005-01-06 | 2013-02-25 | 소니 주식회사 | 절연 게이트 전계 효과 트랜지스터 및 그 제조 방법 |
| US7648917B2 (en) | 2006-09-28 | 2010-01-19 | Sony Corporation | Manufacturing method of solid-state imaging device |
| KR101394377B1 (ko) * | 2006-09-28 | 2014-05-14 | 소니 주식회사 | 고체 촬상 장치의 제조 방법 |
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