JPH07115195A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｍｏｓトランジスタ及びその製造方法Info
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- JPH07115195A JPH07115195A JP5280565A JP28056593A JPH07115195A JP H07115195 A JPH07115195 A JP H07115195A JP 5280565 A JP5280565 A JP 5280565A JP 28056593 A JP28056593 A JP 28056593A JP H07115195 A JPH07115195 A JP H07115195A
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- insulating film
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Abstract
(57)【要約】
【目的】 少ないマスク数でＬＤＤ構造のＭＯＳ型トラ
ンジスタを制御性良く実現し、かつドレイン接合容量の
低減を図る。 【構成】 Ｐ型シリコン基板（１−ａ）上にＰ型ウェル
（２）を形成後、フィールド絶縁膜（３）とチャネルス
トッパー（１７）を形成する。その後第１酸化膜（４−
ａ）と第２酸化膜（４−ｂ）を堆積し、それらをパター
ニングする。そしてイオン注入によりチャネル注入領域
（５）を形成する。チャネル注入領域（５）に対して自
己整合的に逆テーパー型のゲート電極（８）が形成され
る。斜め回転イオン注入によりＮ−型ＬＤＤ領域（１
０）が形成され、基板に対して垂直な方向からのイオン
注入によりＮ＋型ソース・ドレイン領域（１１）が形成
される。
ンジスタを制御性良く実現し、かつドレイン接合容量の
低減を図る。 【構成】 Ｐ型シリコン基板（１−ａ）上にＰ型ウェル
（２）を形成後、フィールド絶縁膜（３）とチャネルス
トッパー（１７）を形成する。その後第１酸化膜（４−
ａ）と第２酸化膜（４−ｂ）を堆積し、それらをパター
ニングする。そしてイオン注入によりチャネル注入領域
（５）を形成する。チャネル注入領域（５）に対して自
己整合的に逆テーパー型のゲート電極（８）が形成され
る。斜め回転イオン注入によりＮ−型ＬＤＤ領域（１
０）が形成され、基板に対して垂直な方向からのイオン
注入によりＮ＋型ソース・ドレイン領域（１１）が形成
される。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ構造ＭＯＳトラ
ンジスタとその製造方法に関し、特に、ゲート電極の構
造とその製造方法に関する。
ンジスタとその製造方法に関し、特に、ゲート電極の構
造とその製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの高性能化、高集積化のために、
ＭＯＳトランジスタのゲート長が縮小されてきている
が、それに伴ないますます高電界となるドレイン近傍の
空乏層中で発生するホットキャリアに対する素子の信頼
性を確保しなければならない。その対策として、電界を
緩和するために低濃度ドレイン領域をドレイン接合部に
用いて、ドレイン領域の不純物濃度分布をなだらかにし
たＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）構
造が用いられている。このＬＤＤ構造を実現するために
は、通常ゲート電極の加工後、低濃度ドレイン領域形成
のためのイオン注入を行い、ゲート電極の側面に側壁
（サイドウォール）を形成し、その後高濃度ドレイン領
域をイオン注入により形成する。従ってＣＭＯＳ構造を
実現する為には、計４回のマスキング工程が必要とな
る。
ＭＯＳトランジスタのゲート長が縮小されてきている
が、それに伴ないますます高電界となるドレイン近傍の
空乏層中で発生するホットキャリアに対する素子の信頼
性を確保しなければならない。その対策として、電界を
緩和するために低濃度ドレイン領域をドレイン接合部に
用いて、ドレイン領域の不純物濃度分布をなだらかにし
たＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）構
造が用いられている。このＬＤＤ構造を実現するために
は、通常ゲート電極の加工後、低濃度ドレイン領域形成
のためのイオン注入を行い、ゲート電極の側面に側壁
（サイドウォール）を形成し、その後高濃度ドレイン領
域をイオン注入により形成する。従ってＣＭＯＳ構造を
実現する為には、計４回のマスキング工程が必要とな
る。
【０００３】このようにサイドウォールを用いた通常の
ＭＯＳトランジスタの製造方法では、マスク数が多くコ
ストが高いばかりでなく、サイドウォール形成のための
エッチバック時にシリコン基板に損傷を与え、歩留りが
低下し易いという問題点があった。これを解決するため
に、ひさし型の電極を形成し、同一のマスキング工程で
イオン注入の角度と注入量を変えた２回のイオン注入に
よりＬＤＤ構造を実現する方法が特開平５−２９３３７
号に示されている。以下にこの従来技術について、図７
の工程断面図（ａ）〜（ｃ）を用いて説明する。
ＭＯＳトランジスタの製造方法では、マスク数が多くコ
ストが高いばかりでなく、サイドウォール形成のための
エッチバック時にシリコン基板に損傷を与え、歩留りが
低下し易いという問題点があった。これを解決するため
に、ひさし型の電極を形成し、同一のマスキング工程で
イオン注入の角度と注入量を変えた２回のイオン注入に
よりＬＤＤ構造を実現する方法が特開平５−２９３３７
号に示されている。以下にこの従来技術について、図７
の工程断面図（ａ）〜（ｃ）を用いて説明する。
【０００４】Ｐ型シリコン（１）上に素子分離のための
フィールド絶縁膜（３）を形成後、ゲート酸化膜（７）
を成長形成する。多結晶シリコン層（８）と高融点金属
ケイ化物層（９）を順次堆積後、ゲート電極のパターニ
ングを行う。そして、多結晶シリコン層（８）をエッチ
ングしてひさし構造のゲート電極を形成する［図７
（ａ）］。そしてこのひさし構造を利用して斜め方向か
らイオン注入してＮ−型ＬＤＤ領域（１０）を形成し
［図７（ｂ）］、基板に対して垂直な方向からのヒ素を
イオン注入によりＮ＋型ソースドレイン領域（１１）を
形成してＮＭＯＳトランジスタが形成される［図７
（ｃ）］。
フィールド絶縁膜（３）を形成後、ゲート酸化膜（７）
を成長形成する。多結晶シリコン層（８）と高融点金属
ケイ化物層（９）を順次堆積後、ゲート電極のパターニ
ングを行う。そして、多結晶シリコン層（８）をエッチ
ングしてひさし構造のゲート電極を形成する［図７
（ａ）］。そしてこのひさし構造を利用して斜め方向か
らイオン注入してＮ−型ＬＤＤ領域（１０）を形成し
［図７（ｂ）］、基板に対して垂直な方向からのヒ素を
イオン注入によりＮ＋型ソースドレイン領域（１１）を
形成してＮＭＯＳトランジスタが形成される［図７
（ｃ）］。
【０００５】
【発明が解決しようとする課題】前述のようなひさし型
のゲート電極は、多結晶シリコン層（８）を弗酸と硝酸
の混合溶液を用いたウェットエッチングにより形成され
る。多結晶シリコン層（８）を側面からウェットエッチ
ングすると、その中央部からエッチングが進行していく
ため、図８に示すように多結晶シリコン層（８）の側面
が丸みを帯びる。又、多結晶シリコン層のエッチングレ
ートは、その結晶粒の大きさや、不純物濃度のばらつ
き、あるいは、エッチング液の温度、濃度等により大き
く左右されるため、多結晶シリコン層（８）の側面形状
のばらつきが大きく、又、ひさし長（５０）を再現性良
く制御するのも非常に困難である。ひさし長（５０）が
ばらつくとＮ−型ＬＤＤ領域（１０）の巾や多結晶シリ
コン層（８）の電極長がばらつき、その結果素子特性の
製造ばらつきが非常に大きくなる。ゲート長０．４μｍ
程度のサブミクロンＭＯＳトランジスタではＮ−型ＬＤ
Ｄ領域（１０）の巾の製造ばらつきを０．０２μｍ程度
に抑制することが必要とされるが、ウェットエッチング
による前述の構造では、その実現は困難である。
のゲート電極は、多結晶シリコン層（８）を弗酸と硝酸
の混合溶液を用いたウェットエッチングにより形成され
る。多結晶シリコン層（８）を側面からウェットエッチ
ングすると、その中央部からエッチングが進行していく
ため、図８に示すように多結晶シリコン層（８）の側面
が丸みを帯びる。又、多結晶シリコン層のエッチングレ
ートは、その結晶粒の大きさや、不純物濃度のばらつ
き、あるいは、エッチング液の温度、濃度等により大き
く左右されるため、多結晶シリコン層（８）の側面形状
のばらつきが大きく、又、ひさし長（５０）を再現性良
く制御するのも非常に困難である。ひさし長（５０）が
ばらつくとＮ−型ＬＤＤ領域（１０）の巾や多結晶シリ
コン層（８）の電極長がばらつき、その結果素子特性の
製造ばらつきが非常に大きくなる。ゲート長０．４μｍ
程度のサブミクロンＭＯＳトランジスタではＮ−型ＬＤ
Ｄ領域（１０）の巾の製造ばらつきを０．０２μｍ程度
に抑制することが必要とされるが、ウェットエッチング
による前述の構造では、その実現は困難である。
【０００６】又、前述のひさし型の電極構造では、高融
点金属ケイ化物層（９）がＮ＋型ソース・ドレイン領域
（１１）形成時のイオン注入のマスクとなるため、その
薄膜化が難しい。例えばＷシリサイドを高融点金属ケイ
化物層に用いた０．４μｍＭＯＳトランジスタを形成す
るためには、０．２μｍ以上の厚さのＷシリサイドが必
要である。その結果、ＣＭＯＳプロセスにおいて、高濃
度のソース・ドレイン領域を形成するためのイオン注入
時に不純物をＷシリサイドの下の多結晶シリコン中に導
入することができない。ゲート長０．３μｍ以下のディ
ープサブミクロンＣＭＯＳでは、ＰＭＯＳトランジスタ
のゲート電極にＰ＋型多結晶シリコンを用い、ＮＭＯＳ
トランジスタのゲート電極にＮ＋型多結晶シリコンを用
いるＰ−Ｎ方式のＣＭＯＳ構成が必須の技術である。こ
れは、通常高濃度ソース・ドレイン領域を形成するため
のイオン注入時に多結晶シリコン中にも不純物を導入す
ることによって実現される。しかし、前述のようにひさ
し型の電極構造では、これが不可能であり、ディープサ
ブミクロンＣＭＯＳの実現が難しいという問題もある。
点金属ケイ化物層（９）がＮ＋型ソース・ドレイン領域
（１１）形成時のイオン注入のマスクとなるため、その
薄膜化が難しい。例えばＷシリサイドを高融点金属ケイ
化物層に用いた０．４μｍＭＯＳトランジスタを形成す
るためには、０．２μｍ以上の厚さのＷシリサイドが必
要である。その結果、ＣＭＯＳプロセスにおいて、高濃
度のソース・ドレイン領域を形成するためのイオン注入
時に不純物をＷシリサイドの下の多結晶シリコン中に導
入することができない。ゲート長０．３μｍ以下のディ
ープサブミクロンＣＭＯＳでは、ＰＭＯＳトランジスタ
のゲート電極にＰ＋型多結晶シリコンを用い、ＮＭＯＳ
トランジスタのゲート電極にＮ＋型多結晶シリコンを用
いるＰ−Ｎ方式のＣＭＯＳ構成が必須の技術である。こ
れは、通常高濃度ソース・ドレイン領域を形成するため
のイオン注入時に多結晶シリコン中にも不純物を導入す
ることによって実現される。しかし、前述のようにひさ
し型の電極構造では、これが不可能であり、ディープサ
ブミクロンＣＭＯＳの実現が難しいという問題もある。
【０００７】更に、前述の例に限らず通常のＬＤＤトラ
ンジスタでは、しきい値電圧ＶＴを制御するためのイオ
ン注入（以下チャネル注入と略す）領域とゲート電極を
自己整合的に設けることができない。スケーリング則に
従うと、ＭＯＳトランジスタのゲート長が短くなるに従
い、チャネル領域の不純物濃度は増加し、しきい値電圧
ＶＴがスケーリングされないとその増加率は更に大きく
なっていく。しかし、図７に示すＰ型シリコン（１）の
濃度を高めていくとＮ＋型ドレイン領域（１１）とＰ型
基板（１）の接合容量が増大するため図９に示すように
ゲート電極を形成する前にチャネル領域のみを必要な不
純物濃度に設定するためのチャネル注入を行っている
［図９（ａ）］。この場合チャネル注入工程及びゲート
電極形成のためのＰＲ工程でそれぞれフィード絶縁膜に
対する目ずれマージンを確保しなければならず、その結
果、図９（ｂ）のオーバーラップ長（５１）で示すよう
にチャネル領域（５）が必要以上に拡がりドレイン接合
容量が大きくなるという問題点がある。
ンジスタでは、しきい値電圧ＶＴを制御するためのイオ
ン注入（以下チャネル注入と略す）領域とゲート電極を
自己整合的に設けることができない。スケーリング則に
従うと、ＭＯＳトランジスタのゲート長が短くなるに従
い、チャネル領域の不純物濃度は増加し、しきい値電圧
ＶＴがスケーリングされないとその増加率は更に大きく
なっていく。しかし、図７に示すＰ型シリコン（１）の
濃度を高めていくとＮ＋型ドレイン領域（１１）とＰ型
基板（１）の接合容量が増大するため図９に示すように
ゲート電極を形成する前にチャネル領域のみを必要な不
純物濃度に設定するためのチャネル注入を行っている
［図９（ａ）］。この場合チャネル注入工程及びゲート
電極形成のためのＰＲ工程でそれぞれフィード絶縁膜に
対する目ずれマージンを確保しなければならず、その結
果、図９（ｂ）のオーバーラップ長（５１）で示すよう
にチャネル領域（５）が必要以上に拡がりドレイン接合
容量が大きくなるという問題点がある。
【０００８】
【課題を解決するための手段】本発明のＭＯＳトランジ
スタは、ゲート電極のチャネル方向の寸法がゲート電極
の上部から下部にかけて短くなっていく逆テーパー型の
ゲート電極を備えているものであり、又、その製造方法
において、シリコン基板上に第１の絶縁膜を形成する工
程と、該第１の絶縁膜上に第２の絶縁膜を堆積する工程
と、該第２の絶縁膜を開孔する工程と、開孔部の前記シ
リコン基板中にＭＯＳトランジスタのしきい値電圧を制
御するためのイオン注入を行う工程と、開孔部の前記第
２の絶縁膜の側面に第３の絶縁膜を形成する工程と、開
孔部の前記第１の絶縁膜を除去する工程と、開孔部の前
記シリコン基板を酸化する工程と、開孔部にゲート電極
材料を埋め込む工程と、前記第２の絶縁膜を除去する工
程と、前記第３の絶縁膜を除去する工程と、斜めイオン
注入により不純物濃度の比較的低いドレイン領域を前記
シリコン基板中に形成する工程と、シリコン基板と垂直
な方向からのイオン注入により不純物濃度の高いソース
領域とドレイン領域を前記シリコン基板中に形成する工
程とを備えているものである。
スタは、ゲート電極のチャネル方向の寸法がゲート電極
の上部から下部にかけて短くなっていく逆テーパー型の
ゲート電極を備えているものであり、又、その製造方法
において、シリコン基板上に第１の絶縁膜を形成する工
程と、該第１の絶縁膜上に第２の絶縁膜を堆積する工程
と、該第２の絶縁膜を開孔する工程と、開孔部の前記シ
リコン基板中にＭＯＳトランジスタのしきい値電圧を制
御するためのイオン注入を行う工程と、開孔部の前記第
２の絶縁膜の側面に第３の絶縁膜を形成する工程と、開
孔部の前記第１の絶縁膜を除去する工程と、開孔部の前
記シリコン基板を酸化する工程と、開孔部にゲート電極
材料を埋め込む工程と、前記第２の絶縁膜を除去する工
程と、前記第３の絶縁膜を除去する工程と、斜めイオン
注入により不純物濃度の比較的低いドレイン領域を前記
シリコン基板中に形成する工程と、シリコン基板と垂直
な方向からのイオン注入により不純物濃度の高いソース
領域とドレイン領域を前記シリコン基板中に形成する工
程とを備えているものである。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【実施例１】図１は本発明の一実施例のＮＭＯＳトラン
ジスタの断面構造図である。フィールド絶縁膜（３）と
チャネルストッパー（１７）により分離された領域のＰ
型ウェル（２）上にＮＭＯＳトランジスタが形成されて
いる。ゲート酸化膜（７）を介してＮ＋型多結晶シリコ
ン層（８−Ｃ）が設けられ、Ｎ＋型多結晶シリコン層
（８−Ｃ）は、チャネル方向の長さが上部より下部の方
が短い逆テーパー型の形状を有している。チャネル注入
領域（５）はＰ型ウェル領域（２）より不純物濃度が高
く所望のしきい値電圧ＶＴが得られるように設定されて
いる。又、この領域はＮ＋型多結晶シリコン層（８−
Ｃ）と自己整合的に形成されている。
ジスタの断面構造図である。フィールド絶縁膜（３）と
チャネルストッパー（１７）により分離された領域のＰ
型ウェル（２）上にＮＭＯＳトランジスタが形成されて
いる。ゲート酸化膜（７）を介してＮ＋型多結晶シリコ
ン層（８−Ｃ）が設けられ、Ｎ＋型多結晶シリコン層
（８−Ｃ）は、チャネル方向の長さが上部より下部の方
が短い逆テーパー型の形状を有している。チャネル注入
領域（５）はＰ型ウェル領域（２）より不純物濃度が高
く所望のしきい値電圧ＶＴが得られるように設定されて
いる。又、この領域はＮ＋型多結晶シリコン層（８−
Ｃ）と自己整合的に形成されている。
【００１０】そして、Ｎ＋型多結晶シリコン層（８−
Ｃ）に対して自己整合的にＮ−型ＬＤＤ領域（１０）と
Ｎ＋型ソース・ドレイン領域（１１）がＰ型ウェル
（２）中に設けられている。チャネル注入領域（５）と
Ｎ＋型ソース・ドレイン領域（１１）の重なりは、不純
物の横方向拡散幅程度と小さい。ソース・ドレイン・ゲ
ートの各電極のとり出し領域には、フィード酸化膜
（３）と側面酸化膜をマスクとして自己整合的にＴｉシ
リサイド（１３）が設けられ、サリサイド構造が実現さ
れている。ＢＰＳＧ膜（１４）のコンタクト開孔部に
は、例えばＷの様な埋込電極が埋め込まれ、その上部に
は例えばＡｌ−ＳｉＣｕとＴｉＮの積層構造から成る配
線電極（１６）が存在する。
Ｃ）に対して自己整合的にＮ−型ＬＤＤ領域（１０）と
Ｎ＋型ソース・ドレイン領域（１１）がＰ型ウェル
（２）中に設けられている。チャネル注入領域（５）と
Ｎ＋型ソース・ドレイン領域（１１）の重なりは、不純
物の横方向拡散幅程度と小さい。ソース・ドレイン・ゲ
ートの各電極のとり出し領域には、フィード酸化膜
（３）と側面酸化膜をマスクとして自己整合的にＴｉシ
リサイド（１３）が設けられ、サリサイド構造が実現さ
れている。ＢＰＳＧ膜（１４）のコンタクト開孔部に
は、例えばＷの様な埋込電極が埋め込まれ、その上部に
は例えばＡｌ−ＳｉＣｕとＴｉＮの積層構造から成る配
線電極（１６）が存在する。
【００１１】次に、上記実施例の製造工程を、図２の工
程断面図を用いて説明する。Ｐ型シリコン基板（１−
ａ）上に表面温度が５×１０１６〜１×１０１７ｃｍ
−３のＰ型ウェル（２）を形成後、公知の技術であるシ
リコン窒化膜による選択酸化法を用いて素子分離のため
の厚さ０．５μｍ程度のフィールド絶縁膜（３）とチャ
ネルストッパー（１７）を形成する。その後９００℃程
度の熱酸化法により厚さ５０ｎｍ程度の第１酸化膜（４
−ａ）を形成し、全面に厚さ３００〜４００ｎｍの第２
酸化膜（４−ｂ）を堆積する。そしてパターニングされ
たフォトレジスト（１８−ａ）をマスクに第２酸化膜
（４−ｂ）と第１酸化膜（４−ａ）をエッチングし、加
速電圧１５０〜３００ＫＶ、ドーズ量１〜５×１０１２
ｃｍ−２のホウ素のイオン注入と、加速電圧２０〜５０
ＫＶ、ドーズ量１〜５×１０１２ｃｍ−２のホウ素のイ
オン注入によりチャネル注入領域（５）を形成する［図
２−（ａ）］。前者のイオン注入はＭＯＳトランジスタ
のソース・ドレイン間のパンチスルー防止のために、後
者のイオン注入はしきい値電圧ＶＴ制御のために行われ
る。その後、フォトレジスト（１８−ａ）の除去、開孔
部の酸化、側面窒化膜（６−ａ）の形成、ゲート酸化膜
（７）の形成、多結晶シリコン層（８）の開孔部への埋
込みを行い、ゲート電極を形成する［図２−（ｂ）］。
程断面図を用いて説明する。Ｐ型シリコン基板（１−
ａ）上に表面温度が５×１０１６〜１×１０１７ｃｍ
−３のＰ型ウェル（２）を形成後、公知の技術であるシ
リコン窒化膜による選択酸化法を用いて素子分離のため
の厚さ０．５μｍ程度のフィールド絶縁膜（３）とチャ
ネルストッパー（１７）を形成する。その後９００℃程
度の熱酸化法により厚さ５０ｎｍ程度の第１酸化膜（４
−ａ）を形成し、全面に厚さ３００〜４００ｎｍの第２
酸化膜（４−ｂ）を堆積する。そしてパターニングされ
たフォトレジスト（１８−ａ）をマスクに第２酸化膜
（４−ｂ）と第１酸化膜（４−ａ）をエッチングし、加
速電圧１５０〜３００ＫＶ、ドーズ量１〜５×１０１２
ｃｍ−２のホウ素のイオン注入と、加速電圧２０〜５０
ＫＶ、ドーズ量１〜５×１０１２ｃｍ−２のホウ素のイ
オン注入によりチャネル注入領域（５）を形成する［図
２−（ａ）］。前者のイオン注入はＭＯＳトランジスタ
のソース・ドレイン間のパンチスルー防止のために、後
者のイオン注入はしきい値電圧ＶＴ制御のために行われ
る。その後、フォトレジスト（１８−ａ）の除去、開孔
部の酸化、側面窒化膜（６−ａ）の形成、ゲート酸化膜
（７）の形成、多結晶シリコン層（８）の開孔部への埋
込みを行い、ゲート電極を形成する［図２−（ｂ）］。
【００１２】この間の工程を、図２（ａ）の開孔部を拡
大した工程断面図である図４，図５を用いて詳細に説明
する。図２（ａ）のフォトレジスト（１８−ａ）を除去
後、９００℃程度の熱酸化法により厚さ３０ｎｍ程度の
第３酸化膜（４−ｃ）を開孔部に形成する。その後全面
に厚さ５０〜２００ｎｍ程度の窒化膜（６）をＣＶＤ法
により成長する［図４（ａ）］。次に、全面にエッチバ
ックを施し、第２酸化膜（４−ｂ）の側面にサイドウォ
ールとなる側面窒化膜（６−ａ）を形成する。この時、
第３酸化膜（４−ｃ）がエッチングストッパとなり、チ
ャネル注入領域（５）が損傷をうけるのを防ぐ。そし
て、第３酸化膜（４−ｃ）を除去した後、温度７００〜
９００℃の熱酸化法で厚さ８〜１５ｎｍのゲート酸化膜
（７）を形成する［図４（ｂ）］。
大した工程断面図である図４，図５を用いて詳細に説明
する。図２（ａ）のフォトレジスト（１８−ａ）を除去
後、９００℃程度の熱酸化法により厚さ３０ｎｍ程度の
第３酸化膜（４−ｃ）を開孔部に形成する。その後全面
に厚さ５０〜２００ｎｍ程度の窒化膜（６）をＣＶＤ法
により成長する［図４（ａ）］。次に、全面にエッチバ
ックを施し、第２酸化膜（４−ｂ）の側面にサイドウォ
ールとなる側面窒化膜（６−ａ）を形成する。この時、
第３酸化膜（４−ｃ）がエッチングストッパとなり、チ
ャネル注入領域（５）が損傷をうけるのを防ぐ。そし
て、第３酸化膜（４−ｃ）を除去した後、温度７００〜
９００℃の熱酸化法で厚さ８〜１５ｎｍのゲート酸化膜
（７）を形成する［図４（ｂ）］。
【００１３】次にＣＶＤ法により厚さ０．５〜２μｍの
多結晶シリコン層（８−ａ）を成長後［図４（ｃ）］、
全面にエッチバックして開孔部に多結晶シリコンを埋め
込む［図４（ｄ）］。この時、第２酸化膜（４−ｃ）が
エッチングストッパとなり、エンドポイントディテクタ
ー（ＥＰＤ）によるエッチングの終点検出は容易に行え
る。多結晶シリコン層（８−ａ）の中央部にへこみが生
じ、埋め込みが不完全な場合は再度厚さ０．５〜２μｍ
程度の多結晶シリコン層（８−ｂ）の成長［図５
（ａ）］、エッチバックを行い、表面が平坦になるよう
に多結晶シリコン（８−ｂ）を埋め込む［図５
（ｂ）］。
多結晶シリコン層（８−ａ）を成長後［図４（ｃ）］、
全面にエッチバックして開孔部に多結晶シリコンを埋め
込む［図４（ｄ）］。この時、第２酸化膜（４−ｃ）が
エッチングストッパとなり、エンドポイントディテクタ
ー（ＥＰＤ）によるエッチングの終点検出は容易に行え
る。多結晶シリコン層（８−ａ）の中央部にへこみが生
じ、埋め込みが不完全な場合は再度厚さ０．５〜２μｍ
程度の多結晶シリコン層（８−ｂ）の成長［図５
（ａ）］、エッチバックを行い、表面が平坦になるよう
に多結晶シリコン（８−ｂ）を埋め込む［図５
（ｂ）］。
【００１４】この時、多結晶シリコン層（８−ｂ）を用
いずにＷシリサイドの様な高融点金属シリサイドを用い
てポリサイド構造を実現することも可能である。その
後、ウェットエッチングにより第２酸化膜（４−ｂ）の
一部あるいは全部を除去し、燐酸を用いたウェットエッ
チングにより側面窒化膜（６−ａ）を除去する［図５
（ｃ）］。この時、窒化膜（６−ａ）と多結晶シリコン
層（８−ａ）、（８−ｂ）とのエッチングレート比は４
０：１程度であるため、多結晶シリコンが削られる量は
ごくわずかである。その後、第１酸化膜（４−ａ）を除
去した後全面に厚さ２０ｎｍ程度の第４酸化膜を堆積す
る（図中では省略する）。次に、リンの回転イオン注入
によりＮ−型ＬＤＤ領域（１０）を形成する。例えば、
加速電圧５０〜１００ＫＶ、ドーズ量１〜５×１０１３
ｃｍ−２、注入角度４５°の条件でイオン注入を行う
［図２（ｃ）］。
いずにＷシリサイドの様な高融点金属シリサイドを用い
てポリサイド構造を実現することも可能である。その
後、ウェットエッチングにより第２酸化膜（４−ｂ）の
一部あるいは全部を除去し、燐酸を用いたウェットエッ
チングにより側面窒化膜（６−ａ）を除去する［図５
（ｃ）］。この時、窒化膜（６−ａ）と多結晶シリコン
層（８−ａ）、（８−ｂ）とのエッチングレート比は４
０：１程度であるため、多結晶シリコンが削られる量は
ごくわずかである。その後、第１酸化膜（４−ａ）を除
去した後全面に厚さ２０ｎｍ程度の第４酸化膜を堆積す
る（図中では省略する）。次に、リンの回転イオン注入
によりＮ−型ＬＤＤ領域（１０）を形成する。例えば、
加速電圧５０〜１００ＫＶ、ドーズ量１〜５×１０１３
ｃｍ−２、注入角度４５°の条件でイオン注入を行う
［図２（ｃ）］。
【００１５】その後ヒ素を基板に対して垂直な方向から
イオン注入することによりＮ＋型ソース・ドレイン領域
（１１）を形成する。例えば、加速電圧５０〜８０Ｋ
Ｖ、ドーズ量１×１０１５〜１×１０１６ｃｍ−２の条
件でイオン注入を行う［図２（ｄ）］。この時、多結晶
シリコン（８−ａ）、（８−ｂ）にはヒ素が導入され、
Ｎ＋型多結晶シリコン層（８−ｃ）となる。その後、温
度７００〜８００℃の熱酸化法あるいはＣＶＤ法により
厚さ１０〜２０ｎｍの側面酸化膜（１２）を形成し［図
３（ａ）］、酸化膜の全面エッチバックにより、Ｎ＋型
多結晶シリコン層（８−ｃ）の表面とＮ＋型ソース・ド
レイン領域（１１）の表面を露出させ、全面に厚さ３ｎ
ｍ程度のチタン（Ｔｉ）を堆積する。そして６００〜７
００℃のランプアニール、未反応Ｔｉの選択的除去、８
００〜９００℃のランプアニールを行い、Ｔｉシリサイ
ド（１３）を形成する［図３（ｂ）］。
イオン注入することによりＮ＋型ソース・ドレイン領域
（１１）を形成する。例えば、加速電圧５０〜８０Ｋ
Ｖ、ドーズ量１×１０１５〜１×１０１６ｃｍ−２の条
件でイオン注入を行う［図２（ｄ）］。この時、多結晶
シリコン（８−ａ）、（８−ｂ）にはヒ素が導入され、
Ｎ＋型多結晶シリコン層（８−ｃ）となる。その後、温
度７００〜８００℃の熱酸化法あるいはＣＶＤ法により
厚さ１０〜２０ｎｍの側面酸化膜（１２）を形成し［図
３（ａ）］、酸化膜の全面エッチバックにより、Ｎ＋型
多結晶シリコン層（８−ｃ）の表面とＮ＋型ソース・ド
レイン領域（１１）の表面を露出させ、全面に厚さ３ｎ
ｍ程度のチタン（Ｔｉ）を堆積する。そして６００〜７
００℃のランプアニール、未反応Ｔｉの選択的除去、８
００〜９００℃のランプアニールを行い、Ｔｉシリサイ
ド（１３）を形成する［図３（ｂ）］。
【００１６】その後、ＣＶＤ法による第４酸化膜の形成
（図中略）、ＢＰＳＧ膜（１４）の形成、コンタクトの
開孔、例えば、Ｔｉ／ＴｉＮ／Ｗから成る埋込電極（１
５）の形成、例えばＡｌ−Ｓｉ−Ｃｕから成る配線電極
（１６）の形成により図１に示す様な所望の特性を有す
るＮＭＯＳトランジスタが実現される。本実施例ではＮ
ＭＯＳトランジスタについて述べたが、ＰＭＯＳトラン
ジスタへの応用も容易に可能である。Ｐ型ウェル（２）
のかわりにＮ型ウェル、Ｐ型のチャネル注入領域のかわ
りにＮ型のチャネル注入領域、Ｎ−型ＬＤＤ領域（１
０）のかわりにＰ−型ＬＤＤ領域、Ｎ＋型ソース・ドレ
イン領域（１１）のかわりにＰ＋型ソース・ドレイン領
域，Ｎ＋型多結晶シリコン層（８−ｃ）のかわりにＰ＋
型多結晶シリコン層を用いることにより所望の特性を有
するＰＭＯＳトランジスタが実現できる。
（図中略）、ＢＰＳＧ膜（１４）の形成、コンタクトの
開孔、例えば、Ｔｉ／ＴｉＮ／Ｗから成る埋込電極（１
５）の形成、例えばＡｌ−Ｓｉ−Ｃｕから成る配線電極
（１６）の形成により図１に示す様な所望の特性を有す
るＮＭＯＳトランジスタが実現される。本実施例ではＮ
ＭＯＳトランジスタについて述べたが、ＰＭＯＳトラン
ジスタへの応用も容易に可能である。Ｐ型ウェル（２）
のかわりにＮ型ウェル、Ｐ型のチャネル注入領域のかわ
りにＮ型のチャネル注入領域、Ｎ−型ＬＤＤ領域（１
０）のかわりにＰ−型ＬＤＤ領域、Ｎ＋型ソース・ドレ
イン領域（１１）のかわりにＰ＋型ソース・ドレイン領
域，Ｎ＋型多結晶シリコン層（８−ｃ）のかわりにＰ＋
型多結晶シリコン層を用いることにより所望の特性を有
するＰＭＯＳトランジスタが実現できる。
【００１７】
【実施例２】図６（ａ）〜（ｃ）に逆テーパー型のゲー
ト電極を利用してドレイン側のみをＬＤＤ構造とする片
側ＬＤＤ構造のＮＭＯＳトランジスタを形成する工程を
示す。前述の実施例と同様に逆テーパー型の多結晶シリ
コン層（８）を形成後、一方向からのリン（Ｐ）の斜め
イオン注入によりＮ−型ＬＤＤ領域（１０）を形成する
［図６（ａ）］。例えば、加速電圧５０〜１００ＫＶ、
ドーズ量１〜５×１０１３ｃｍ−２、注入角度４５°の
条件でイオン注入を行う。そしてリンイオン注入と反対
方向からのヒ素の斜めイオン注入によりＮ＋型ソース・
ドレイン領域（１１）を形成する［図６（ｂ）］。例え
ば、加速電圧５０〜８０ＫＶ、ドーズ量５×１０１４〜
２×１０１５ｃｍ−２、注入角度３０°の条件でイオン
注入を行う。そして基板と垂直方向から、例えば、加速
電圧５０〜８０ＫＶ、ドーズ量１×１０１５〜１×１０
１６ｃｍ−２の条件でヒ素をイオン注入してＮ−型ＬＤ
Ｄ領域（１０）が所望の幅を有するように設定する［図
６（ｃ）］。
ト電極を利用してドレイン側のみをＬＤＤ構造とする片
側ＬＤＤ構造のＮＭＯＳトランジスタを形成する工程を
示す。前述の実施例と同様に逆テーパー型の多結晶シリ
コン層（８）を形成後、一方向からのリン（Ｐ）の斜め
イオン注入によりＮ−型ＬＤＤ領域（１０）を形成する
［図６（ａ）］。例えば、加速電圧５０〜１００ＫＶ、
ドーズ量１〜５×１０１３ｃｍ−２、注入角度４５°の
条件でイオン注入を行う。そしてリンイオン注入と反対
方向からのヒ素の斜めイオン注入によりＮ＋型ソース・
ドレイン領域（１１）を形成する［図６（ｂ）］。例え
ば、加速電圧５０〜８０ＫＶ、ドーズ量５×１０１４〜
２×１０１５ｃｍ−２、注入角度３０°の条件でイオン
注入を行う。そして基板と垂直方向から、例えば、加速
電圧５０〜８０ＫＶ、ドーズ量１×１０１５〜１×１０
１６ｃｍ−２の条件でヒ素をイオン注入してＮ−型ＬＤ
Ｄ領域（１０）が所望の幅を有するように設定する［図
６（ｃ）］。
【００１８】その後、前述の実施例と同様に、Ｔｉシリ
サイドの形成、層間膜の形成、コンタクトの開孔、電極
の形成を行い、片側ＬＤＤ構造のＮＭＯＳトランジスタ
が形成される。本実施例で形成されるトランジスタは、
電界緩和が必要なドレイン側にのみＮ−型ＬＤＤ領域
（１０）が設けられるため、前述の実施例と比べてソー
ス抵抗が低減し、トランジスタの駆動能力が向上すると
いう利点がある。
サイドの形成、層間膜の形成、コンタクトの開孔、電極
の形成を行い、片側ＬＤＤ構造のＮＭＯＳトランジスタ
が形成される。本実施例で形成されるトランジスタは、
電界緩和が必要なドレイン側にのみＮ−型ＬＤＤ領域
（１０）が設けられるため、前述の実施例と比べてソー
ス抵抗が低減し、トランジスタの駆動能力が向上すると
いう利点がある。
【００１９】
【発明の効果】以上説明したように、本発明ではゲート
電極の形状は第３絶縁膜の形状で決まる。例えば、前述
の実施例において側面窒化膜（６−ａ）の形状は第２酸
化膜の厚さ、エッチバック前の窒化膜の膜厚と開孔部の
形状、及び窒化膜のエッチバック量で決まるが、これら
は製造ラインでの管理により容易にそのばらつきを低減
することが可能である。又、ゲート電極の高さは多結晶
シリコン層（８−ａ）、（８−ｂ）のエッチバック時に
エンドポイントディテクター（ＥＰＤ）を用いることに
より容易に終点検出が可能なため、製造ばらつきを小さ
くできる。従って、容易に、制御性の良い逆テーパー型
ゲート電極を得ることができ、例えばゲート長０．４μ
ｍのＭＯＳトランジスタにおいてＮ−型ＬＤＤ領域の巾
のばらつきを０．０２μｍ以下に制御することは十分可
能である。従って従来のウェットエッチングによるひさ
し型のゲート電極を用いたＭＯＳトランジスタでは困難
であった製造ばらつきの小さなＭＯＳトランジスタを得
ることが可能である。
電極の形状は第３絶縁膜の形状で決まる。例えば、前述
の実施例において側面窒化膜（６−ａ）の形状は第２酸
化膜の厚さ、エッチバック前の窒化膜の膜厚と開孔部の
形状、及び窒化膜のエッチバック量で決まるが、これら
は製造ラインでの管理により容易にそのばらつきを低減
することが可能である。又、ゲート電極の高さは多結晶
シリコン層（８−ａ）、（８−ｂ）のエッチバック時に
エンドポイントディテクター（ＥＰＤ）を用いることに
より容易に終点検出が可能なため、製造ばらつきを小さ
くできる。従って、容易に、制御性の良い逆テーパー型
ゲート電極を得ることができ、例えばゲート長０．４μ
ｍのＭＯＳトランジスタにおいてＮ−型ＬＤＤ領域の巾
のばらつきを０．０２μｍ以下に制御することは十分可
能である。従って従来のウェットエッチングによるひさ
し型のゲート電極を用いたＭＯＳトランジスタでは困難
であった製造ばらつきの小さなＭＯＳトランジスタを得
ることが可能である。
【００２０】更に、本発明では前述のように、ＰＭＯＳ
トランジスタのゲート電極にＰ＋型多結晶シリコンを用
い、ＮＭＯＳトランジスタのゲート電極にＮ＋型多結晶
シリコンを用いることが可能であり、Ｐ−Ｎ方式のＣＭ
ＯＳ構造を容易に実現できる。ＰＭＯＳ、ＮＭＯＳトラ
ンジスタ共に特性の製造ばらつきが小さな表面チャネル
型とすることができ、従来のひさし型の電極では困難で
あったディープサブミクロンＣＭＯＳの実現が容易であ
る。更に、本発明ではチャネル注入領域をゲート電極に
対して自己整合的に形成可能なため、必要な領域だけウ
ェルの濃度を高めて所望のしきい値電圧を得ることがで
きる。例えばゲート長０．４μｍのＭＯＳトランジスタ
でチャネル注入領域の不純物濃度をウェルに対して４倍
に高めた場合、本発明を用いることによりドレイン領域
中でチャネル注入領域と直接接合を形成する面積の割合
が３８％から１３％に低減するため、ドレイン接合容量
が２５％程度低減する。又、この効果は、従来のサイド
ウォールを用いたＬＤＤ型ＭＯＳトランジスタに対して
も同様に得られる。
トランジスタのゲート電極にＰ＋型多結晶シリコンを用
い、ＮＭＯＳトランジスタのゲート電極にＮ＋型多結晶
シリコンを用いることが可能であり、Ｐ−Ｎ方式のＣＭ
ＯＳ構造を容易に実現できる。ＰＭＯＳ、ＮＭＯＳトラ
ンジスタ共に特性の製造ばらつきが小さな表面チャネル
型とすることができ、従来のひさし型の電極では困難で
あったディープサブミクロンＣＭＯＳの実現が容易であ
る。更に、本発明ではチャネル注入領域をゲート電極に
対して自己整合的に形成可能なため、必要な領域だけウ
ェルの濃度を高めて所望のしきい値電圧を得ることがで
きる。例えばゲート長０．４μｍのＭＯＳトランジスタ
でチャネル注入領域の不純物濃度をウェルに対して４倍
に高めた場合、本発明を用いることによりドレイン領域
中でチャネル注入領域と直接接合を形成する面積の割合
が３８％から１３％に低減するため、ドレイン接合容量
が２５％程度低減する。又、この効果は、従来のサイド
ウォールを用いたＬＤＤ型ＭＯＳトランジスタに対して
も同様に得られる。
【図１】 本発明の一実施例の断面構造図
【図２】 本発明の一実施例の工程断面図
【図３】 本発明の一実施例の工程断面図（続き）
【図４】 本発明の一実施例における開孔部の工程断面
図
図
【図５】 本発明の一実施例における開孔部の工程断面
図（続き）
図（続き）
【図６】 本発明の第２の実施例の工程断面図
【図７】 従来例の工程断面図
【図８】 従来例におけるひさし型ゲート電極の形状
【図９】 従来例におけるチャネル注入領域の形成方法
１：Ｐ型シリコン １−ａ：Ｐ型シリコン基板 ２：Ｐ型ウェル ３：フィールド絶縁膜 ４−ａ：第１酸化膜 ４−ｂ：第２酸化膜 ４−ｃ：第３酸化膜 ５：チャネル注入領域 ６：窒化膜 ６−ａ：側面窒化膜 ７：ゲート酸化膜 ８，８−ａ，８−ｂ：多結晶シリコン層 ９：高融点金属ケイ化物層 １０：Ｎ−型ＬＤＤ領域 １１：Ｎ＋型ソース・ドレイン領域 １２：側面酸化膜 １３：Ｔｉシリサイド １４：ＢＤＳＧ膜 １５：埋込電極 １６：配線電極 １７：チャネルストッパー １８−ａ，１８−ｂ：フォトレジスト ５０：ひさし長 ５１：オーバーラップ長
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (2)
- 【請求項１】 ゲート電極のチャネル方向の寸法がゲー
ト電極の上部から下部にかけて短くなっていく逆テーパ
ー型のゲート電極を有するＭＯＳトランジスタ。 - 【請求項２】 ＭＯＳトランジスタの製造方法におい
て、シリコン基板上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜上に第２の絶縁膜を堆積する工程と、該
第２の絶縁膜を開孔する工程と、開孔部の前記シリコン
基板中にＭＯＳトランジスタのしきい値電圧を制御する
ためのイオン注入を行う工程と、開孔部の前記第２の絶
縁膜の側面に第３の絶縁膜を形成する工程と、開孔部の
前記第１の絶縁膜を除去する工程と、開孔部の前記シリ
コン基板を酸化する工程と、開孔部にゲート電極材料を
埋め込む工程と、前記第２の絶縁膜を除去する工程と、
前記第３の絶縁膜を除去する工程と、斜めイオン注入に
より不純物濃度の比較的低いドレイン領域を前記シリコ
ン基板中に形成する工程と、シリコン基板と垂直な方向
からのイオン注入により不純物濃度の高いソース領域と
ドレイン領域を前記シリコン基板中に形成する工程とを
具備することを特徴とするＭＯＳトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280565A JP2972508B2 (ja) | 1993-10-14 | 1993-10-14 | Ｍｏｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280565A JP2972508B2 (ja) | 1993-10-14 | 1993-10-14 | Ｍｏｓトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07115195A true JPH07115195A (ja) | 1995-05-02 |
| JP2972508B2 JP2972508B2 (ja) | 1999-11-08 |
Family
ID=17626808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5280565A Expired - Fee Related JP2972508B2 (ja) | 1993-10-14 | 1993-10-14 | Ｍｏｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972508B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107148A (en) * | 1998-10-26 | 2000-08-22 | Nippon Steel Semiconductor Corporation | Method for fabricating a semiconductor device |
| JP2002334992A (ja) * | 2001-05-10 | 2002-11-22 | Kawasaki Microelectronics Kk | 半導体装置及びその製造方法 |
| KR20030055690A (ko) * | 2001-12-27 | 2003-07-04 | 동부전자 주식회사 | 다마신을 이용한 모스전계효과 트랜지스터의 제조방법 |
| KR101133523B1 (ko) * | 2003-12-26 | 2012-04-05 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338343U (ja) * | 1986-08-27 | 1988-03-11 | ||
| JPH0438834A (ja) * | 1990-06-04 | 1992-02-10 | Fujitsu Ltd | Ｍｏｓトランジスタの製造方法 |
-
1993
- 1993-10-14 JP JP5280565A patent/JP2972508B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338343U (ja) * | 1986-08-27 | 1988-03-11 | ||
| JPH0438834A (ja) * | 1990-06-04 | 1992-02-10 | Fujitsu Ltd | Ｍｏｓトランジスタの製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107148A (en) * | 1998-10-26 | 2000-08-22 | Nippon Steel Semiconductor Corporation | Method for fabricating a semiconductor device |
| JP2002334992A (ja) * | 2001-05-10 | 2002-11-22 | Kawasaki Microelectronics Kk | 半導体装置及びその製造方法 |
| JP4707259B2 (ja) * | 2001-05-10 | 2011-06-22 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR20030055690A (ko) * | 2001-12-27 | 2003-07-04 | 동부전자 주식회사 | 다마신을 이용한 모스전계효과 트랜지스터의 제조방법 |
| KR101133523B1 (ko) * | 2003-12-26 | 2012-04-05 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2972508B2 (ja) | 1999-11-08 |
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