JPH05152321A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05152321A JPH05152321A JP8082792A JP8082792A JPH05152321A JP H05152321 A JPH05152321 A JP H05152321A JP 8082792 A JP8082792 A JP 8082792A JP 8082792 A JP8082792 A JP 8082792A JP H05152321 A JPH05152321 A JP H05152321A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
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Abstract
(57)【要約】
【目的】 ジャンクション容量の低減により、動作スピ
ートが向上できると共に、ソース／ドレイン拡散層の広
がりを抑制し、ショートチャネル効果が防止できること
を目的とする。 【構成】 ゲート電極４及びＣＶＤ酸化膜１５をマスク
としてゲート電極４の側面に形成したサイドウォール１
４の剥離部より不純物をイオン注入し、ソース／ドレイ
ン低濃度領域５，６の下側に高濃度注入領域７，８をセ
ルフアライン的に形成する。
ートが向上できると共に、ソース／ドレイン拡散層の広
がりを抑制し、ショートチャネル効果が防止できること
を目的とする。 【構成】 ゲート電極４及びＣＶＤ酸化膜１５をマスク
としてゲート電極４の側面に形成したサイドウォール１
４の剥離部より不純物をイオン注入し、ソース／ドレイ
ン低濃度領域５，６の下側に高濃度注入領域７，８をセ
ルフアライン的に形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、より詳しくはＬＤＤＭＯＳＦＥＴの製造方法に関
する。
係り、より詳しくはＬＤＤＭＯＳＦＥＴの製造方法に関
する。
【０００２】
【従来の技術】従来、ポケット構造ＬＤＤＭＯＳトラン
ジスタの製造方法は「特開平２−１９３８」に開示され
るものがある。以下、これについて、図３７〜図４０を
参照して説明する。
ジスタの製造方法は「特開平２−１９３８」に開示され
るものがある。以下、これについて、図３７〜図４０を
参照して説明する。
【０００３】先ず、素子分離用フィ−ルド酸化膜１２２
が形成されたＰ型半導体基板１２１の能動領域上にゲ−
ト酸化膜１２４を介してゲート電極１２３を形成し、こ
のゲート電極１２３の両側にｎ型低濃度不純物注入領域
１２６ａを形成する（図３７）。
が形成されたＰ型半導体基板１２１の能動領域上にゲ−
ト酸化膜１２４を介してゲート電極１２３を形成し、こ
のゲート電極１２３の両側にｎ型低濃度不純物注入領域
１２６ａを形成する（図３７）。
【０００４】その後、全面に、Ｐ型不純物を含むＣＶＤ
膜１２５ａを堆積する（図３８）。次に、前記ＣＶＤ膜
１２５ａを異方性エッチングし、ゲート電極１２３の側
面にＰ型不純物を含むサイドウォール１２５を形成す
る。更に、サイドウォール１２５の下部に接した半導体
基板１２１にＰ型不純物を拡散し、ｎ型低濃度不純物注
入領域１２６ａの下側にパンチスルー効果の阻止領域と
なる高濃度のＰ型不純物拡散領域１２７を形成する（図
３９）。
膜１２５ａを堆積する（図３８）。次に、前記ＣＶＤ膜
１２５ａを異方性エッチングし、ゲート電極１２３の側
面にＰ型不純物を含むサイドウォール１２５を形成す
る。更に、サイドウォール１２５の下部に接した半導体
基板１２１にＰ型不純物を拡散し、ｎ型低濃度不純物注
入領域１２６ａの下側にパンチスルー効果の阻止領域と
なる高濃度のＰ型不純物拡散領域１２７を形成する（図
３９）。
【０００５】その後、ゲート電極１２３及びサイドウォ
ール１２５をマスクとして、ｎ型不純物をイオン注入
し、サイドウォール１２５の両側にｎ型高濃度不純物注
入領域１２６ｂを形成し、ポケット構造ＬＤＤＭＯＳト
ランジスタを製造していた（図４０）。
ール１２５をマスクとして、ｎ型不純物をイオン注入
し、サイドウォール１２５の両側にｎ型高濃度不純物注
入領域１２６ｂを形成し、ポケット構造ＬＤＤＭＯＳト
ランジスタを製造していた（図４０）。
【０００６】また、ＬＤＤＭＯＳトランジスタの他の製
造方法について図４１〜図４３を参照して述べる。
造方法について図４１〜図４３を参照して述べる。
【０００７】先ず、Ｐ型半導体基板１２１上にゲート酸
化膜１２４を形成した後、このゲート酸化膜１２４上に
ゲート電極材料を堆積させる。そして、レジストパタ−
ンをマスクとして前記ゲート電極材料をエッチングし、
ゲート電極１２３を形成する。次いで、ゲート電極１２
３をマスクにしてｎ型不純物のイオン注入を行い、ゲー
ト電極１２３の両側にｎ型低濃度不純物注入領域１２８
を形成する。更に、全面に、ＳｉＮまたはＳｉＯ2 を堆
積し、ＲＩＥ法によりゲート電極１２３の側面にサイド
ウォール１２５を形成する（図４１）。
化膜１２４を形成した後、このゲート酸化膜１２４上に
ゲート電極材料を堆積させる。そして、レジストパタ−
ンをマスクとして前記ゲート電極材料をエッチングし、
ゲート電極１２３を形成する。次いで、ゲート電極１２
３をマスクにしてｎ型不純物のイオン注入を行い、ゲー
ト電極１２３の両側にｎ型低濃度不純物注入領域１２８
を形成する。更に、全面に、ＳｉＮまたはＳｉＯ2 を堆
積し、ＲＩＥ法によりゲート電極１２３の側面にサイド
ウォール１２５を形成する（図４１）。
【０００８】その後、ゲート電極１２３及びサイドウォ
ール１２５をマスクとして、ゲート酸化膜１２４をエッ
チング除去する。次に、エッチングにより露出した半導
体基板面をシートにして８５０℃でＳｉを選択的にエピ
タキシャル成長させ、エピタキシャル層１２９を形成す
る。その後、このエピタキシャル層１２９にｎ型不純物
をイオン注入し、９５０℃のＲＴＡで活性化させる（図
４２）。
ール１２５をマスクとして、ゲート酸化膜１２４をエッ
チング除去する。次に、エッチングにより露出した半導
体基板面をシートにして８５０℃でＳｉを選択的にエピ
タキシャル成長させ、エピタキシャル層１２９を形成す
る。その後、このエピタキシャル層１２９にｎ型不純物
をイオン注入し、９５０℃のＲＴＡで活性化させる（図
４２）。
【０００９】しかる後、全面に、例えばＴｉ、ＴｉＮあ
るいはＮｉをスパッタして、ＲＴＡでエピタキシャル層
１２９をシリサイド化し、シリサイド層１３０を形成す
る。斯くして、ＬＤＤＭＯＳトランジスタを完成してい
た（図４３）。
るいはＮｉをスパッタして、ＲＴＡでエピタキシャル層
１２９をシリサイド化し、シリサイド層１３０を形成す
る。斯くして、ＬＤＤＭＯＳトランジスタを完成してい
た（図４３）。
【００１０】さらに、ソース／ドレイン領域が絶縁膜上
にあるＭＯＳトランジスタの製造方法について図４４〜
図４９を参照して述べる。
にあるＭＯＳトランジスタの製造方法について図４４〜
図４９を参照して述べる。
【００１１】先ず、Ｓｉ基板１４１上にＳｉＯ2 膜１４
２，耐酸化性のＳｉＮ膜１４３，レジスト１４４を順次
堆積した後、レジスト１４４をパターニングし、ＳｉＮ
膜１４３をエッチングする（図４４）。
２，耐酸化性のＳｉＮ膜１４３，レジスト１４４を順次
堆積した後、レジスト１４４をパターニングし、ＳｉＮ
膜１４３をエッチングする（図４４）。
【００１２】次に、レジスト１４４の剥離を行った後、
熱酸化によりＳｉＮ膜１４３以外の部分を膨脹酸化し酸
化膜１４５を形成する（図４５）。
熱酸化によりＳｉＮ膜１４３以外の部分を膨脹酸化し酸
化膜１４５を形成する（図４５）。
【００１３】その後、ＳｉＮ膜１４３を選択的に剥離し
た後、Ｓｉ基板１４１上の薄いＳｉＯ2 膜１４２を除去
し、アモルファスＳｉ層１４８をＳｉ基板１４１全面に
堆積する。このとき、アモルファスＳｉ層１４８は低温
のアニールによりＳｉ基板１４１をシードして固相成長
をはじめ、Ｓｉ基板１４１に近い領域からＳｉ単結晶層
１４７が形成される（図４６）。
た後、Ｓｉ基板１４１上の薄いＳｉＯ2 膜１４２を除去
し、アモルファスＳｉ層１４８をＳｉ基板１４１全面に
堆積する。このとき、アモルファスＳｉ層１４８は低温
のアニールによりＳｉ基板１４１をシードして固相成長
をはじめ、Ｓｉ基板１４１に近い領域からＳｉ単結晶層
１４７が形成される（図４６）。
【００１４】次に、素子間の分離を行うために酸化膜１
４５上のアモルファスＳｉ層１４８の部分に酸化膜１５
１を形成する（図４７）。
４５上のアモルファスＳｉ層１４８の部分に酸化膜１５
１を形成する（図４７）。
【００１５】そして、チャネルとなるＳｉ単結晶層１４
７に不純物をイオン注入し、しきい値電圧を最適化した
後、Ｓｉ単結晶層１４７及びアモルファスＳｉ層１４８
上にゲート酸化膜１４９を形成する。その後、全面にゲ
ート電極材の堆積を行い、レジストのパターニング及び
異方性エッチングによりＳｉ単結晶層１４７上にゲート
酸化膜１４９を介してゲート電極１５０を形成する（図
４８）。
７に不純物をイオン注入し、しきい値電圧を最適化した
後、Ｓｉ単結晶層１４７及びアモルファスＳｉ層１４８
上にゲート酸化膜１４９を形成する。その後、全面にゲ
ート電極材の堆積を行い、レジストのパターニング及び
異方性エッチングによりＳｉ単結晶層１４７上にゲート
酸化膜１４９を介してゲート電極１５０を形成する（図
４８）。
【００１６】しかる後、ゲート電極１５０をマスクとし
てイオン注入を行い、ゲート電極１５０の両側のＳｉ単
結晶層１４７及びアモルファスＳｉ層１４８にソース／
ドレイン領域１５２を形成し、ＭＯＳトランジスタを完
成していた（図４９）。
てイオン注入を行い、ゲート電極１５０の両側のＳｉ単
結晶層１４７及びアモルファスＳｉ層１４８にソース／
ドレイン領域１５２を形成し、ＭＯＳトランジスタを完
成していた（図４９）。
【００１７】
【発明が解決しようとする課題】然し乍ら、上述した従
来のＭＯＳトランジスタの製造方法においては、ＭＯＳ
ＦＥＴのｎ型低濃度不純物注入領域１２６ａとＰ型不純
物拡散領域１２７とを同時にサイドウォール１２５から
の不純物拡散によって形成するため、サイドウォール１
２５中の不純物濃度及び不純物拡散係数や拡散時の温度
のばらつき、更にはサイドウォール１２５と半導体基板
１２１との界面の自然酸化膜等により拡散された不純物
濃度プロファイルがばらつき、ｎ型低濃度不純物注入領
域１２６ａ及びＰ型不純物拡散領域１２７の不純物濃度
やプロファイルの制御性が低下する。このため、ソース
／ドレインの必要以外の部分にも高濃度のＰ型不純物拡
散領域１２７が形成されるため、ジャンクション容量が
増大し、動作スピートが低下するという問題点があっ
た。
来のＭＯＳトランジスタの製造方法においては、ＭＯＳ
ＦＥＴのｎ型低濃度不純物注入領域１２６ａとＰ型不純
物拡散領域１２７とを同時にサイドウォール１２５から
の不純物拡散によって形成するため、サイドウォール１
２５中の不純物濃度及び不純物拡散係数や拡散時の温度
のばらつき、更にはサイドウォール１２５と半導体基板
１２１との界面の自然酸化膜等により拡散された不純物
濃度プロファイルがばらつき、ｎ型低濃度不純物注入領
域１２６ａ及びＰ型不純物拡散領域１２７の不純物濃度
やプロファイルの制御性が低下する。このため、ソース
／ドレインの必要以外の部分にも高濃度のＰ型不純物拡
散領域１２７が形成されるため、ジャンクション容量が
増大し、動作スピートが低下するという問題点があっ
た。
【００１８】また、ｎ型低濃度不純物注入領域１２８を
形成後、８５０℃の選択エピタキシャル成長及び拡散層
の活性化を目的とする９５０℃のＲＴＡを行うため、ｎ
型低濃度不純物注入領域１２８は拡散により広がり、シ
ョートチャネル効果が生じるという問題点があった。
形成後、８５０℃の選択エピタキシャル成長及び拡散層
の活性化を目的とする９５０℃のＲＴＡを行うため、ｎ
型低濃度不純物注入領域１２８は拡散により広がり、シ
ョートチャネル効果が生じるという問題点があった。
【００１９】さらに、ゲート電極材のパターニングの
際、合わせずれが生じ、結晶性の悪いアモルファスＳｉ
層１４８がチャネルとなり、動作スピートが低下する
他、最小ゲート長がリソグラフィーの限界で決定される
ため、最小ゲート長がリソグラフィー技術に左右される
という問題点があった。また、ゲート電極１５０は異方
性エッチングにより形成されるため、ゲート電極材とゲ
ート酸化膜１４９との選択比が低い場合、ゲート電極１
５０の形成が困難になるという問題点があった。
際、合わせずれが生じ、結晶性の悪いアモルファスＳｉ
層１４８がチャネルとなり、動作スピートが低下する
他、最小ゲート長がリソグラフィーの限界で決定される
ため、最小ゲート長がリソグラフィー技術に左右される
という問題点があった。また、ゲート電極１５０は異方
性エッチングにより形成されるため、ゲート電極材とゲ
ート酸化膜１４９との選択比が低い場合、ゲート電極１
５０の形成が困難になるという問題点があった。
【００２０】本発明の目的は、上述した問題点に鑑み、
ジャンクション容量の低減により、動作スピートが向上
できると共に、ソース／ドレイン拡散層の広がりを抑制
し、ショートチャネル効果が防止でき、チャネルが結晶
性の良いＳｉ層に形成できる半導体装置の製造方法を提
供するものである。
ジャンクション容量の低減により、動作スピートが向上
できると共に、ソース／ドレイン拡散層の広がりを抑制
し、ショートチャネル効果が防止でき、チャネルが結晶
性の良いＳｉ層に形成できる半導体装置の製造方法を提
供するものである。
【００２１】
【課題を解決するための手段】本発明は、上述した目的
を達成するため、第１導電型の半導体基板上にゲ−ト絶
縁膜を介してゲート電極を形成する工程と、前記ゲート
電極をマスクとして第２導電型の不純物をイオン注入
し、前記半導体基板の前記ゲート電極の両側に第２導電
型ソース／ドレイン低濃度領域を形成する工程と、前記
ゲート電極の側面にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして
第２導電型の不純物をイオン注入し、前記半導体基板の
前記サイドウォールの両側に第２導電型高濃度ソース／
ドレイン領域を形成する工程と、全面にＣＶＤ膜を堆積
する工程と、前記ＣＶＤ膜を前記サイドウォールの上面
が露出するまでエッチバックする工程と、前記サイドウ
ォールを剥離する工程と、前記ゲート電極及び前記ＣＶ
Ｄ膜をマスクとして前記サイドウォールの剥離部より第
１導電型の不純物をイオン注入し、前記第２導電型ソー
ス／ドレイン低濃度領域の下側に第１導電型の高濃度注
入領域をセルフアライン的に形成する工程とを含むもの
である。
を達成するため、第１導電型の半導体基板上にゲ−ト絶
縁膜を介してゲート電極を形成する工程と、前記ゲート
電極をマスクとして第２導電型の不純物をイオン注入
し、前記半導体基板の前記ゲート電極の両側に第２導電
型ソース／ドレイン低濃度領域を形成する工程と、前記
ゲート電極の側面にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして
第２導電型の不純物をイオン注入し、前記半導体基板の
前記サイドウォールの両側に第２導電型高濃度ソース／
ドレイン領域を形成する工程と、全面にＣＶＤ膜を堆積
する工程と、前記ＣＶＤ膜を前記サイドウォールの上面
が露出するまでエッチバックする工程と、前記サイドウ
ォールを剥離する工程と、前記ゲート電極及び前記ＣＶ
Ｄ膜をマスクとして前記サイドウォールの剥離部より第
１導電型の不純物をイオン注入し、前記第２導電型ソー
ス／ドレイン低濃度領域の下側に第１導電型の高濃度注
入領域をセルフアライン的に形成する工程とを含むもの
である。
【００２２】また、半導体基板上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上にゲート電極を形成す
る工程と、前記ゲート電極の側面にサイドウォールを形
成する工程と、前記ゲート電極及び前記サイドウォール
の領域を除く前記ゲート絶縁膜をエッチング除去する工
程と、前記エッチングにより露出した前記半導体基板面
を選択的にエピタキシャル成長させ、エピタキシャル成
長層を形成する工程と、前記エピタキシャル成長層に不
純物イオンを注入し活性化する工程と、前記エピタキシ
ャル成長層をシリサイド化し、シリサイド層を形成する
工程と、前記サイドウォールを剥離する工程と、前記ゲ
ート電極をマスクにして、不純物イオン注入を行い、前
記半導体基板の前記ゲート電極と前記シリサイド層との
間に不純物拡散領域を形成する工程とを含むものであ
る。
する工程と、前記ゲート絶縁膜上にゲート電極を形成す
る工程と、前記ゲート電極の側面にサイドウォールを形
成する工程と、前記ゲート電極及び前記サイドウォール
の領域を除く前記ゲート絶縁膜をエッチング除去する工
程と、前記エッチングにより露出した前記半導体基板面
を選択的にエピタキシャル成長させ、エピタキシャル成
長層を形成する工程と、前記エピタキシャル成長層に不
純物イオンを注入し活性化する工程と、前記エピタキシ
ャル成長層をシリサイド化し、シリサイド層を形成する
工程と、前記サイドウォールを剥離する工程と、前記ゲ
ート電極をマスクにして、不純物イオン注入を行い、前
記半導体基板の前記ゲート電極と前記シリサイド層との
間に不純物拡散領域を形成する工程とを含むものであ
る。
【００２３】さらに、半導体基板上に第１の絶縁膜を形
成する工程と、前記第１の絶縁膜に開口部を形成する工
程と、前記開口部を含む前記第１の絶縁膜上にアモルフ
ァスＳｉ膜を堆積する工程と、前記開口部底部の前記ア
モルファスＳｉ膜を固相成長させ、単結晶Ｓｉ膜を形成
する工程と、前記アモルファスＳｉ膜及び前記単結晶Ｓ
ｉ膜上に第２の絶縁膜を堆積する工程と、前記第２の絶
縁膜を異方性エッチングし前記第２の絶縁膜を前記開口
部の前記アモルファスＳｉ膜及び前記単結晶Ｓｉ膜の側
面に残す工程と、前記開口部の前記単結晶Ｓｉ膜上にゲ
ート絶縁膜を形成する工程と、前記開口部を含む前記ア
モルファスＳｉ膜上にゲート電極材を堆積する工程と、
エッチバックを行い前記ゲート電極材を前記開口部に残
しゲート電極を形成する工程と、不純物を注入し前記ゲ
ート電極の両側の前記アモルファスＳｉ膜及び前記単結
晶Ｓｉ膜にソ−ス／ドレイン領域を形成する工程とを含
むものである。
成する工程と、前記第１の絶縁膜に開口部を形成する工
程と、前記開口部を含む前記第１の絶縁膜上にアモルフ
ァスＳｉ膜を堆積する工程と、前記開口部底部の前記ア
モルファスＳｉ膜を固相成長させ、単結晶Ｓｉ膜を形成
する工程と、前記アモルファスＳｉ膜及び前記単結晶Ｓ
ｉ膜上に第２の絶縁膜を堆積する工程と、前記第２の絶
縁膜を異方性エッチングし前記第２の絶縁膜を前記開口
部の前記アモルファスＳｉ膜及び前記単結晶Ｓｉ膜の側
面に残す工程と、前記開口部の前記単結晶Ｓｉ膜上にゲ
ート絶縁膜を形成する工程と、前記開口部を含む前記ア
モルファスＳｉ膜上にゲート電極材を堆積する工程と、
エッチバックを行い前記ゲート電極材を前記開口部に残
しゲート電極を形成する工程と、不純物を注入し前記ゲ
ート電極の両側の前記アモルファスＳｉ膜及び前記単結
晶Ｓｉ膜にソ−ス／ドレイン領域を形成する工程とを含
むものである。
【００２４】
【作用】本発明においては、パンチスルー阻止領域であ
る高濃度注入領域がソース／ドレイン低濃度領域の下側
にゲート電極に対してセルフアライン的に形成されるの
で、高濃度注入領域の不純物プロファイルの制御性が向
上する。
る高濃度注入領域がソース／ドレイン低濃度領域の下側
にゲート電極に対してセルフアライン的に形成されるの
で、高濃度注入領域の不純物プロファイルの制御性が向
上する。
【００２５】また、エピタキシャル成長層の形成及び不
純物活性化のための熱工程を行った後、ソース／ドレイ
ンとなる不純物拡散領域を形成するので、不純物拡散領
域は前記熱工程の影響を受けない。よって、不純物拡散
領域の広がりが抑制される。さらに、ゲート電極は開口
部にセルフアラインで形成されるので、チャネルは常に
結晶性が最も良い単結晶Ｓｉ膜に形成される。また、ア
モルファスＳｉ膜を堆積させる工程及び側壁の形成によ
り開口部の幅が狭められるので、ゲート長がリソグラフ
ィー技術の限界よりも小さくなる。さらに、ゲート電極
はゲート電極材を開口部の中に埋め込むことで形成され
るので、ゲート電極はゲート電極材とゲート絶縁膜との
エッチングの選択比には全く依らずに形成される。
純物活性化のための熱工程を行った後、ソース／ドレイ
ンとなる不純物拡散領域を形成するので、不純物拡散領
域は前記熱工程の影響を受けない。よって、不純物拡散
領域の広がりが抑制される。さらに、ゲート電極は開口
部にセルフアラインで形成されるので、チャネルは常に
結晶性が最も良い単結晶Ｓｉ膜に形成される。また、ア
モルファスＳｉ膜を堆積させる工程及び側壁の形成によ
り開口部の幅が狭められるので、ゲート長がリソグラフ
ィー技術の限界よりも小さくなる。さらに、ゲート電極
はゲート電極材を開口部の中に埋め込むことで形成され
るので、ゲート電極はゲート電極材とゲート絶縁膜との
エッチングの選択比には全く依らずに形成される。
【００２６】
【実施例】本発明の半導体装置の製造方法に係わる実施
例を図１〜図２６に基づいて説明する。
例を図１〜図２６に基づいて説明する。
【００２７】最初に、第１実施例に係るＭＯＳＦＥＴの
製造方法について図１〜図５により述べる。
製造方法について図１〜図５により述べる。
【００２８】先ず、素子分離酸化膜２により素子分離さ
れたＰ型半導体基板１の活性領域上にゲ−ト酸化膜３を
介して多結晶シリコンゲート電極４を形成し、この多結
晶シリコンゲート電極４上にＣＶＤ酸化膜１２をデポす
ると共に、ｎ型ソース／ドレイン低濃度領域５，６、ゲ
ート電極４及びＣＶＤ酸化膜１２の露出面を熱酸化膜１
３で覆う（図１）。
れたＰ型半導体基板１の活性領域上にゲ−ト酸化膜３を
介して多結晶シリコンゲート電極４を形成し、この多結
晶シリコンゲート電極４上にＣＶＤ酸化膜１２をデポす
ると共に、ｎ型ソース／ドレイン低濃度領域５，６、ゲ
ート電極４及びＣＶＤ酸化膜１２の露出面を熱酸化膜１
３で覆う（図１）。
【００２９】その後、多結晶シリコンから成るサイドウ
ォール１４をゲート電極４の側面に形成する。ｎ型ソー
ス／ドレイン低濃度領域５，６と同一導電型の不純物を
基板面に垂直な方向よりイオン注入し、サイドウォール
１４の両側にｎ型高濃度ソース／ドレイン領域１０，１
１を形成する。このとき、サイドウォール１４の下部の
みセルフアライン的にｎ型ソース／ドレイン低濃度領域
５，６が形成され、ＬＤＤ構造が得られる（図２）。
ォール１４をゲート電極４の側面に形成する。ｎ型ソー
ス／ドレイン低濃度領域５，６と同一導電型の不純物を
基板面に垂直な方向よりイオン注入し、サイドウォール
１４の両側にｎ型高濃度ソース／ドレイン領域１０，１
１を形成する。このとき、サイドウォール１４の下部の
みセルフアライン的にｎ型ソース／ドレイン低濃度領域
５，６が形成され、ＬＤＤ構造が得られる（図２）。
【００３０】次いで、全面に、ＣＶＤ酸化膜１５，レジ
スト１６を順次デポする（図３）。続いて、全面を、多
結晶シリコンのサイドウォール１４の上面が露出するま
で、異方性ＲＩＥによりエッチバックする（図４）。
スト１６を順次デポする（図３）。続いて、全面を、多
結晶シリコンのサイドウォール１４の上面が露出するま
で、異方性ＲＩＥによりエッチバックする（図４）。
【００３１】その後、多結晶シリコンのサイドウォール
１４を等方性のＣＤＥで剥離する。このとき、ＣＶＤ酸
化膜１２は多結晶シリコンゲート電極４を保護する。そ
して、Ｐ型半導体基板１と同一導電型の不純物を基板面
に垂直な方向から等しい角度、例えば３０度傾けた複数
の方向より加速エネルギ−１６０ＫｅＶ及びド−ズ量１
×１０13／cm2 でイオン注入し、セルフアライン的にｎ
型ソース／ドレイン低濃度領域５，６の下側にパンチス
ルー効果を阻止するＰ型高濃度注入領域７，８を形成す
る。このとき、イオン注入を複数の斜め方向より行うの
は、ゲート電極４の向きに関係なくＰ型高濃度注入領域
７，８の注入不純物濃度を等しくするためであり、でき
るだけＰ型高濃度注入領域７，８をｎ型ソース／ドレイ
ン低濃度領域５，６のチャネル側に形成するためである
（図５）。
１４を等方性のＣＤＥで剥離する。このとき、ＣＶＤ酸
化膜１２は多結晶シリコンゲート電極４を保護する。そ
して、Ｐ型半導体基板１と同一導電型の不純物を基板面
に垂直な方向から等しい角度、例えば３０度傾けた複数
の方向より加速エネルギ−１６０ＫｅＶ及びド−ズ量１
×１０13／cm2 でイオン注入し、セルフアライン的にｎ
型ソース／ドレイン低濃度領域５，６の下側にパンチス
ルー効果を阻止するＰ型高濃度注入領域７，８を形成す
る。このとき、イオン注入を複数の斜め方向より行うの
は、ゲート電極４の向きに関係なくＰ型高濃度注入領域
７，８の注入不純物濃度を等しくするためであり、でき
るだけＰ型高濃度注入領域７，８をｎ型ソース／ドレイ
ン低濃度領域５，６のチャネル側に形成するためである
（図５）。
【００３２】従って、かかる第１実施例によれば、Ｐ型
高濃度注入領域７，８はｎ型ソース／ドレイン低濃度領
域５，６の下側にセルフアライン的に形成されるので、
Ｐ型高濃度注入領域７，８の不純物プロファイルの制御
性が向上する。よって、Ｐ型高濃度注入領域７，８は必
要な部分にのみ形成され、ＭＯＳＦＥＴの寄生容量とな
るジャンクション容量が低減する。また、ｎ型ソース／
ドレイン低濃度領域５，６、Ｐ型高濃度注入領域７，８
及びｎ型高濃度ソース／ドレイン領域１０，１１は個別
のイオン注入により形成されるため、各領域の濃度及び
プロファイルの制御が容易となり、ＬＤＤプロファイル
の最適化が容易になる。
高濃度注入領域７，８はｎ型ソース／ドレイン低濃度領
域５，６の下側にセルフアライン的に形成されるので、
Ｐ型高濃度注入領域７，８の不純物プロファイルの制御
性が向上する。よって、Ｐ型高濃度注入領域７，８は必
要な部分にのみ形成され、ＭＯＳＦＥＴの寄生容量とな
るジャンクション容量が低減する。また、ｎ型ソース／
ドレイン低濃度領域５，６、Ｐ型高濃度注入領域７，８
及びｎ型高濃度ソース／ドレイン領域１０，１１は個別
のイオン注入により形成されるため、各領域の濃度及び
プロファイルの制御が容易となり、ＬＤＤプロファイル
の最適化が容易になる。
【００３３】次に、第２実施例に係るＭＯＳＦＥＴの製
造方法について図６及び図７により述べる。
造方法について図６及び図７により述べる。
【００３４】先ず、Ｐ型半導体基板１上にＬＯＣＯＳ素
子分離酸化膜２を形成し、この素子分離酸化膜２で囲ま
れた領域にゲート酸化膜３を形成する。その後、前記ゲ
ート酸化膜３の所定部分上に多結晶シリコンゲート電極
４を形成する。そして、ｎ型不純物の注入を行い、半導
体基板１のゲート電極４の両側にｎ型ソース／ドレイン
低濃度領域５，６をセルフアライン的に形成する。次
に、Ｐ型不純物を基板面に垂直な方向から等しい角度に
傾けた複数の方向よりイオン注入し、ｎ型ソース／ドレ
イン低濃度領域５，６の下側にパンチスルー効果の阻止
領域としてのＰ型高濃度注入領域７，８を形成する（図
６）。
子分離酸化膜２を形成し、この素子分離酸化膜２で囲ま
れた領域にゲート酸化膜３を形成する。その後、前記ゲ
ート酸化膜３の所定部分上に多結晶シリコンゲート電極
４を形成する。そして、ｎ型不純物の注入を行い、半導
体基板１のゲート電極４の両側にｎ型ソース／ドレイン
低濃度領域５，６をセルフアライン的に形成する。次
に、Ｐ型不純物を基板面に垂直な方向から等しい角度に
傾けた複数の方向よりイオン注入し、ｎ型ソース／ドレ
イン低濃度領域５，６の下側にパンチスルー効果の阻止
領域としてのＰ型高濃度注入領域７，８を形成する（図
６）。
【００３５】その後、ゲート電極４の側面にシリコン酸
化膜から成るサイドウォール９を形成する。この場合、
サイドウォール９の形成は一様な等方性酸化膜成長及び
異方性エッチバックにより行なう。そして、ｎ型ソース
／ドレイン低濃度領域５，６と同一導電型の不純物を基
板面に垂直な方向よりイオン注入し、サイドウォール９
の両側にあってｎ型ソース／ドレイン低濃度領域５，６
及びＰ型高濃度注入領域７，８の部分を覆うようにｎ型
高濃度ソース／ドレイン領域１０，１１を形成する。こ
のとき、サイドウォール９の下部にのみセルフアライン
的にｎ型ソース／ドレイン低濃度領域５，６が形成さ
れ、所謂ＬＤＤ構造が形成される。同時に、サイドウォ
ール９の下部を除くＰ型高濃度注入領域７，８はｎ型高
濃度ソース／ドレイン領域１０，１１の形成により打ち
消される。つまり、Ｐ型高濃度注入領域７，８がセルフ
アライン的に形成される（図７）。
化膜から成るサイドウォール９を形成する。この場合、
サイドウォール９の形成は一様な等方性酸化膜成長及び
異方性エッチバックにより行なう。そして、ｎ型ソース
／ドレイン低濃度領域５，６と同一導電型の不純物を基
板面に垂直な方向よりイオン注入し、サイドウォール９
の両側にあってｎ型ソース／ドレイン低濃度領域５，６
及びＰ型高濃度注入領域７，８の部分を覆うようにｎ型
高濃度ソース／ドレイン領域１０，１１を形成する。こ
のとき、サイドウォール９の下部にのみセルフアライン
的にｎ型ソース／ドレイン低濃度領域５，６が形成さ
れ、所謂ＬＤＤ構造が形成される。同時に、サイドウォ
ール９の下部を除くＰ型高濃度注入領域７，８はｎ型高
濃度ソース／ドレイン領域１０，１１の形成により打ち
消される。つまり、Ｐ型高濃度注入領域７，８がセルフ
アライン的に形成される（図７）。
【００３６】斯くして、かかる第２実施例によれば、Ｐ
型高濃度注入領域７，８がセルフアライン的に制御性良
く必要な部分にのみ形成されるので、基板１とｎ型ソー
ス／ドレイン領域５，６，１０，１１との接するジャン
クション領域の大部分で、基板１側の不純物濃度が小さ
くなり、ジャンクション容量が低減する。
型高濃度注入領域７，８がセルフアライン的に制御性良
く必要な部分にのみ形成されるので、基板１とｎ型ソー
ス／ドレイン領域５，６，１０，１１との接するジャン
クション領域の大部分で、基板１側の不純物濃度が小さ
くなり、ジャンクション容量が低減する。
【００３７】次に、第３実施例に係るＭＯＳＦＥＴの製
造方法について図８〜図１２により述べる。ここで、図
８は図１に同様であり、図９は図２に同様なので、図８
及び図９の説明を割愛し、それ以降の工程について順に
述べる。
造方法について図８〜図１２により述べる。ここで、図
８は図１に同様であり、図９は図２に同様なので、図８
及び図９の説明を割愛し、それ以降の工程について順に
述べる。
【００３８】即ち、Ｐ型半導体基板１の全面にレジスト
１６をデポし、多結晶シリコンのサイドウォール１４の
上面が露出するまで、全面を異方性ＲＩＥによりエッチ
バックする（図１０）。
１６をデポし、多結晶シリコンのサイドウォール１４の
上面が露出するまで、全面を異方性ＲＩＥによりエッチ
バックする（図１０）。
【００３９】その後、多結晶シリコンのサイドウォール
１４を等方性のＣＤＥで剥離する。このとき、ＣＶＤ酸
化膜１２は多結晶シリコンゲート電極４を保護する。そ
して、半導体基板１と同一導電型の不純物を基板面に垂
直な方向から等しい角度、例えば３０度傾けた複数の方
向より加速エネルギ−１４０ＫｅＶ及びド−ズ量１×１
０14／cm2 でイオン注入し、ｎ型ソース／ドレイン低濃
度領域５，６の下側にＰ型高濃度注入領域７，８を形成
する（図１１）。
１４を等方性のＣＤＥで剥離する。このとき、ＣＶＤ酸
化膜１２は多結晶シリコンゲート電極４を保護する。そ
して、半導体基板１と同一導電型の不純物を基板面に垂
直な方向から等しい角度、例えば３０度傾けた複数の方
向より加速エネルギ−１４０ＫｅＶ及びド−ズ量１×１
０14／cm2 でイオン注入し、ｎ型ソース／ドレイン低濃
度領域５，６の下側にＰ型高濃度注入領域７，８を形成
する（図１１）。
【００４０】最後に、レジスト１６を剥離する（図１
２）。
２）。
【００４１】斯くして、第３実施例によれば、ジャンク
ション容量の低減は勿論、ＣＶＤ酸化膜１５のデポ工程
がないので、製造工程が短縮化する。
ション容量の低減は勿論、ＣＶＤ酸化膜１５のデポ工程
がないので、製造工程が短縮化する。
【００４２】次に、第４実施例に係るＭＯＳＦＥＴの製
造方法について図１３〜図１９により述べる。
造方法について図１３〜図１９により述べる。
【００４３】先ず、素子分離酸化膜２により素子分離さ
れたＰ型半導体基板１の素子形成領域にレジストブロッ
クのための熱酸化膜１７を形成した後、ゲート領域にフ
ォトレジストパターン１６を形成する（図１３）。
れたＰ型半導体基板１の素子形成領域にレジストブロッ
クのための熱酸化膜１７を形成した後、ゲート領域にフ
ォトレジストパターン１６を形成する（図１３）。
【００４４】その後、基板面に垂直な方向からｎ型不純
物のイオン注入を行い、Ｐ型半導体基板１のフォトレジ
ストパターン１６の両側にｎ型高濃度ソース／ドレイン
領域１０，１１を形成する（図１４）。
物のイオン注入を行い、Ｐ型半導体基板１のフォトレジ
ストパターン１６の両側にｎ型高濃度ソース／ドレイン
領域１０，１１を形成する（図１４）。
【００４５】次に、Ｐ型半導体基板１上のレジストパタ
ーン１６の存在しない領域に選択的に酸化膜１８を堆積
形成する。これは、フォトレジストパターン１６に対し
て反選択性を有する膜堆積プロセス、例えば液相成長法
を用いて行なう（図１５）。そして、フォトレジストパ
ターン１６を除去し、熱酸化膜１７をエッチング除去し
た後、熱酸化によりゲート酸化膜３を形成する。その
後、全面に、減圧ＣＶＤ法を用いてゲート電極材料とな
る多結晶シリコン膜１９を堆積形成する（図１６）。
ーン１６の存在しない領域に選択的に酸化膜１８を堆積
形成する。これは、フォトレジストパターン１６に対し
て反選択性を有する膜堆積プロセス、例えば液相成長法
を用いて行なう（図１５）。そして、フォトレジストパ
ターン１６を除去し、熱酸化膜１７をエッチング除去し
た後、熱酸化によりゲート酸化膜３を形成する。その
後、全面に、減圧ＣＶＤ法を用いてゲート電極材料とな
る多結晶シリコン膜１９を堆積形成する（図１６）。
【００４６】続いて、多結晶シリコン膜１９をＲＩＥ等
の異方性エッチングにより酸化膜１８が露出するまで全
面エッチングし、埋め込みのゲート電極４を形成する
（図１７）。
の異方性エッチングにより酸化膜１８が露出するまで全
面エッチングし、埋め込みのゲート電極４を形成する
（図１７）。
【００４７】次に、ＮＨ4 Ｆウェットエッチングなどの
等方性エッチングにより酸化膜１８を所望の膜厚だけエ
ッチングする。このとき、ゲート電極４の側面に接触し
た酸化膜１８はエッチング液のまわりこみにより完全に
除去される（図１８）。
等方性エッチングにより酸化膜１８を所望の膜厚だけエ
ッチングする。このとき、ゲート電極４の側面に接触し
た酸化膜１８はエッチング液のまわりこみにより完全に
除去される（図１８）。
【００４８】しかる後、Ｐ型半導体基板１と同一導電型
の不純物を基板面に垂直な方向から等しい角度に傾けた
複数の方向よりイオン注入し、ｎ型高濃度ソース／ドレ
イン領域１０，１１の下側にＰ型高濃度注入領域７，８
を形成する（図１９）。
の不純物を基板面に垂直な方向から等しい角度に傾けた
複数の方向よりイオン注入し、ｎ型高濃度ソース／ドレ
イン領域１０，１１の下側にＰ型高濃度注入領域７，８
を形成する（図１９）。
【００４９】従って、第４実施例によれば、Ｐ型高濃度
注入領域７，８はセルフアライン的に形成されるので、
Ｐ型高濃度注入領域７，８の不純物プロファイルの制御
性が向上し、ジャンクション容量が低減する。また、埋
め込みゲートＭＯＳＦＥＴ構造を採用しているので、多
結晶シリコンゲートＲＩＥ工程が不要となり、製造工程
が容易になる。
注入領域７，８はセルフアライン的に形成されるので、
Ｐ型高濃度注入領域７，８の不純物プロファイルの制御
性が向上し、ジャンクション容量が低減する。また、埋
め込みゲートＭＯＳＦＥＴ構造を採用しているので、多
結晶シリコンゲートＲＩＥ工程が不要となり、製造工程
が容易になる。
【００５０】次に、第５実施例に係るＭＯＳＦＥＴの製
造方法について図２０〜図２２により述べる。
造方法について図２０〜図２２により述べる。
【００５１】先ず、半導体基板１上にゲート酸化膜３を
形成する。そして、ゲート酸化膜３上に多結晶シリコン
膜を堆積し、この多結晶シリコン膜に不純物をドープし
た後、この上にレジストを堆積させ、これをパターニン
グする。その後、パターン化されたレジストをマスクと
して、多結晶シリコン膜をエッチングし、ゲート電極４
を形成する。次に、ＳｉＮあるいはＳｉＯ2 を全面に堆
積させ、ＲＩＥを行うことでゲート電極４の側面にゲー
ト側壁２０を形成する（図２０）。
形成する。そして、ゲート酸化膜３上に多結晶シリコン
膜を堆積し、この多結晶シリコン膜に不純物をドープし
た後、この上にレジストを堆積させ、これをパターニン
グする。その後、パターン化されたレジストをマスクと
して、多結晶シリコン膜をエッチングし、ゲート電極４
を形成する。次に、ＳｉＮあるいはＳｉＯ2 を全面に堆
積させ、ＲＩＥを行うことでゲート電極４の側面にゲー
ト側壁２０を形成する（図２０）。
【００５２】その後、ゲート電極４及びゲート側壁２０
の領域以外のゲート酸化膜３をエッチング除去する。そ
して、エッチングにより露出したＳｉをシードにして選
択的にＳｉを８５０℃でエピタキシャル成長し、エピタ
キシャル成長層２１を形成する。次に、エピタキシャル
成長層２１に拡散層を形成するための不純物イオンを注
入し、これを９５０℃のＲＴＡで活性化させる（図２
１）。
の領域以外のゲート酸化膜３をエッチング除去する。そ
して、エッチングにより露出したＳｉをシードにして選
択的にＳｉを８５０℃でエピタキシャル成長し、エピタ
キシャル成長層２１を形成する。次に、エピタキシャル
成長層２１に拡散層を形成するための不純物イオンを注
入し、これを９５０℃のＲＴＡで活性化させる（図２
１）。
【００５３】次いで、例えば、Ｔｉ、ＴｉＮあるいはＮ
ｉを全面にスパッタし、エピタキシャル成長層２１をシ
リサイド化し、シリサイド層２２を形成する。その後、
シリサイド層２２がＮｉシリサイドで、ゲート側壁２０
がＳｉＮのとき、熱リン酸のエッチング液によりゲート
側壁２０を剥離し、ゲート側壁２０がＳｉＯ2 のとき、
ＨＦ系のエッチング液によりゲート側壁２０を剥離す
る。また、シリサイド層２２がＴｉシリサイドで、ゲー
ト側壁２０がＳｉＮのとき、熱リン酸によりゲート側壁
２０を剥離する。最後に、ゲート電極４をマスクにし
て、イオン注入を行い、半導体基板１のゲート電極４と
シリサイド層２２との間に不純物拡散領域２３を形成す
る（図２２）。
ｉを全面にスパッタし、エピタキシャル成長層２１をシ
リサイド化し、シリサイド層２２を形成する。その後、
シリサイド層２２がＮｉシリサイドで、ゲート側壁２０
がＳｉＮのとき、熱リン酸のエッチング液によりゲート
側壁２０を剥離し、ゲート側壁２０がＳｉＯ2 のとき、
ＨＦ系のエッチング液によりゲート側壁２０を剥離す
る。また、シリサイド層２２がＴｉシリサイドで、ゲー
ト側壁２０がＳｉＮのとき、熱リン酸によりゲート側壁
２０を剥離する。最後に、ゲート電極４をマスクにし
て、イオン注入を行い、半導体基板１のゲート電極４と
シリサイド層２２との間に不純物拡散領域２３を形成す
る（図２２）。
【００５４】従って、第５実施例によれば、不純物拡散
領域２３形成の後に熱処理工程がないので、不純物拡散
領域２３の拡散による広がりはない。よって、ショ−ト
チャネル効果が抑制される。
領域２３形成の後に熱処理工程がないので、不純物拡散
領域２３の拡散による広がりはない。よって、ショ−ト
チャネル効果が抑制される。
【００５５】次に、第６実施例に係るＭＯＳＦＥＴの製
造方法について図２３〜図２６により述べる。
造方法について図２３〜図２６により述べる。
【００５６】先ず、半導体基板１上にゲート酸化膜３を
形成した後、このゲート酸化膜３上に多結晶シリコン膜
を堆積する。そして、多結晶シリコン膜に不純物をドー
プした後、多結晶シリコン膜上にレジストを堆積し、こ
れをパターニングする。続いて、パターン化されたレジ
ストをマスクにして、多結晶シリコン膜をエッチング
し、ゲート電極４を形成する。次に、全面に、ＳｉＯ2
あるいはＳｉＮを堆積し、ＲＩＥを行うことでゲート電
極４の側面にゲート側壁２０を形成する（図２３）。
形成した後、このゲート酸化膜３上に多結晶シリコン膜
を堆積する。そして、多結晶シリコン膜に不純物をドー
プした後、多結晶シリコン膜上にレジストを堆積し、こ
れをパターニングする。続いて、パターン化されたレジ
ストをマスクにして、多結晶シリコン膜をエッチング
し、ゲート電極４を形成する。次に、全面に、ＳｉＯ2
あるいはＳｉＮを堆積し、ＲＩＥを行うことでゲート電
極４の側面にゲート側壁２０を形成する（図２３）。
【００５７】そして、ゲート電極４及びゲート側壁２０
の領域以外のゲート酸化膜３をエッチング除去し、エッ
チングすることで現れたＳｉをシードにして選択的にＳ
ｉを８５０℃でエピタキシャル成長させ、エピタキシャ
ル成長層２１を形成する。次に、このエピタキシャル成
長層２１に拡散層を形成するための不純物イオンを注入
し、９５０℃のＲＴＡで活性化する（図２４）。
の領域以外のゲート酸化膜３をエッチング除去し、エッ
チングすることで現れたＳｉをシードにして選択的にＳ
ｉを８５０℃でエピタキシャル成長させ、エピタキシャ
ル成長層２１を形成する。次に、このエピタキシャル成
長層２１に拡散層を形成するための不純物イオンを注入
し、９５０℃のＲＴＡで活性化する（図２４）。
【００５８】その後、全面に、例えばＴｉ、ＴｉＮある
いはＮｉをスパッタして、ＲＴＡで選択的にエピ成長し
たエピタキシャル成長層２１をシリサイド化し、シリサ
イド層２２を形成する。次に、シリサイド層２２がＮｉ
シリサイドで、ゲート側壁２０がＳｉＮのとき、熱リン
酸のエッチング液によりゲート側壁２０を剥離し、ゲー
ト側壁２０がＳｉＯ2 のとき、ＨＦ系のエッチング液に
よりゲート側壁２０を剥離する。また、シリサイド層２
２がＴｉシリサイドで、ゲート側壁２０がＳｉＮのと
き、熱リン酸によりゲート側壁２０を剥離する。その
後、ゲート電極４をマスクにして、半導体基板１と同一
導電型の不純物を角度をつけてイオン注入し、半導体基
板１のゲート電極４とシリサイド層２２との間にパンチ
スルー効果を阻止する高濃度拡散層２４を形成する（図
２５）。
いはＮｉをスパッタして、ＲＴＡで選択的にエピ成長し
たエピタキシャル成長層２１をシリサイド化し、シリサ
イド層２２を形成する。次に、シリサイド層２２がＮｉ
シリサイドで、ゲート側壁２０がＳｉＮのとき、熱リン
酸のエッチング液によりゲート側壁２０を剥離し、ゲー
ト側壁２０がＳｉＯ2 のとき、ＨＦ系のエッチング液に
よりゲート側壁２０を剥離する。また、シリサイド層２
２がＴｉシリサイドで、ゲート側壁２０がＳｉＮのと
き、熱リン酸によりゲート側壁２０を剥離する。その
後、ゲート電極４をマスクにして、半導体基板１と同一
導電型の不純物を角度をつけてイオン注入し、半導体基
板１のゲート電極４とシリサイド層２２との間にパンチ
スルー効果を阻止する高濃度拡散層２４を形成する（図
２５）。
【００５９】更に、ゲート電極４をマスクにして、半導
体基板１と逆導電型の不純物をイオン注入し、高濃度拡
散層２４の上部に不純物拡散領域２３を形成する（図２
６）。
体基板１と逆導電型の不純物をイオン注入し、高濃度拡
散層２４の上部に不純物拡散領域２３を形成する（図２
６）。
【００６０】斯くして、第６実施例によれば、ショ−ト
チャネル効果が抑制されることは勿論、高濃度拡散層２
４はセルフアライン的に制御性良く形成されるので、ジ
ャンクション容量が低減する。
チャネル効果が抑制されることは勿論、高濃度拡散層２
４はセルフアライン的に制御性良く形成されるので、ジ
ャンクション容量が低減する。
【００６１】次に、第７実施例に係るＭＯＳＦＥＴの製
造方法を図２７〜図３６により述べる。
造方法を図２７〜図３６により述べる。
【００６２】ここで、図２７ａ、図２７ｂ、図２８ａ、
図２９、図３０、図３１ａ、図３１ｄ、図３２、図３４
ａ、図３５及び図３６はゲート長方向の断面図、図３１
ｂ、図３１ｅ、図３３ａ及び図３４ｂはゲート幅方向の
断面図、図２８ｂ、図３１ｃ、図３１ｆ及び図３３ｂは
平面図を示す。
図２９、図３０、図３１ａ、図３１ｄ、図３２、図３４
ａ、図３５及び図３６はゲート長方向の断面図、図３１
ｂ、図３１ｅ、図３３ａ及び図３４ｂはゲート幅方向の
断面図、図２８ｂ、図３１ｃ、図３１ｆ及び図３３ｂは
平面図を示す。
【００６３】先ず、Ｓｉ基板３１上に絶縁膜、例えばＳ
ｉＯ2 膜３２を堆積させた後、この上にレジスト３４を
塗布しパターニングを行った後、ＳｉＯ2 膜３２をエッ
チングする（図２７ａ）。或いは、Ｓｉ基板３１上にレ
ジスト３４を堆積し、これをパターニングした後、液相
中でＳｉＯ2 膜４４をレジスト３４の存在しないＳｉ基
板３１上の領域にのみ選択的に堆積させ、レジスト３４
の剥離を行う（図２７ｂ）。
ｉＯ2 膜３２を堆積させた後、この上にレジスト３４を
塗布しパターニングを行った後、ＳｉＯ2 膜３２をエッ
チングする（図２７ａ）。或いは、Ｓｉ基板３１上にレ
ジスト３４を堆積し、これをパターニングした後、液相
中でＳｉＯ2 膜４４をレジスト３４の存在しないＳｉ基
板３１上の領域にのみ選択的に堆積させ、レジスト３４
の剥離を行う（図２７ｂ）。
【００６４】このようにして、ＳｉＯ2 膜３２の開口部
３６を形成する（図２８ａ，図２８ｂ）。
３６を形成する（図２８ａ，図２８ｂ）。
【００６５】次に、残存したＳｉＯ2 膜３２をマスクに
してイオン注入を行い、Ｓｉ基板３１のうちＳｉ開口部
３６のみに不純物をドーピングし不純物領域４３を形成
する。このとき、不純物領域４３は後工程で形成するソ
ース／ドレイン領域とは逆導電型である（図２９）。
してイオン注入を行い、Ｓｉ基板３１のうちＳｉ開口部
３６のみに不純物をドーピングし不純物領域４３を形成
する。このとき、不純物領域４３は後工程で形成するソ
ース／ドレイン領域とは逆導電型である（図２９）。
【００６６】次に、全面に多結晶Ｓｉ膜を堆積し、Ｓｉ
イオンをイオン注入することで多結晶Ｓｉ膜をアモルフ
ァスＳｉ膜３８にするか、或いは、全面にアモルファス
Ｓｉ膜３８を堆積する。その後、６００〜７００℃のア
ニールにより開口部３６のアモルファスＳｉ膜３８をＳ
ｉ基板３１をシードにして固相成長させ、単結晶Ｓｉ膜
３７を形成する。このとき、単結晶Ｓｉ膜３７の結晶性
はＳｉ基板３１に近い領域ほど良好となる。また、固相
成長の際の温度は低温であるため不純物領域４３からの
不純物の拡散が抑制され、単結晶Ｓｉ膜３７の不純物プ
ロファイルは不純物領域４３の影響を受けない。このた
め、単結晶Ｓｉ膜３７の不純物プロファイルが急峻に形
成される（図３０）。
イオンをイオン注入することで多結晶Ｓｉ膜をアモルフ
ァスＳｉ膜３８にするか、或いは、全面にアモルファス
Ｓｉ膜３８を堆積する。その後、６００〜７００℃のア
ニールにより開口部３６のアモルファスＳｉ膜３８をＳ
ｉ基板３１をシードにして固相成長させ、単結晶Ｓｉ膜
３７を形成する。このとき、単結晶Ｓｉ膜３７の結晶性
はＳｉ基板３１に近い領域ほど良好となる。また、固相
成長の際の温度は低温であるため不純物領域４３からの
不純物の拡散が抑制され、単結晶Ｓｉ膜３７の不純物プ
ロファイルは不純物領域４３の影響を受けない。このた
め、単結晶Ｓｉ膜３７の不純物プロファイルが急峻に形
成される（図３０）。
【００６７】次に、アモルファスＳｉ膜３８上に熱酸化
膜（図示略す）を形成した後、素子となる領域にレジス
ト３４をパターニングする。そして、このレジスト３４
をマスクとして熱酸化膜を異方性エッチングし、素子分
離を行う（図３１ａ，図３１ｂ，図３１ｃ）。或いは、
ＳｉＯ2 膜３２上のアモルファスＳｉ膜３８の部分を酸
化することで酸化膜４１を形成し、素子間の分離を行っ
ても良い（図３１ｄ，図３１ｅ，図３１ｆ）。
膜（図示略す）を形成した後、素子となる領域にレジス
ト３４をパターニングする。そして、このレジスト３４
をマスクとして熱酸化膜を異方性エッチングし、素子分
離を行う（図３１ａ，図３１ｂ，図３１ｃ）。或いは、
ＳｉＯ2 膜３２上のアモルファスＳｉ膜３８の部分を酸
化することで酸化膜４１を形成し、素子間の分離を行っ
ても良い（図３１ｄ，図３１ｅ，図３１ｆ）。
【００６８】その後、レジスト３４を剥離した後、全面
に絶縁膜、例えばＳｉＮ膜４５を堆積し、このＳｉＮ膜
４５を異方性エッチングにより単結晶Ｓｉ膜３７及びア
モルファスＳｉ膜３８の側壁にのみ残す（図３２）。
に絶縁膜、例えばＳｉＮ膜４５を堆積し、このＳｉＮ膜
４５を異方性エッチングにより単結晶Ｓｉ膜３７及びア
モルファスＳｉ膜３８の側壁にのみ残す（図３２）。
【００６９】続いて、単結晶Ｓｉ膜３７及びアモルファ
スＳｉ膜３８上に熱酸化膜（図示略す）を形成した後、
チャネルとなるＳｉ基板３１上の単結晶Ｓｉ膜３７に不
純物をイオン注入し、しきい値電圧を最適値に合わせ
る。そして、前記熱酸化膜を除去した後、単結晶Ｓｉ膜
３７上にゲート酸化膜３９を形成し、多結晶Ｓｉ層４０
を全面に堆積する。その後、後述するゲート電極のコン
タクト部となる部分にレジスト３４をパターニングする
（図３３ａ，図３３ｂ）。
スＳｉ膜３８上に熱酸化膜（図示略す）を形成した後、
チャネルとなるＳｉ基板３１上の単結晶Ｓｉ膜３７に不
純物をイオン注入し、しきい値電圧を最適値に合わせ
る。そして、前記熱酸化膜を除去した後、単結晶Ｓｉ膜
３７上にゲート酸化膜３９を形成し、多結晶Ｓｉ層４０
を全面に堆積する。その後、後述するゲート電極のコン
タクト部となる部分にレジスト３４をパターニングする
（図３３ａ，図３３ｂ）。
【００７０】次に、多結晶Ｓｉ層４０をエッチバック
し、多結晶Ｓｉ層４０を開口部３６に残存させゲート電
極４０ａを形成すると共に、多結晶Ｓｉ層４０をＳｉＯ
2 膜３２上のゲート電極４０ａのコンタクトとなる部分
に残存させる（図３４ａ，図３４ｂ）。
し、多結晶Ｓｉ層４０を開口部３６に残存させゲート電
極４０ａを形成すると共に、多結晶Ｓｉ層４０をＳｉＯ
2 膜３２上のゲート電極４０ａのコンタクトとなる部分
に残存させる（図３４ａ，図３４ｂ）。
【００７１】しかる後、イオン注入を行い、ゲート電極
４０ａの両側の単結晶Ｓｉ膜３７及びアモルファスＳｉ
膜３８に高濃度のソース／ドレイン領域４２を形成する
と共に、ゲート電極４０ａにも高濃度の不純物をドーピ
ングし、ＭＯＳトランジスタが完成する（図３５）。
４０ａの両側の単結晶Ｓｉ膜３７及びアモルファスＳｉ
膜３８に高濃度のソース／ドレイン領域４２を形成する
と共に、ゲート電極４０ａにも高濃度の不純物をドーピ
ングし、ＭＯＳトランジスタが完成する（図３５）。
【００７２】また、ＳｉＮ膜４５を選択的に除去した
後、イオン注入を行い、単結晶Ｓｉ膜３７に低濃度のソ
ース／ドレイン領域（図示略す）を形成することにより
ＬＤＤ構造のＭＯＳトランジスタが完成する（図３
６）。
後、イオン注入を行い、単結晶Ｓｉ膜３７に低濃度のソ
ース／ドレイン領域（図示略す）を形成することにより
ＬＤＤ構造のＭＯＳトランジスタが完成する（図３
６）。
【００７３】従って、第７実施例によれば、ソース／ド
レイン領域４２の大部分はＳｉＯ2 膜３２上にあり、ゲ
ート電極４０ａ下のＳｉ基板３１にはソース／ドレイン
領域４２と逆導電型の不純物領域４３が形成されている
ので、接合容量を上げずにショートチャネル効果が抑制
される。また、ゲート電極４０ａは開口部３６の領域に
セルフアラインで形成されるので、チャネルは常に結晶
性が最も良い単結晶Ｓｉ膜３７に形成される。さらに、
ＳｉＯ2 膜３２上にアモルファスＳｉ膜３８を堆積させ
る工程及び側壁（ＳｉＮ膜）４５の形成により開口部３
６の幅を狭めることができ、ゲート長をリソグラフィー
技術の限界よりも小さくできる。また、ゲート電極４０
ａは多結晶Ｓｉ層４０を開口部３６の中に埋め込むこと
で形成されるので、ゲート電極４０ａは多結晶Ｓｉ層４
０とゲート酸化膜３９とのエッチングの選択比には全く
依らずに形成される。
レイン領域４２の大部分はＳｉＯ2 膜３２上にあり、ゲ
ート電極４０ａ下のＳｉ基板３１にはソース／ドレイン
領域４２と逆導電型の不純物領域４３が形成されている
ので、接合容量を上げずにショートチャネル効果が抑制
される。また、ゲート電極４０ａは開口部３６の領域に
セルフアラインで形成されるので、チャネルは常に結晶
性が最も良い単結晶Ｓｉ膜３７に形成される。さらに、
ＳｉＯ2 膜３２上にアモルファスＳｉ膜３８を堆積させ
る工程及び側壁（ＳｉＮ膜）４５の形成により開口部３
６の幅を狭めることができ、ゲート長をリソグラフィー
技術の限界よりも小さくできる。また、ゲート電極４０
ａは多結晶Ｓｉ層４０を開口部３６の中に埋め込むこと
で形成されるので、ゲート電極４０ａは多結晶Ｓｉ層４
０とゲート酸化膜３９とのエッチングの選択比には全く
依らずに形成される。
【００７４】
【発明の効果】以上説明したように本発明によれば、パ
ンチスルー阻止領域である高濃度注入領域がソース／ド
レイン低濃度領域の下側にゲート電極に対してセルフア
ライン的に形成されるので、高濃度注入領域の不純物プ
ロファイルの制御性が向上する。従って、ソース／ドレ
インの必要以外の部分に高濃度注入領域が形成されない
ので、微細ＭＯＳＦＥＴのジャンクション容量が低減で
きる。よって、微細ＭＯＳＦＥＴからなるＬＳＩの動作
スピードが向上できる。
ンチスルー阻止領域である高濃度注入領域がソース／ド
レイン低濃度領域の下側にゲート電極に対してセルフア
ライン的に形成されるので、高濃度注入領域の不純物プ
ロファイルの制御性が向上する。従って、ソース／ドレ
インの必要以外の部分に高濃度注入領域が形成されない
ので、微細ＭＯＳＦＥＴのジャンクション容量が低減で
きる。よって、微細ＭＯＳＦＥＴからなるＬＳＩの動作
スピードが向上できる。
【００７５】また、エピタキシャル成長層の形成及び不
純物活性化のための熱工程を行った後、ソース／ドレイ
ンとなる不純物拡散領域を形成するので、不純物拡散領
域は前記熱工程の影響を受けない。従って、不純物拡散
領域の広がりが抑制されるので、ショ−トチャネル効果
が防止できる。
純物活性化のための熱工程を行った後、ソース／ドレイ
ンとなる不純物拡散領域を形成するので、不純物拡散領
域は前記熱工程の影響を受けない。従って、不純物拡散
領域の広がりが抑制されるので、ショ−トチャネル効果
が防止できる。
【００７６】さらに、高濃度注入領域及びソース／ドレ
イン低濃度領域の不純物プロファイルの制御性が向上す
るので、パンチスルー耐性が向上できると共に、ＭＯＳ
ＦＥＴの特性のばらつきが抑制できる。そして、ＬＤＤ
プロファイルの最適化が可能になるので、ホットキャリ
ア信頼性が向上できる。
イン低濃度領域の不純物プロファイルの制御性が向上す
るので、パンチスルー耐性が向上できると共に、ＭＯＳ
ＦＥＴの特性のばらつきが抑制できる。そして、ＬＤＤ
プロファイルの最適化が可能になるので、ホットキャリ
ア信頼性が向上できる。
【００７７】さらにまた、チャネルは常に結晶性が最も
良い単結晶Ｓｉ膜に形成されるので、動作スピ−ドが向
上できる。また、開口部の幅が狭められるので、ゲート
長がリソグラフィー技術の限界よりも小さくできる。さ
らに、ゲート電極はゲート電極材とゲート絶縁膜とのエ
ッチングの選択比には全く依らずに形成できる。
良い単結晶Ｓｉ膜に形成されるので、動作スピ−ドが向
上できる。また、開口部の幅が狭められるので、ゲート
長がリソグラフィー技術の限界よりも小さくできる。さ
らに、ゲート電極はゲート電極材とゲート絶縁膜とのエ
ッチングの選択比には全く依らずに形成できる。
【図１】本発明方法の第１実施例に係わる製造工程図で
ある。
ある。
【図２】本発明方法の第１実施例に係わる製造工程図で
ある。
ある。
【図３】本発明方法の第１実施例に係わる製造工程図で
ある。
ある。
【図４】本発明方法の第１実施例に係わる製造工程図で
ある。
ある。
【図５】本発明方法の第１実施例に係わる製造工程図で
ある。
ある。
【図６】本発明方法の第２実施例に係わる製造工程図で
ある。
ある。
【図７】本発明方法の第２実施例に係わる製造工程図で
ある。
ある。
【図８】本発明方法の第３実施例に係わる製造工程図で
ある。
ある。
【図９】本発明方法の第３実施例に係わる製造工程図で
ある。
ある。
【図１０】本発明方法の第３実施例に係わる製造工程図
である。
である。
【図１１】本発明方法の第３実施例に係わる製造工程図
である。
である。
【図１２】本発明方法の第３実施例に係わる製造工程図
である。
である。
【図１３】本発明方法の第４実施例に係わる製造工程図
である。
である。
【図１４】本発明方法の第４実施例に係わる製造工程図
である。
である。
【図１５】本発明方法の第４実施例に係わる製造工程図
である。
である。
【図１６】本発明方法の第４実施例に係わる製造工程図
である。
である。
【図１７】本発明方法の第４実施例に係わる製造工程図
である。
である。
【図１８】本発明方法の第４実施例に係わる製造工程図
である。
である。
【図１９】本発明方法の第４実施例に係わる製造工程図
である。
である。
【図２０】本発明方法の第５実施例に係わる製造工程図
である。
である。
【図２１】本発明方法の第５実施例に係わる製造工程図
である。
である。
【図２２】本発明方法の第５実施例に係わる製造工程図
である。
である。
【図２３】本発明方法の第６実施例に係わる製造工程図
である。
である。
【図２４】本発明方法の第６実施例に係わる製造工程図
である。
である。
【図２５】本発明方法の第６実施例に係わる製造工程図
である。
である。
【図２６】本発明方法の第６実施例に係わる製造工程図
である。
である。
【図２７】本発明方法の第７実施例に係わる製造工程図
である。
である。
【図２８】本発明方法の第７実施例に係わる製造工程図
である。
である。
【図２９】本発明方法の第７実施例に係わる製造工程図
である。
である。
【図３０】本発明方法の第７実施例に係わる製造工程図
である。
である。
【図３１】本発明方法の第７実施例に係わる製造工程図
である。
である。
【図３２】本発明方法の第７実施例に係わる製造工程図
である。
である。
【図３３】本発明方法の第７実施例に係わる製造工程図
である。
である。
【図３４】本発明方法の第７実施例に係わる製造工程図
である。
である。
【図３５】本発明方法の第７実施例に係わる製造工程図
である。
である。
【図３６】本発明方法の第７実施例に係わる製造工程図
である。
である。
【図３７】第１の従来方法に係る製造工程図である。
【図３８】第１の従来方法に係る製造工程図である。
【図３９】第１の従来方法に係る製造工程図である。
【図４０】第１の従来方法に係る製造工程図である。
【図４１】第２の従来方法に係る製造工程図である。
【図４２】第２の従来方法に係る製造工程図である。
【図４３】第２の従来方法に係る製造工程図である。
【図４４】第３の従来方法に係る製造工程図である。
【図４５】第３の従来方法に係る製造工程図である。
【図４６】第３の従来方法に係る製造工程図である。
【図４７】第３の従来方法に係る製造工程図である。
【図４８】第３の従来方法に係る製造工程図である。
【図４９】第３の従来方法に係る製造工程図である。
１ Ｐ型半導体基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５，６ ｎ型ソース／ドレイン低濃度領域 ７，８ Ｐ型高濃度注入領域 １０，１１ ｎ型高濃度ソース／ドレイン領域 １２，１５ ＣＶＤ酸化膜 １３ 熱酸化膜 １４ サイドウォール １６ レジスト ２０ ゲ−ト側壁 ２１ エピタキシャル成長層 ２２ シリサイド層 ２３ 不純物拡散領域 ３１ Ｓｉ基板 ３２，４４ ＳｉＯ2 膜 ３４ レジスト ３６ 開口部 ３７ 単結晶Ｓｉ膜 ３８ アモルファスＳｉ膜 ３９ ゲート酸化膜 ４０ａ ゲート電極 ４１ 酸化膜 ４２ ソース／ドレイン領域 ４３ 不純物領域 ４５ ＳｉＮ膜
Claims (3)
- 【請求項１】 第１導電型の半導体基板上にゲ−ト絶縁
膜を介してゲート電極を形成する工程と、前記ゲート電
極をマスクとして第２導電型の不純物をイオン注入し、
前記半導体基板表面の前記ゲート電極の両側に第２導電
型ソース／ドレイン低濃度領域を形成する工程と、前記
ゲート電極の側面にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして
第２導電型の不純物をイオン注入し、前記半導体基板の
前記サイドウォールの両側に第２導電型高濃度ソース／
ドレイン領域を形成する工程と、全面にＣＶＤ膜を堆積
する工程と、前記ＣＶＤ膜を前記サイドウォールの上面
が露出するまでエッチバックする工程と、前記サイドウ
ォールを剥離する工程と、前記ゲート電極及び前記ＣＶ
Ｄ膜をマスクとして前記サイドウォールの剥離部より第
１導電型の不純物をイオン注入し、前記第２導電型ソー
ス／ドレイン低濃度領域の下側に第１導電型の高濃度注
入領域をセルフアライン的に形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にゲート電極を形成する工
程と、前記ゲート電極の側面にサイドウォールを形成す
る工程と、前記ゲート電極及び前記サイドウォールの領
域を除く前記ゲート絶縁膜をエッチング除去する工程
と、前記エッチングにより露出した前記半導体基板面を
選択的にエピタキシャル成長させ、エピタキシャル成長
層を形成する工程と、前記エピタキシャル成長層に不純
物イオンを注入し活性化する工程と、前記エピタキシャ
ル成長層をシリサイド化し、シリサイド層を形成する工
程と、前記サイドウォールを剥離する工程と、前記ゲー
ト電極をマスクにして、不純物イオン注入を行い、前記
半導体基板の前記ゲート電極と前記シリサイド層との間
に不純物拡散領域を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項３】 半導体基板上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜に開口部を形成する工程と、
前記開口部を含む前記第１の絶縁膜上にアモルファスＳ
ｉ膜を堆積する工程と、前記開口部底部の前記アモルフ
ァスＳｉ膜を固相成長させ、単結晶Ｓｉ膜を形成する工
程と、前記アモルファスＳｉ膜及び前記単結晶Ｓｉ膜上
に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜を
異方性エッチングし前記第２の絶縁膜を前記開口部の前
記アモルファスＳｉ膜及び前記単結晶Ｓｉ膜の側面に残
す工程と、前記開口部の前記単結晶Ｓｉ膜上にゲート絶
縁膜を形成する工程と、前記開口部を含む前記アモルフ
ァスＳｉ膜上にゲート電極材を堆積する工程と、エッチ
バックを行い前記ゲート電極材を前記開口部に残しゲー
ト電極を形成する工程と、不純物を注入し前記ゲート電
極の両側の前記アモルファスＳｉ膜及び前記単結晶Ｓｉ
膜にソ−ス／ドレイン領域を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08082792A JP3240174B2 (ja) | 1991-10-03 | 1992-04-02 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25667691 | 1991-10-03 | ||
| JP3-256676 | 1991-10-03 | ||
| JP08082792A JP3240174B2 (ja) | 1991-10-03 | 1992-04-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152321A true JPH05152321A (ja) | 1993-06-18 |
| JP3240174B2 JP3240174B2 (ja) | 2001-12-17 |
Family
ID=26421799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08082792A Expired - Fee Related JP3240174B2 (ja) | 1991-10-03 | 1992-04-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240174B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168323A (ja) * | 1999-12-06 | 2001-06-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100322394B1 (ko) * | 1997-08-26 | 2002-03-08 | 가네꼬 히사시 | 반도체장치제조방법 |
| KR100421899B1 (ko) * | 1994-11-25 | 2004-05-06 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
| JP2013527607A (ja) * | 2010-04-29 | 2013-06-27 | クアルコム，インコーポレイテッド | 向上したデバイス特性を有するネイティブデバイスおよび製造方法 |
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1992
- 1992-04-02 JP JP08082792A patent/JP3240174B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9136382B2 (en) | 2010-04-29 | 2015-09-15 | Qualcomm Incorporated | Native devices having improved device characteristics and methods for fabrication |
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| JP3240174B2 (ja) | 2001-12-17 |
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