JP2001168323A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ソース／ドレインのドライブの影響によるエ
クステンションの不要な拡散を防止することにより、ソ
ース／ドレインの拡散とエクステンションの拡散とを独
立して制御し、それぞれに対して最適な構造を得ること
ができるＭＩＳトランジスタの製造方法を提供する。 【解決手段】 ゲート電極３の側面に形成されたＬ字型
のシリコン窒化膜１６と、シリコン窒化膜１６を覆って
いたシリコン酸化膜とをマスクとしてイオン注入を行っ
てソース／ドレイン９を形成する。その後に、シリコン
窒化膜１６を残置しつつシリコン酸化膜を除去する。そ
して不純物イオン６をシリコン窒化膜１６を介してシリ
コン基板１の主面にイオン注入する。シリコン窒化膜１
６はゲート電極３の近傍では厚く、ソース／ドレイン９
の近傍では薄いので、ゲート電極３への潜り込みが小さ
なエクステンション１８が形成される。
クステンションの不要な拡散を防止することにより、ソ
ース／ドレインの拡散とエクステンションの拡散とを独
立して制御し、それぞれに対して最適な構造を得ること
ができるＭＩＳトランジスタの製造方法を提供する。 【解決手段】 ゲート電極３の側面に形成されたＬ字型
のシリコン窒化膜１６と、シリコン窒化膜１６を覆って
いたシリコン酸化膜とをマスクとしてイオン注入を行っ
てソース／ドレイン９を形成する。その後に、シリコン
窒化膜１６を残置しつつシリコン酸化膜を除去する。そ
して不純物イオン６をシリコン窒化膜１６を介してシリ
コン基板１の主面にイオン注入する。シリコン窒化膜１
６はゲート電極３の近傍では厚く、ソース／ドレイン９
の近傍では薄いので、ゲート電極３への潜り込みが小さ
なエクステンション１８が形成される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＩＳ（Metal-Insu
lator-Semiconductor）構造を有する電界効果トランジ
スタ（以下「ＭＩＳトランジスタ」という）に関し、特
にＬＤＤ構造（Light Doped Drain）構造を有するＭＩ
Ｓトランジスタに関する。
lator-Semiconductor）構造を有する電界効果トランジ
スタ（以下「ＭＩＳトランジスタ」という）に関し、特
にＬＤＤ構造（Light Doped Drain）構造を有するＭＩ
Ｓトランジスタに関する。
【０００２】
【従来の技術】図４０乃至図４４は従来のＭＩＳトラン
ジスタを製造する方法を工程順に示す断面図である。シ
リコン基板１の主面上に形成されたシリコン酸化物２に
よって素子分離される領域（以下「活性領域」という）
に対して、ウエル、チャネル等のイオン注入（図示せ
ず）を行った後、ゲート絶縁膜４及びポリシリコン３を
この順にシリコン基板１上に形成する。そしてリソグラ
フィ技術によって平面視上で同型に整形されたゲート絶
縁膜４及びポリシリコン３をマスクとして、活性領域に
不純物イオン６の注入を行う。これにより、ＬＤＤ構造
のうち、比較的に薄く、不純物濃度が低く、ゲート電極
に近いエクステンション５を形成して図４０に示された
構造を得る。ポリシリコン３はゲート電極３として機能
するので、以下ではゲート電極３として表記することも
ある。
ジスタを製造する方法を工程順に示す断面図である。シ
リコン基板１の主面上に形成されたシリコン酸化物２に
よって素子分離される領域（以下「活性領域」という）
に対して、ウエル、チャネル等のイオン注入（図示せ
ず）を行った後、ゲート絶縁膜４及びポリシリコン３を
この順にシリコン基板１上に形成する。そしてリソグラ
フィ技術によって平面視上で同型に整形されたゲート絶
縁膜４及びポリシリコン３をマスクとして、活性領域に
不純物イオン６の注入を行う。これにより、ＬＤＤ構造
のうち、比較的に薄く、不純物濃度が低く、ゲート電極
に近いエクステンション５を形成して図４０に示された
構造を得る。ポリシリコン３はゲート電極３として機能
するので、以下ではゲート電極３として表記することも
ある。
【０００３】次にシリコン窒化膜及びシリコン酸化膜を
図４０に示された構造の上面にこの順に堆積する。そし
てこれらをエッチバックすることにより、シリコン酸化
膜７およびシリコン窒化膜８からなる側壁をゲート電極
３の側面に形成する（図４１）。
図４０に示された構造の上面にこの順に堆積する。そし
てこれらをエッチバックすることにより、シリコン酸化
膜７およびシリコン窒化膜８からなる側壁をゲート電極
３の側面に形成する（図４１）。
【０００４】次に不純物イオン１０を注入して、ＬＤＤ
構造のうち、比較的に厚く、不純物濃度が高く、ゲート
電極３から遠いソース／ドレイン９を対として形成する
（図４２）。そしてイオン注入によってソース／ドレイ
ン９が有する不純物を電気的に活性化するために、熱処
理（以下「ソース／ドレインのドライブ」という）を行
って図４３に示される構造を得る。ソース／ドレインの
ドライブとしては通常、９００〜１２００℃で１〜６０
秒程度のＲＴＡ（Rapid Temperature Annealing）が採
用される。
構造のうち、比較的に厚く、不純物濃度が高く、ゲート
電極３から遠いソース／ドレイン９を対として形成する
（図４２）。そしてイオン注入によってソース／ドレイ
ン９が有する不純物を電気的に活性化するために、熱処
理（以下「ソース／ドレインのドライブ」という）を行
って図４３に示される構造を得る。ソース／ドレインの
ドライブとしては通常、９００〜１２００℃で１〜６０
秒程度のＲＴＡ（Rapid Temperature Annealing）が採
用される。
【０００５】次に図４３に示される構造に対していわゆ
るサリサイド（salicide:self-aligned silicide）化を
施してコバルトシリサイド１３を形成し、図４４に示さ
れる構造を得る。このようにして得られたＭＩＳトラン
ジスタに対し、必要に応じてさらに層間膜、配線等を設
けるプロセスが施される。
るサリサイド（salicide:self-aligned silicide）化を
施してコバルトシリサイド１３を形成し、図４４に示さ
れる構造を得る。このようにして得られたＭＩＳトラン
ジスタに対し、必要に応じてさらに層間膜、配線等を設
けるプロセスが施される。
【０００６】このようにして製造されるＭＩＳトランジ
スタを微細化するためには、エクステンション５におけ
る接合の形状の制御が重要である。まず、エクステンシ
ョン５の接合を浅くすることにより、ドレインとして機
能する方のソース／ドレイン９からの空乏層が、ソース
として機能する方のソース／ドレイン９に与える影響
（短チャネル効果）を少なくすることができる。
スタを微細化するためには、エクステンション５におけ
る接合の形状の制御が重要である。まず、エクステンシ
ョン５の接合を浅くすることにより、ドレインとして機
能する方のソース／ドレイン９からの空乏層が、ソース
として機能する方のソース／ドレイン９に与える影響
（短チャネル効果）を少なくすることができる。
【０００７】またエクステンション５が等しい深さで対
を成して形成されれば、一対のエクステンション５間の
距離Ｗｅ（図４４）が実効的ゲート長となり、ＭＩＳト
ランジスタの特性は、距離Ｗｅでおおよそ決定される。
よって、物理的ゲート長、即ちゲート電極３の長さＷｇ
（図４４）を同一に設計しても、エクステンション５間
の距離ＷｅによってＭＩＳトランジスタの特性は異なる
ことになる。ＭＩＳトランジスタを設計する場合にはゲ
ート電極３の長さＷｇが採用されるので、ＭＩＳトラン
ジスタの動作を設計と実測とでできるだけ一致させるた
めには、一対のエクステンション５間の距離Ｗｅとゲー
ト電極３の長さＷｇとをほぼ等しくする事が望ましい。
を成して形成されれば、一対のエクステンション５間の
距離Ｗｅ（図４４）が実効的ゲート長となり、ＭＩＳト
ランジスタの特性は、距離Ｗｅでおおよそ決定される。
よって、物理的ゲート長、即ちゲート電極３の長さＷｇ
（図４４）を同一に設計しても、エクステンション５間
の距離ＷｅによってＭＩＳトランジスタの特性は異なる
ことになる。ＭＩＳトランジスタを設計する場合にはゲ
ート電極３の長さＷｇが採用されるので、ＭＩＳトラン
ジスタの動作を設計と実測とでできるだけ一致させるた
めには、一対のエクステンション５間の距離Ｗｅとゲー
ト電極３の長さＷｇとをほぼ等しくする事が望ましい。
【０００８】
【発明が解決しようとする課題】一般に不純物の固溶度
は温度が高いほど大きい。そして熱処理の温度が低いと
固溶度で決まる不純物濃度しか活性化されない。よっ
て、高い不純物濃度を活性化させようとする程、より高
温での熱処理が必要となる。通常、エクステンション５
の不純物濃度はソース／ドレイン９より低いため、エク
ステンション５のための活性化の温度はソース／ドレイ
ン９のドライブ時の温度程には高温である必要はない。
は温度が高いほど大きい。そして熱処理の温度が低いと
固溶度で決まる不純物濃度しか活性化されない。よっ
て、高い不純物濃度を活性化させようとする程、より高
温での熱処理が必要となる。通常、エクステンション５
の不純物濃度はソース／ドレイン９より低いため、エク
ステンション５のための活性化の温度はソース／ドレイ
ン９のドライブ時の温度程には高温である必要はない。
【０００９】しかし上述の従来のＭＯＳＦＥＴの作製方
法では、ソース／ドレイン９のドライブがエクステンシ
ョン５のための不純物イオン１０の注入の実行（図４
２）よりも後に行われる。従ってソース／ドレイン９の
ドライブは、エクステンション５にとっては余分な熱と
して印加されることになり、エクステンション５の不純
物がソース／ドレイン９のドライブによって余計に拡散
する。図４５はソース／ドレイン９のドライブによるエ
クステンション５の拡散を示すグラフである。曲線８
１，８２，８３はこの順に熱処理温度が高くなっている
場合を示している。熱処理温度が高いほど、不純物が表
面から深くへと拡散する傾向が示されている。この傾向
は、熱処理時間が長くなった場合にも同様に観察され
る。これを図４３に則して言えば、エクステンション５
がシリコン基板１の主面に垂直な厚み方向に拡散して、
その厚みＤｅが厚くなることになる。
法では、ソース／ドレイン９のドライブがエクステンシ
ョン５のための不純物イオン１０の注入の実行（図４
２）よりも後に行われる。従ってソース／ドレイン９の
ドライブは、エクステンション５にとっては余分な熱と
して印加されることになり、エクステンション５の不純
物がソース／ドレイン９のドライブによって余計に拡散
する。図４５はソース／ドレイン９のドライブによるエ
クステンション５の拡散を示すグラフである。曲線８
１，８２，８３はこの順に熱処理温度が高くなっている
場合を示している。熱処理温度が高いほど、不純物が表
面から深くへと拡散する傾向が示されている。この傾向
は、熱処理時間が長くなった場合にも同様に観察され
る。これを図４３に則して言えば、エクステンション５
がシリコン基板１の主面に垂直な厚み方向に拡散して、
その厚みＤｅが厚くなることになる。
【００１０】またソース／ドレイン９のドライブによ
り、対を成すエクステンション５の相対する端はシリコ
ン基板１の主面に平行な方向に広がり、ゲート電極３と
エクステンション５とのオーバーラップ量Ｗｏ（図４
３）が増大する。これは、実効的ゲート長と物理的ゲー
トとの差を広げることになり、微細なゲート長を持つＭ
ＩＳトランジスタの設計、製造には不利となる要因であ
る。
り、対を成すエクステンション５の相対する端はシリコ
ン基板１の主面に平行な方向に広がり、ゲート電極３と
エクステンション５とのオーバーラップ量Ｗｏ（図４
３）が増大する。これは、実効的ゲート長と物理的ゲー
トとの差を広げることになり、微細なゲート長を持つＭ
ＩＳトランジスタの設計、製造には不利となる要因であ
る。
【００１１】また、サリサイド構造を得るための熱処理
も不純物イオン１０の注入よりも後に行われ、このよう
な製造工程の順序も、一対のエクステンション５間の距
離Ｗｅを縮める要因となる。
も不純物イオン１０の注入よりも後に行われ、このよう
な製造工程の順序も、一対のエクステンション５間の距
離Ｗｅを縮める要因となる。
【００１２】本発明は以上の技術的背景に鑑みてなされ
たもので、ソース／ドレインのドライブやサリサイド構
造を得るための熱処理の影響によるエクステンションの
不要な拡散を防止することにより、ソース／ドレインの
拡散とエクステンションの拡散とを独立して制御し、そ
れぞれに対して最適な構造を得ることができる、ＭＩＳ
トランジスタの製造方法を提供することを目的としてい
る。
たもので、ソース／ドレインのドライブやサリサイド構
造を得るための熱処理の影響によるエクステンションの
不要な拡散を防止することにより、ソース／ドレインの
拡散とエクステンションの拡散とを独立して制御し、そ
れぞれに対して最適な構造を得ることができる、ＭＩＳ
トランジスタの製造方法を提供することを目的としてい
る。
【００１３】なお、側壁を介してイオン注入を行う技術
が、例えば特開平６−３３３９４３号公報、特開平７−
１４２７２６号公報、特開平１０−２０００９７号公報
に開示されている。
が、例えば特開平６−３３３９４３号公報、特開平７−
１４２７２６号公報、特開平１０−２０００９７号公報
に開示されている。
【００１４】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）半導体基板の主面上に設けられ
たゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導
体基板上に設けられたゲート電極とを形成する工程と、
（ｂ）前記ゲート電極及び前記ゲート絶縁膜の側面と、
前記側面から前記ゲート電極の外へと第１の幅で広がる
第１の領域における前記主面とを覆う第１の側壁を形成
する工程と、（ｃ）前記第１の側壁及び前記ゲート電極
をマスクとして前記主面に対して第１の不純物を導入し
て第１の不純物領域を形成する工程と、（ｄ）前記工程
（ｃ）で得られた構造に対して熱処理を行い、前記第１
の不純物を電気的に活性化する工程と、（ｅ）前記側面
から前記ゲート電極の外へと前記第１の幅よりも狭い第
２の幅で広がる第２の領域において前記側面を覆う部分
を残しつつ、前記第１の側壁の厚さを前記ゲート電極の
厚さよりも減少させて第２の側壁を得る工程と、（ｆ）
前記工程（ｄ）の後、前記ゲート電極をマスクとし、ま
た前記第２の側壁を介して第２の不純物を導入して前記
第１の不純物領域よりも不純物濃度の低い第２の不純物
領域を形成する工程とを備える、半導体装置の製造方法
である。
にかかるものは、（ａ）半導体基板の主面上に設けられ
たゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導
体基板上に設けられたゲート電極とを形成する工程と、
（ｂ）前記ゲート電極及び前記ゲート絶縁膜の側面と、
前記側面から前記ゲート電極の外へと第１の幅で広がる
第１の領域における前記主面とを覆う第１の側壁を形成
する工程と、（ｃ）前記第１の側壁及び前記ゲート電極
をマスクとして前記主面に対して第１の不純物を導入し
て第１の不純物領域を形成する工程と、（ｄ）前記工程
（ｃ）で得られた構造に対して熱処理を行い、前記第１
の不純物を電気的に活性化する工程と、（ｅ）前記側面
から前記ゲート電極の外へと前記第１の幅よりも狭い第
２の幅で広がる第２の領域において前記側面を覆う部分
を残しつつ、前記第１の側壁の厚さを前記ゲート電極の
厚さよりも減少させて第２の側壁を得る工程と、（ｆ）
前記工程（ｄ）の後、前記ゲート電極をマスクとし、ま
た前記第２の側壁を介して第２の不純物を導入して前記
第１の不純物領域よりも不純物濃度の低い第２の不純物
領域を形成する工程とを備える、半導体装置の製造方法
である。
【００１５】この発明のうち請求項２にかかるものは、
請求項１記載の半導体装置の製造方法であって、前記工
程（ｂ）は（ｂ−１）前記側面及び前記主面を熱窒化し
て前記第２の側壁を形成する工程と、（ｂ−２）前記第
２の側壁とエッチングの選択比が大きな材料を前記第２
の側壁に堆積して前記第１の側壁を形成する工程とを有
する。
請求項１記載の半導体装置の製造方法であって、前記工
程（ｂ）は（ｂ−１）前記側面及び前記主面を熱窒化し
て前記第２の側壁を形成する工程と、（ｂ−２）前記第
２の側壁とエッチングの選択比が大きな材料を前記第２
の側壁に堆積して前記第１の側壁を形成する工程とを有
する。
【００１６】この発明のうち請求項３にかかるものは、
請求項１記載の半導体装置の製造方法であって、（ｇ）
前記工程（ｂ）と前記工程（ｆ）の間で実行され、前記
ゲート電極の側面から前記第１の幅以上に離れた前記主
面において、前記半導体基板の厚さを増す工程を更に備
える。
請求項１記載の半導体装置の製造方法であって、（ｇ）
前記工程（ｂ）と前記工程（ｆ）の間で実行され、前記
ゲート電極の側面から前記第１の幅以上に離れた前記主
面において、前記半導体基板の厚さを増す工程を更に備
える。
【００１７】この発明のうち請求項４にかかるものは、
請求項３記載の半導体装置の製造方法であって、前記工
程（ｇ）において半導体のエピタキシャル成長が施さ
れ、前記工程（ａ）において前記ゲート電極の上面が半
導体のエピタキシャル成長を阻む絶縁体で構成される。
請求項３記載の半導体装置の製造方法であって、前記工
程（ｇ）において半導体のエピタキシャル成長が施さ
れ、前記工程（ａ）において前記ゲート電極の上面が半
導体のエピタキシャル成長を阻む絶縁体で構成される。
【００１８】この発明のうち請求項５にかかるものは、
請求項１記載の半導体装置の製造方法であって、（ｇ）
前記工程（ｆ）よりも前に実行され、前記ゲート電極の
側面から前記第１の幅以上に離れた前記主面において、
前記半導体基板がサリサイド化される工程を更に備え
る。
請求項１記載の半導体装置の製造方法であって、（ｇ）
前記工程（ｆ）よりも前に実行され、前記ゲート電極の
側面から前記第１の幅以上に離れた前記主面において、
前記半導体基板がサリサイド化される工程を更に備え
る。
【００１９】この発明のうち請求項６にかかるものは、
請求項１乃至請求項５のいずれか一つに記載の半導体装
置の製造方法であって、前記工程（ｆ）において前記第
２の不純物のイオンが前記主面の法線方向に対して斜め
に注入される。
請求項１乃至請求項５のいずれか一つに記載の半導体装
置の製造方法であって、前記工程（ｆ）において前記第
２の不純物のイオンが前記主面の法線方向に対して斜め
に注入される。
【００２０】
【発明の実施の形態】実施の形態１：図１乃至図８は本
発明の実施の形態１にかかるＭＩＳトランジスタの製造
方法を工程順に示す断面図である。
発明の実施の形態１にかかるＭＩＳトランジスタの製造
方法を工程順に示す断面図である。
【００２１】シリコン基板１の主面上に選択的にシリコ
ン酸化物２を複数形成し、これらによって活性領域を区
画する。そしてシリコン基板１の主面には、ウエル、チ
ャネル等のイオン注入（図示せず）を行う。活性領域で
のシリコン基板１の主面上には、例えばシリコン酸化膜
からなるゲート絶縁膜４と、ゲート絶縁膜４を介してシ
リコン基板１上に設けられたポリシリコンからなるゲー
ト電極３とが平面視上で同型に形成される。これは公知
のフォトリソグラフィ技術とドライエッチングを採用し
て実行することができる。
ン酸化物２を複数形成し、これらによって活性領域を区
画する。そしてシリコン基板１の主面には、ウエル、チ
ャネル等のイオン注入（図示せず）を行う。活性領域で
のシリコン基板１の主面上には、例えばシリコン酸化膜
からなるゲート絶縁膜４と、ゲート絶縁膜４を介してシ
リコン基板１上に設けられたポリシリコンからなるゲー
ト電極３とが平面視上で同型に形成される。これは公知
のフォトリソグラフィ技術とドライエッチングを採用し
て実行することができる。
【００２２】次にゲート電極３及びゲート絶縁膜４の側
面と、この側面からゲート電極３の外側へと第１の幅で
広がる第１の領域Ｒ１におけるシリコン基板１の主面と
を覆う第１の側壁を形成する。この第１の側壁は例え
ば、シリコン窒化膜及びシリコン酸化膜をシリコン基板
１の主面並びにゲート電極３及びゲート絶縁膜４を覆っ
てこの順に堆積し、これらをエッチバックすることによ
り、形成できる。つまり第１の側壁は例えば図１に示さ
れるように、シリコン窒化膜１６とシリコン酸化膜１７
とで構成される。そしてシリコン窒化膜１６はゲート電
極３及びゲート絶縁膜４の側面と、第１の領域Ｒ１にお
けるシリコン基板１の主面とを覆い、シリコン酸化膜１
７はシリコン窒化膜１６を介してゲート電極３及びゲー
ト絶縁膜４の側面と、第１の領域Ｒ１におけるシリコン
基板１の主面とに対峙している。このようなシリコン窒
化膜とシリコン酸化膜との２層からなる側壁は、例えば
特開平１０−２０００９７号公報に開示されている。
面と、この側面からゲート電極３の外側へと第１の幅で
広がる第１の領域Ｒ１におけるシリコン基板１の主面と
を覆う第１の側壁を形成する。この第１の側壁は例え
ば、シリコン窒化膜及びシリコン酸化膜をシリコン基板
１の主面並びにゲート電極３及びゲート絶縁膜４を覆っ
てこの順に堆積し、これらをエッチバックすることによ
り、形成できる。つまり第１の側壁は例えば図１に示さ
れるように、シリコン窒化膜１６とシリコン酸化膜１７
とで構成される。そしてシリコン窒化膜１６はゲート電
極３及びゲート絶縁膜４の側面と、第１の領域Ｒ１にお
けるシリコン基板１の主面とを覆い、シリコン酸化膜１
７はシリコン窒化膜１６を介してゲート電極３及びゲー
ト絶縁膜４の側面と、第１の領域Ｒ１におけるシリコン
基板１の主面とに対峙している。このようなシリコン窒
化膜とシリコン酸化膜との２層からなる側壁は、例えば
特開平１０−２０００９７号公報に開示されている。
【００２３】シリコン窒化膜１６は例えばＣＶＤ法や熱
窒化等の方法で１〜５０ｎｍ程度の厚さに形成される。
またシリコン酸化膜１７は５〜１００ｎｍ程度の厚さに
形成される。シリコン酸化膜１７はＣＶＤや熱酸化等の
方法で形成できる。
窒化等の方法で１〜５０ｎｍ程度の厚さに形成される。
またシリコン酸化膜１７は５〜１００ｎｍ程度の厚さに
形成される。シリコン酸化膜１７はＣＶＤや熱酸化等の
方法で形成できる。
【００２４】次に第１の側壁、即ちシリコン窒化膜１６
及びシリコン酸化膜１７と、ゲート電極３とをマスクと
して、シリコン基板１の主面に対して不純物イオン１０
を、例えばイオン注入によって導入する。これにより、
シリコン窒化膜１６及びシリコン酸化膜１７並びにゲー
ト電極３の下方に存在するシリコン基板１を挟んで対峙
する一対のソース／ドレイン９が形成されて図２に示さ
れる構造が得られる。不純物イオン１０の導入に際して
マスクとなる第１の側壁及びゲート電極３は厚いので、
後にエクステンションを形成すべき領域に導入される不
純物を非常に少なくしつつも、シリコン基板１に対して
深く不純物イオン１０を導入することができる。つま
り、ソース／ドレイン９の厚さをエクステンションの厚
さとは別個に制御することが容易である。
及びシリコン酸化膜１７と、ゲート電極３とをマスクと
して、シリコン基板１の主面に対して不純物イオン１０
を、例えばイオン注入によって導入する。これにより、
シリコン窒化膜１６及びシリコン酸化膜１７並びにゲー
ト電極３の下方に存在するシリコン基板１を挟んで対峙
する一対のソース／ドレイン９が形成されて図２に示さ
れる構造が得られる。不純物イオン１０の導入に際して
マスクとなる第１の側壁及びゲート電極３は厚いので、
後にエクステンションを形成すべき領域に導入される不
純物を非常に少なくしつつも、シリコン基板１に対して
深く不純物イオン１０を導入することができる。つま
り、ソース／ドレイン９の厚さをエクステンションの厚
さとは別個に制御することが容易である。
【００２５】その後、ソース／ドレイン９のドライブ
を、例えば９００〜１２００℃で１〜６０秒程度のＲＴ
Ａによって行う。これによってソース／ドレイン９は些
かゲート電極３へ向かって広がり得る（図３）。
を、例えば９００〜１２００℃で１〜６０秒程度のＲＴ
Ａによって行う。これによってソース／ドレイン９は些
かゲート電極３へ向かって広がり得る（図３）。
【００２６】次にバッファ・フッ酸、フッ酸、またはド
ライエッチング等の方法で、シリコン窒化膜１６を残置
しつつシリコン酸化膜１７を除去して図４に示される構
造を得る。これによりシリコン窒化膜１６が、ゲート電
極３及びゲート絶縁膜４の側面からその外側へと第１の
幅よりも狭い第２の幅で広がる第２の領域Ｒ２において
この側面を覆い、ゲート電極３よりも薄くシリコン基板
１の主面上で第１の領域Ｒ１を覆う第２の側壁として残
置される。
ライエッチング等の方法で、シリコン窒化膜１６を残置
しつつシリコン酸化膜１７を除去して図４に示される構
造を得る。これによりシリコン窒化膜１６が、ゲート電
極３及びゲート絶縁膜４の側面からその外側へと第１の
幅よりも狭い第２の幅で広がる第２の領域Ｒ２において
この側面を覆い、ゲート電極３よりも薄くシリコン基板
１の主面上で第１の領域Ｒ１を覆う第２の側壁として残
置される。
【００２７】次に第２の側壁たるシリコン窒化膜１６を
介して、またゲート電極３をマスクとして、例えばイオ
ン注入によって不純物イオン６を導入する。この不純物
イオン６の導入によってエクステンション１８が形成さ
れて図５に示される構造が得られる。図６は図５の部分
Ａを拡大した断面図である。シリコン窒化膜１６のう
ち、第２の領域Ｒ２以外では不純物イオン６の導入に対
するマスクとしての厚さが薄く、ソース／ドレイン９が
形成された位置と同様に、シリコン基板１の主面に不純
物イオン６が導入される。従って、エクステンション１
８を有するＬＤＤ構造を得ることができる。この場合、
第２の領域Ｒ２においてシリコン窒化膜１６を通過した
不純物イオン６は、その注入エネルギーが弱められるの
で、シリコン基板１と作る接合の位置が浅く、かつ接合
におけるプロファイルが急峻なエクステンション１８を
形成することができる。接合の位置はシリコン窒化膜１
６の厚さを制御して所望の位置に設定することができ
る。
介して、またゲート電極３をマスクとして、例えばイオ
ン注入によって不純物イオン６を導入する。この不純物
イオン６の導入によってエクステンション１８が形成さ
れて図５に示される構造が得られる。図６は図５の部分
Ａを拡大した断面図である。シリコン窒化膜１６のう
ち、第２の領域Ｒ２以外では不純物イオン６の導入に対
するマスクとしての厚さが薄く、ソース／ドレイン９が
形成された位置と同様に、シリコン基板１の主面に不純
物イオン６が導入される。従って、エクステンション１
８を有するＬＤＤ構造を得ることができる。この場合、
第２の領域Ｒ２においてシリコン窒化膜１６を通過した
不純物イオン６は、その注入エネルギーが弱められるの
で、シリコン基板１と作る接合の位置が浅く、かつ接合
におけるプロファイルが急峻なエクステンション１８を
形成することができる。接合の位置はシリコン窒化膜１
６の厚さを制御して所望の位置に設定することができ
る。
【００２８】またシリコン窒化膜１６のうち、第２の領
域Ｒ２においては不純物イオン６の導入に対するマスク
としての厚さが厚く、ゲート電極３の直下と同様に不純
物イオン６はシリコン基板１の主面には導入されない。
あるいは少なくとも不純物イオン６のピークはゲート電
極３の直下から離れている。よってエクステンション１
８のゲート電極３の下方への進入は軽減される。
域Ｒ２においては不純物イオン６の導入に対するマスク
としての厚さが厚く、ゲート電極３の直下と同様に不純
物イオン６はシリコン基板１の主面には導入されない。
あるいは少なくとも不純物イオン６のピークはゲート電
極３の直下から離れている。よってエクステンション１
８のゲート電極３の下方への進入は軽減される。
【００２９】この後、必要に応じてエクステンション１
８の有する不純物を電気的に活性化するために熱処理
（以下「エクステンションのドライブ」という）を行
う。熱処理にはＲＴＡを採用することができ、その条件
は、９００〜１２００℃、１〜６０秒程度であって、ソ
ース／ドレイン９のドライブとほぼ同条件となる。しか
しエクステンション１８が有する不純物濃度はソース／
ドレイン９よりも低いので、一般にエクステンション１
８に対するドライブはソース／ドレイン９のドライブよ
りも低温または短時間にすることができる。
８の有する不純物を電気的に活性化するために熱処理
（以下「エクステンションのドライブ」という）を行
う。熱処理にはＲＴＡを採用することができ、その条件
は、９００〜１２００℃、１〜６０秒程度であって、ソ
ース／ドレイン９のドライブとほぼ同条件となる。しか
しエクステンション１８が有する不純物濃度はソース／
ドレイン９よりも低いので、一般にエクステンション１
８に対するドライブはソース／ドレイン９のドライブよ
りも低温または短時間にすることができる。
【００３０】なお、不純物イオン６の注入後の熱処理工
程、例えば後述するサリサイド化や層間絶縁膜形成での
熱処理によってエクステンション１８に対するドライブ
を兼ねてもよく、勿論その場合には別個にエクステンシ
ョン１８に対するドライブは省略できる。
程、例えば後述するサリサイド化や層間絶縁膜形成での
熱処理によってエクステンション１８に対するドライブ
を兼ねてもよく、勿論その場合には別個にエクステンシ
ョン１８に対するドライブは省略できる。
【００３１】以上のようにして得られた構造に対して、
従来のＭＩＳトランジスタと同じプロセスを施すことが
できる。図５に示される構造の上面にコバルトを堆積
し、窒素やアルゴン等の不活性ガス雰囲気中での熱処理
を行ってコバルトとシリコンを反応させ、コバルトシリ
サイド１３を形成する。コバルトとシリコンが接してい
る部分以外の未反応のコバルトを除去して図７に示され
る構造を得る。図５において露出していたゲート電極た
るポリシリコン３や不純物イオン６，１０が導入された
シリコン基板１の表面はシリサイド化され、いわゆるサ
リサイド構造が得られる。このようにして得られたＭＩ
Ｓトランジスタに対し、必要に応じてさらに層間膜、配
線等を設けるプロセスが施される。
従来のＭＩＳトランジスタと同じプロセスを施すことが
できる。図５に示される構造の上面にコバルトを堆積
し、窒素やアルゴン等の不活性ガス雰囲気中での熱処理
を行ってコバルトとシリコンを反応させ、コバルトシリ
サイド１３を形成する。コバルトとシリコンが接してい
る部分以外の未反応のコバルトを除去して図７に示され
る構造を得る。図５において露出していたゲート電極た
るポリシリコン３や不純物イオン６，１０が導入された
シリコン基板１の表面はシリサイド化され、いわゆるサ
リサイド構造が得られる。このようにして得られたＭＩ
Ｓトランジスタに対し、必要に応じてさらに層間膜、配
線等を設けるプロセスが施される。
【００３２】以上の製造方法においては、ソース／ドレ
イン９に対するドライブよりも後でエクステンション１
８の為の不純物イオン６の注入が行われる。従ってエク
ステンション１８に余分な熱処理がかからず、接合深さ
を浅くできる。なお、エクステンション１８に対するド
ライブ、あるいはサリサイド化の際の熱処理によってエ
クステンション１８はある程度広がる。図８は図７の部
分Ｂを拡大した断面図である。サリサイド化の際の熱処
理によってエクステンション１８はオーバーラップ量Ｗ
ｏだけゲート電極３の下方へと潜り込む場合がある。し
かし、上述のように、オーバーラップ量Ｗｏはソース／
ドレイン９に対するドライブの影響を受けないので、オ
ーバーラップ量Ｗｏを不要に大きくすることもない。そ
してオーバーラップ量Ｗｏはソース／ドレイン９の厚さ
とは別個に制御することができ、エクステンション１８
の寸法の制御を精度良く行うことができる。
イン９に対するドライブよりも後でエクステンション１
８の為の不純物イオン６の注入が行われる。従ってエク
ステンション１８に余分な熱処理がかからず、接合深さ
を浅くできる。なお、エクステンション１８に対するド
ライブ、あるいはサリサイド化の際の熱処理によってエ
クステンション１８はある程度広がる。図８は図７の部
分Ｂを拡大した断面図である。サリサイド化の際の熱処
理によってエクステンション１８はオーバーラップ量Ｗ
ｏだけゲート電極３の下方へと潜り込む場合がある。し
かし、上述のように、オーバーラップ量Ｗｏはソース／
ドレイン９に対するドライブの影響を受けないので、オ
ーバーラップ量Ｗｏを不要に大きくすることもない。そ
してオーバーラップ量Ｗｏはソース／ドレイン９の厚さ
とは別個に制御することができ、エクステンション１８
の寸法の制御を精度良く行うことができる。
【００３３】なお微細なＭＩＳトランジスタでは、短チ
ャネル効果を抑制するために、チャネルと同じタイプの
不純物をエクステンション１８の周辺に注入する、いわ
ゆるポケット注入を行うことがある。本発明ではこのポ
ケット注入は第１の側壁を形成する前、不純物イオン１
０の導入の前後、不純物イオン６の導入の前後、のいず
れで行ってもよい。
ャネル効果を抑制するために、チャネルと同じタイプの
不純物をエクステンション１８の周辺に注入する、いわ
ゆるポケット注入を行うことがある。本発明ではこのポ
ケット注入は第１の側壁を形成する前、不純物イオン１
０の導入の前後、不純物イオン６の導入の前後、のいず
れで行ってもよい。
【００３４】また微細なＭＩＳトランジスタではゲート
電極３を構成するポリシリコン中にｎＭＯＳとｐＭＯＳ
で異なるタイプの不純物を導入する、いわゆるデュアル
ゲート構造が採用されることがある。本発明もデュアル
ゲート構造に適用可能である。すなわち、ポリシリコン
をエッチングしてゲート電極３へと整形する前に、当該
ポリシリコンにイオンを注入しておいてもよいし、不純
物イオン１０によってゲート電極３へイオンを注入して
もよい。ポリシリコンにイオンを注入してから当該ポリ
シリコンをエッチングしてゲート電極へと整形する技術
は、例えば特開平８−１８６２５７号公報に開示されて
いる。
電極３を構成するポリシリコン中にｎＭＯＳとｐＭＯＳ
で異なるタイプの不純物を導入する、いわゆるデュアル
ゲート構造が採用されることがある。本発明もデュアル
ゲート構造に適用可能である。すなわち、ポリシリコン
をエッチングしてゲート電極３へと整形する前に、当該
ポリシリコンにイオンを注入しておいてもよいし、不純
物イオン１０によってゲート電極３へイオンを注入して
もよい。ポリシリコンにイオンを注入してから当該ポリ
シリコンをエッチングしてゲート電極へと整形する技術
は、例えば特開平８−１８６２５７号公報に開示されて
いる。
【００３５】またシリコン窒化膜１６をシリコン酸化膜
／シリコン窒化膜の二層構造にしてよい。この場合、シ
リコン酸化膜側をシリコン基板１に接触させることが望
ましい。シリコン酸化膜の方がシリコン窒化膜よりも応
力が少ないので、より信頼性の高いＭＩＳトランジスタ
を製造することができる。かかる二層構造におけるシリ
コン酸化膜も、シリコン酸化膜１７と同様にＣＶＤや熱
酸化等の方法で形成できる。
／シリコン窒化膜の二層構造にしてよい。この場合、シ
リコン酸化膜側をシリコン基板１に接触させることが望
ましい。シリコン酸化膜の方がシリコン窒化膜よりも応
力が少ないので、より信頼性の高いＭＩＳトランジスタ
を製造することができる。かかる二層構造におけるシリ
コン酸化膜も、シリコン酸化膜１７と同様にＣＶＤや熱
酸化等の方法で形成できる。
【００３６】なお、シリコン窒化膜１６をゲート電極３
やゲート絶縁膜４の熱窒化によって形成した場合でも、
必要な熱処理がエクステンション１８を形成する工程よ
りも前に実行されるので、本実施の形態の効果を阻害す
ることがない。
やゲート絶縁膜４の熱窒化によって形成した場合でも、
必要な熱処理がエクステンション１８を形成する工程よ
りも前に実行されるので、本実施の形態の効果を阻害す
ることがない。
【００３７】実施の形態２：例えば特開昭６３−１４２
６７７号公報や、特開平４−３５０９４２号公報には、
半導体基板上にゲート絶縁膜を形成した後、ゲート絶縁
膜の周囲の半導体基板にエピタキシャル成長を施して、
元の半導体基板の主面よりも高い表面を有する半導体層
を形成する技術が開示されている。本発明はこのように
して製造される、いわゆるせり上げ型ＭＩＳトランジス
タに対しても適用することができる。
６７７号公報や、特開平４−３５０９４２号公報には、
半導体基板上にゲート絶縁膜を形成した後、ゲート絶縁
膜の周囲の半導体基板にエピタキシャル成長を施して、
元の半導体基板の主面よりも高い表面を有する半導体層
を形成する技術が開示されている。本発明はこのように
して製造される、いわゆるせり上げ型ＭＩＳトランジス
タに対しても適用することができる。
【００３８】図９乃至図１６は本発明の実施の形態２に
かかるＭＩＳトランジスタの製造方法を工程順に示す断
面図である。実施の形態１と同様に、シリコン基板１の
主面上にシリコン酸化物２を形成して活性領域を区画す
る。そしてウエル、チャネル等のイオン注入（図示せ
ず）を行う。その後、ゲート絶縁膜４の材料となるシリ
コン酸化膜４ａ、ゲート電極３の材料となるポリシリコ
ン膜３ａをこの順に堆積させる。
かかるＭＩＳトランジスタの製造方法を工程順に示す断
面図である。実施の形態１と同様に、シリコン基板１の
主面上にシリコン酸化物２を形成して活性領域を区画す
る。そしてウエル、チャネル等のイオン注入（図示せ
ず）を行う。その後、ゲート絶縁膜４の材料となるシリ
コン酸化膜４ａ、ゲート電極３の材料となるポリシリコ
ン膜３ａをこの順に堆積させる。
【００３９】その後、ポリシリコン膜３ａに対してその
表面から不純物イオン２１を導入、例えばイオン注入す
る（図９）。不純物イオン２１は、ＭＩＳトランジスタ
のしきい値の適切な設定の為に、ｎ型トランジスタのゲ
ート電極となる領域にはｎ型不純物が、ｐ型トランジス
タのゲートとなる領域にはｐ型の不純物が、それぞれ採
用される。勿論、予め不純物が導入されたポリシリコン
膜３ａを形成すれば、不純物イオン２１のイオン注入は
不要である。
表面から不純物イオン２１を導入、例えばイオン注入す
る（図９）。不純物イオン２１は、ＭＩＳトランジスタ
のしきい値の適切な設定の為に、ｎ型トランジスタのゲ
ート電極となる領域にはｎ型不純物が、ｐ型トランジス
タのゲートとなる領域にはｐ型の不純物が、それぞれ採
用される。勿論、予め不純物が導入されたポリシリコン
膜３ａを形成すれば、不純物イオン２１のイオン注入は
不要である。
【００４０】次にポリシリコン膜３ａ上にＣＶＤ法等に
よってシリコン酸化膜２２ａを堆積して図１０に示され
た構造を得る。そして公知のフォトリソグラフィ技術と
ドライエッチングを採用して、シリコン基板１上にゲー
ト絶縁膜４、ゲート電極３、キャップ層２２の順に積層
された構造が、平面視上で同型に形成される。その後、
シリコン窒化膜とシリコン酸化膜とを、シリコン基板１
の主面並びにゲート絶縁膜４、ゲート電極３、キャップ
層２２からなる積層構造を覆ってこの順に堆積させる。
そしてエッチバックを行うことによってシリコン窒化膜
１６とシリコン酸化膜１７から成る第１の側壁を形成す
る（図１１）。但し、第１の側壁はゲート電極３のみな
らず、キャップ層２２の側面をも覆っている。
よってシリコン酸化膜２２ａを堆積して図１０に示され
た構造を得る。そして公知のフォトリソグラフィ技術と
ドライエッチングを採用して、シリコン基板１上にゲー
ト絶縁膜４、ゲート電極３、キャップ層２２の順に積層
された構造が、平面視上で同型に形成される。その後、
シリコン窒化膜とシリコン酸化膜とを、シリコン基板１
の主面並びにゲート絶縁膜４、ゲート電極３、キャップ
層２２からなる積層構造を覆ってこの順に堆積させる。
そしてエッチバックを行うことによってシリコン窒化膜
１６とシリコン酸化膜１７から成る第１の側壁を形成す
る（図１１）。但し、第１の側壁はゲート電極３のみな
らず、キャップ層２２の側面をも覆っている。
【００４１】次に酸化シリコンに対して選択性を持つ条
件でシリコンのエピタキシャル成長を施す。これによ
り、シリコン酸化物２、シリコン酸化膜１７、キャップ
層２２にはシリコンが成長することなく、第１の側壁の
周囲のシリコン基板１の主面にエピタキシャル層２３が
形成され、図１１に示された構造が得られる。エピタキ
シャル層２３の表面は元々のシリコン基板１の主面より
も高くなる。
件でシリコンのエピタキシャル成長を施す。これによ
り、シリコン酸化物２、シリコン酸化膜１７、キャップ
層２２にはシリコンが成長することなく、第１の側壁の
周囲のシリコン基板１の主面にエピタキシャル層２３が
形成され、図１１に示された構造が得られる。エピタキ
シャル層２３の表面は元々のシリコン基板１の主面より
も高くなる。
【００４２】シリコンのエピタキシャル成長はＣＶＤ法
やＭＢＥ法で行う。酸化シリコンに対する選択性を得る
ためには、通常のＣＶＤ法とは異なり、真空中または水
素中で８００〜１１００℃という高い温度で表面処理を
行い、エピタキシャル成長自体も５００〜９００℃の温
度で行う。しかし、この段階では未だエクステンション
もソース／ドレインも形成していないので、かかる温度
上昇が、エクステンションやソース／ドレインに対する
ドライブとして機能することにはならない。
やＭＢＥ法で行う。酸化シリコンに対する選択性を得る
ためには、通常のＣＶＤ法とは異なり、真空中または水
素中で８００〜１１００℃という高い温度で表面処理を
行い、エピタキシャル成長自体も５００〜９００℃の温
度で行う。しかし、この段階では未だエクステンション
もソース／ドレインも形成していないので、かかる温度
上昇が、エクステンションやソース／ドレインに対する
ドライブとして機能することにはならない。
【００４３】次に図１１に示された構造に対してエピタ
キシャル層２３の表面側から不純物イオン１０を導入、
例えばイオン注入する。これにより、ソース／ドレイン
９１がエピタキシャル層２３を含めたシリコン基板１の
主面内に形成され、図１２に示される構造が得られる。
この際、キャップ層２２がゲート電極３への不純物イオ
ン１０の導入を抑止し、キャップ層２２に不純物イオン
１０が導入されてもキャップ層２２が絶縁体であるの
で、ＭＩＳトランジスタのしきい値は不純物イオン２１
によって制御され、不純物イオン１０の影響を受けるこ
とがない。この後ソース／ドレイン９１に対するドライ
ブを行ってソース／ドレイン９１が広がる（図１３）。
このドライブの条件はソース／ドレイン９に対するドラ
イブと同様である。
キシャル層２３の表面側から不純物イオン１０を導入、
例えばイオン注入する。これにより、ソース／ドレイン
９１がエピタキシャル層２３を含めたシリコン基板１の
主面内に形成され、図１２に示される構造が得られる。
この際、キャップ層２２がゲート電極３への不純物イオ
ン１０の導入を抑止し、キャップ層２２に不純物イオン
１０が導入されてもキャップ層２２が絶縁体であるの
で、ＭＩＳトランジスタのしきい値は不純物イオン２１
によって制御され、不純物イオン１０の影響を受けるこ
とがない。この後ソース／ドレイン９１に対するドライ
ブを行ってソース／ドレイン９１が広がる（図１３）。
このドライブの条件はソース／ドレイン９に対するドラ
イブと同様である。
【００４４】次にバッファ・フッ酸、フッ酸、またはド
ライエッチング等の方法でシリコン窒化膜１６を第２の
側壁として残置しつつシリコン酸化膜１７を除去して図
１４に示される構造を得る。この際、キャップ層２２も
除去される。
ライエッチング等の方法でシリコン窒化膜１６を第２の
側壁として残置しつつシリコン酸化膜１７を除去して図
１４に示される構造を得る。この際、キャップ層２２も
除去される。
【００４５】次に第２の側壁たるシリコン窒化膜１６を
介して、またゲート電極３をマスクとして、例えばイオ
ン注入によって不純物イオン６を導入する。この不純物
イオン６の導入によってエクステンション１８が形成さ
れて図１５に示される構造が得られる。従って実施の形
態１と同様にしてエクステンション１８は、そのゲート
電極３に対するオーバーラップ量Ｗｏは抑制でき、また
シリコン基板１と成す接合を浅くできる。
介して、またゲート電極３をマスクとして、例えばイオ
ン注入によって不純物イオン６を導入する。この不純物
イオン６の導入によってエクステンション１８が形成さ
れて図１５に示される構造が得られる。従って実施の形
態１と同様にしてエクステンション１８は、そのゲート
電極３に対するオーバーラップ量Ｗｏは抑制でき、また
シリコン基板１と成す接合を浅くできる。
【００４６】その後、必要に応じてエクステンション１
８のドライブを行う。そして図１５に示される構造に対
してサリサイド化を施し、コバルトシリサイド１３を形
成して図１６に示される構造を得ることができる。勿
論、実施の形態１で述べたように、サリサイド化の際の
熱処理がエクステンション１８のドライブを兼ねてもよ
い。
８のドライブを行う。そして図１５に示される構造に対
してサリサイド化を施し、コバルトシリサイド１３を形
成して図１６に示される構造を得ることができる。勿
論、実施の形態１で述べたように、サリサイド化の際の
熱処理がエクステンション１８のドライブを兼ねてもよ
い。
【００４７】なお、エピタキシャル層２３は必ずしも結
晶シリコンである必要はなく、非晶質シリコンあるいは
ゲルマニウムや、シリコンとゲルマニウムの混合物であ
ってもよい。また実施の形態１で述べたように、第２の
側壁がシリコン酸化膜、シリコン窒化膜の二層構造であ
ってもよい。
晶シリコンである必要はなく、非晶質シリコンあるいは
ゲルマニウムや、シリコンとゲルマニウムの混合物であ
ってもよい。また実施の形態１で述べたように、第２の
側壁がシリコン酸化膜、シリコン窒化膜の二層構造であ
ってもよい。
【００４８】実施の形態３：本実施の形態でもせり上げ
型ＭＩＳトランジスタに対して本発明を適用した場合に
ついて説明する。但し実施の形態２とは異なり、ゲート
電極に不純物を導入する工程を、ソース／ドレインを形
成するための不純物イオンの導入で兼ねる場合を説明す
る。
型ＭＩＳトランジスタに対して本発明を適用した場合に
ついて説明する。但し実施の形態２とは異なり、ゲート
電極に不純物を導入する工程を、ソース／ドレインを形
成するための不純物イオンの導入で兼ねる場合を説明す
る。
【００４９】図１７乃至図２２は本発明の実施の形態３
にかかるＭＩＳトランジスタの製造方法を工程順に示す
断面図である。実施の形態１と同様にして図１に示され
た構造を得る。第１の側壁を形成するためのシリコン酸
化膜のエッチバックは、ゲート電極３の上面にシリコン
酸化膜が残置しないように行われる。
にかかるＭＩＳトランジスタの製造方法を工程順に示す
断面図である。実施の形態１と同様にして図１に示され
た構造を得る。第１の側壁を形成するためのシリコン酸
化膜のエッチバックは、ゲート電極３の上面にシリコン
酸化膜が残置しないように行われる。
【００５０】次にＣＶＤ法やＭＢＥ法で、酸化シリコン
に対して選択性を持つ条件でシリコンのエピタキシャル
成長を施す。これにより、シリコン酸化物２、シリコン
酸化膜１７にはシリコンが成長することなく、第１の側
壁の周囲のシリコン基板１の主面及びゲート電極３上
に、それぞれエピタキシャル層２３，２４が形成され、
図１７に示された構造が得られる。エピタキシャル層２
３の表面は元々のシリコン基板１の主面よりも高くな
る。
に対して選択性を持つ条件でシリコンのエピタキシャル
成長を施す。これにより、シリコン酸化物２、シリコン
酸化膜１７にはシリコンが成長することなく、第１の側
壁の周囲のシリコン基板１の主面及びゲート電極３上
に、それぞれエピタキシャル層２３，２４が形成され、
図１７に示された構造が得られる。エピタキシャル層２
３の表面は元々のシリコン基板１の主面よりも高くな
る。
【００５１】図１７に示された構造に対して不純物イオ
ン１０がエピタキシャル層２３の表面側から導入、例え
ばイオン注入される。これにより、ソース／ドレイン９
１がエピタキシャル層２３を含めたシリコン基板１の主
面内に形成され、図１８に示される構造が得られる。こ
の際、エピタキシャル層２４を含めたゲート電極３に
も、ソース／ドレイン９１と同じ導電型の不純物が導入
されるので、デュアルゲート構造のＭＩＳトランジスタ
を製造し、そのしきい値を適切に設定するのに好適であ
る。
ン１０がエピタキシャル層２３の表面側から導入、例え
ばイオン注入される。これにより、ソース／ドレイン９
１がエピタキシャル層２３を含めたシリコン基板１の主
面内に形成され、図１８に示される構造が得られる。こ
の際、エピタキシャル層２４を含めたゲート電極３に
も、ソース／ドレイン９１と同じ導電型の不純物が導入
されるので、デュアルゲート構造のＭＩＳトランジスタ
を製造し、そのしきい値を適切に設定するのに好適であ
る。
【００５２】そしてソース／ドレイン９１に対するドラ
イブを行い、ソース／ドレイン９１が広がる（図１
９）。次にバッファ・フッ酸、フッ酸、またはドライエ
ッチング等の方法で第２の側壁たるシリコン窒化膜を残
置しつつ、シリコン酸化膜１７を除去するし、図２０に
示された構造を得る。
イブを行い、ソース／ドレイン９１が広がる（図１
９）。次にバッファ・フッ酸、フッ酸、またはドライエ
ッチング等の方法で第２の側壁たるシリコン窒化膜を残
置しつつ、シリコン酸化膜１７を除去するし、図２０に
示された構造を得る。
【００５３】更に第２の側壁たるシリコン窒化膜１６を
介して、またエピタキシャル層２４、あるいは更にゲー
ト電極３をマスクとして、例えばイオン注入によって不
純物イオン６を導入する。この不純物イオン６の導入に
よってエクステンション１８が形成されて図２１に示さ
れる構造が得られる。従って実施の形態１と同様にして
エクステンション１８は、そのゲート電極３に対するオ
ーバーラップ量Ｗｏは抑制でき、またシリコン基板１と
成す接合を浅くできる。
介して、またエピタキシャル層２４、あるいは更にゲー
ト電極３をマスクとして、例えばイオン注入によって不
純物イオン６を導入する。この不純物イオン６の導入に
よってエクステンション１８が形成されて図２１に示さ
れる構造が得られる。従って実施の形態１と同様にして
エクステンション１８は、そのゲート電極３に対するオ
ーバーラップ量Ｗｏは抑制でき、またシリコン基板１と
成す接合を浅くできる。
【００５４】この際に、エピタキシャル層２４、あるい
は更にゲート電極３にもエクステンション１８と同じ導
電型の不純物が導入されるが、通常はエクステンション
１８の導電型はソース／ドレイン９１と同じ導電型に設
定され、かつエクステンション１８の為のイオン注入
は、ソース／ドレイン９１の為のイオン注入よりも浅
く、また低い濃度で行われるので、製造されるＭＩＳト
ランジスタのしきい値の設定に大きな影響を与えること
はない。
は更にゲート電極３にもエクステンション１８と同じ導
電型の不純物が導入されるが、通常はエクステンション
１８の導電型はソース／ドレイン９１と同じ導電型に設
定され、かつエクステンション１８の為のイオン注入
は、ソース／ドレイン９１の為のイオン注入よりも浅
く、また低い濃度で行われるので、製造されるＭＩＳト
ランジスタのしきい値の設定に大きな影響を与えること
はない。
【００５５】その後、必要に応じてエクステンション１
８のドライブを行う。そして図２１に示される構造に対
してサリサイド化を施し、コバルトシリサイド１３を形
成して図２２に示される構造を得ることができる。勿
論、実施の形態１で述べたように、サリサイド化の際の
熱処理がエクステンション１８のドライブを兼ねてもよ
い。
８のドライブを行う。そして図２１に示される構造に対
してサリサイド化を施し、コバルトシリサイド１３を形
成して図２２に示される構造を得ることができる。勿
論、実施の形態１で述べたように、サリサイド化の際の
熱処理がエクステンション１８のドライブを兼ねてもよ
い。
【００５６】実施の形態１，２及び本実施の形態ではゲ
ート電極３の材料にポリシリコンを用いた場合について
説明したが、メタル、ポリシリコンとメタルの積層構造
を採用することができる。勿論、本実施の形態や実施の
形態１において、不純物が導入されたポリシリコンをゲ
ート電極３の材料に採用しても差し支えない。
ート電極３の材料にポリシリコンを用いた場合について
説明したが、メタル、ポリシリコンとメタルの積層構造
を採用することができる。勿論、本実施の形態や実施の
形態１において、不純物が導入されたポリシリコンをゲ
ート電極３の材料に採用しても差し支えない。
【００５７】実施の形態４：実施の形態１乃至実施の形
態３ではサリサイド化はエクステンション１８の為の不
純物イオン６の導入後に行った。しかし、サリサイド化
の熱処理をもエクステンション１８に影響を与えないよ
うにすることができる。
態３ではサリサイド化はエクステンション１８の為の不
純物イオン６の導入後に行った。しかし、サリサイド化
の熱処理をもエクステンション１８に影響を与えないよ
うにすることができる。
【００５８】図２３乃至図２５は実施の形態１に則して
実施の形態４にかかるＭＩＳトランジスタの製造方法を
工程順に示す断面図である。図３に示された構造に対し
てサリサイド化を行って図２３に示された構造が得られ
る。あるいは図２に示された構造に対してサリサイド化
を行って、その熱処理を以てソース／ドレイン９に対す
るドライブとしてもよい。
実施の形態４にかかるＭＩＳトランジスタの製造方法を
工程順に示す断面図である。図３に示された構造に対し
てサリサイド化を行って図２３に示された構造が得られ
る。あるいは図２に示された構造に対してサリサイド化
を行って、その熱処理を以てソース／ドレイン９に対す
るドライブとしてもよい。
【００５９】コバルトシリサイド１３もシリコン窒化膜
１６と同様に、バッファ・フッ酸やフッ酸に対するエッ
チング耐性を有する。よって図２３に示された構造に対
してこれらのエッチャントを採用したエッチングを施す
ことにより、第２の側壁たるシリコン窒化膜１６を残置
してシリコン酸化膜１７を除去し、図２４に示された構
造を得ることができる。
１６と同様に、バッファ・フッ酸やフッ酸に対するエッ
チング耐性を有する。よって図２３に示された構造に対
してこれらのエッチャントを採用したエッチングを施す
ことにより、第２の側壁たるシリコン窒化膜１６を残置
してシリコン酸化膜１７を除去し、図２４に示された構
造を得ることができる。
【００６０】この後、図２４に示された構造の表面から
不純物イオン６を導入、例えばイオン注入すれば、シリ
コン窒化膜１６を介してシリコン基板１の主面上に不純
物イオン６が導入され、エクステンション１８を形成す
ることができる（図２５）。
不純物イオン６を導入、例えばイオン注入すれば、シリ
コン窒化膜１６を介してシリコン基板１の主面上に不純
物イオン６が導入され、エクステンション１８を形成す
ることができる（図２５）。
【００６１】図２６乃至図２８は実施の形態２に則して
実施の形態４にかかるＭＩＳトランジスタの製造方法を
工程順に示す断面図である。図１３に示された構造に対
してサリサイド化を行って図２６に示された構造が得ら
れる。あるいは図１２に示された構造に対してサリサイ
ド化を行って、その熱処理を以てソース／ドレイン９１
に対するドライブとしてもよい。
実施の形態４にかかるＭＩＳトランジスタの製造方法を
工程順に示す断面図である。図１３に示された構造に対
してサリサイド化を行って図２６に示された構造が得ら
れる。あるいは図１２に示された構造に対してサリサイ
ド化を行って、その熱処理を以てソース／ドレイン９１
に対するドライブとしてもよい。
【００６２】その後、バッファ・フッ酸やフッ酸を採用
したエッチングにより、第２の側壁たるシリコン窒化膜
１６を残置してシリコン酸化膜１７を除去し、図２７に
示された構造を得ることができる。但しこの際、キャッ
プ層２２も除去される。
したエッチングにより、第２の側壁たるシリコン窒化膜
１６を残置してシリコン酸化膜１７を除去し、図２７に
示された構造を得ることができる。但しこの際、キャッ
プ層２２も除去される。
【００６３】この後、図２７に示された構造の表面から
不純物イオン６を導入、例えばイオン注入すれば、シリ
コン窒化膜１６を介してシリコン基板１の主面上に不純
物イオン６が導入され、エクステンション１８を形成す
ることができる（図２８）。この際、ゲート電極３に
も、エクステンション１８と同じ導電型の不純物を導入
することができる。
不純物イオン６を導入、例えばイオン注入すれば、シリ
コン窒化膜１６を介してシリコン基板１の主面上に不純
物イオン６が導入され、エクステンション１８を形成す
ることができる（図２８）。この際、ゲート電極３に
も、エクステンション１８と同じ導電型の不純物を導入
することができる。
【００６４】図２９乃至図３１は実施の形態３に則して
実施の形態４にかかるＭＩＳトランジスタの製造方法を
工程順に示す断面図である。図１９に示された構造に対
してサリサイド化を行って図２９に示された構造が得ら
れる。あるいは図１８に示された構造に対してサリサイ
ド化を行って、その熱処理を以てソース／ドレイン９１
に対するドライブとしてもよい。
実施の形態４にかかるＭＩＳトランジスタの製造方法を
工程順に示す断面図である。図１９に示された構造に対
してサリサイド化を行って図２９に示された構造が得ら
れる。あるいは図１８に示された構造に対してサリサイ
ド化を行って、その熱処理を以てソース／ドレイン９１
に対するドライブとしてもよい。
【００６５】その後、バッファ・フッ酸やフッ酸を採用
したエッチングにより、第２の側壁たるシリコン窒化膜
１６を残置してシリコン酸化膜１７を除去し、図３０に
示された構造を得ることができる。
したエッチングにより、第２の側壁たるシリコン窒化膜
１６を残置してシリコン酸化膜１７を除去し、図３０に
示された構造を得ることができる。
【００６６】この後、図３０に示された構造の表面から
不純物イオン６を導入、例えばイオン注入すれば、シリ
コン窒化膜１６を介してシリコン基板１の主面上に不純
物イオン６が導入され、エクステンション１８を形成す
ることができる（図３１）。この際、ゲート電極３に
も、エクステンション１８と同じ導電型の不純物が導入
されるが、実施の形態３で述べたように、製造されるＭ
ＩＳトランジスタのしきい値に大きな影響を与えること
はない。
不純物イオン６を導入、例えばイオン注入すれば、シリ
コン窒化膜１６を介してシリコン基板１の主面上に不純
物イオン６が導入され、エクステンション１８を形成す
ることができる（図３１）。この際、ゲート電極３に
も、エクステンション１８と同じ導電型の不純物が導入
されるが、実施の形態３で述べたように、製造されるＭ
ＩＳトランジスタのしきい値に大きな影響を与えること
はない。
【００６７】勿論、本実施の形態の上記の各態様におい
て、第２の側壁に二層構造を採用するなど、既述の種々
の変形が可能である。
て、第２の側壁に二層構造を採用するなど、既述の種々
の変形が可能である。
【００６８】実施の形態５：実施の形態２及び実施の形
態３のようにせり上げ型ＭＩＳトランジスタを製造する
場合、エピタキシャル層２３の形成は、種々の段階で行
うことができる。
態３のようにせり上げ型ＭＩＳトランジスタを製造する
場合、エピタキシャル層２３の形成は、種々の段階で行
うことができる。
【００６９】図３２乃至図３４は実施の形態２に則して
実施の形態５にかかるＭＩＳトランジスタの製造方法を
示す断面図である。図３２は、ソース／ドレイン９１の
ための不純物イオン１０を導入してから、エピタキシャ
ル成長を施してエピタキシャル層２３を形成した場合を
示す。また図３３は、ソース／ドレイン９１のための不
純物イオン１０を導入し、かつソース／ドレイン９１に
対するドライブの終了後に、エピタキシャル成長を施し
てエピタキシャル層２３を形成した場合を示す。図３３
では図３２と比較して、ソース／ドレイン９１がドライ
ブによって若干広がっている。また図３４は、第１の側
壁からシリコン酸化膜１７を除去した後に、エピタキシ
ャル成長を施してエピタキシャル層２３を形成した場合
を示す。
実施の形態５にかかるＭＩＳトランジスタの製造方法を
示す断面図である。図３２は、ソース／ドレイン９１の
ための不純物イオン１０を導入してから、エピタキシャ
ル成長を施してエピタキシャル層２３を形成した場合を
示す。また図３３は、ソース／ドレイン９１のための不
純物イオン１０を導入し、かつソース／ドレイン９１に
対するドライブの終了後に、エピタキシャル成長を施し
てエピタキシャル層２３を形成した場合を示す。図３３
では図３２と比較して、ソース／ドレイン９１がドライ
ブによって若干広がっている。また図３４は、第１の側
壁からシリコン酸化膜１７を除去した後に、エピタキシ
ャル成長を施してエピタキシャル層２３を形成した場合
を示す。
【００７０】図３５乃至図３７は実施の形態３に則して
実施の形態５にかかるＭＩＳトランジスタの製造方法を
示す断面図である。図３５は、ソース／ドレイン９１の
ための不純物イオン１０を導入してから、エピタキシャ
ル成長を施してエピタキシャル層２３，２４を形成した
場合を示す。また図３６は、ソース／ドレイン９１のた
めの不純物イオン１０を導入し、かつソース／ドレイン
９１に対するドライブの終了後に、エピタキシャル成長
を施してエピタキシャル層２３，２４を形成した場合を
示す。図３６では図３５と比較して、ソース／ドレイン
９１がドライブによって若干広がっている。また図３７
は、第１の側壁からシリコン酸化膜１７を除去した後
に、エピタキシャル成長を施してエピタキシャル層２
３，２４を形成した場合を示す。
実施の形態５にかかるＭＩＳトランジスタの製造方法を
示す断面図である。図３５は、ソース／ドレイン９１の
ための不純物イオン１０を導入してから、エピタキシャ
ル成長を施してエピタキシャル層２３，２４を形成した
場合を示す。また図３６は、ソース／ドレイン９１のた
めの不純物イオン１０を導入し、かつソース／ドレイン
９１に対するドライブの終了後に、エピタキシャル成長
を施してエピタキシャル層２３，２４を形成した場合を
示す。図３６では図３５と比較して、ソース／ドレイン
９１がドライブによって若干広がっている。また図３７
は、第１の側壁からシリコン酸化膜１７を除去した後
に、エピタキシャル成長を施してエピタキシャル層２
３，２４を形成した場合を示す。
【００７１】図３２乃至図３７に示されたいずれの場合
にも、エピタキシャル成長はエクステンション１８の形
成よりも前に実行されるので、エピタキシャル成長にお
ける熱処理がエクステンション１８の広がりを招来する
ことがない。
にも、エピタキシャル成長はエクステンション１８の形
成よりも前に実行されるので、エピタキシャル成長にお
ける熱処理がエクステンション１８の広がりを招来する
ことがない。
【００７２】勿論、本実施の形態の上記の各態様におい
て、第２の側壁に二層構造を採用するなど、既述の種々
の変形が可能である。
て、第２の側壁に二層構造を採用するなど、既述の種々
の変形が可能である。
【００７３】実施の形態６：上記のいずれの実施の形態
に対しても、不純物イオン６の導入に斜め入射のイオン
注入を採用することができる。
に対しても、不純物イオン６の導入に斜め入射のイオン
注入を採用することができる。
【００７４】図３８は実施の形態１に則して実施の形態
６にかかるＭＩＳトランジスタの製造方法を示す断面図
である。図５において示された不純物イオン６のイオン
注入は、図３８ではシリコン基板１の主面の法線方向に
対して斜めに実行されている。
６にかかるＭＩＳトランジスタの製造方法を示す断面図
である。図５において示された不純物イオン６のイオン
注入は、図３８ではシリコン基板１の主面の法線方向に
対して斜めに実行されている。
【００７５】図３９は図３８の部分Ｃを拡大して示す断
面図である。エクステンション１８の端部が第２の領域
Ｒ２内へとオーバーラップ量Ｗ１で進入している。この
ように、エクステンション１８の端部の位置を、第２の
領域Ｒ２の有する第２の幅のみならず、当該イオン注入
の角度によっても制御することができる。よって特に第
２の側壁たるシリコン窒化膜１６の厚さが厚く、かつエ
クステンション１８に対するドライブが行われない場合
に本実施の形態は好適である。
面図である。エクステンション１８の端部が第２の領域
Ｒ２内へとオーバーラップ量Ｗ１で進入している。この
ように、エクステンション１８の端部の位置を、第２の
領域Ｒ２の有する第２の幅のみならず、当該イオン注入
の角度によっても制御することができる。よって特に第
２の側壁たるシリコン窒化膜１６の厚さが厚く、かつエ
クステンション１８に対するドライブが行われない場合
に本実施の形態は好適である。
【００７６】
【発明の効果】この発明のうち請求項１にかかる半導体
装置の製造方法によれば、第１の領域においては第１の
側壁によって妨げられて、第１の不純物は主面に導入さ
れない。しかし、第２の側壁は第２の領域以外において
第１の側壁よりも薄くなるので、第２の領域以外では主
面に第２の不純物が導入される。そして第１の不純物領
域よりも第２の不純物領域の方が不純物濃度が低いの
で、いわゆるＬＤＤ構造を実現することができる。そし
て工程（ｄ）が工程（ｆ）に先行するので、工程（ｆ）
は工程（ｄ）による熱処理の影響を受けない。よって第
１の不純物領域の形状制御とは独立して、第２の不純物
領域の寸法の制御を精度良く行うことができる。しか
も、第２の領域においては第２の側壁によって第２の不
純物は主面に導入されない。従って、第２の不純物領域
のゲート電極の下方への進入を軽減することができる。
装置の製造方法によれば、第１の領域においては第１の
側壁によって妨げられて、第１の不純物は主面に導入さ
れない。しかし、第２の側壁は第２の領域以外において
第１の側壁よりも薄くなるので、第２の領域以外では主
面に第２の不純物が導入される。そして第１の不純物領
域よりも第２の不純物領域の方が不純物濃度が低いの
で、いわゆるＬＤＤ構造を実現することができる。そし
て工程（ｄ）が工程（ｆ）に先行するので、工程（ｆ）
は工程（ｄ）による熱処理の影響を受けない。よって第
１の不純物領域の形状制御とは独立して、第２の不純物
領域の寸法の制御を精度良く行うことができる。しか
も、第２の領域においては第２の側壁によって第２の不
純物は主面に導入されない。従って、第２の不純物領域
のゲート電極の下方への進入を軽減することができる。
【００７７】この発明のうち請求項２にかかる半導体装
置の製造方法によれば、工程（ｅ）をエッチングで容易
に実行することができ、しかも第２の側壁の形成に必要
な熱処理が工程（ｆ）よりも前に実行されるので、請求
項１の効果を阻害することがない。
置の製造方法によれば、工程（ｅ）をエッチングで容易
に実行することができ、しかも第２の側壁の形成に必要
な熱処理が工程（ｆ）よりも前に実行されるので、請求
項１の効果を阻害することがない。
【００７８】この発明のうち請求項３にかかる半導体装
置の製造方法によれば、いわゆるせり上がり型の半導体
装置を製造することができる。そして半導体基板の増厚
において高温処理が必要であっても、工程（ｇ）は工程
（ｆ）よりも前に実行されるので、請求項１の効果を阻
害することがない。
置の製造方法によれば、いわゆるせり上がり型の半導体
装置を製造することができる。そして半導体基板の増厚
において高温処理が必要であっても、工程（ｇ）は工程
（ｆ）よりも前に実行されるので、請求項１の効果を阻
害することがない。
【００７９】この発明のうち請求項４にかかる半導体装
置の製造方法によれば、工程（ｇ）においてエピタキシ
ャル成長が施されても、ゲート電極の上面にはエピタキ
シャル層が成長しない。また工程（ｃ）において第１の
不純物の導入に対するマスクとしてゲート電極が機能し
ても、絶縁体に第１の不純物が導入される。従ってゲー
ト電極の不純物濃度を変更することがなく、半導体装置
のしきい値に影響を与えることもない。
置の製造方法によれば、工程（ｇ）においてエピタキシ
ャル成長が施されても、ゲート電極の上面にはエピタキ
シャル層が成長しない。また工程（ｃ）において第１の
不純物の導入に対するマスクとしてゲート電極が機能し
ても、絶縁体に第１の不純物が導入される。従ってゲー
ト電極の不純物濃度を変更することがなく、半導体装置
のしきい値に影響を与えることもない。
【００８０】この発明のうち請求項５にかかる半導体装
置の製造方法によれば、工程（ｇ）がエクステンション
領域を形成する工程（ｆ）よりも前に実行されるので、
請求項１の効果を阻害することなくソース・ドレインを
サリサイド化することができる。
置の製造方法によれば、工程（ｇ）がエクステンション
領域を形成する工程（ｆ）よりも前に実行されるので、
請求項１の効果を阻害することなくソース・ドレインを
サリサイド化することができる。
【００８１】この発明のうち請求項６にかかる半導体装
置の製造方法によれば、第２の幅のみならず、イオン注
入の角度によっても第２の不純物領域の端部の位置を制
御することができる。特に第２の側壁の厚さが厚く、第
２の不純物領域における不純物の活性化が行われない場
合に好適である。
置の製造方法によれば、第２の幅のみならず、イオン注
入の角度によっても第２の不純物領域の端部の位置を制
御することができる。特に第２の側壁の厚さが厚く、第
２の不純物領域における不純物の活性化が行われない場
合に好適である。
【図１】 本発明の実施の形態１にかかるＭＩＳトラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図２】 本発明の実施の形態１にかかるＭＩＳトラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図３】 本発明の実施の形態１にかかるＭＩＳトラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態１にかかるＭＩＳトラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１にかかるＭＩＳトラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態１にかかるＭＩＳトラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１にかかるＭＩＳトラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図８】 本発明の実施の形態１にかかるＭＩＳトラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図９】 本発明の実施の形態２にかかるＭＩＳトラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態２にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態２にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態２にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態２にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図１４】 本発明の実施の形態２にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態２にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図１６】 本発明の実施の形態２にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態３にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態３にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図１９】 本発明の実施の形態３にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図２０】 本発明の実施の形態３にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図２１】 本発明の実施の形態３にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図２２】 本発明の実施の形態３にかかるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図２３】 本発明の実施の形態４にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態１に則して工程順に示
す断面図である。
ンジスタの製造方法を実施の形態１に則して工程順に示
す断面図である。
【図２４】 本発明の実施の形態４にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態１に則して工程順に示
す断面図である。
ンジスタの製造方法を実施の形態１に則して工程順に示
す断面図である。
【図２５】 本発明の実施の形態４にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態１に則して工程順に示
す断面図である。
ンジスタの製造方法を実施の形態１に則して工程順に示
す断面図である。
【図２６】 本発明の実施の形態４にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態２に則して工程順に示
す断面図である。
ンジスタの製造方法を実施の形態２に則して工程順に示
す断面図である。
【図２７】 本発明の実施の形態４にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態２に則して工程順に示
す断面図である。
ンジスタの製造方法を実施の形態２に則して工程順に示
す断面図である。
【図２８】 本発明の実施の形態４にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態２に則して工程順に示
す断面図である。
ンジスタの製造方法を実施の形態２に則して工程順に示
す断面図である。
【図２９】 本発明の実施の形態４にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態３に則して工程順に示
す断面図である。
ンジスタの製造方法を実施の形態３に則して工程順に示
す断面図である。
【図３０】 本発明の実施の形態４にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態３に則して工程順に示
す断面図である。
ンジスタの製造方法を実施の形態３に則して工程順に示
す断面図である。
【図３１】 本発明の実施の形態４にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態３に則して工程順に示
す断面図である。
ンジスタの製造方法を実施の形態３に則して工程順に示
す断面図である。
【図３２】 本発明の実施の形態５にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態２に則して示す断面図
である。
ンジスタの製造方法を実施の形態２に則して示す断面図
である。
【図３３】 本発明の実施の形態５にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態２に則して示す断面図
である。
ンジスタの製造方法を実施の形態２に則して示す断面図
である。
【図３４】 本発明の実施の形態５にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態２に則して示す断面図
である。
ンジスタの製造方法を実施の形態２に則して示す断面図
である。
【図３５】 本発明の実施の形態５にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態３に則して示す断面図
である。
ンジスタの製造方法を実施の形態３に則して示す断面図
である。
【図３６】 本発明の実施の形態５にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態３に則して示す断面図
である。
ンジスタの製造方法を実施の形態３に則して示す断面図
である。
【図３７】 本発明の実施の形態５にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態３に則して示す断面図
である。
ンジスタの製造方法を実施の形態３に則して示す断面図
である。
【図３８】 本発明の実施の形態６にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態１に則して示す断面図
である。
ンジスタの製造方法を実施の形態１に則して示す断面図
である。
【図３９】 本発明の実施の形態６にかかるＭＩＳトラ
ンジスタの製造方法を実施の形態１に則して示す断面図
である。
ンジスタの製造方法を実施の形態１に則して示す断面図
である。
【図４０】 従来の技術を工程順に示す断面図である。
【図４１】 従来の技術を工程順に示す断面図である。
【図４２】 従来の技術を工程順に示す断面図である。
【図４３】 従来の技術を工程順に示す断面図である。
【図４４】 従来の技術を工程順に示す断面図である。
【図４５】 ソース／ドレインのドライブによるエクス
テンションの拡散を示すグラフである。
テンションの拡散を示すグラフである。
１ シリコン基板、３ ゲート電極、４ ゲート絶縁
膜、９，９１ ソース／ドレイン、１０ 不純物イオ
ン、１３ コバルトシリサイド、１６ シリコン窒化
膜、１７ シリコン酸化膜、１８ エクステンション、
２３，２４ エピタキシャル層。
膜、９，９１ ソース／ドレイン、１０ 不純物イオ
ン、１３ コバルトシリサイド、１６ シリコン窒化
膜、１７ シリコン酸化膜、１８ エクステンション、
２３，２４ エピタキシャル層。
フロントページの続き (72)発明者 佐山 弘和 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 尾田 秀一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F040 DA06 DC01 EC01 EC04 EC07 EC13 EF01 EF02 EH02 EH07 EK01 FA03 FA05 FA07 FA10 FA16 FA17 FA19 FB03 FB04 FC06 FC13 FC16 FC19
Claims (6)
- 【請求項１】 （ａ）半導体基板の主面上に設けられた
ゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体
基板上に設けられたゲート電極とを形成する工程と、 （ｂ）前記ゲート電極及び前記ゲート絶縁膜の側面と、
前記側面から前記ゲート電極の外へと第１の幅で広がる
第１の領域における前記主面とを覆う第１の側壁を形成
する工程と、 （ｃ）前記第１の側壁及び前記ゲート電極をマスクとし
て前記主面に対して第１の不純物を導入して第１の不純
物領域を形成する工程と、 （ｄ）前記工程（ｃ）で得られた構造に対して熱処理を
行い、前記第１の不純物を電気的に活性化する工程と、 （ｅ）前記側面から前記ゲート電極の外へと前記第１の
幅よりも狭い第２の幅で広がる第２の領域において前記
側面を覆う部分を残しつつ、前記第１の側壁の厚さを前
記ゲート電極の厚さよりも減少させて第２の側壁を得る
工程と、 （ｆ）前記工程（ｄ）の後、前記ゲート電極をマスクと
し、また前記第２の側壁を介して第２の不純物を導入し
て前記第１の不純物領域よりも不純物濃度の低い第２の
不純物領域を形成する工程とを備える、半導体装置の製
造方法。 - 【請求項２】 前記工程（ｂ）は（ｂ−１）前記側面及
び前記主面を熱窒化して前記第２の側壁を形成する工程
と、 （ｂ−２）前記第２の側壁とエッチングの選択比が大き
な材料を前記第２の側壁に堆積して前記第１の側壁を形
成する工程とを有する、請求項１記載の半導体装置の製
造方法。 - 【請求項３】 （ｇ）前記工程（ｂ）と前記工程（ｆ）
の間で実行され、前記ゲート電極の側面から前記第１の
幅以上に離れた前記主面において、前記半導体基板の厚
さを増す工程を更に備える、請求項１記載の半導体装置
の製造方法。 - 【請求項４】 前記工程（ｇ）において半導体のエピタ
キシャル成長が施され、 前記工程（ａ）において前記ゲート電極の上面が半導体
のエピタキシャル成長を阻む絶縁体で構成される、請求
項３記載の半導体装置の製造方法。 - 【請求項５】 （ｇ）前記工程（ｆ）よりも前に実行さ
れ、前記ゲート電極の側面から前記第１の幅以上に離れ
た前記主面において、前記半導体基板がサリサイド化さ
れる工程を更に備える、請求項１記載の半導体装置の製
造方法。 - 【請求項６】 前記工程（ｆ）において、前記第２の不
純物のイオンが前記主面の法線方向に対して斜めに注入
される、請求項１乃至請求項５のいずれか一つに記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34592499A JP2001168323A (ja) | 1999-12-06 | 1999-12-06 | 半導体装置の製造方法 |
| US09/564,550 US6335252B1 (en) | 1999-12-06 | 2000-05-04 | Semiconductor device manufacturing method |
| KR1020000061508A KR100344375B1 (ko) | 1999-12-06 | 2000-10-19 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34592499A JP2001168323A (ja) | 1999-12-06 | 1999-12-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168323A true JP2001168323A (ja) | 2001-06-22 |
| JP2001168323A5 JP2001168323A5 (ja) | 2007-01-18 |
Family
ID=18379926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34592499A Pending JP2001168323A (ja) | 1999-12-06 | 1999-12-06 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6335252B1 (ja) |
| JP (1) | JP2001168323A (ja) |
| KR (1) | KR100344375B1 (ja) |
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| US6153455A (en) * | 1998-10-13 | 2000-11-28 | Advanced Micro Devices | Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer |
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