JP2002164355A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 サリサイド構造を有するＭＩＳＦＥＴにおい
て、シリサイド膜のサイドウォール下方への成長を防止
し、リーク電流を低減する。 【構成】 Ｓｉ基板１の上に、ゲート絶縁膜２と、下部
ゲート電極３及び上部ゲート電極４からなるゲート電極
１５と、ゲート上保護膜５とを形成する。その後、ゲー
ト電極１５及びゲート上保護膜５の側面上に、断面がＬ
字状の酸窒化物サイドウォール１７ａと、窒化物サイド
ウォール８ａとからなる積層サイドウォール２０Ａを形
成する。あるいは、酸窒化物サイドウォールに代えて、
Ｌ字状の酸化物サイドウォールの下端部のみを酸窒化部
にするか、酸化物サイドウォール又は積層サイドウォー
ルとこれを覆う窒化物サイドウォールを形成する。ウェ
ットエッチの際にサイドウォールの下端部が除去される
のを防止する。
て、シリサイド膜のサイドウォール下方への成長を防止
し、リーク電流を低減する。 【構成】 Ｓｉ基板１の上に、ゲート絶縁膜２と、下部
ゲート電極３及び上部ゲート電極４からなるゲート電極
１５と、ゲート上保護膜５とを形成する。その後、ゲー
ト電極１５及びゲート上保護膜５の側面上に、断面がＬ
字状の酸窒化物サイドウォール１７ａと、窒化物サイド
ウォール８ａとからなる積層サイドウォール２０Ａを形
成する。あるいは、酸窒化物サイドウォールに代えて、
Ｌ字状の酸化物サイドウォールの下端部のみを酸窒化部
にするか、酸化物サイドウォール又は積層サイドウォー
ルとこれを覆う窒化物サイドウォールを形成する。ウェ
ットエッチの際にサイドウォールの下端部が除去される
のを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、ソース・ドレイン
領域にシリサイド層を有する半導体装置およびその製造
方法に係り、特に、接合リークの低減対策に関する。
領域にシリサイド層を有する半導体装置およびその製造
方法に係り、特に、接合リークの低減対策に関する。
【０００２】
【従来の技術】近年、ＬＳＩ中のＭＩＳＦＥＴの超微細
化、高速動作化に伴って、ＭＩＳＦＥＴのスケーリング
に応じた寸法の縮小が要求されており、特にゲート電極
の側面上のサイドウォールの幅の縮小や、ゲート電極と
ソースドレイン領域とのコンタクトマージンの縮小がま
すます必要となってきている。また、ソース・ドレイン
領域の低抵抗化のために、ソース・ドレイン領域の表面
部とゲート電極の表面部とをシリサイド化するいわゆる
サリサイド工程が採用されることも多い。
化、高速動作化に伴って、ＭＩＳＦＥＴのスケーリング
に応じた寸法の縮小が要求されており、特にゲート電極
の側面上のサイドウォールの幅の縮小や、ゲート電極と
ソースドレイン領域とのコンタクトマージンの縮小がま
すます必要となってきている。また、ソース・ドレイン
領域の低抵抗化のために、ソース・ドレイン領域の表面
部とゲート電極の表面部とをシリサイド化するいわゆる
サリサイド工程が採用されることも多い。
【０００３】このようなサリサイドプロセスを採用する
場合、一般的に、サイドウォールの材質として、サリサ
イド形成用金属膜の堆積前のフッ酸系溶液によるウェッ
トエッチング工程での膜減りを防止するために、ウェッ
トエッチング耐性の高いシリコン窒化膜が用いられてい
る。また、ソース・ドレインコンタクトがゲート電極や
サイドウォールにオーバーラップして形成されても、コ
ンタクトとゲート電極あるいはコンタクトとサイドウォ
ール下方の半導体基板内の領域（例えばエクステンショ
ン領域（又はＬＤＤ領域））との短絡を防止できるよう
に、ゲート電極の上方の絶縁膜とサイドウォールとをド
ライエッチ耐性の高いシリコン窒化膜により構成してい
る。しかしながら、ゲート電極の側面上に直接シリコン
窒化膜を形成すると、シリコン窒化膜から半導体基板の
チャネル領域にストレスが作用したり、含有水素の影響
によりホットキャリア耐性が劣化することや、シリコン
窒化膜が高誘電率であることからシリコン窒化膜単層の
サイドウォール構造では、ゲートオーバーラップ容量が
増大し、回路の速度が低下することが知られており、通
常は、窒化膜とゲート電極および半導体基板の間にシリ
コン酸化膜を介在させた２層構造をとっている。
場合、一般的に、サイドウォールの材質として、サリサ
イド形成用金属膜の堆積前のフッ酸系溶液によるウェッ
トエッチング工程での膜減りを防止するために、ウェッ
トエッチング耐性の高いシリコン窒化膜が用いられてい
る。また、ソース・ドレインコンタクトがゲート電極や
サイドウォールにオーバーラップして形成されても、コ
ンタクトとゲート電極あるいはコンタクトとサイドウォ
ール下方の半導体基板内の領域（例えばエクステンショ
ン領域（又はＬＤＤ領域））との短絡を防止できるよう
に、ゲート電極の上方の絶縁膜とサイドウォールとをド
ライエッチ耐性の高いシリコン窒化膜により構成してい
る。しかしながら、ゲート電極の側面上に直接シリコン
窒化膜を形成すると、シリコン窒化膜から半導体基板の
チャネル領域にストレスが作用したり、含有水素の影響
によりホットキャリア耐性が劣化することや、シリコン
窒化膜が高誘電率であることからシリコン窒化膜単層の
サイドウォール構造では、ゲートオーバーラップ容量が
増大し、回路の速度が低下することが知られており、通
常は、窒化膜とゲート電極および半導体基板の間にシリ
コン酸化膜を介在させた２層構造をとっている。
【０００４】また、半導体基板上には、Ｉ／Ｏ部に配置
されるＭＩＳＦＥＴも設けられており、Ｉ／Ｏ部に用い
るＭＩＳＦＥＴにおいては、ゲート酸化膜耐性、ＥＳＤ
耐性を確保するために、ソース、ドレイン領域にシリサ
イド層を設けない構造が採用されている。つまり、１つ
の半導体基板に、シリサイド形成領域と非シリサイド形
成領域とがあることになる。
されるＭＩＳＦＥＴも設けられており、Ｉ／Ｏ部に用い
るＭＩＳＦＥＴにおいては、ゲート酸化膜耐性、ＥＳＤ
耐性を確保するために、ソース、ドレイン領域にシリサ
イド層を設けない構造が採用されている。つまり、１つ
の半導体基板に、シリサイド形成領域と非シリサイド形
成領域とがあることになる。
【０００５】図６（ａ）〜（ｅ）は、従来のポリメタル
ゲート構造を有する半導体装置の製造工程を有する断面
図を示す図である。図６（ａ）〜（ｅ）においては、ｎ
型ＭＩＳＦＥＴ形成領域のみ図示されているが、基板上
の別の部位にはｐ型ＭＩＳＦＥＴが形成される。
ゲート構造を有する半導体装置の製造工程を有する断面
図を示す図である。図６（ａ）〜（ｅ）においては、ｎ
型ＭＩＳＦＥＴ形成領域のみ図示されているが、基板上
の別の部位にはｐ型ＭＩＳＦＥＴが形成される。
【０００６】まず、図６（ａ）に示す工程において、半
導体基板１０１の上に、酸窒化膜と、ｎ型ポリシリコン
膜と、金属膜と、シリコン窒化膜とを順に堆積する。そ
の後、フォトリソグラフィー工程により、シリコン窒化
膜上にエッチングマスクとなるフォトレジスト膜を形成
し、フォトレジスト膜をマスクとするエッチングによ
り、シリコン窒化膜，金属膜，ポリシリコン膜及びシリ
コン酸化膜をパターニングして、ゲート上シリコン窒化
膜１０５と、金属膜からなる上部ゲート電極１０４と、
ポリシリコン膜からなる下部ゲート電極１０３と、ゲー
ト絶縁膜１０２とを形成する。さらに、ｐ型ＭＩＳＦＥ
Ｔ形成領域（図示せず）を覆うフォトレジスト膜（図示
せず）を形成した上で、ｎ型ＭＩＳＦＥＴ形成領域にお
いて、ゲート上シリコン窒化膜１０５，各ゲート電極１
０４，１０３をマスクとして、例えば砒素イオン（Ａｓ
+ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約
５．０×１０14atoms ・ｃｍ-2の条件で、半導体基板１
０１内に導入して、ｎ型エクステンション領域（又はＬ
ＤＤ領域）１０６を形成する。
導体基板１０１の上に、酸窒化膜と、ｎ型ポリシリコン
膜と、金属膜と、シリコン窒化膜とを順に堆積する。そ
の後、フォトリソグラフィー工程により、シリコン窒化
膜上にエッチングマスクとなるフォトレジスト膜を形成
し、フォトレジスト膜をマスクとするエッチングによ
り、シリコン窒化膜，金属膜，ポリシリコン膜及びシリ
コン酸化膜をパターニングして、ゲート上シリコン窒化
膜１０５と、金属膜からなる上部ゲート電極１０４と、
ポリシリコン膜からなる下部ゲート電極１０３と、ゲー
ト絶縁膜１０２とを形成する。さらに、ｐ型ＭＩＳＦＥ
Ｔ形成領域（図示せず）を覆うフォトレジスト膜（図示
せず）を形成した上で、ｎ型ＭＩＳＦＥＴ形成領域にお
いて、ゲート上シリコン窒化膜１０５，各ゲート電極１
０４，１０３をマスクとして、例えば砒素イオン（Ａｓ
+ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約
５．０×１０14atoms ・ｃｍ-2の条件で、半導体基板１
０１内に導入して、ｎ型エクステンション領域（又はＬ
ＤＤ領域）１０６を形成する。
【０００７】次に、図６（ｂ）に示す工程で、例えばＬ
Ｐ−ＣＶＤ法により、厚みが約２０ｎｍのシリコン酸化
膜１０７と、厚みが約８０ｎｍのシリコン窒化膜１０８
とを順次形成する。
Ｐ−ＣＶＤ法により、厚みが約２０ｎｍのシリコン酸化
膜１０７と、厚みが約８０ｎｍのシリコン窒化膜１０８
とを順次形成する。
【０００８】次に、図６（ｃ）に示す工程で、異方性エ
ッチングにより、シリコン窒化膜１０８とシリコン酸化
膜１０７とをエッチバックして、窒化物サイドウォール
１０８ａと、断面がＬ字状のＬ字状サイドウォール１０
７ａとを形成する。その後、ゲート上シリコン窒化膜１
０５，各ゲート電極１０４，１０３及び各サイドウォー
ル１０８ａ，１０７ａをマスクとして、例えば砒素イオ
ンを、加速エネルギーが約５０ｋｅＶ，ドーズ量が５．
０×１０15atoms ・ｃｍ-2の条件で、半導体基板１０１
内に注入し、さらに、１０００℃，１０秒間の高速加熱
処理を行なって、ｎ型の高濃度ソース・ドレイン領域１
０９を形成する。
ッチングにより、シリコン窒化膜１０８とシリコン酸化
膜１０７とをエッチバックして、窒化物サイドウォール
１０８ａと、断面がＬ字状のＬ字状サイドウォール１０
７ａとを形成する。その後、ゲート上シリコン窒化膜１
０５，各ゲート電極１０４，１０３及び各サイドウォー
ル１０８ａ，１０７ａをマスクとして、例えば砒素イオ
ンを、加速エネルギーが約５０ｋｅＶ，ドーズ量が５．
０×１０15atoms ・ｃｍ-2の条件で、半導体基板１０１
内に注入し、さらに、１０００℃，１０秒間の高速加熱
処理を行なって、ｎ型の高濃度ソース・ドレイン領域１
０９を形成する。
【０００９】次に、図６（ｄ）に示す工程で、高濃度ソ
ース・ドレイン領域１０９上にシリサイド層を形成する
に先立って、非シリサイド形成領域（図示せず）にシリ
サイド化を防止するためために、以下の処理を行なう。
まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５
０ｎｍの反応防止用シリコン酸化膜を堆積した後、反応
防止用シリコン酸化膜の上に、非シリサイド形成領域を
覆い、シリサイド形成領域（例えば図６（ｄ）に示す領
域）を開口したフォトレジスト膜を形成し、フォトレジ
スト膜をエッチングマスクとして、例えば２０：１に希
釈されたバッファードフッ酸溶液により、３０秒程度の
間、反応防止用シリコン酸化膜のウェットエッチングを
行い、反応防止用シリコン酸化膜のうちシリサイド形成
領域に位置する部分を除去する。このとき、反応防止用
シリコン酸化膜をできるだけ完全に除去するために、オ
ーバーエッチングが行なわれるが、このウェットエッチ
ングのオーバーエッチングにより、Ｌ字状サイドウォー
ル１０７ａの下端部で窒化物サイドウォール１０８ａと
半導体基板１０１とに挟まれた部分がエッチングされ
て、図６（ｄ）に示すような，酸化膜除去部Ｒdeが形成
される。
ース・ドレイン領域１０９上にシリサイド層を形成する
に先立って、非シリサイド形成領域（図示せず）にシリ
サイド化を防止するためために、以下の処理を行なう。
まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５
０ｎｍの反応防止用シリコン酸化膜を堆積した後、反応
防止用シリコン酸化膜の上に、非シリサイド形成領域を
覆い、シリサイド形成領域（例えば図６（ｄ）に示す領
域）を開口したフォトレジスト膜を形成し、フォトレジ
スト膜をエッチングマスクとして、例えば２０：１に希
釈されたバッファードフッ酸溶液により、３０秒程度の
間、反応防止用シリコン酸化膜のウェットエッチングを
行い、反応防止用シリコン酸化膜のうちシリサイド形成
領域に位置する部分を除去する。このとき、反応防止用
シリコン酸化膜をできるだけ完全に除去するために、オ
ーバーエッチングが行なわれるが、このウェットエッチ
ングのオーバーエッチングにより、Ｌ字状サイドウォー
ル１０７ａの下端部で窒化物サイドウォール１０８ａと
半導体基板１０１とに挟まれた部分がエッチングされ
て、図６（ｄ）に示すような，酸化膜除去部Ｒdeが形成
される。
【００１０】次に、図６（ｅ）に示す工程で、アッシン
グ，ＲＣＡ洗浄などを行なってフォトレジスト膜を除去
した後、その処理の際にシリコン層（高濃度ソース・ド
レイン領域１０９など）の表面に形成されるシリコン酸
化膜を除去するために、例えば１００：１のフッ酸溶液
でウェットエッチングを行なう。その際にも、Ｌ字状サ
イドウォール１０７ａがエッチングされる。その後、基
板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５
０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜
とが互いに接している部分でＣｏとＳｉとを反応させ
る。その結果、高濃度ソース・ドレイン領域１０９の上
に、ＣｏＳｉ2 からなるコバルトシリサイド層１１１が
形成される。その後、選択ウェットエッチングにより、
Ｃｏ膜のうちＳｉと反応していない部分を除去する。
グ，ＲＣＡ洗浄などを行なってフォトレジスト膜を除去
した後、その処理の際にシリコン層（高濃度ソース・ド
レイン領域１０９など）の表面に形成されるシリコン酸
化膜を除去するために、例えば１００：１のフッ酸溶液
でウェットエッチングを行なう。その際にも、Ｌ字状サ
イドウォール１０７ａがエッチングされる。その後、基
板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５
０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜
とが互いに接している部分でＣｏとＳｉとを反応させ
る。その結果、高濃度ソース・ドレイン領域１０９の上
に、ＣｏＳｉ2 からなるコバルトシリサイド層１１１が
形成される。その後、選択ウェットエッチングにより、
Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００１１】以上の工程により、いわゆるサリサイド構
造を有する，微細化に適したＭＩＳＦＥＴが得られる。
造を有する，微細化に適したＭＩＳＦＥＴが得られる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法においては、以下のような不
具合がある。図６（ｄ）に示す状態で、酸化膜除去部Ｒ
deにおいて、半導体基板１０１の一部（高濃度ソース・
ドレイン領域１０９及びｎ型エクステンション領域（又
はＬＤＤ領域）１０６の各一部）が露出しているので、
窒化物サイドウォール１０８の下方においてコバルトシ
リサイド層１１１が酸化膜除去部Ｒde内を横方向に成長
する。つまり、ｐｎ接合部が浅く形成されているｎ型エ
クステンション領域（又はＬＤＤ領域）１０６の一部が
シリサイド化されることで、コバルトシリサイド層１１
１の一部と半導体基板１０１の基板領域（ここではｐ型
ウェル領域）とが直接接するか、あるいはｎ型エクステ
ンション領域（又はＬＤＤ領域）１０６のごく薄い層を
挟んで両者が対向することになるので、コバルトシリサ
イド層１１１とｐ型ウェルである半導体基板１０１の基
板領域との間でリーク電流が発生する。また、ｎ型エク
ステンション領域（又はＬＤＤ領域）がなく高濃度ソー
ス・ドレイン領域のみがある場合には、シリサイド層が
チャネル領域に接触するので、リーク電流がより生じや
すくなると考えられる。
来の半導体装置の製造方法においては、以下のような不
具合がある。図６（ｄ）に示す状態で、酸化膜除去部Ｒ
deにおいて、半導体基板１０１の一部（高濃度ソース・
ドレイン領域１０９及びｎ型エクステンション領域（又
はＬＤＤ領域）１０６の各一部）が露出しているので、
窒化物サイドウォール１０８の下方においてコバルトシ
リサイド層１１１が酸化膜除去部Ｒde内を横方向に成長
する。つまり、ｐｎ接合部が浅く形成されているｎ型エ
クステンション領域（又はＬＤＤ領域）１０６の一部が
シリサイド化されることで、コバルトシリサイド層１１
１の一部と半導体基板１０１の基板領域（ここではｐ型
ウェル領域）とが直接接するか、あるいはｎ型エクステ
ンション領域（又はＬＤＤ領域）１０６のごく薄い層を
挟んで両者が対向することになるので、コバルトシリサ
イド層１１１とｐ型ウェルである半導体基板１０１の基
板領域との間でリーク電流が発生する。また、ｎ型エク
ステンション領域（又はＬＤＤ領域）がなく高濃度ソー
ス・ドレイン領域のみがある場合には、シリサイド層が
チャネル領域に接触するので、リーク電流がより生じや
すくなると考えられる。
【００１３】そこで、このような酸化膜除去部Ｒdeが形
成されることを防ぐ手段として、例えば特開平１１−３
４５９６３に記載されているように、酸化膜からなるＬ
字状サイドウォールと窒化物サイドウォールとの２層構
造からなるサイドウォールにおいて、酸化物サイドウォ
ールが除去された端部，つまり、上述の酸化膜除去部Ｒ
deを別の窒化膜で塞ぐ構造も提案されている。しかし、
この場合、この別の窒化膜と半導体基板のチャネル領域
に近い部分とが直接接することによる半導体基板の界面
準位の発生や、ストレスによるホットキャリア耐性の劣
化や、ゲート絶縁膜の信頼性の劣化という不具合があ
る。また、厚みが１０〜２０ｎｍ程度の狭い空間である
酸化膜除去部が、窒化膜によっては完全に塞がらないと
いう不具合も懸念される。
成されることを防ぐ手段として、例えば特開平１１−３
４５９６３に記載されているように、酸化膜からなるＬ
字状サイドウォールと窒化物サイドウォールとの２層構
造からなるサイドウォールにおいて、酸化物サイドウォ
ールが除去された端部，つまり、上述の酸化膜除去部Ｒ
deを別の窒化膜で塞ぐ構造も提案されている。しかし、
この場合、この別の窒化膜と半導体基板のチャネル領域
に近い部分とが直接接することによる半導体基板の界面
準位の発生や、ストレスによるホットキャリア耐性の劣
化や、ゲート絶縁膜の信頼性の劣化という不具合があ
る。また、厚みが１０〜２０ｎｍ程度の狭い空間である
酸化膜除去部が、窒化膜によっては完全に塞がらないと
いう不具合も懸念される。
【００１４】本発明の目的は、シリコン窒化膜とシリコ
ン酸化膜とを積層したサイドウォールを備えた半導体装
置において、窒化膜に対してゲート電極や半導体基板が
直接接することに起因する特性不良を回避しつつ、ソー
ス・ドレイン領域をシリサイド化したときのリーク電流
の発生を抑制することにある。
ン酸化膜とを積層したサイドウォールを備えた半導体装
置において、窒化膜に対してゲート電極や半導体基板が
直接接することに起因する特性不良を回避しつつ、ソー
ス・ドレイン領域をシリサイド化したときのリーク電流
の発生を抑制することにある。
【００１５】
【課題を解決するための手段】本発明の第１の半導体装
置は、半導体層を有する基板と、上記半導体層の上に設
けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設け
られたゲート電極と、上記ゲート電極の側面上に設けら
れたシリコン窒化膜からなる窒化物サイドウォールと、
上記ゲート電極と窒化物サイドウォールとの間から上記
半導体層と窒化物サイドウォールとの間に亘って介在す
る断面がＬ字状のストレス緩和用サイドウォールと、上
記半導体層のうち上記ゲート電極の両側方に位置する領
域に設けられたソース・ドレイン領域と、上記ソース・
ドレイン領域の上部に設けられたシリサイド層とを備
え、上記ストレス緩和用サイドウォールのうち少なくと
も下端部が酸窒化膜により構成されている。
置は、半導体層を有する基板と、上記半導体層の上に設
けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設け
られたゲート電極と、上記ゲート電極の側面上に設けら
れたシリコン窒化膜からなる窒化物サイドウォールと、
上記ゲート電極と窒化物サイドウォールとの間から上記
半導体層と窒化物サイドウォールとの間に亘って介在す
る断面がＬ字状のストレス緩和用サイドウォールと、上
記半導体層のうち上記ゲート電極の両側方に位置する領
域に設けられたソース・ドレイン領域と、上記ソース・
ドレイン領域の上部に設けられたシリサイド層とを備
え、上記ストレス緩和用サイドウォールのうち少なくと
も下端部が酸窒化膜により構成されている。
【００１６】これにより、ストレス緩和用サイドウォー
ルの存在により窒化物サイドウォールがゲート電極及び
半導体層に接触することに起因するホットキャリア耐性
やゲート絶縁膜の信頼性などの特性の悪化を回避しつ
つ、ストレス緩和用サイドウォールの下端部が酸窒化膜
により構成されていることで、ストレス緩和用サイドウ
ォールの下方までシリサイド層が形成されるのを防止す
ることができる。したがって、ホットキャリア耐性など
の特性を良好に維持しつつ、リーク電流が抑制された半
導体装置の提供を図ることができる。
ルの存在により窒化物サイドウォールがゲート電極及び
半導体層に接触することに起因するホットキャリア耐性
やゲート絶縁膜の信頼性などの特性の悪化を回避しつ
つ、ストレス緩和用サイドウォールの下端部が酸窒化膜
により構成されていることで、ストレス緩和用サイドウ
ォールの下方までシリサイド層が形成されるのを防止す
ることができる。したがって、ホットキャリア耐性など
の特性を良好に維持しつつ、リーク電流が抑制された半
導体装置の提供を図ることができる。
【００１７】上記ストレス緩和用サイドウォールの下端
部だけでなく、その全体を酸窒化膜により構成すること
もできる。
部だけでなく、その全体を酸窒化膜により構成すること
もできる。
【００１８】本発明の第２の半導体装置は、半導体層を
有する基板と、上記半導体層の上に設けられたゲート絶
縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極
と、上記ゲート電極の側面上に上記半導体層と下端部が
接するように設けられたシリコン窒化膜からなる窒化物
サイドウォールと、上記ゲート電極と窒化物サイドウォ
ールとの間に介在するストレス緩和機能を有する絶縁体
サイドウォールと、上記半導体層のうち上記ゲート電極
の両側方に位置する領域に設けられたソース・ドレイン
領域と、上記ソース・ドレイン領域の上部に設けられた
シリサイド層とを備えている。
有する基板と、上記半導体層の上に設けられたゲート絶
縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極
と、上記ゲート電極の側面上に上記半導体層と下端部が
接するように設けられたシリコン窒化膜からなる窒化物
サイドウォールと、上記ゲート電極と窒化物サイドウォ
ールとの間に介在するストレス緩和機能を有する絶縁体
サイドウォールと、上記半導体層のうち上記ゲート電極
の両側方に位置する領域に設けられたソース・ドレイン
領域と、上記ソース・ドレイン領域の上部に設けられた
シリサイド層とを備えている。
【００１９】これによっても、ストレス緩和機能を有す
る絶縁体サイドウォールの存在により窒化物サイドウォ
ールがゲート電極に接触することに起因するホットキャ
リア耐性やゲート絶縁膜の信頼性などの特性の悪化を回
避しつつ、窒化物サイドウォールの存在により絶縁体サ
イドウォールの下方までシリサイド層が形成されるのを
防止することができる。したがって、電気的特性のよ
い，リーク電流が抑制された半導体装置の提供を図るこ
とができる。
る絶縁体サイドウォールの存在により窒化物サイドウォ
ールがゲート電極に接触することに起因するホットキャ
リア耐性やゲート絶縁膜の信頼性などの特性の悪化を回
避しつつ、窒化物サイドウォールの存在により絶縁体サ
イドウォールの下方までシリサイド層が形成されるのを
防止することができる。したがって、電気的特性のよ
い，リーク電流が抑制された半導体装置の提供を図るこ
とができる。
【００２０】上記窒化物サイドウォールが、化学量論的
組成よりもシリコンリッチな組成を有するシリコン窒化
膜により構成されていることにより、窒化物サイドウォ
ールが半導体層に接触していても、半導体層へのストレ
スの印加を抑制することができる。
組成よりもシリコンリッチな組成を有するシリコン窒化
膜により構成されていることにより、窒化物サイドウォ
ールが半導体層に接触していても、半導体層へのストレ
スの印加を抑制することができる。
【００２１】上記ストレス緩和機能を有する絶縁体サイ
ドウォールが、上記ゲート電極の側面と上記窒化物サイ
ドウォールとの間に設けられたシリコン窒化膜からなる
もう１つの窒化物サイドウォールと、上記ゲート電極と
上記もう１つの窒化物サイドウォールとの間から上記半
導体層と上記もう１つの窒化物サイドウォールとの間に
亘って介在する断面がＬ字状の酸化物サイドウォールと
により構成されていてもよい。
ドウォールが、上記ゲート電極の側面と上記窒化物サイ
ドウォールとの間に設けられたシリコン窒化膜からなる
もう１つの窒化物サイドウォールと、上記ゲート電極と
上記もう１つの窒化物サイドウォールとの間から上記半
導体層と上記もう１つの窒化物サイドウォールとの間に
亘って介在する断面がＬ字状の酸化物サイドウォールと
により構成されていてもよい。
【００２２】本発明の第１の半導体装置の製造方法は、
基板の半導体層の上にゲート絶縁膜及びゲート電極を形
成する工程（ａ）と、基板上に、酸化膜のウエットエッ
チに対する耐性を有する絶縁膜及びシリコン窒化膜を堆
積した後、上記絶縁膜及びシリコン窒化膜を異方性エッ
チングによりエッチバックして、上記ゲート電極の側面
上に、窒化物サイドウォールと、上記ゲート電極と窒化
物サイドウォールとの間から上記半導体層と窒化物サイ
ドウォールとの間に亘って介在する断面がＬ字状のスト
レス緩和用絶縁膜とを形成する工程（ｂ）と、上記半導
体層のうち上記ゲート電極の両側方に位置する領域に、
ソース・ドレイン領域を形成する工程（ｃ）と、上記ソ
ース・ドレイン領域の上部をシリサイド層にする工程
（ｄ）とを含んでいる。
基板の半導体層の上にゲート絶縁膜及びゲート電極を形
成する工程（ａ）と、基板上に、酸化膜のウエットエッ
チに対する耐性を有する絶縁膜及びシリコン窒化膜を堆
積した後、上記絶縁膜及びシリコン窒化膜を異方性エッ
チングによりエッチバックして、上記ゲート電極の側面
上に、窒化物サイドウォールと、上記ゲート電極と窒化
物サイドウォールとの間から上記半導体層と窒化物サイ
ドウォールとの間に亘って介在する断面がＬ字状のスト
レス緩和用絶縁膜とを形成する工程（ｂ）と、上記半導
体層のうち上記ゲート電極の両側方に位置する領域に、
ソース・ドレイン領域を形成する工程（ｃ）と、上記ソ
ース・ドレイン領域の上部をシリサイド層にする工程
（ｄ）とを含んでいる。
【００２３】この方法により、ソース・ドレイン領域に
シリサイド層を形成するための前処理において、ストレ
ス緩和用絶縁膜の下端部がエッチングされることがない
ので、工程（ｄ）においてシリサイド層がストレス緩和
用絶縁膜の下方に延びてチャネル領域やエクステンショ
ン領域（又はＬＤＤ領域）に到達することはない。した
がって、シリサイド層から基板領域へのリーク電流の少
ない半導体装置を形成することができる。
シリサイド層を形成するための前処理において、ストレ
ス緩和用絶縁膜の下端部がエッチングされることがない
ので、工程（ｄ）においてシリサイド層がストレス緩和
用絶縁膜の下方に延びてチャネル領域やエクステンショ
ン領域（又はＬＤＤ領域）に到達することはない。した
がって、シリサイド層から基板領域へのリーク電流の少
ない半導体装置を形成することができる。
【００２４】上記工程（ｂ）では、ＣＶＤによりシリコ
ン酸化膜を堆積した後、シリコン酸化膜の焼き締めのた
めの熱処理を行なうことにより、上記酸化膜のウエット
エッチに対する耐性を有する絶縁膜を形成することがで
きる。
ン酸化膜を堆積した後、シリコン酸化膜の焼き締めのた
めの熱処理を行なうことにより、上記酸化膜のウエット
エッチに対する耐性を有する絶縁膜を形成することがで
きる。
【００２５】また、上記工程（ｂ）では、上記酸化膜の
ウエットエッチに対する耐性を有する絶縁膜として、シ
リコン酸窒化膜を形成することもできる。
ウエットエッチに対する耐性を有する絶縁膜として、シ
リコン酸窒化膜を形成することもできる。
【００２６】本発明の第２の半導体装置の製造方法は、
基板の半導体層の上にゲート絶縁膜及びゲート電極を形
成する工程（ａ）と、基板上にシリコン酸化膜及びシリ
コン窒化膜を堆積した後、上記シリコン酸化膜及びシリ
コン窒化膜を異方性エッチングによりエッチバックし
て、上記ゲート電極の側面上に、窒化物サイドウォール
と、上記ゲート電極と窒化物サイドウォールとの間から
上記半導体層と窒化物サイドウォールとの間に亘って介
在する断面がＬ字状のストレス緩和用酸化膜とを形成す
る工程（ｂ）と、窒化処理を行なって、上記ストレス緩
和用酸化膜の下端部を酸窒化部にする工程（ｃ）と、上
記半導体層のうち上記ゲート電極の両側方に位置する領
域に、ソース・ドレイン領域を形成する工程（ｄ）と、
上記ソース・ドレイン領域の上部をシリサイド層にする
工程（ｅ）とを含んでいる。
基板の半導体層の上にゲート絶縁膜及びゲート電極を形
成する工程（ａ）と、基板上にシリコン酸化膜及びシリ
コン窒化膜を堆積した後、上記シリコン酸化膜及びシリ
コン窒化膜を異方性エッチングによりエッチバックし
て、上記ゲート電極の側面上に、窒化物サイドウォール
と、上記ゲート電極と窒化物サイドウォールとの間から
上記半導体層と窒化物サイドウォールとの間に亘って介
在する断面がＬ字状のストレス緩和用酸化膜とを形成す
る工程（ｂ）と、窒化処理を行なって、上記ストレス緩
和用酸化膜の下端部を酸窒化部にする工程（ｃ）と、上
記半導体層のうち上記ゲート電極の両側方に位置する領
域に、ソース・ドレイン領域を形成する工程（ｄ）と、
上記ソース・ドレイン領域の上部をシリサイド層にする
工程（ｅ）とを含んでいる。
【００２７】この方法によっても、第２の半導体装置の
製造方法と同様に、シリサイド層から基板領域へのリー
ク電流の少ない半導体装置を形成することができる。
製造方法と同様に、シリサイド層から基板領域へのリー
ク電流の少ない半導体装置を形成することができる。
【００２８】本発明の第３の半導体装置の製造方法は、
基板の半導体層の上にゲート絶縁膜及びゲート電極を形
成する工程（ａ）と、上記ゲート電極の側面上に、スト
レス緩和機能を有する絶縁体サイドウォールを形成する
工程（ｂ）と、基板上にシリコン窒化膜を堆積する工程
（ｃ）と、上記シリコン窒化膜の上に、反応防止用酸化
膜を形成する工程（ｄ）と、上記反応防止用酸化膜のう
ち非シリサイド形成領域に位置する部分を残して、シリ
サイド形成領域に位置する部分を選択的に除去する工程
（ｅ）と、上記シリコン窒化膜のうちシリサイド形成領
域に位置する部分の異方性エッチングを行なって、上記
絶縁体サイドウォールの上に上記半導体層に接する窒化
物サイドウォールを形成する工程（ｆ）と、上記半導体
層のうち上記ゲート電極の両側方に位置する領域に、ソ
ース・ドレイン領域を形成する工程（ｇ）と、上記ソー
ス・ドレイン領域の上部をシリサイド層にする工程
（ｈ）とを含んでいる。
基板の半導体層の上にゲート絶縁膜及びゲート電極を形
成する工程（ａ）と、上記ゲート電極の側面上に、スト
レス緩和機能を有する絶縁体サイドウォールを形成する
工程（ｂ）と、基板上にシリコン窒化膜を堆積する工程
（ｃ）と、上記シリコン窒化膜の上に、反応防止用酸化
膜を形成する工程（ｄ）と、上記反応防止用酸化膜のう
ち非シリサイド形成領域に位置する部分を残して、シリ
サイド形成領域に位置する部分を選択的に除去する工程
（ｅ）と、上記シリコン窒化膜のうちシリサイド形成領
域に位置する部分の異方性エッチングを行なって、上記
絶縁体サイドウォールの上に上記半導体層に接する窒化
物サイドウォールを形成する工程（ｆ）と、上記半導体
層のうち上記ゲート電極の両側方に位置する領域に、ソ
ース・ドレイン領域を形成する工程（ｇ）と、上記ソー
ス・ドレイン領域の上部をシリサイド層にする工程
（ｈ）とを含んでいる。
【００２９】この方法により、工程（ｅ）においてシリ
サイド形成領域の反応防止用酸化膜を除去する際に、シ
リサイド形成領域がシリコン窒化膜によって覆われてい
るので、絶縁体サイドウォールの下端部はほとんどエッ
チングされない。したがって、その後の工程（ｇ）にお
いてシリサイド層が絶縁体サイドウォールの下方に延び
てチャネル領域やエクステンション領域（又はＬＤＤ領
域）に到達することはない。よって、シリサイド層から
基板領域へのリーク電流の少ない半導体装置を形成する
ことができる。
サイド形成領域の反応防止用酸化膜を除去する際に、シ
リサイド形成領域がシリコン窒化膜によって覆われてい
るので、絶縁体サイドウォールの下端部はほとんどエッ
チングされない。したがって、その後の工程（ｇ）にお
いてシリサイド層が絶縁体サイドウォールの下方に延び
てチャネル領域やエクステンション領域（又はＬＤＤ領
域）に到達することはない。よって、シリサイド層から
基板領域へのリーク電流の少ない半導体装置を形成する
ことができる。
【００３０】上記工程（ｂ）では、基板上にシリコン酸
化膜及びシリコン窒化膜を堆積した後、上記シリコン酸
化膜及びシリコン窒化膜を異方性エッチングによりエッ
チバックして、上記ゲート電極の側面上に、窒化物サイ
ドウォールと、上記ゲート電極と窒化物サイドウォール
との間から上記半導体層と窒化物サイドウォールとの間
に亘って介在する断面がＬ字状のストレス緩和用酸化膜
とを形成することができる。
化膜及びシリコン窒化膜を堆積した後、上記シリコン酸
化膜及びシリコン窒化膜を異方性エッチングによりエッ
チバックして、上記ゲート電極の側面上に、窒化物サイ
ドウォールと、上記ゲート電極と窒化物サイドウォール
との間から上記半導体層と窒化物サイドウォールとの間
に亘って介在する断面がＬ字状のストレス緩和用酸化膜
とを形成することができる。
【００３１】上記工程（ｃ）では、上記シリコン窒化膜
として、化学量論的組成よりもシリコンリッチな組成を
有するシリコン窒化膜を形成することにより、半導体層
へのストレスの印加などの悪影響をできるだけ低減する
ことができる。
として、化学量論的組成よりもシリコンリッチな組成を
有するシリコン窒化膜を形成することにより、半導体層
へのストレスの印加などの悪影響をできるだけ低減する
ことができる。
【００３２】
【発明の実施の形態】（第１の実施形態）図１（ａ）〜
（ｄ）は、本発明の第１の実施形態の半導体装置の製造
工程を示す断面図である。図１（ａ）〜（ｄ）には、ｎ
ＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐ
ＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩ
ＳＦＥＴ領域においては、基板領域やエクステンション
領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域
の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になってい
る。
（ｄ）は、本発明の第１の実施形態の半導体装置の製造
工程を示す断面図である。図１（ａ）〜（ｄ）には、ｎ
ＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐ
ＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩ
ＳＦＥＴ領域においては、基板領域やエクステンション
領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域
の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になってい
る。
【００３３】まず、図１（ａ）に示す工程において、Ｓ
ｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、
下部ゲート電極となる厚みが約１００ｎｍのポリシリコ
ン膜と、上部ゲート電極となるメタル膜と、ゲート上保
護膜となるシリコン窒化膜とを順に形成する、その後、
フォトリソグラフィーにより、上記シリコン窒化膜の上
に、所望ゲート電極パターンを形成するためのレジスト
マスク（図示せず）を形成した後、このレジストマスク
を用いたドライエッチングにより、シリコン窒化膜、メ
タル膜，ポリシリコン膜及びシリコン酸窒化膜をパター
ニングして、ゲート絶縁膜２と、下部ゲート電極３及び
上部ゲート電極４からなるゲート電極１５と、ゲート上
保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を
覆うレジストマスク（図示せず）を形成した後、ｎＭＩ
ＳＦＥＴ領域において、砒素イオン（Ａｓ+ ）を、加速
エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０
14atoms ・ｃｍ-2の条件でＳｉ基板１内に注入して、ｎ
型エクステンション領域（又はＬＤＤ領域）６を形成す
る。
ｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、
下部ゲート電極となる厚みが約１００ｎｍのポリシリコ
ン膜と、上部ゲート電極となるメタル膜と、ゲート上保
護膜となるシリコン窒化膜とを順に形成する、その後、
フォトリソグラフィーにより、上記シリコン窒化膜の上
に、所望ゲート電極パターンを形成するためのレジスト
マスク（図示せず）を形成した後、このレジストマスク
を用いたドライエッチングにより、シリコン窒化膜、メ
タル膜，ポリシリコン膜及びシリコン酸窒化膜をパター
ニングして、ゲート絶縁膜２と、下部ゲート電極３及び
上部ゲート電極４からなるゲート電極１５と、ゲート上
保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を
覆うレジストマスク（図示せず）を形成した後、ｎＭＩ
ＳＦＥＴ領域において、砒素イオン（Ａｓ+ ）を、加速
エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０
14atoms ・ｃｍ-2の条件でＳｉ基板１内に注入して、ｎ
型エクステンション領域（又はＬＤＤ領域）６を形成す
る。
【００３４】次に、図１（ｂ）に示す工程で、ＬＰ−Ｃ
ＶＤ法により、基板上に、厚みが約２０ｎｍのシリコン
酸窒化膜１７と、厚みが約８０ｎｍのシリコン窒化膜８
とを順次形成する。
ＶＤ法により、基板上に、厚みが約２０ｎｍのシリコン
酸窒化膜１７と、厚みが約８０ｎｍのシリコン窒化膜８
とを順次形成する。
【００３５】さらに、図１（ｃ）に示す工程で、シリコ
ン酸窒化膜１７とシリコン窒化膜８との異方性エッチン
グを行なって、ゲート電極１５及びゲート上保護膜５の
側面上に、断面がＬ字状の酸窒化物サイドウォール１７
ａと、窒化物サイドウォール８ａとの積層膜からなる積
層サイドウォール２０Ａを形成する。その後、ゲート上
保護膜５，ゲート電極１５及び積層サイドウォール２０
Ａをマスクとして、砒素イオン（Ａｓ+ ）を、加速エネ
ルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０15at
oms ・ｃｍ-2の条件で、Ｓｉ基板１内に注入し、さらに
１０００℃，１０秒間の高速加熱処理により、ｎ型の高
濃度ソース・ドレイン領域９を形成する。
ン酸窒化膜１７とシリコン窒化膜８との異方性エッチン
グを行なって、ゲート電極１５及びゲート上保護膜５の
側面上に、断面がＬ字状の酸窒化物サイドウォール１７
ａと、窒化物サイドウォール８ａとの積層膜からなる積
層サイドウォール２０Ａを形成する。その後、ゲート上
保護膜５，ゲート電極１５及び積層サイドウォール２０
Ａをマスクとして、砒素イオン（Ａｓ+ ）を、加速エネ
ルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０15at
oms ・ｃｍ-2の条件で、Ｓｉ基板１内に注入し、さらに
１０００℃，１０秒間の高速加熱処理により、ｎ型の高
濃度ソース・ドレイン領域９を形成する。
【００３６】次に、図１（ｄ）に示す工程で、高濃度ソ
ース・ドレイン領域９上にシリサイド層を形成するに先
立って、非シリサイド形成領域（図示せず）におけるシ
リサイド化反応を防止するために、以下の処理を行な
う。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み
約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、
シリコン酸化膜の上に、非シリサイド形成領域を覆い、
シリサイド形成領域（例えば図１（ｄ）に示す領域）を
開口したフォトレジスト膜を形成し、フォトレジスト膜
をエッチングマスクとして、例えば２０：１に希釈され
たバッファードフッ酸溶液により、３０秒程度の間、反
応防止用シリコン酸化膜のウェットエッチングを行い、
反応防止用シリコン酸化膜のうちシリサイド形成領域に
位置する部分を除去する。このとき、反応防止用シリコ
ン酸化膜をできるだけ完全に除去するために、オーバー
エッチングが行なわれるが、窒化物サイドウォール８ａ
とＬ字状の酸窒化物サイドウォール１７ａとは、フッ酸
溶液に対するエッチング耐性が高いためほとんど除去さ
れない。つまり、図６（ｄ）に示すような，酸化膜除去
部Ｒdeは形成されない。
ース・ドレイン領域９上にシリサイド層を形成するに先
立って、非シリサイド形成領域（図示せず）におけるシ
リサイド化反応を防止するために、以下の処理を行な
う。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み
約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、
シリコン酸化膜の上に、非シリサイド形成領域を覆い、
シリサイド形成領域（例えば図１（ｄ）に示す領域）を
開口したフォトレジスト膜を形成し、フォトレジスト膜
をエッチングマスクとして、例えば２０：１に希釈され
たバッファードフッ酸溶液により、３０秒程度の間、反
応防止用シリコン酸化膜のウェットエッチングを行い、
反応防止用シリコン酸化膜のうちシリサイド形成領域に
位置する部分を除去する。このとき、反応防止用シリコ
ン酸化膜をできるだけ完全に除去するために、オーバー
エッチングが行なわれるが、窒化物サイドウォール８ａ
とＬ字状の酸窒化物サイドウォール１７ａとは、フッ酸
溶液に対するエッチング耐性が高いためほとんど除去さ
れない。つまり、図６（ｄ）に示すような，酸化膜除去
部Ｒdeは形成されない。
【００３７】その後、アッシング，ＲＣＡ洗浄などを行
なって、フォトレジスト膜を除去した後、その処理の際
にシリコン層（高濃度ソース・ドレイン領域９など）の
表面に形成されるシリコン酸化膜を除去するために、例
えば１００：１のフッ酸溶液でウェットエッチングを行
なう。その際にも、窒化物サイドウォール８ａとＬ字状
の酸窒化物サイドウォール１７ａとはほとんどエッチン
グされない。その後、基板上に、厚みが約８ｎｍのＣｏ
膜を堆積し、例えば５５０℃，６０秒間の熱処理を加え
て、シリコン層とＣｏ膜とが互いに接している部分でＣ
ｏとＳｉとを反応させる。その結果、高濃度ソース・ド
レイン領域９の上に、ＣｏＳｉ2 からなるコバルトシリ
サイド層１１が形成される。その後、選択ウェットエッ
チングにより、Ｃｏ膜のうちＳｉと反応していない部分
を除去する。
なって、フォトレジスト膜を除去した後、その処理の際
にシリコン層（高濃度ソース・ドレイン領域９など）の
表面に形成されるシリコン酸化膜を除去するために、例
えば１００：１のフッ酸溶液でウェットエッチングを行
なう。その際にも、窒化物サイドウォール８ａとＬ字状
の酸窒化物サイドウォール１７ａとはほとんどエッチン
グされない。その後、基板上に、厚みが約８ｎｍのＣｏ
膜を堆積し、例えば５５０℃，６０秒間の熱処理を加え
て、シリコン層とＣｏ膜とが互いに接している部分でＣ
ｏとＳｉとを反応させる。その結果、高濃度ソース・ド
レイン領域９の上に、ＣｏＳｉ2 からなるコバルトシリ
サイド層１１が形成される。その後、選択ウェットエッ
チングにより、Ｃｏ膜のうちＳｉと反応していない部分
を除去する。
【００３８】本実施形態の半導体装置又はその製造方法
によると、図１（ｄ）に示す工程で、Ｓｉ基板１上のＬ
字状の酸窒化物サイドウォール１７ａがフッ酸溶液にエ
ッチングされずに残るので、図６（ｄ）に示すような酸
化膜除去部Ｒdeが形成されることはなく、積層サイドウ
ォール２０Ａの下方には、ほとんどコバルトシリサイド
層１１が形成されない。つまり、コバルトシリサイド層
１１は積層サイドウォール２０Ａの下端部よりもほぼ外
方にのみ形成され、コバルトシリサイド層１１が横方向
に成長して接合深さの浅いｎ型エクステンション領域
（又はＬＤＤ領域）６に達することはない。したがっ
て、コバルトシリサイド層１１の底部は高濃度ソース・
ドレイン領域９によって囲まれ、コバルトシリサイド層
１１とＳｉ基板１の基板領域（ここではｐ型ウェル領
域）との間におけるリーク電流の発生が抑制されること
になる。
によると、図１（ｄ）に示す工程で、Ｓｉ基板１上のＬ
字状の酸窒化物サイドウォール１７ａがフッ酸溶液にエ
ッチングされずに残るので、図６（ｄ）に示すような酸
化膜除去部Ｒdeが形成されることはなく、積層サイドウ
ォール２０Ａの下方には、ほとんどコバルトシリサイド
層１１が形成されない。つまり、コバルトシリサイド層
１１は積層サイドウォール２０Ａの下端部よりもほぼ外
方にのみ形成され、コバルトシリサイド層１１が横方向
に成長して接合深さの浅いｎ型エクステンション領域
（又はＬＤＤ領域）６に達することはない。したがっ
て、コバルトシリサイド層１１の底部は高濃度ソース・
ドレイン領域９によって囲まれ、コバルトシリサイド層
１１とＳｉ基板１の基板領域（ここではｐ型ウェル領
域）との間におけるリーク電流の発生が抑制されること
になる。
【００３９】また、窒化物サイドウォール８は、ゲート
電極１５及びＳｉ基板１に接触していないので、Ｓｉ基
板１の界面準位の発生や、窒化物サイドウォール８から
のストレスに起因するホットキャリア耐性の劣化，ゲー
ト絶縁膜２の信頼性の低下をも抑制することができる。
電極１５及びＳｉ基板１に接触していないので、Ｓｉ基
板１の界面準位の発生や、窒化物サイドウォール８から
のストレスに起因するホットキャリア耐性の劣化，ゲー
ト絶縁膜２の信頼性の低下をも抑制することができる。
【００４０】なお、本実施形態の製造方法では、図１
（ｂ）に示す工程において、ＬＰ−ＣＶＤ法により、シ
リコン酸窒化膜１７を形成したが、本発明の半導体装置
の製造方法は、斯かる実施形態に限定されるものではな
く、例えば、プラズマＣＶＤ法や、シリコン酸化膜を形
成した後にアンモニア（ＮＨ3 ）やＮ2 Ｏガス中でシリ
コン酸化膜の窒化を行なうことにより、シリコン酸窒化
膜を形成してもよい。
（ｂ）に示す工程において、ＬＰ−ＣＶＤ法により、シ
リコン酸窒化膜１７を形成したが、本発明の半導体装置
の製造方法は、斯かる実施形態に限定されるものではな
く、例えば、プラズマＣＶＤ法や、シリコン酸化膜を形
成した後にアンモニア（ＮＨ3 ）やＮ2 Ｏガス中でシリ
コン酸化膜の窒化を行なうことにより、シリコン酸窒化
膜を形成してもよい。
【００４１】（第２の実施形態）図２（ａ）〜（ｃ）
は、本発明の第２の実施形態の製造工程を示す断面図で
ある。図２（ａ）〜（ｃ）には、ｎＭＩＳＦＥＴ領域の
みが図示されているが、基板にはｐＭＩＳＦＥＴ領域も
存在することが前提である。ｐＭＩＳＦＥＴ領域におい
ては、基板領域やエクステンション領域（又はＬＤＤ領
域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳ
ＦＥＴ領域とはすべて逆になっている。
は、本発明の第２の実施形態の製造工程を示す断面図で
ある。図２（ａ）〜（ｃ）には、ｎＭＩＳＦＥＴ領域の
みが図示されているが、基板にはｐＭＩＳＦＥＴ領域も
存在することが前提である。ｐＭＩＳＦＥＴ領域におい
ては、基板領域やエクステンション領域（又はＬＤＤ領
域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳ
ＦＥＴ領域とはすべて逆になっている。
【００４２】まず、図２（ａ）に示す工程において、Ｓ
ｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、
下部ゲート電極となる厚みが約１００ｎｍのポリシリコ
ン膜と、上部ゲート電極となるメタル膜と、ゲート上保
護膜となるシリコン窒化膜とを順に形成する、その後、
フォトリソグラフィーにより、上記シリコン窒化膜の上
に、所望ゲート電極パターンを形成するためのレジスト
マスク（図示せず）を形成した後、このレジストマスク
を用いたドライエッチングにより、シリコン窒化膜、メ
タル膜，ポリシリコン膜及びシリコン酸窒化膜をパター
ニングして、ゲート絶縁膜２と、下部ゲート電極３及び
上部ゲート電極４からなるゲート電極１５と、ゲート上
保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を
覆うレジストマスク（図示せず）を形成した後、ｎＭＩ
ＳＦＥＴ領域において、砒素イオン（Ａｓ+ ）を、加速
エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０
14atoms ・ｃｍ-2の条件でＳｉ基板１内に注入して、ｎ
型エクステンション領域（又はＬＤＤ領域）６を形成す
る。
ｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、
下部ゲート電極となる厚みが約１００ｎｍのポリシリコ
ン膜と、上部ゲート電極となるメタル膜と、ゲート上保
護膜となるシリコン窒化膜とを順に形成する、その後、
フォトリソグラフィーにより、上記シリコン窒化膜の上
に、所望ゲート電極パターンを形成するためのレジスト
マスク（図示せず）を形成した後、このレジストマスク
を用いたドライエッチングにより、シリコン窒化膜、メ
タル膜，ポリシリコン膜及びシリコン酸窒化膜をパター
ニングして、ゲート絶縁膜２と、下部ゲート電極３及び
上部ゲート電極４からなるゲート電極１５と、ゲート上
保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を
覆うレジストマスク（図示せず）を形成した後、ｎＭＩ
ＳＦＥＴ領域において、砒素イオン（Ａｓ+ ）を、加速
エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０
14atoms ・ｃｍ-2の条件でＳｉ基板１内に注入して、ｎ
型エクステンション領域（又はＬＤＤ領域）６を形成す
る。
【００４３】次に、ＬＰ−ＣＶＤ法により、基板上に、
厚みが約２０ｎｍのシリコン酸化膜と、厚みが約８０ｎ
ｍのシリコン窒化膜とを順次形成した後、シリコン酸化
膜とシリコン窒化膜との異方性エッチングを行なって、
ゲート電極１５及びゲート上保護膜５の側面上に、断面
がＬ字状の酸化物サイドウォール７と、窒化物サイドウ
ォール８ａとの積層膜からなる積層サイドウォール２０
Ｂを形成する。
厚みが約２０ｎｍのシリコン酸化膜と、厚みが約８０ｎ
ｍのシリコン窒化膜とを順次形成した後、シリコン酸化
膜とシリコン窒化膜との異方性エッチングを行なって、
ゲート電極１５及びゲート上保護膜５の側面上に、断面
がＬ字状の酸化物サイドウォール７と、窒化物サイドウ
ォール８ａとの積層膜からなる積層サイドウォール２０
Ｂを形成する。
【００４４】その後、図２（ｂ）に示す工程で、ゲート
上保護膜５，ゲート電極１５及び積層サイドウォール２
０Ｂをマスクとして、砒素イオン（Ａｓ+ ）を、加速エ
ネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０15
atoms ・ｃｍ-2の条件で、Ｓｉ基板１内に注入し、さら
に窒素を含む雰囲気（例えば、ＮＨ3 ガス，Ｎ2 Ｏガス
など）で１０００℃，１０秒間の高速加熱処理により、
ｎ型の高濃度ソース・ドレイン領域９を形成するととも
に、酸化物サイドウォール７の下端部のうち露出してい
る表面部を窒化して、酸窒化部２１を形成する。このと
き、高濃度ソース・ドレイン領域９に注入された不純物
の活性化のための熱処理と、酸窒化部２１の形成のため
の熱処理（活性化のための熱処理よりも低めの温度，例
えば９００℃程度が好ましい）とを分けて行なってもよ
い。また、酸窒化部２１の形成を窒素分以下によるプラ
ズマ処理によって行なってもよい。
上保護膜５，ゲート電極１５及び積層サイドウォール２
０Ｂをマスクとして、砒素イオン（Ａｓ+ ）を、加速エ
ネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０15
atoms ・ｃｍ-2の条件で、Ｓｉ基板１内に注入し、さら
に窒素を含む雰囲気（例えば、ＮＨ3 ガス，Ｎ2 Ｏガス
など）で１０００℃，１０秒間の高速加熱処理により、
ｎ型の高濃度ソース・ドレイン領域９を形成するととも
に、酸化物サイドウォール７の下端部のうち露出してい
る表面部を窒化して、酸窒化部２１を形成する。このと
き、高濃度ソース・ドレイン領域９に注入された不純物
の活性化のための熱処理と、酸窒化部２１の形成のため
の熱処理（活性化のための熱処理よりも低めの温度，例
えば９００℃程度が好ましい）とを分けて行なってもよ
い。また、酸窒化部２１の形成を窒素分以下によるプラ
ズマ処理によって行なってもよい。
【００４５】次に、図２（ｃ）に示す工程で、高濃度ソ
ース・ドレイン領域９上にシリサイド層を形成するに先
立って、非シリサイド形成領域（図示せず）におけるシ
リサイド化反応を防止するためにために、以下の処理を
行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に
厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した
後、反応防止用シリコン酸化膜の上に、非シリサイド形
成領域を覆い、シリサイド形成領域（例えば図２（ｃ）
に示す領域）を開口したフォトレジスト膜を形成し、フ
ォトレジスト膜をエッチングマスクとして、例えば２
０：１に希釈されたバッファードフッ酸溶液により、３
０秒程度の間、反応防止用シリコン酸化膜のウェットエ
ッチングを行い、反応防止用シリコン酸化膜のうちシリ
サイド形成領域に位置する部分を除去する。このとき、
反応防止用シリコン酸化膜をできるだけ完全に除去する
ために、オーバーエッチングが行なわれるが、窒化物サ
イドウォール８ａとＬ字状の酸化物サイドウォール７の
下端部の酸窒化部２１とはフッ酸溶液に対するエッチン
グ耐性が高いためほとんど除去されない。つまり、図６
（ｄ）に示すような，酸化膜除去部Ｒdeは形成されな
い。
ース・ドレイン領域９上にシリサイド層を形成するに先
立って、非シリサイド形成領域（図示せず）におけるシ
リサイド化反応を防止するためにために、以下の処理を
行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に
厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した
後、反応防止用シリコン酸化膜の上に、非シリサイド形
成領域を覆い、シリサイド形成領域（例えば図２（ｃ）
に示す領域）を開口したフォトレジスト膜を形成し、フ
ォトレジスト膜をエッチングマスクとして、例えば２
０：１に希釈されたバッファードフッ酸溶液により、３
０秒程度の間、反応防止用シリコン酸化膜のウェットエ
ッチングを行い、反応防止用シリコン酸化膜のうちシリ
サイド形成領域に位置する部分を除去する。このとき、
反応防止用シリコン酸化膜をできるだけ完全に除去する
ために、オーバーエッチングが行なわれるが、窒化物サ
イドウォール８ａとＬ字状の酸化物サイドウォール７の
下端部の酸窒化部２１とはフッ酸溶液に対するエッチン
グ耐性が高いためほとんど除去されない。つまり、図６
（ｄ）に示すような，酸化膜除去部Ｒdeは形成されな
い。
【００４６】その後、アッシング，ＲＣＡ洗浄などを行
なって、フォトレジスト膜を除去した後、その処理の際
にシリコン層（高濃度ソース・ドレイン領域９など）の
表面に形成されるシリコン酸化膜を除去するために、例
えば１００：１のフッ酸溶液でウェットエッチングを行
なう。その際にも、窒化物サイドウォール８ａとＬ字状
の酸化物サイドウォール７の酸窒化部２１とはほとんど
エッチングされない。その後、基板上に、厚みが約８ｎ
ｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処
理を加えて、シリコン層とＣｏ膜とが互いに接している
部分でＣｏとＳｉとを反応させる。その結果、高濃度ソ
ース・ドレイン領域９の上に、ＣｏＳｉ 2 からなるコバ
ルトシリサイド層１１が形成される。その後、選択ウェ
ットエッチングにより、Ｃｏ膜のうちＳｉと反応してい
ない部分を除去する。
なって、フォトレジスト膜を除去した後、その処理の際
にシリコン層（高濃度ソース・ドレイン領域９など）の
表面に形成されるシリコン酸化膜を除去するために、例
えば１００：１のフッ酸溶液でウェットエッチングを行
なう。その際にも、窒化物サイドウォール８ａとＬ字状
の酸化物サイドウォール７の酸窒化部２１とはほとんど
エッチングされない。その後、基板上に、厚みが約８ｎ
ｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処
理を加えて、シリコン層とＣｏ膜とが互いに接している
部分でＣｏとＳｉとを反応させる。その結果、高濃度ソ
ース・ドレイン領域９の上に、ＣｏＳｉ 2 からなるコバ
ルトシリサイド層１１が形成される。その後、選択ウェ
ットエッチングにより、Ｃｏ膜のうちＳｉと反応してい
ない部分を除去する。
【００４７】本実施形態の半導体装置又はその製造方法
によると、図２（ｃ）に示す工程で、Ｓｉ基板１上のＬ
字状の酸化物サイドウォール７の酸窒化部２１がフッ酸
溶液にエッチングされずに残るので、図６（ｄ）に示す
ような酸化膜除去部Ｒdeが形成されることはなく、積層
サイドウォール２０Ｂの下方には、ほとんどコバルトシ
リサイド層１１が形成されない。つまり、コバルトシリ
サイド層１１は積層サイドウォール２０Ｂの下端部より
もほぼ外方にのみ形成され、コバルトシリサイド層１１
が横方向に成長して接合深さの浅いｎ型エクステンショ
ン領域（又はＬＤＤ領域）６に達することはない。した
がって、コバルトシリサイド層１１の底部は高濃度ソー
ス・ドレイン領域９によって囲まれ、コバルトシリサイ
ド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル
領域）との間におけるリーク電流の発生が抑制されるこ
とになる。
によると、図２（ｃ）に示す工程で、Ｓｉ基板１上のＬ
字状の酸化物サイドウォール７の酸窒化部２１がフッ酸
溶液にエッチングされずに残るので、図６（ｄ）に示す
ような酸化膜除去部Ｒdeが形成されることはなく、積層
サイドウォール２０Ｂの下方には、ほとんどコバルトシ
リサイド層１１が形成されない。つまり、コバルトシリ
サイド層１１は積層サイドウォール２０Ｂの下端部より
もほぼ外方にのみ形成され、コバルトシリサイド層１１
が横方向に成長して接合深さの浅いｎ型エクステンショ
ン領域（又はＬＤＤ領域）６に達することはない。した
がって、コバルトシリサイド層１１の底部は高濃度ソー
ス・ドレイン領域９によって囲まれ、コバルトシリサイ
ド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル
領域）との間におけるリーク電流の発生が抑制されるこ
とになる。
【００４８】また、窒化物サイドウォール８は、ゲート
電極１５及びＳｉ基板１に接触していないので、Ｓｉ基
板１の界面準位の発生や、窒化物サイドウォール８から
のストレスに起因するホットキャリア耐性の劣化，ゲー
ト絶縁膜２の信頼性の低下をも抑制することができる。
電極１５及びＳｉ基板１に接触していないので、Ｓｉ基
板１の界面準位の発生や、窒化物サイドウォール８から
のストレスに起因するホットキャリア耐性の劣化，ゲー
ト絶縁膜２の信頼性の低下をも抑制することができる。
【００４９】（第３の実施形態）図３（ａ）〜（ｄ）
は、本発明の第３の実施形態の製造工程を示す断面図で
ある。上記第１，第２の実施形態においては、シリサイ
ド形成領域の処理のみを図示したが、本実施形態におい
て、図３（ａ）〜（ｄ）には、シリサイド形成領域Ｒsc
と非シリサイド形成領域Ｒnsとが図示されている。ただ
し、図３（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域のみ
が図示されているが、基板にはｐＭＩＳＦＥＴ領域も存
在することが前提である。ｐＭＩＳＦＥＴ領域において
は、基板領域やエクステンション領域（又はＬＤＤ領
域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳ
ＦＥＴ領域とはすべて逆になっている。
は、本発明の第３の実施形態の製造工程を示す断面図で
ある。上記第１，第２の実施形態においては、シリサイ
ド形成領域の処理のみを図示したが、本実施形態におい
て、図３（ａ）〜（ｄ）には、シリサイド形成領域Ｒsc
と非シリサイド形成領域Ｒnsとが図示されている。ただ
し、図３（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域のみ
が図示されているが、基板にはｐＭＩＳＦＥＴ領域も存
在することが前提である。ｐＭＩＳＦＥＴ領域において
は、基板領域やエクステンション領域（又はＬＤＤ領
域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳ
ＦＥＴ領域とはすべて逆になっている。
【００５０】まず、図３（ａ）に示す工程において、Ｓ
ｉ基板１上に、シリサイド形成領域Ｒscと非シリサイド
形成領域Ｒnsとを区画する溝型の素子分離１２を形成し
た後、シリサイド形成領域Ｒsc及び非シリサイド形成領
域Ｒnsにおいて、厚みが約３．０のシリコン酸窒化膜
と、下部ゲート電極となる厚みが約１００ｎｍのポリシ
リコン膜と、上部ゲート電極となるメタル膜と、ゲート
上保護膜となるシリコン窒化膜とを順に形成する、その
後、フォトリソグラフィーにより、上記シリコン窒化膜
の上に、所望ゲート電極パターンを形成するためのレジ
ストマスク（図示せず）を形成した後、このレジストマ
スクを用いたドライエッチングにより、シリコン窒化
膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜を
パターニングして、ゲート絶縁膜２と、下部ゲート電極
３及び上部ゲート電極４からなるゲート電極１５と、ゲ
ート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ
領域を覆うレジストマスク（図示せず）を形成した後、
ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ+ ）
を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．
０×１０14atoms ・ｃｍ-2の条件でＳｉ基板１内に注入
して、ｎ型エクステンション領域（又はＬＤＤ領域）６
を形成する。
ｉ基板１上に、シリサイド形成領域Ｒscと非シリサイド
形成領域Ｒnsとを区画する溝型の素子分離１２を形成し
た後、シリサイド形成領域Ｒsc及び非シリサイド形成領
域Ｒnsにおいて、厚みが約３．０のシリコン酸窒化膜
と、下部ゲート電極となる厚みが約１００ｎｍのポリシ
リコン膜と、上部ゲート電極となるメタル膜と、ゲート
上保護膜となるシリコン窒化膜とを順に形成する、その
後、フォトリソグラフィーにより、上記シリコン窒化膜
の上に、所望ゲート電極パターンを形成するためのレジ
ストマスク（図示せず）を形成した後、このレジストマ
スクを用いたドライエッチングにより、シリコン窒化
膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜を
パターニングして、ゲート絶縁膜２と、下部ゲート電極
３及び上部ゲート電極４からなるゲート電極１５と、ゲ
ート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ
領域を覆うレジストマスク（図示せず）を形成した後、
ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ+ ）
を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．
０×１０14atoms ・ｃｍ-2の条件でＳｉ基板１内に注入
して、ｎ型エクステンション領域（又はＬＤＤ領域）６
を形成する。
【００５１】次に、ＬＰ−ＣＶＤ法により、シリサイド
形成領域Ｒsc及ぶ非シリサイド形成領域Ｒnsの双方にお
いて、基板上に、厚みが約２０ｎｍのシリコン酸化膜
と、厚みが約８０ｎｍのシリコン窒化膜とを順次形成し
た後、シリコン酸化膜とシリコン窒化膜との異方性エッ
チングを行なって、ゲート電極１５及びゲート上保護膜
５の側面上に、断面がＬ字状の酸化物サイドウォール７
と、窒化物サイドウォール８ａとの積層膜からなる積層
サイドウォール２０Ｃを形成する。
形成領域Ｒsc及ぶ非シリサイド形成領域Ｒnsの双方にお
いて、基板上に、厚みが約２０ｎｍのシリコン酸化膜
と、厚みが約８０ｎｍのシリコン窒化膜とを順次形成し
た後、シリコン酸化膜とシリコン窒化膜との異方性エッ
チングを行なって、ゲート電極１５及びゲート上保護膜
５の側面上に、断面がＬ字状の酸化物サイドウォール７
と、窒化物サイドウォール８ａとの積層膜からなる積層
サイドウォール２０Ｃを形成する。
【００５２】その後、図３（ｂ）に示す工程で、シリサ
イド形成領域Ｒsc及び非シリサイド形成領域Ｒnsの双方
において、ゲート上保護膜５，ゲート電極１５及び積層
サイドウォール２０Ｃをマスクとして、砒素イオン（Ａ
ｓ+ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が
約５．０×１０15atoms ・ｃｍ-2の条件で、Ｓｉ基板１
内に注入し、さらに１０００℃，１０秒間の高速加熱処
理により、ｎ型の高濃度ソース・ドレイン領域９を形成
する。
イド形成領域Ｒsc及び非シリサイド形成領域Ｒnsの双方
において、ゲート上保護膜５，ゲート電極１５及び積層
サイドウォール２０Ｃをマスクとして、砒素イオン（Ａ
ｓ+ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が
約５．０×１０15atoms ・ｃｍ-2の条件で、Ｓｉ基板１
内に注入し、さらに１０００℃，１０秒間の高速加熱処
理により、ｎ型の高濃度ソース・ドレイン領域９を形成
する。
【００５３】次に、高濃度ソース・ドレイン領域９上に
シリサイド層を形成するに先立って、非シリサイド形成
領域Ｒnsにおけるシリサイド化反応を防止するために、
以下の処理を行なう。まず、基板上に、例えばＬＰ−Ｃ
ＶＤ法により、厚みが約５ｎｍのシリコン窒化膜２３
と、厚み約５０ｎｍのシリコン酸化膜２４（反応防止用
シリコン酸化膜）とを順次堆積した後、シリコン酸化膜
２４の上に、非シリサイド形成領域Ｒnsを覆い、シリサ
イド形成領域Ｒscを開口したフォトレジスト膜３０を形
成する。
シリサイド層を形成するに先立って、非シリサイド形成
領域Ｒnsにおけるシリサイド化反応を防止するために、
以下の処理を行なう。まず、基板上に、例えばＬＰ−Ｃ
ＶＤ法により、厚みが約５ｎｍのシリコン窒化膜２３
と、厚み約５０ｎｍのシリコン酸化膜２４（反応防止用
シリコン酸化膜）とを順次堆積した後、シリコン酸化膜
２４の上に、非シリサイド形成領域Ｒnsを覆い、シリサ
イド形成領域Ｒscを開口したフォトレジスト膜３０を形
成する。
【００５４】次に、図３（ｃ）に示す工程で、フォトレ
ジスト膜３０をエッチングマスクとして、例えば２０：
１に希釈されたバッファードフッ酸溶液により、３０秒
程度の間、シリコン酸化膜２４のウェットエッチングを
行い、シリコン酸化膜２４のうちシリサイド形成領域Ｒ
scに位置する部分を除去する。このとき、シリコン酸化
膜２４をできるだけ完全に除去するために、オーバーエ
ッチングが行なわれるが、シリサイド形成領域Ｒscがシ
リコン窒化膜２３によって覆われているために、Ｌ字状
の酸化物サイドウォール７の下端部はほとんど除去され
ない。つまり、図６（ｄ）に示すような，酸化膜除去部
Ｒdeは形成されない。
ジスト膜３０をエッチングマスクとして、例えば２０：
１に希釈されたバッファードフッ酸溶液により、３０秒
程度の間、シリコン酸化膜２４のウェットエッチングを
行い、シリコン酸化膜２４のうちシリサイド形成領域Ｒ
scに位置する部分を除去する。このとき、シリコン酸化
膜２４をできるだけ完全に除去するために、オーバーエ
ッチングが行なわれるが、シリサイド形成領域Ｒscがシ
リコン窒化膜２３によって覆われているために、Ｌ字状
の酸化物サイドウォール７の下端部はほとんど除去され
ない。つまり、図６（ｄ）に示すような，酸化膜除去部
Ｒdeは形成されない。
【００５５】その後、ドライエッチング（異方性エッチ
ングにより、シリコン窒化膜２３をエッチバックして、
酸化物サイドウォール７及び窒化物サイドウォール８ａ
からなる積層サイドウォール２０Ｃの側面を覆う窒化物
サイドウォール２３ａを形成する。このとき、シリコン
窒化膜２３の厚みは５ｎｍと薄いため、シリコン窒化膜
からなるゲート上保護膜５をほとんど除去することな
く、シリコン窒化膜２３のエッチバックを行なうことが
可能である。
ングにより、シリコン窒化膜２３をエッチバックして、
酸化物サイドウォール７及び窒化物サイドウォール８ａ
からなる積層サイドウォール２０Ｃの側面を覆う窒化物
サイドウォール２３ａを形成する。このとき、シリコン
窒化膜２３の厚みは５ｎｍと薄いため、シリコン窒化膜
からなるゲート上保護膜５をほとんど除去することな
く、シリコン窒化膜２３のエッチバックを行なうことが
可能である。
【００５６】次に、図３（ｄ）に示す工程で、アッシン
グ，ＲＣＡ洗浄などを行なって、フォトレジスト膜３０
を除去した後、その処理の際にシリコン層（高濃度ソー
ス・ドレイン領域９など）の表面に形成されるシリコン
酸化膜を除去するために、例えば１００：１のフッ酸溶
液でウェットエッチングを行なう。その際にも、Ｌ字状
の酸化物サイドウォール７の下端部の側面は、窒化物サ
イドウォール２３ａによって覆われているために、ほと
んどエッチングされない。その後、基板上に、厚みが約
８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の
熱処理を加えて、シリコン層とＣｏ膜とが互いに接して
いる部分でＣｏとＳｉとを反応させる。その結果、高濃
度ソース・ドレイン領域９の上に、ＣｏＳｉ2 からなる
コバルトシリサイド層１１が形成される。その後、選択
ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応し
ていない部分を除去する。
グ，ＲＣＡ洗浄などを行なって、フォトレジスト膜３０
を除去した後、その処理の際にシリコン層（高濃度ソー
ス・ドレイン領域９など）の表面に形成されるシリコン
酸化膜を除去するために、例えば１００：１のフッ酸溶
液でウェットエッチングを行なう。その際にも、Ｌ字状
の酸化物サイドウォール７の下端部の側面は、窒化物サ
イドウォール２３ａによって覆われているために、ほと
んどエッチングされない。その後、基板上に、厚みが約
８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の
熱処理を加えて、シリコン層とＣｏ膜とが互いに接して
いる部分でＣｏとＳｉとを反応させる。その結果、高濃
度ソース・ドレイン領域９の上に、ＣｏＳｉ2 からなる
コバルトシリサイド層１１が形成される。その後、選択
ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応し
ていない部分を除去する。
【００５７】本実施形態の半導体装置又はその製造方法
によると、図３（ｃ）に示す工程で、Ｌ字状の酸化物サ
イドウォール７の下端部がシリコン窒化膜２３又は窒化
物サイドウォール２３ａによって覆われていることか
ら、酸化物サイドウォール７の下端部がフッ酸溶液にほ
とんどエッチングされずに残るので、図６（ｄ）に示す
ような酸化膜除去部Ｒdeが形成されることはなく、積層
サイドウォール２０Ｃの下方には、ほとんどコバルトシ
リサイド層１１が形成されない。つまり、コバルトシリ
サイド層１１は積層サイドウォール２０Ｃの下端部より
もほぼ外方にのみ形成され、コバルトシリサイド層１１
が横方向に成長して接合深さの浅いｎ型エクステンショ
ン領域（又はＬＤＤ領域）６に達することはない。した
がって、コバルトシリサイド層１１の底部は高濃度ソー
ス・ドレイン領域９によって囲まれ、コバルトシリサイ
ド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル
領域）との間におけるリーク電流の発生が抑制されるこ
とになる。
によると、図３（ｃ）に示す工程で、Ｌ字状の酸化物サ
イドウォール７の下端部がシリコン窒化膜２３又は窒化
物サイドウォール２３ａによって覆われていることか
ら、酸化物サイドウォール７の下端部がフッ酸溶液にほ
とんどエッチングされずに残るので、図６（ｄ）に示す
ような酸化膜除去部Ｒdeが形成されることはなく、積層
サイドウォール２０Ｃの下方には、ほとんどコバルトシ
リサイド層１１が形成されない。つまり、コバルトシリ
サイド層１１は積層サイドウォール２０Ｃの下端部より
もほぼ外方にのみ形成され、コバルトシリサイド層１１
が横方向に成長して接合深さの浅いｎ型エクステンショ
ン領域（又はＬＤＤ領域）６に達することはない。した
がって、コバルトシリサイド層１１の底部は高濃度ソー
ス・ドレイン領域９によって囲まれ、コバルトシリサイ
ド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル
領域）との間におけるリーク電流の発生が抑制されるこ
とになる。
【００５８】また、窒化物サイドウォール８は、ゲート
電極１５に接触していないので、窒化物サイドウォール
８からのストレスに起因するホットキャリア耐性の劣
化，ゲート絶縁膜２の信頼性の低下をも抑制することが
できる。なお、窒化物サイドウォール２３ａはＳｉ基板
１のごく一部には接しているが、チャネル領域とは酸化
物サイドウォール７を挟んで離間していることから、Ｍ
ＩＳＦＥＴの動作にはほとんど悪影響を与えない。
電極１５に接触していないので、窒化物サイドウォール
８からのストレスに起因するホットキャリア耐性の劣
化，ゲート絶縁膜２の信頼性の低下をも抑制することが
できる。なお、窒化物サイドウォール２３ａはＳｉ基板
１のごく一部には接しているが、チャネル領域とは酸化
物サイドウォール７を挟んで離間していることから、Ｍ
ＩＳＦＥＴの動作にはほとんど悪影響を与えない。
【００５９】なお、本実施形態においても、後述する第
４の実施形態と同様に、窒化物サイドウォール２３ａを
化学量論的組成（Ｓｉ3 Ｎ4 ）よりもシリコンリッチな
組成を有するシリコン窒化膜により構成してもよい、そ
の場合には、ＭＩＳＦＥＴの動作への悪影響をより効果
的に抑制することができる。
４の実施形態と同様に、窒化物サイドウォール２３ａを
化学量論的組成（Ｓｉ3 Ｎ4 ）よりもシリコンリッチな
組成を有するシリコン窒化膜により構成してもよい、そ
の場合には、ＭＩＳＦＥＴの動作への悪影響をより効果
的に抑制することができる。
【００６０】（第４の実施形態）図４（ａ）〜（ｄ）
は、本発明の第４の実施形態の製造工程を示す断面図で
ある。図４（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域の
みが図示されているが、基板にはｐＭＩＳＦＥＴ領域も
存在することが前提である。ｐＭＩＳＦＥＴ領域におい
ては、基板領域やエクステンション領域（又はＬＤＤ領
域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳ
ＦＥＴ領域とはすべて逆になっている。
は、本発明の第４の実施形態の製造工程を示す断面図で
ある。図４（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域の
みが図示されているが、基板にはｐＭＩＳＦＥＴ領域も
存在することが前提である。ｐＭＩＳＦＥＴ領域におい
ては、基板領域やエクステンション領域（又はＬＤＤ領
域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳ
ＦＥＴ領域とはすべて逆になっている。
【００６１】まず、図４（ａ）に示す工程において、Ｓ
ｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、
下部ゲート電極となる厚みが約１００ｎｍのポリシリコ
ン膜と、上部ゲート電極となるメタル膜と、ゲート上保
護膜となるシリコン窒化膜とを順に形成する。その後、
フォトリソグラフィーにより、上記シリコン窒化膜の上
に、所望ゲート電極パターンを形成するためのレジスト
マスク（図示せず）を形成した後、このレジストマスク
を用いたドライエッチングにより、シリコン窒化膜、メ
タル膜，ポリシリコン膜及びシリコン酸窒化膜をパター
ニングして、ゲート絶縁膜２と、下部ゲート電極３及び
上部ゲート電極４からなるゲート電極１５と、ゲート上
保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を
覆うレジストマスク（図示せず）を形成した後、ｎＭＩ
ＳＦＥＴ領域において、砒素イオン（Ａｓ+ ）を、加速
エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０
14atoms ・ｃｍ-2の条件でＳｉ基板１内に注入して、ｎ
型エクステンション領域（又はＬＤＤ領域）６を形成す
る。
ｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、
下部ゲート電極となる厚みが約１００ｎｍのポリシリコ
ン膜と、上部ゲート電極となるメタル膜と、ゲート上保
護膜となるシリコン窒化膜とを順に形成する。その後、
フォトリソグラフィーにより、上記シリコン窒化膜の上
に、所望ゲート電極パターンを形成するためのレジスト
マスク（図示せず）を形成した後、このレジストマスク
を用いたドライエッチングにより、シリコン窒化膜、メ
タル膜，ポリシリコン膜及びシリコン酸窒化膜をパター
ニングして、ゲート絶縁膜２と、下部ゲート電極３及び
上部ゲート電極４からなるゲート電極１５と、ゲート上
保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を
覆うレジストマスク（図示せず）を形成した後、ｎＭＩ
ＳＦＥＴ領域において、砒素イオン（Ａｓ+ ）を、加速
エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０
14atoms ・ｃｍ-2の条件でＳｉ基板１内に注入して、ｎ
型エクステンション領域（又はＬＤＤ領域）６を形成す
る。
【００６２】次に、ＬＰ−ＣＶＤ法により、基板上に、
厚みが約２０ｎｍのシリコン酸化膜を形成した後、シリ
コン酸化膜の異方性エッチングを行なって、ゲート電極
１５及びゲート上保護膜５の側面上に、酸化物サイドウ
ォール２５を形成する。
厚みが約２０ｎｍのシリコン酸化膜を形成した後、シリ
コン酸化膜の異方性エッチングを行なって、ゲート電極
１５及びゲート上保護膜５の側面上に、酸化物サイドウ
ォール２５を形成する。
【００６３】次に、図４（ｂ）に示す工程で、基板上
に、化学量論的組成よりもシリコンリッチな組成を有す
る厚みが約８０ｎｍのシリコン窒化膜を堆積した後、シ
リコン窒化膜をドライエッチング（異方性エッチング）
によりエッチバックして、酸化物サイドウォール２５を
覆うように窒化物サイドウォール２６を形成する。本実
施形態においては、酸化物サイドウォール２５及び窒化
物サイドウォール２６により、積層サイドウォール２０
Ｄが構成されている。ここで、窒化物サイドウォール２
６は、窒化シリコンの組成をＳｉ1-x Ｎx で表したとき
に、２／７＜ｘ＜４／７の範囲にあるように構成されて
いる。つまり、Ｓｉ3 Ｎ4 （ｘ＝４／７）よりもシリコ
ンの含有率が高い材料により構成されている。
に、化学量論的組成よりもシリコンリッチな組成を有す
る厚みが約８０ｎｍのシリコン窒化膜を堆積した後、シ
リコン窒化膜をドライエッチング（異方性エッチング）
によりエッチバックして、酸化物サイドウォール２５を
覆うように窒化物サイドウォール２６を形成する。本実
施形態においては、酸化物サイドウォール２５及び窒化
物サイドウォール２６により、積層サイドウォール２０
Ｄが構成されている。ここで、窒化物サイドウォール２
６は、窒化シリコンの組成をＳｉ1-x Ｎx で表したとき
に、２／７＜ｘ＜４／７の範囲にあるように構成されて
いる。つまり、Ｓｉ3 Ｎ4 （ｘ＝４／７）よりもシリコ
ンの含有率が高い材料により構成されている。
【００６４】その後、図４（ｃ）に示す工程で、ゲート
上保護膜５，ゲート電極１５及び積層サイドウォール２
０Ｄをマスクとして、砒素イオン（Ａｓ+ ）を、加速エ
ネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０15
atoms ・ｃｍ-2の条件で、Ｓｉ基板１内に注入し、さら
に１０００℃，１０秒間の高速加熱処理により、ｎ型の
高濃度ソース・ドレイン領域９を形成する。
上保護膜５，ゲート電極１５及び積層サイドウォール２
０Ｄをマスクとして、砒素イオン（Ａｓ+ ）を、加速エ
ネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０15
atoms ・ｃｍ-2の条件で、Ｓｉ基板１内に注入し、さら
に１０００℃，１０秒間の高速加熱処理により、ｎ型の
高濃度ソース・ドレイン領域９を形成する。
【００６５】次に、図４（ｄ）に示す工程で、高濃度ソ
ース・ドレイン領域９上にシリサイド層を形成するに先
立って、非シリサイド形成領域（図示せず）におけるシ
リサイド化反応を防止するために、上記第３の実施形態
と同様に、以下の処理を行なう。まず、例えばＬＰ−Ｃ
ＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シ
リコン酸化膜を堆積した後、反応防止用シリコン酸化膜
の上に、非シリサイド形成領域を覆い、シリサイド形成
領域（例えば図４（ｄ）に示す領域）を開口したフォト
レジスト膜を形成し、フォトレジスト膜をエッチングマ
スクとして、例えば２０：１に希釈されたバッファード
フッ酸溶液により、３０秒程度の間、反応防止用シリコ
ン酸化膜のウェットエッチングを行い、反応防止用シリ
コン酸化膜のうちシリサイド形成領域に位置する部分を
除去する。このとき、反応防止用シリコン酸化膜をでき
るだけ完全に除去するために、オーバーエッチングが行
なわれるが、積層サイドウォール２０Ｄのうち酸化物サ
イドウォール２５の下端部の側面は、フッ酸溶液に対す
るエッチング耐性が高い窒化物サイドウォール２６によ
り覆われているので、ほとんどエッチングされない。つ
まり、図６（ｄ）に示すような，酸化膜除去部Ｒdeは形
成されない。
ース・ドレイン領域９上にシリサイド層を形成するに先
立って、非シリサイド形成領域（図示せず）におけるシ
リサイド化反応を防止するために、上記第３の実施形態
と同様に、以下の処理を行なう。まず、例えばＬＰ−Ｃ
ＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シ
リコン酸化膜を堆積した後、反応防止用シリコン酸化膜
の上に、非シリサイド形成領域を覆い、シリサイド形成
領域（例えば図４（ｄ）に示す領域）を開口したフォト
レジスト膜を形成し、フォトレジスト膜をエッチングマ
スクとして、例えば２０：１に希釈されたバッファード
フッ酸溶液により、３０秒程度の間、反応防止用シリコ
ン酸化膜のウェットエッチングを行い、反応防止用シリ
コン酸化膜のうちシリサイド形成領域に位置する部分を
除去する。このとき、反応防止用シリコン酸化膜をでき
るだけ完全に除去するために、オーバーエッチングが行
なわれるが、積層サイドウォール２０Ｄのうち酸化物サ
イドウォール２５の下端部の側面は、フッ酸溶液に対す
るエッチング耐性が高い窒化物サイドウォール２６によ
り覆われているので、ほとんどエッチングされない。つ
まり、図６（ｄ）に示すような，酸化膜除去部Ｒdeは形
成されない。
【００６６】その後、アッシング，ＲＣＡ洗浄などを行
なって、フォトレジスト膜を除去した後、その処理の際
にシリコン層（高濃度ソース・ドレイン領域９など）の
表面に形成されるシリコン酸化膜を除去するために、例
えば１００：１のフッ酸溶液でウェットエッチングを行
なう。その際にも、酸化物サイドウォール２５の下端部
は窒化物サイドウォール２６によって覆われているの
で、ほとんどエッチングされない。その後、基板上に、
厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６
０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互い
に接している部分でＣｏとＳｉとを反応させる。その結
果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ2
からなるコバルトシリサイド層１１が形成される。その
後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉ
と反応していない部分を除去する。
なって、フォトレジスト膜を除去した後、その処理の際
にシリコン層（高濃度ソース・ドレイン領域９など）の
表面に形成されるシリコン酸化膜を除去するために、例
えば１００：１のフッ酸溶液でウェットエッチングを行
なう。その際にも、酸化物サイドウォール２５の下端部
は窒化物サイドウォール２６によって覆われているの
で、ほとんどエッチングされない。その後、基板上に、
厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６
０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互い
に接している部分でＣｏとＳｉとを反応させる。その結
果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ2
からなるコバルトシリサイド層１１が形成される。その
後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉ
と反応していない部分を除去する。
【００６７】本実施形態の半導体装置又はその製造方法
によると、図４（ｄ）に示す工程で、Ｓｉ基板１上の酸
化物サイドウォール２５の下端部がフッ酸溶液にエッチ
ングされずに残るので、図６（ｄ）に示すような酸化膜
除去部Ｒdeが形成されることはなく、積層サイドウォー
ル２０Ｄの下方には、ほとんどコバルトシリサイド層１
１が形成されない。つまり、コバルトシリサイド層１１
は積層サイドウォール２０Ｄの下端部のほぼ外方にのみ
形成され、コバルトシリサイド層１１が横方向に成長し
て接合深さの浅いｎ型エクステンション領域（又はＬＤ
Ｄ領域）６に達することはない。したがって、コバルト
シリサイド層１１の底部は高濃度ソース・ドレイン領域
９によって囲まれ、コバルトシリサイド層１１とＳｉ基
板１の基板領域（ここではｐ型ウェル領域）との間にお
けるリーク電流の発生が抑制されることになる。
によると、図４（ｄ）に示す工程で、Ｓｉ基板１上の酸
化物サイドウォール２５の下端部がフッ酸溶液にエッチ
ングされずに残るので、図６（ｄ）に示すような酸化膜
除去部Ｒdeが形成されることはなく、積層サイドウォー
ル２０Ｄの下方には、ほとんどコバルトシリサイド層１
１が形成されない。つまり、コバルトシリサイド層１１
は積層サイドウォール２０Ｄの下端部のほぼ外方にのみ
形成され、コバルトシリサイド層１１が横方向に成長し
て接合深さの浅いｎ型エクステンション領域（又はＬＤ
Ｄ領域）６に達することはない。したがって、コバルト
シリサイド層１１の底部は高濃度ソース・ドレイン領域
９によって囲まれ、コバルトシリサイド層１１とＳｉ基
板１の基板領域（ここではｐ型ウェル領域）との間にお
けるリーク電流の発生が抑制されることになる。
【００６８】また、窒化物サイドウォール２６は、ゲー
ト電極１５に接触していないので、窒化物サイドウォー
ル２６からのストレスに起因するホットキャリア耐性の
劣化，ゲート絶縁膜２の信頼性の低下をも抑制すること
ができる。なお、窒化物サイドウォール２６はＳｉ基板
１のごく一部には接しているが、チャネル領域とは酸化
物サイドウォール２５を挟んで離間していることから、
ＭＩＳＦＥＴの動作にはほとんど悪影響を与えない。特
に、本実施形態においては、窒化物サイドウォール２６
の組成が化学量論的組成（Ｓｉ3 Ｎ4 ）よりもシリコン
リッチな組成であることにより、ＭＩＳＦＥＴの動作へ
の悪影響をより効果的に抑制することができる。ただ
し、本実施形態において、必ずしも窒化物サイドウォー
ル２６をシリコンリッチな組成を有するシリコン窒化膜
により構成する必要はない。
ト電極１５に接触していないので、窒化物サイドウォー
ル２６からのストレスに起因するホットキャリア耐性の
劣化，ゲート絶縁膜２の信頼性の低下をも抑制すること
ができる。なお、窒化物サイドウォール２６はＳｉ基板
１のごく一部には接しているが、チャネル領域とは酸化
物サイドウォール２５を挟んで離間していることから、
ＭＩＳＦＥＴの動作にはほとんど悪影響を与えない。特
に、本実施形態においては、窒化物サイドウォール２６
の組成が化学量論的組成（Ｓｉ3 Ｎ4 ）よりもシリコン
リッチな組成であることにより、ＭＩＳＦＥＴの動作へ
の悪影響をより効果的に抑制することができる。ただ
し、本実施形態において、必ずしも窒化物サイドウォー
ル２６をシリコンリッチな組成を有するシリコン窒化膜
により構成する必要はない。
【００６９】（第５の実施形態）図５（ａ）〜（ｄ）
は、本発明の第５の実施形態の半導体装置の製造工程を
示す断面図である。図５（ａ）〜（ｄ）には、ｎＭＩＳ
ＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳ
ＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥ
Ｔ領域においては、基板領域やエクステンション領域
（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導
電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
は、本発明の第５の実施形態の半導体装置の製造工程を
示す断面図である。図５（ａ）〜（ｄ）には、ｎＭＩＳ
ＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳ
ＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥ
Ｔ領域においては、基板領域やエクステンション領域
（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導
電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
【００７０】まず、図５（ａ）に示す工程において、Ｓ
ｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、
下部ゲート電極となる厚みが約１００ｎｍのポリシリコ
ン膜と、上部ゲート電極となるメタル膜と、ゲート上保
護膜となるシリコン窒化膜とを順に形成する、その後、
フォトリソグラフィーにより、上記シリコン窒化膜の上
に、所望ゲート電極パターンを形成するためのレジスト
マスク（図示せず）を形成した後、このレジストマスク
を用いたドライエッチングにより、シリコン窒化膜、メ
タル膜，ポリシリコン膜及びシリコン酸窒化膜をパター
ニングして、ゲート絶縁膜２と、下部ゲート電極３及び
上部ゲート電極４からなるゲート電極１５と、ゲート上
保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を
覆うレジストマスク（図示せず）を形成した後、ｎＭＩ
ＳＦＥＴ領域において、砒素イオン（Ａｓ+ ）を、加速
エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０
14atoms ・ｃｍ-2の条件でＳｉ基板１内に注入して、ｎ
型エクステンション領域（又はＬＤＤ領域）６を形成す
る。
ｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、
下部ゲート電極となる厚みが約１００ｎｍのポリシリコ
ン膜と、上部ゲート電極となるメタル膜と、ゲート上保
護膜となるシリコン窒化膜とを順に形成する、その後、
フォトリソグラフィーにより、上記シリコン窒化膜の上
に、所望ゲート電極パターンを形成するためのレジスト
マスク（図示せず）を形成した後、このレジストマスク
を用いたドライエッチングにより、シリコン窒化膜、メ
タル膜，ポリシリコン膜及びシリコン酸窒化膜をパター
ニングして、ゲート絶縁膜２と、下部ゲート電極３及び
上部ゲート電極４からなるゲート電極１５と、ゲート上
保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を
覆うレジストマスク（図示せず）を形成した後、ｎＭＩ
ＳＦＥＴ領域において、砒素イオン（Ａｓ+ ）を、加速
エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０
14atoms ・ｃｍ-2の条件でＳｉ基板１内に注入して、ｎ
型エクステンション領域（又はＬＤＤ領域）６を形成す
る。
【００７１】次に、図５（ｂ）に示す工程で、約４００
℃のＬＰ−ＣＶＤ法により、基板上に、厚みが約２０ｎ
ｍのノンドープのＬＴＯ膜（Low Temperature Oxide ）
２７を形成した後、ＬＴＯ膜２７を焼き締めるための熱
処理を兼ねて、ｎ型エクステンション領域（又はＬＤＤ
領域）６の不純物活性化のための熱処理として、Ｎ2雰
囲気下，約８５０℃，１０ｓｅｃの条件でＲＴＡを行な
う。これにより、比較的多くの内部空隙を有するＬＴＯ
膜２７の密度が大幅に高くなり、その厚みは減少する。
℃のＬＰ−ＣＶＤ法により、基板上に、厚みが約２０ｎ
ｍのノンドープのＬＴＯ膜（Low Temperature Oxide ）
２７を形成した後、ＬＴＯ膜２７を焼き締めるための熱
処理を兼ねて、ｎ型エクステンション領域（又はＬＤＤ
領域）６の不純物活性化のための熱処理として、Ｎ2雰
囲気下，約８５０℃，１０ｓｅｃの条件でＲＴＡを行な
う。これにより、比較的多くの内部空隙を有するＬＴＯ
膜２７の密度が大幅に高くなり、その厚みは減少する。
【００７２】ただし、焼き締めのための温度は、８００
℃〜１０００℃の範囲で任意に選択することができる。
℃〜１０００℃の範囲で任意に選択することができる。
【００７３】さらに、図５（ｃ）に示す工程で、ＬＰ−
ＣＶＤ法により、ＬＴＯ膜２７の上に、図１（ｂ）に示
すような厚みが約８０ｎｍのシリコン窒化膜８（図示せ
ず）を形成した後、ＬＴＯ膜２７とシリコン窒化膜８と
の異方性エッチングを行なって、ゲート電極１５及びゲ
ート上保護膜５の側面上に、断面がＬ字状のＬＴＯサイ
ドウォール２７ａと、窒化物サイドウォール８ａとの積
層膜からなる積層サイドウォール２０Ｅを形成する。そ
の後、ゲート上保護膜５，ゲート電極１５及び積層サイ
ドウォール２０Ｅをマスクとして、砒素イオン（Ａｓ
+ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約
５．０×１０15atoms ・ｃｍ-2の条件で、Ｓｉ基板１内
に注入し、さらに１０００℃，１０秒間の高速加熱処理
により、ｎ型の高濃度ソース・ドレイン領域９を形成す
る。
ＣＶＤ法により、ＬＴＯ膜２７の上に、図１（ｂ）に示
すような厚みが約８０ｎｍのシリコン窒化膜８（図示せ
ず）を形成した後、ＬＴＯ膜２７とシリコン窒化膜８と
の異方性エッチングを行なって、ゲート電極１５及びゲ
ート上保護膜５の側面上に、断面がＬ字状のＬＴＯサイ
ドウォール２７ａと、窒化物サイドウォール８ａとの積
層膜からなる積層サイドウォール２０Ｅを形成する。そ
の後、ゲート上保護膜５，ゲート電極１５及び積層サイ
ドウォール２０Ｅをマスクとして、砒素イオン（Ａｓ
+ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約
５．０×１０15atoms ・ｃｍ-2の条件で、Ｓｉ基板１内
に注入し、さらに１０００℃，１０秒間の高速加熱処理
により、ｎ型の高濃度ソース・ドレイン領域９を形成す
る。
【００７４】次に、図５（ｄ）に示す工程で、高濃度ソ
ース・ドレイン領域９上にシリサイド層を形成するに先
立って、非シリサイド形成領域（図示せず）におけるシ
リサイド化反応を防止するために、以下の処理を行な
う。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み
約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、
シリコン酸化膜の上に、非シリサイド形成領域を覆い、
シリサイド形成領域（例えば図５（ｄ）に示す領域）を
開口したフォトレジスト膜を形成し、フォトレジスト膜
をエッチングマスクとして、例えば２０：１に希釈され
たバッファードフッ酸溶液により、３０秒程度の間、反
応防止用シリコン酸化膜のウェットエッチングを行い、
反応防止用シリコン酸化膜のうちシリサイド形成領域に
位置する部分を除去する。このとき、反応防止用シリコ
ン酸化膜をできるだけ完全に除去するために、オーバー
エッチングが行なわれるが、窒化物サイドウォール８ａ
は、フッ酸溶液に対するエッチング耐性が高いため除去
されてない。また、焼き締めによって密度が高くなった
Ｌ字状のＬＴＯサイドウォール２７ａは、反応防止用シ
リコン酸化膜よりもフッ酸溶液に対するエッチング耐性
が高いため、オーバーエッチング条件を適宜調整すれ
ば、ほとんど除去されない。つまり、図６（ｄ）に示す
ような，酸化膜除去部Ｒdeは形成されない。
ース・ドレイン領域９上にシリサイド層を形成するに先
立って、非シリサイド形成領域（図示せず）におけるシ
リサイド化反応を防止するために、以下の処理を行な
う。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み
約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、
シリコン酸化膜の上に、非シリサイド形成領域を覆い、
シリサイド形成領域（例えば図５（ｄ）に示す領域）を
開口したフォトレジスト膜を形成し、フォトレジスト膜
をエッチングマスクとして、例えば２０：１に希釈され
たバッファードフッ酸溶液により、３０秒程度の間、反
応防止用シリコン酸化膜のウェットエッチングを行い、
反応防止用シリコン酸化膜のうちシリサイド形成領域に
位置する部分を除去する。このとき、反応防止用シリコ
ン酸化膜をできるだけ完全に除去するために、オーバー
エッチングが行なわれるが、窒化物サイドウォール８ａ
は、フッ酸溶液に対するエッチング耐性が高いため除去
されてない。また、焼き締めによって密度が高くなった
Ｌ字状のＬＴＯサイドウォール２７ａは、反応防止用シ
リコン酸化膜よりもフッ酸溶液に対するエッチング耐性
が高いため、オーバーエッチング条件を適宜調整すれ
ば、ほとんど除去されない。つまり、図６（ｄ）に示す
ような，酸化膜除去部Ｒdeは形成されない。
【００７５】その後、アッシング，ＲＣＡ洗浄などを行
なって、フォトレジスト膜を除去した後、その処理の際
にシリコン層（高濃度ソース・ドレイン領域９など）の
表面に形成されるシリコン酸化膜を除去するために、例
えば１００：１のフッ酸溶液でウェットエッチングを行
なう。その際にも、窒化物サイドウォール８ａとＬ字状
のＬＴＯサイドウォール２７ａとはほとんどエッチング
されない。その後、基板上に、厚みが約８ｎｍのＣｏ膜
を堆積し、例えば５５０℃，６０秒間の熱処理を加え
て、シリコン層とＣｏ膜とが互いに接している部分でＣ
ｏとＳｉとを反応させる。その結果、高濃度ソース・ド
レイン領域９の上に、ＣｏＳｉ2 からなるコバルトシリ
サイド層１１が形成される。その後、選択ウェットエッ
チングにより、Ｃｏ膜のうちＳｉと反応していない部分
を除去する。
なって、フォトレジスト膜を除去した後、その処理の際
にシリコン層（高濃度ソース・ドレイン領域９など）の
表面に形成されるシリコン酸化膜を除去するために、例
えば１００：１のフッ酸溶液でウェットエッチングを行
なう。その際にも、窒化物サイドウォール８ａとＬ字状
のＬＴＯサイドウォール２７ａとはほとんどエッチング
されない。その後、基板上に、厚みが約８ｎｍのＣｏ膜
を堆積し、例えば５５０℃，６０秒間の熱処理を加え
て、シリコン層とＣｏ膜とが互いに接している部分でＣ
ｏとＳｉとを反応させる。その結果、高濃度ソース・ド
レイン領域９の上に、ＣｏＳｉ2 からなるコバルトシリ
サイド層１１が形成される。その後、選択ウェットエッ
チングにより、Ｃｏ膜のうちＳｉと反応していない部分
を除去する。
【００７６】本実施形態の半導体装置又はその製造方法
によると、図５（ｄ）に示す工程で、Ｓｉ基板１上のＬ
字状のＬＴＯサイドウォール２７ａがフッ酸溶液にエッ
チングされずに残るので、図６（ｄ）に示すような酸化
膜除去部Ｒdeが形成されることはなく、積層サイドウォ
ール２０Ｅの下方にはほとんどコバルトシリサイド層１
１が形成されない。つまり、コバルトシリサイド層１１
は積層サイドウォール２０Ｅの下端部よりもほぼ外方に
のみ形成され、コバルトシリサイド層１１が横方向に成
長して接合深さの浅いｎ型エクステンション領域（又は
ＬＤＤ領域）６に達することはない。したがって、コバ
ルトシリサイド層１１の底部は高濃度ソース・ドレイン
領域９によって囲まれ、コバルトシリサイド層１１とＳ
ｉ基板１の基板領域（ここではｐ型ウェル領域）との間
におけるリーク電流の発生が抑制されることになる。
によると、図５（ｄ）に示す工程で、Ｓｉ基板１上のＬ
字状のＬＴＯサイドウォール２７ａがフッ酸溶液にエッ
チングされずに残るので、図６（ｄ）に示すような酸化
膜除去部Ｒdeが形成されることはなく、積層サイドウォ
ール２０Ｅの下方にはほとんどコバルトシリサイド層１
１が形成されない。つまり、コバルトシリサイド層１１
は積層サイドウォール２０Ｅの下端部よりもほぼ外方に
のみ形成され、コバルトシリサイド層１１が横方向に成
長して接合深さの浅いｎ型エクステンション領域（又は
ＬＤＤ領域）６に達することはない。したがって、コバ
ルトシリサイド層１１の底部は高濃度ソース・ドレイン
領域９によって囲まれ、コバルトシリサイド層１１とＳ
ｉ基板１の基板領域（ここではｐ型ウェル領域）との間
におけるリーク電流の発生が抑制されることになる。
【００７７】また、窒化物サイドウォール８は、ゲート
電極１５及びＳｉ基板１に接触していないので、Ｓｉ基
板１の界面準位の発生や、窒化物サイドウォール８から
のストレスに起因するホットキャリア耐性の劣化，ゲー
ト絶縁膜２の信頼性の低下をも抑制することができる。
電極１５及びＳｉ基板１に接触していないので、Ｓｉ基
板１の界面準位の発生や、窒化物サイドウォール８から
のストレスに起因するホットキャリア耐性の劣化，ゲー
ト絶縁膜２の信頼性の低下をも抑制することができる。
【００７８】また、シリコン窒化膜８の堆積前にＬＴＯ
膜２７の焼き締めを行なっておくことで、ＬＴＯ膜２７
内におけるｎ型エクステンション領域（又はＬＤＤ領
域）内の不純物の拡散を抑制することができる。
膜２７の焼き締めを行なっておくことで、ＬＴＯ膜２７
内におけるｎ型エクステンション領域（又はＬＤＤ領
域）内の不純物の拡散を抑制することができる。
【００７９】なお、本実施形態の製造方法では、図５
（ｂ）に示す工程において、ＬＰ−ＣＶＤ法により、Ｌ
ＴＯ膜２７を形成したが、ＬＴＯ膜の代わりに、堆積温
度が８００℃程度であるＨＴＯ膜（High Temperature O
xide）を用いてもよい。
（ｂ）に示す工程において、ＬＰ−ＣＶＤ法により、Ｌ
ＴＯ膜２７を形成したが、ＬＴＯ膜の代わりに、堆積温
度が８００℃程度であるＨＴＯ膜（High Temperature O
xide）を用いてもよい。
【００８０】また、本実施形態においては、第１の実施
形態におけるＬ字状サイドウォール１７ａを形成するた
めのシリコン酸窒化膜１７に代えて、焼き締められたＬ
ＴＯ膜（又はＨＴＯ膜）を用いたが、第３の実施形態に
おけるＬ字状サイドウォール１７ａを形成するためのシ
リコン酸窒化膜１７に代えて、焼き締められたＬＴＯ膜
（又はＨＴＯ膜）を用いてもよい。
形態におけるＬ字状サイドウォール１７ａを形成するた
めのシリコン酸窒化膜１７に代えて、焼き締められたＬ
ＴＯ膜（又はＨＴＯ膜）を用いたが、第３の実施形態に
おけるＬ字状サイドウォール１７ａを形成するためのシ
リコン酸窒化膜１７に代えて、焼き締められたＬＴＯ膜
（又はＨＴＯ膜）を用いてもよい。
【００８１】（その他の実施形態）なお、上記各実施形
態では、ソース・ドレイン領域のみにシリサイド層を設
けたが、上部ゲート電極を金属膜ではなくシリサイド膜
により構成してもよい。その場合、ゲート上保護膜は設
けずに、下部ゲート電極を構成するポリシリコン膜の上
部をソース・ドレイン領域のシリサイド化工程と同時に
シリサイド化してもよいし、ソース・ドレイン領域のシ
リサイド化工程とは別の時点でポリシリコン膜の上部を
シリサイド化する工程を行なってから、このポリサイド
膜をパターニングして上部ゲート電極と下部ゲート電極
とからなるゲート電極を形成してもよい。
態では、ソース・ドレイン領域のみにシリサイド層を設
けたが、上部ゲート電極を金属膜ではなくシリサイド膜
により構成してもよい。その場合、ゲート上保護膜は設
けずに、下部ゲート電極を構成するポリシリコン膜の上
部をソース・ドレイン領域のシリサイド化工程と同時に
シリサイド化してもよいし、ソース・ドレイン領域のシ
リサイド化工程とは別の時点でポリシリコン膜の上部を
シリサイド化する工程を行なってから、このポリサイド
膜をパターニングして上部ゲート電極と下部ゲート電極
とからなるゲート電極を形成してもよい。
【００８２】また、上記各実施形態においては、配線層
を形成するための工程については説明及び図示を省略し
たが、層間絶縁膜を形成した後に、コンタクトをゲート
電極に対してセルフアラインに形成するいわゆるＳＡＣ
構造を採ることができる。いずれの実施形態において
も、シリコン窒化膜からなるゲート上保護膜と、窒化物
サイドウォールとが設けられているからである。
を形成するための工程については説明及び図示を省略し
たが、層間絶縁膜を形成した後に、コンタクトをゲート
電極に対してセルフアラインに形成するいわゆるＳＡＣ
構造を採ることができる。いずれの実施形態において
も、シリコン窒化膜からなるゲート上保護膜と、窒化物
サイドウォールとが設けられているからである。
【００８３】なお、上記各実施形態においては、いずれ
もエクステンション領域（又はＬＤＤ領域）と高濃度ソ
ース・ドレイン領域とを有するいわゆるＬＤＤ構造のＭ
ＩＳＦＥＴについて説明したが、本発明は斯かる実施形
態に限定されるものではなく、単一のソース・ドレイン
領域を有する半導体装置についても適用しうる。その場
合にも、本発明により、シリサイド層がサイドウォール
の端部よりもゲート電極の内方に延びることはないの
で、シリサイド層がチャネル領域に接することなくソー
ス・ドレイン領域によって囲まれるからである。
もエクステンション領域（又はＬＤＤ領域）と高濃度ソ
ース・ドレイン領域とを有するいわゆるＬＤＤ構造のＭ
ＩＳＦＥＴについて説明したが、本発明は斯かる実施形
態に限定されるものではなく、単一のソース・ドレイン
領域を有する半導体装置についても適用しうる。その場
合にも、本発明により、シリサイド層がサイドウォール
の端部よりもゲート電極の内方に延びることはないの
で、シリサイド層がチャネル領域に接することなくソー
ス・ドレイン領域によって囲まれるからである。
【００８４】
【発明の効果】以上のように、本発明の半導体装置及び
その製造方法により、ホットキャリヤ耐性と回路性能を
維持できるサイドウォールの構造を採りながら、サイド
ウォール形成後の絶縁膜除去のウェットエッチング工程
を経てもサイドウォール下端部のサイドエッチを防止で
き、リーク電流の少ない半導体装置の提供を図ることが
できる。
その製造方法により、ホットキャリヤ耐性と回路性能を
維持できるサイドウォールの構造を採りながら、サイド
ウォール形成後の絶縁膜除去のウェットエッチング工程
を経てもサイドウォール下端部のサイドエッチを防止で
き、リーク電流の少ない半導体装置の提供を図ることが
できる。
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態の
半導体装置の製造工程を示す断面図である。
半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第２の実施形態の
半導体装置の製造工程を示す断面図である。
半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第３の実施形態の
半導体装置の製造工程を示す断面図である。
半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第４の実施形態の
半導体装置の製造工程を示す断面図である。
半導体装置の製造工程を示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第５の実施形態の
半導体装置の製造工程を示す断面図である。
半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｅ）は、従来のポリメタルゲート構
造を有する半導体装置の製造工程を有する断面図を示す
図である。
造を有する半導体装置の製造工程を有する断面図を示す
図である。
１ Ｓｉ基板 ２ ゲート絶縁膜 ３ 下部ゲート電極 ４ 上部ゲート電極 ５ ゲート上保護膜 ６ ｎ型エクステンション領域 ７ 酸化物サイドウォール ８ シリコン窒化膜 ８ａ 窒化物サイドウォール ９ 高濃度ソース・ドレイン領域 １１ コバルトシリサイド層 １２ 素子分離 １５ ゲート電極 １７ シリコン酸窒化膜 １７ａ 酸窒化物サイドウォール ２０ サイドウォール ２３ シリコン窒化膜 ２３ａ 窒化物サイドウォール ２４ シリコン酸化膜 ２５ 酸化物サイドウォール ２６ 窒化物サイドウォール ２７ ＬＴＯ膜 ２７ａ ＬＴＯサイドウォール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 １０２Ｂ 29/43 29/78 Ｆターム(参考） 4M104 AA01 BB01 BB20 CC01 CC05 DD02 DD04 DD09 DD16 DD65 DD66 DD78 DD80 DD91 EE03 EE05 EE09 EE12 EE14 EE16 EE17 FF13 GG08 HH20 5F048 AC01 AC03 BA01 BB06 BB11 BC05 BC06 BF06 BG14 DA19 DA24 DA25 DA27 DA30 5F140 AA23 AA24 AB01 AB03 BA01 BD09 BF04 BF11 BF18 BG09 BG11 BG12 BG14 BG22 BG38 BG48 BG49 BG52 BG53 BH14 BH15 BJ01 BJ08 BK02 BK13 BK21 BK26 BK27 BK34 BK39 CB04 CF04
Claims (12)
- 【請求項１】 半導体層を有する基板と、 上記半導体層の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記ゲート電極の側面上に設けられたシリコン窒化膜か
らなる窒化膜サイドウォールと、 上記ゲート電極と窒化膜サイドウォールとの間から上記
半導体層と窒化膜サイドウォールとの間に亘って介在す
る断面がＬ字状のストレス緩和用サイドウォールと、 上記半導体層のうち上記ゲート電極の両側方に位置する
領域に設けられたソース・ドレイン領域と、 上記ソース・ドレイン領域の上部に設けられたシリサイ
ド層とを備え、 上記ストレス緩和用サイドウォールのうち少なくとも下
端部が酸窒化膜により構成されていることを特徴とする
半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記ストレス緩和用サイドウォールの全体が酸窒化膜に
より構成されていることを特徴とする半導体装置。 - 【請求項３】 半導体層を有する基板と、 上記半導体層の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記ゲート電極の側面上に上記半導体層と下端部が接す
るように設けられたシリコン窒化膜からなる窒化膜サイ
ドウォールと、 上記ゲート電極と窒化膜サイドウォールとの間に介在す
るストレス緩和機能を有する絶縁体サイドウォールと、 上記半導体層のうち上記ゲート電極の両側方に位置する
領域に設けられたソース・ドレイン領域と、 上記ソース・ドレイン領域の上部に設けられたシリサイ
ド層とを備えている半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 上記窒化膜サイドウォールは、化学量論的組成よりもシ
リコンリッチな組成を有するシリコン窒化膜により構成
されていることを特徴とする半導体装置。 - 【請求項５】 請求項３又は４記載の半導体装置におい
て、 上記ストレス緩和機能を有する絶縁体サイドウォール
は、上記ゲート電極の側面と上記窒化膜サイドウォール
との間に設けられたシリコン窒化膜からなるもう１つの
窒化膜サイドウォールと、上記ゲート電極と上記もう１
つの窒化膜サイドウォールとの間から上記半導体層と上
記もう１つの窒化膜サイドウォールとの間に亘って介在
する断面がＬ字状の酸化物サイドウォールとにより構成
されていることを特徴とする半導体装置。 - 【請求項６】 基板の半導体層の上にゲート絶縁膜及び
ゲート電極を形成する工程（ａ）と、 基板上に、酸化膜のウエットエッチに対する耐性を有す
る絶縁膜及びシリコン窒化膜を堆積した後、上記絶縁膜
及びシリコン窒化膜を異方性エッチングによりエッチバ
ックして、上記ゲート電極の側面上に、窒化物サイドウ
ォールと、上記ゲート電極と窒化物サイドウォールとの
間から上記半導体層と窒化物サイドウォールとの間に亘
って介在する断面がＬ字状のストレス緩和用絶縁膜とを
形成する工程（ｂ）と、 上記半導体層のうち上記ゲート電極の両側方に位置する
領域に、ソース・ドレイン領域を形成する工程（ｃ）
と、 上記ソース・ドレイン領域の上部をシリサイド層にする
工程（ｄ）とを含む半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 上記工程（ｂ）では、ＣＶＤによりシリコン酸化膜を堆
積した後、シリコン酸化膜の焼き締めのための熱処理を
行なうことにより、上記酸化膜のウエットエッチに対す
る耐性を有する絶縁膜を形成することを特徴とする半導
体装置の製造方法。 - 【請求項８】 請求項６記載の半導体装置の製造方法に
おいて、 上記工程（ｂ）では、上記酸化膜のウエットエッチに対
する耐性を有する絶縁膜として、シリコン酸窒化膜を形
成することを特徴とする半導体装置の製造方法。 - 【請求項９】 基板の半導体層の上にゲート絶縁膜及び
ゲート電極を形成する工程（ａ）と、 基板上にシリコン酸化膜及びシリコン窒化膜を堆積した
後、上記シリコン酸化膜及びシリコン窒化膜を異方性エ
ッチングによりエッチバックして、上記ゲート電極の側
面上に、窒化物サイドウォールと、上記ゲート電極と窒
化物サイドウォールとの間から上記半導体層と窒化物サ
イドウォールとの間に亘って介在する断面がＬ字状のス
トレス緩和用酸化膜とを形成する工程（ｂ）と、 窒化処理を行なって、上記ストレス緩和用酸化膜の下端
部を酸窒化部にする工程（ｃ）と、 上記半導体層のうち上記ゲート電極の両側方に位置する
領域に、ソース・ドレイン領域を形成する工程（ｄ）
と、 上記ソース・ドレイン領域の上部をシリサイド層にする
工程（ｅ）とを含む半導体装置の製造方法。 - 【請求項１０】 基板の半導体層の上にゲート絶縁膜及
びゲート電極を形成する工程（ａ）と、 上記ゲート電極の側面上に、ストレス緩和機能を有する
絶縁体サイドウォールを形成する工程（ｂ）と、 基板上にシリコン窒化膜を堆積する工程（ｃ）と、 上記シリコン窒化膜の上に、反応防止用酸化膜を形成す
る工程（ｄ）と、 上記反応防止用酸化膜のうち非シリサイド形成領域に位
置する部分を残して、シリサイド形成領域に位置する部
分を選択的に除去する工程（ｅ）と、 上記シリコン窒化膜のうちシリサイド形成領域に位置す
る部分の異方性エッチングを行なって、上記絶縁体サイ
ドウォールの上に上記半導体層に接する窒化物サイドウ
ォールを形成する工程（ｆ）と、 上記半導体層のうち上記ゲート電極の両側方に位置する
領域に、ソース・ドレイン領域を形成する工程（ｇ）
と、 上記ソース・ドレイン領域の上部をシリサイド層にする
工程（ｈ）とを含む半導体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、 上記工程（ｂ）では、基板上にシリコン酸化膜及びシリ
コン窒化膜を堆積した後、上記シリコン酸化膜及びシリ
コン窒化膜を異方性エッチングによりエッチバックし
て、上記ゲート電極の側面上に、窒化物サイドウォール
と、上記ゲート電極と窒化物サイドウォールとの間から
上記半導体層と窒化物サイドウォールとの間に亘って介
在する断面がＬ字状のストレス緩和用酸化膜とを形成す
ることを特徴とする半導体装置の製造方法 - 【請求項１２】 請求項１０又は１１記載の半導体装置
の製造方法において、 上記工程（ｃ）では、上記シリコン窒化膜として、化学
量論的組成よりもシリコンリッチな組成を有するシリコ
ン窒化膜を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001276599A JP3544535B2 (ja) | 2000-09-18 | 2001-09-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000281856 | 2000-09-18 | ||
| JP2000-281856 | 2000-09-18 | ||
| JP2001276599A JP3544535B2 (ja) | 2000-09-18 | 2001-09-12 | 半導体装置及びその製造方法 |
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|---|---|
| JP2002164355A true JP2002164355A (ja) | 2002-06-07 |
| JP3544535B2 JP3544535B2 (ja) | 2004-07-21 |
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|---|---|---|---|
| JP2001276599A Expired - Lifetime JP3544535B2 (ja) | 2000-09-18 | 2001-09-12 | 半導体装置及びその製造方法 |
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-
2001
- 2001-09-12 JP JP2001276599A patent/JP3544535B2/ja not_active Expired - Lifetime
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