JP2005093580A

JP2005093580A - 半導体装置の製造方法

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Publication number: JP2005093580A
Application number: JP2003322608A
Authority: JP
Inventors: Yasuo Yamaguchi; 泰男山口
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-09-16
Filing date: 2003-09-16
Publication date: 2005-04-07
Anticipated expiration: 2023-09-16
Also published as: JP4529025B2

Abstract

【課題】工程数を増加させることなくＮＢＴＩを低減させた半導体装置の製造方法を提供する。
【解決手段】基板１上に、ゲート絶縁膜３及びゲート電極４からなるゲート構造５を形成した後に、ＳｉＯ_２からなるオフセットスペーサ７をゲート構造５の側部に形成する。次に、基板１、ゲート電極４及びオフセットスペーサ７の上に、ＳｉＯ_２膜９，ＳｉＮ膜１０を形成する。次に、ＳｉＯ_２膜９，ＳｉＮ膜１０を同時に全面エッチバックすることにより、サイドウォール１１を形成する。このとき、エッチバックを多めに行うことにより、ゲート構造５よりも低くなるようにサイドウォール１１を形成する。また、オフセットスペーサ７も、ゲート構造５よりも低くなるようにエッチングされる。次に、オフセットスペーサ７及びサイドウォール１１上に、ＳｉＮからなりこれらを覆うようなサイドウォール１３を形成する。
【選択図】図７

Description

本発明は、半導体装置の製造方法に関し、特に、ＮＢＴＩ（Negative Bias Temperature Instability）を低減させた微細トランジスタの製造方法に関する。

現在、トランジスタの微細化が進展し、１００ｎｍを切るゲート長にまで微細化されてきている。微細トランジスタの大きな課題の一つがＮＢＴＩ（Negative Bias Temperature Instability）である。ＮＢＴＩは、ＰＭＯＳトランジスタ等において、高温下でゲートに負電圧が印加されたときにトランジスタ特性が変化する現象である。ＮＢＴＩが生じると、しきい値電圧が増加したりドレイン電流が減少したりするので、回路性能は劣化する。このＮＢＴＩは、トランジスタ内部で発生した化学的に不安定なＳｉ−Ｈ結合が、高温下や高電界下で解離し、界面準位や固定電荷が発生することによって起こる。また、微細トランジスタにおいては、ゲート絶縁膜に窒素が導入される場合が多いので、不安定なＳｉ−Ｈ結合が発生することが多く、ＮＢＴＩがより深刻な問題となっている。

このＳｉ−Ｈ結合は、通常の半導体プロセスを経た後に、ダングリングボンドが水素と不安定な結合を形成することにより生じる。特に、ＰＭＯＳにおいては、ゲートに負電圧（Negative Bias）が印加されるので、解離した正の電荷を帯びた水素がゲート絶縁膜から引き抜かれることにより、ＮＢＴＩが顕在化する。逆に、ＮＭＯＳにおいては、ゲートに正電圧が印加されるので、解離した正の電荷を帯びた水素は基板側に押しやられる。従って、ゲート絶縁膜から引き抜かれることがないので、界面準位や固定電荷は発生しにくく、ＮＢＴＩは顕在化しない。

上記したように、ＮＢＴＩは、ダングリングボンドに不安定に結合した水素が、結合から離脱して界面準位や固定電荷を発生させ、しきい値電圧やドレイン電流を変化させることにより生じる。通常の半導体プロセスにおいては、プラズマによるＣＶＤ膜の堆積や、３００〜４００℃で行われる水素シンターによって、ダングリングボンドを終端させるように水素がシリコンに弱く結合する。従って、ＮＢＴＩを低減するためには、上記の半導体プロセスにおいて、ゲート絶縁膜のダングリングボンドに水素が結合しないようにすることが考えられる。例えば、特許文献１においては、ゲート絶縁膜周辺の酸化膜を窒化膜で覆うことにより、ゲート絶縁膜への水素の進入を防ぐ構造を有する半導体装置の製造方法の例が記載されている。

特開平１１−３４５９６３号公報

特許文献１に示される半導体装置の製造方法においては、酸化膜の一部を除去した後に、その部分を窒化膜等で塞いでいる。従って、酸化膜を除去する工程の分だけ、工程数が増加してしまうという問題点があった。

本発明は以上の問題点を解決するためになされたものであり、工程数を増加させることなくＮＢＴＩを低減させた半導体装置の製造方法を提供することを目的とする。

上記の課題を解決するために、請求項１に記載の発明に係る半導体装置の製造方法は、（ａ）基板上にゲート構造を形成する工程と、（ｂ）前記ゲート構造を覆って酸化膜を形成する工程と、（ｃ）前記酸化膜を覆って窒化膜を形成する工程と、（ｄ）前記酸化膜及び窒化膜を同時にエッチングすることにより前記ゲート構造よりも低い第１サイドウォールを形成する工程と、（ｅ）第１サイドウォールの上に窒化物からなる第２サイドウォールを形成する工程とを備える。

また、請求項３に記載の発明に係る半導体装置の製造方法は、（ａ）基板上にゲート構造を形成する工程と、（ｂ）前記ゲート構造を覆って酸化膜を形成する工程と、（ｃ）前記酸化膜を覆って窒化膜を形成する工程と、（ｄ−１）前記酸化膜及び窒化膜を同時にエッチングすることによりサイドウォールを形成する工程と、（ｅ−１）前記酸化膜の端部をプラズマ雰囲気中で窒化する工程とを備える。

請求項１に記載の発明に係る半導体装置の製造方法は、（ａ）基板上にゲート構造を形成する工程と、（ｂ）前記ゲート構造を覆って酸化膜を形成する工程と、（ｃ）前記酸化膜を覆って窒化膜を形成する工程と、（ｄ）前記酸化膜及び窒化膜を同時にエッチングすることにより前記ゲート構造よりも低い第１サイドウォールを形成する工程と、（ｅ）第１サイドウォールの上に窒化物からなる第２サイドウォールを形成する工程とを備える。従って、前記酸化膜を除去するための工程数を増加させることなくＮＢＴＩを低減させることができる。

請求項３に記載の発明に係る半導体装置の製造方法は、（ａ）基板上にゲート構造を形成する工程と、（ｂ）前記ゲート構造を覆って酸化膜を形成する工程と、（ｃ）前記酸化膜を覆って窒化膜を形成する工程と、（ｄ−１）前記酸化膜及び窒化膜を同時にエッチングすることによりサイドウォールを形成する工程と、（ｅ−１）前記酸化膜の端部をプラズマ雰囲気中で窒化する工程とを備える。従って、前記酸化膜を除去するための工程数を増加させることなくＮＢＴＩを低減させることができる。

＜実施の形態１＞
以下では、図１〜９を用いて、実施の形態１に係る半導体装置の製造方法を説明する。ここでは、チャネル長Ｌ＝０．１μｍ程度のＰＭＯＳを例にとって説明する。

まず、図１に示すように、シリコンからなる基板１の上方から、例えば１Ｅ１３／ｃｍ^２程度のドーズ量のリン等のｎ型不純物を高エネルギーイオン注入することにより、ウェル領域２を形成する。次に、ＳＴＩ（シャロートレンチ分離）を行った後に、しきい値電圧調整のために、ウェル領域２を形成したときよりも低いエネルギーでリン等のｎ型不純物のイオン注入を行うことにより不純物プロファイルを形成する。次に、基板１を酸化することにより、例えば厚みが２．０ｎｍ程度のゲート絶縁膜３を形成する。通常、この酸化のときに、ＮＯ等の窒化剤を混合させることにより、ゲート絶縁膜３に窒素を含有させる。これにより、ゲート電極中に含まれるボロンがゲート絶縁膜３を突き抜けるのを防止したり、ゲートトンネルリーク電流を低減させたりすることができる。次に、ゲート絶縁膜３上にポリシリコンを堆積した後に、ゲート絶縁膜３及びこのポリシリコンを写真製版プロセスで所望のパターンにパターニングすることにより、ゲート絶縁膜３及びゲート電極４からなるゲート構造５を形成する。次に、基板１及びゲート電極４上に、ＴＥＯＳを用いたＣＶＤ酸化膜を堆積することによりＳｉＯ_２膜６を形成する。

次に、図２に示すように、ＳｉＯ_２膜６を全面エッチバックすることにより、厚みが約１０ｎｍ程度のオフセットスペーサ７をゲート構造５の側部に形成する。ここで、オフセットスペーサ７は、短チャネル効果を抑制したりゲートオーバーラップ容量を低減することにより、トランジスタ性能を向上させるためのものである。オフセットスペーサ７をＳｉＯ_２膜で形成することにより、誘電率を高めることができる。次に、例えばエネルギーが５ｋｅＶ程度でドーズ量が５Ｅ１４／ｃｍ^２程度のＢＦ_２をイオン注入することにより、ソースドレイン（後の工程において形成する）の延長部分となるソースドレインイクステンション８を浅く形成する。また、図示していないが、ソースドレインイクステンション８を囲むように、例えばエネルギーが１０ｋｅＶ程度でドーズ量が１Ｅ１４／ｃｍ^２程度のリンを、ポケット注入する場合もある。

次に、図３に示すように、基板１、ゲート電極４及びオフセットスペーサ７の上に、ＴＥＯＳを用いたＣＶＤ法により、厚みが１０ｎｍ程度のＳｉＯ_２膜９を形成する。次に、ＳｉＯ_２膜９の上に、ＣＶＤ法により、厚みが５０ｎｍ程度のＳｉＮ膜１０を形成する。

次に、図４に示すように、ＳｉＯ_２膜９，ＳｉＮ膜１０を同時に全面エッチバックすることにより、サイドウォール１１（第１サイドウォール）を形成する。このとき、エッチバックを多めに行うことにより、ゲート構造５よりも低くなるようにサイドウォール１１を形成する。また、このとき、オフセットスペーサ７も、ゲート構造５よりも低くなるようにエッチングされる。サイドウォール１１の構造において、ＳｉＮ膜１０の内側にＳｉＯ_２膜９が形成されていることにより、加工を容易とすることが可能となっている。このエッチングとしては、Ｃｌ_２ガスを用いたドライエッチングを、常温で約６０秒行った。

次に、図５に示すように、例えばＣＶＤ法により、基板１、ゲート電極４、オフセットスペーサ７及びサイドウォール１１の上に厚みが２０ｎｍ程度のＳｉＮ膜１２を堆積させる。

次に、図６に示すように、ＳｉＮ膜１２の全面エッチバックを行うことにより、オフセットスペーサ７及びサイドウォール１１を覆うようなサイドウォール１３（第２サイドウォール）を形成する。ここで、サイドウォール１３は、必ずしもオフセットスペーサ７及びサイドウォール１１全体を覆う必要はなく、オフセットスペーサ７及びＳｉＯ_２膜９の端部（上端部及び側端部）を覆っていればよい。

次に、図７に示すように、例えばエネルギーが２０ｋｅＶ程度でドーズ量が５Ｅ１５／ｃｍ^２程度のＢＦ_２をイオン注入することにより、ソースドレイン１４を形成する。これにより、トランジスタの基本構造が形成される。

次に、図８に示すように、ＣｏＳｉ_２等からなるシリサイド膜１５をゲート構造５上及びソースドレイン１４上に自己整合法により形成する。これにより、フロントエンド工程におけるトランジスタ構造が完成する。

次に、図９に示すように、このトランジスタ構造上にコンタクト層間絶縁膜１６を形成した後に、コンタクト層間絶縁膜１６にコンタクトホール１７を開口する。このとき、ＳｉＮ膜１０は、いわゆるセルフアラインストッパーとして機能する。次に、コンタクトホール１７をプラグ１８で充填し、プラグ１８と接続する配線層１９を形成した後に、配線層１９上に、プラズマＣＶＤ法等により堆積されたＳｉＮ膜からなるパッシベーション膜２０を設ける。これにより、バックエンド工程におけるデバイス構造が完成する。

次に、上記の半導体装置の製造方法の作用および効果について説明する。

前述したように、プラズマによるＣＶＤ膜の堆積や、３００〜４００℃で行われる水素シンターによって、ゲート絶縁膜３に進入した水素が、ダングリングボンドを終端させるようにシリコンに弱く結合する。従って、パッシベーション膜２０の形成時や、後の工程において水素シンターが行われたときに、化学的に不安定なＳｉ−Ｈ結合が発生してしまう。しかし、本実施の形態に係る半導体装置の製造方法においては、ゲート絶縁膜３が、水素の透過性の低い、シリコンからなる基板１、ポリシリコンからなるゲート電極４、及びＳｉＮ膜からなるサイドウォール１３に覆われるので、その後の工程において、ゲート絶縁膜３に水素が進入することを防ぐことができる。従って、化学的に不安定なＳｉ−Ｈ結合が発生することを防止できるので、ＮＢＴＩを低減することができる。

また、サイドウォール１１を形成するときのエッチバックを多めに行うことにより、ゲート構造５よりも低くなるようにＳｉＯ_２膜９，ＳｉＮ膜１０を形成しているので、ＳｉＯ_２膜９を除去するための工程数を増加させることなくＳｉＯ_２膜９上端部の除去を行うことができる。

このように、本実施の形態に係る半導体装置の製造方法においては、工程数を増加させることなくＮＢＴＩを低減させることができるという効果を有する。

＜実施の形態２＞
実施の形態１に係る半導体装置の製造方法においては、エッチバックを多めに行うことによりオフセットスペーサ７及びＳｉＯ_２膜９の上端部の除去を行い、除去された部分は、その後にＣＶＤ法によりＳｉＮ膜１２で覆っている。しかし、この方法に代えて、プラズマ雰囲気中での窒化処理を行ってもよい。これにより、オフセットスペーサ７及びＳｉＯ_２膜９の上端部の除去を行う必要がなくなる。

以下では、実施の形態２に係る半導体装置の製造方法について、図１０〜１１を用いて説明する。なお、ＳｉＯ_２膜９，ＳｉＮ膜１０を形成するまでの手順およびソースドレイン１４を形成してからの手順は、実施の形態１において図１〜３および図７〜９を用いて説明した手順と同様であるので、説明を省略する。

ＳｉＯ_２膜９，ＳｉＮ膜１０を形成した後に、図１０に示すように、ＳｉＯ_２膜９，ＳｉＮ膜１０を同時に全面エッチバックすることにより、サイドウォール１１を形成する。このとき、サイドウォール１１は、ゲート構造４と同じ高さになるように形成する。

次に、図１１に示すように、プラズマ雰囲気中での窒化処理を行うことにより、オフセットスペーサ７及びＳｉＯ_２膜９の上端部及び側端部にＳｉＮ膜２１を形成する。この窒化処理としては、Ａｒ／Ｎ_２を含む雰囲気中において、常温で圧力が約５００ｍＴという条件下で、マイクロ波プラズマを用いて約１８０秒間実施することにより、約５ｎｍのＳｉＮ膜２１を得た。このＳｉＮ膜２１の水素の透過性は低いので、実施の形態１と同様に、ゲート絶縁膜３に水素が進入することを防ぐことができる。

このように、本実施の形態に係る半導体装置の製造方法においては、実施の形態１と同様に、オフセットスペーサ７及びＳｉＯ_２膜９を除去するための工程数を増加させることなくＮＢＴＩを低減させることができるという効果を有する。

なお、上記の説明においては、サイドウォール１１を形成した後に窒化処理を行っているが、窒化処理を行うのは、シリサイド膜１５を形成した後であってもよい。

実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態２に係る半導体装置の製造方法を示す断面図である。実施の形態２に係る半導体装置の製造方法を示す断面図である。

符号の説明

１基板、２ウェル領域、３ゲート絶縁膜、４ゲート電極、５ゲート構造、６，９ＳｉＯ_２膜、７オフセットスペーサ、８ソースドレインイクステンション、１０，１２，２１ＳｉＮ膜、１１，１３サイドウォール、１４ソースドレイン、１５シリサイド膜、１６コンタクト層間絶縁膜、１７コンタクトホール、１８プラグ、１９配線層、２０パッシベーション膜。

Claims

（ａ）基板上にゲート構造を形成する工程と、
（ｂ）前記ゲート構造を覆って酸化膜を形成する工程と、
（ｃ）前記酸化膜を覆って窒化膜を形成する工程と、
（ｄ）前記酸化膜及び窒化膜を同時にエッチングすることにより前記ゲート構造よりも低い第１サイドウォールを形成する工程と、
（ｅ）第１サイドウォールの上に窒化物からなる第２サイドウォールを形成する工程と
を備える半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｂ）の前に、前記ゲート構造の側部に酸化物からなるオフセットスペーサを形成する工程
をさらに備え、
前記工程（ｅ）において、前記オフセットスペーサ端部上にも前記第２サイドウォールが形成される
半導体装置の製造方法。
（ａ）基板上にゲート構造を形成する工程と、
（ｂ）前記ゲート構造を覆って酸化膜を形成する工程と、
（ｃ）前記酸化膜を覆って窒化膜を形成する工程と、
（ｄ−１）前記酸化膜及び窒化膜を同時にエッチングすることによりサイドウォールを形成する工程と、
（ｅ−１）前記酸化膜の端部をプラズマ雰囲気中で窒化する工程と
を備える半導体装置の製造方法。
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｂ）の前に、前記ゲート構造の側部に酸化物からなるオフセットスペーサを形成する工程をさらに備え、
前記工程（ｅ−１）において、前記オフセットスペーサ端部も窒化される
半導体装置の製造方法。