JP2004281494A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 65
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 65
- 239000010703 silicon Substances 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 49
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 31
- 238000005121 nitriding Methods 0.000 claims abstract description 17
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 40
- 229910052757 nitrogen Inorganic materials 0.000 claims description 22
- 239000007800 oxidant agent Substances 0.000 claims description 15
- 230000001590 oxidative effect Effects 0.000 claims description 14
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- 150000004703 alkoxides Chemical class 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- WZVIPWQGBBCHJP-UHFFFAOYSA-N hafnium(4+);2-methylpropan-2-olate Chemical compound [Hf+4].CC(C)(C)[O-].CC(C)(C)[O-].CC(C)(C)[O-].CC(C)(C)[O-] WZVIPWQGBBCHJP-UHFFFAOYSA-N 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- 229910052746 lanthanum Inorganic materials 0.000 claims description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 2
- 229910052726 zirconium Inorganic materials 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 26
- 230000003647 oxidation Effects 0.000 abstract description 15
- 238000007254 oxidation reaction Methods 0.000 abstract description 15
- 230000001629 suppression Effects 0.000 abstract description 6
- 229920001296 polysiloxane Polymers 0.000 abstract 2
- 239000010408 film Substances 0.000 description 124
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 18
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- VBCSQFQVDXIOJL-UHFFFAOYSA-N diethylazanide;hafnium(4+) Chemical compound [Hf+4].CC[N-]CC.CC[N-]CC.CC[N-]CC.CC[N-]CC VBCSQFQVDXIOJL-UHFFFAOYSA-N 0.000 description 2
- ZLWHXGXVIRUNGU-UHFFFAOYSA-N dimethylazanide silicon(4+) Chemical compound C[N-]C.C[N-]C.C[N-]C.C[N-]C.[Si+4] ZLWHXGXVIRUNGU-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005191 phase separation Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052914 metal silicate Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
【課題】シリコン半導体基板表面と高誘電率材料であるメタルとシリコンとを含む酸窒化膜との間に酸化もしくは酸窒化膜を介在させる構造を界面準位密度増加の抑制と固定電荷発生の抑制とを両立するように形成する。
【解決手段】シリコン半導体基板の不必要な窒化を抑制するためには、高誘電率材料の膜とシリコン基板の界面に１ｎｍ以下のシリコン酸化膜又は酸窒化膜を形成しておくのが有効であるが、その界面層と高誘電率材料の膜との界面に電荷が発生し、この電荷により移動度の改善が実現できない。シリコン半導体基板１表面にメタル元素とシリコン元素とを含む高誘電率材料の膜２を堆積した後に、高誘電率材料の膜越しに界面酸化３を行い、その後高誘電率材料の膜を窒化４する。高誘電率材料の膜越しの界面酸化により界面準位密度増加の抑制と固定電荷発生の抑制を両立しながら高誘電率材料の膜の窒化が可能となる。
【選択図】 図１
【解決手段】シリコン半導体基板の不必要な窒化を抑制するためには、高誘電率材料の膜とシリコン基板の界面に１ｎｍ以下のシリコン酸化膜又は酸窒化膜を形成しておくのが有効であるが、その界面層と高誘電率材料の膜との界面に電荷が発生し、この電荷により移動度の改善が実現できない。シリコン半導体基板１表面にメタル元素とシリコン元素とを含む高誘電率材料の膜２を堆積した後に、高誘電率材料の膜越しに界面酸化３を行い、その後高誘電率材料の膜を窒化４する。高誘電率材料の膜越しの界面酸化により界面準位密度増加の抑制と固定電荷発生の抑制を両立しながら高誘電率材料の膜の窒化が可能となる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、とくにＭＯＳＦＥＴに高誘電率ゲート絶縁膜を用いる際の形成方法に関するものである。
【０００２】
【従来の技術】
図８は、半導体基板に形成されたｎＭＯＳＦＥＴの概略斜視図である。図に示すように、例えば、ｐ型シリコン半導体基板１００には、ｎ型ソース・ドレイン領域１０１、１０２が形成され、さらに、シリコン半導体基板１００上にこのソース・ドレイン領域を跨ぐようにゲート絶縁膜１０３及びゲート電極１０４が順次形成されている。ゲート電極材料には、通常多結晶Ｓｉ、多結晶ＳｉＧｅ、金属などが用いられる。
ＭＯＳＦＥＴの微細化に伴いゲート絶縁膜の薄膜化が要求されている。従来用いられているシリコン酸化膜やシリコン酸窒化膜ではダイレクトトンネル電流の増加により膜厚約２ｎｍ程度で薄膜化の限界に達してしまう。そこで、比誘電率がシリコン酸化膜よりも大きく、且つ結晶化温度が高いために従来のポリＳｉもしくはポリＳｉＧｅゲート電極プロセスとの整合性を有するメタル・シリケイト膜のゲート絶縁膜への適用が提案されている。また、ゲート電極からのボロン拡散を抑制するために窒素を含むオキシ窒化メタルシリコン膜も提案されている（特許文献１）が界面特性は十分なものが得られていない。さらにメタル窒化物が導電性のためリーク電流や電荷トラップ密度も高い。またゲート電極界面でのメタルシリサイドの形成により絶縁特性を損なうことがある。
【０００３】
【特許文献１】
特開２０００−４９３４９（図８及び１０欄）
【０００４】
【発明が解決しようとする課題】
前述のオキシ窒化メタルシリコン膜、例えば、Ｈｆ（Ｚｒ）ＳｉＯＮゲート絶縁膜を形成するプロセスに於いて、窒素プラズマを用いてＨｆ（Ｚｒ）ＳｉＯ膜を窒化すると、シリコン半導体基板表面の窒化が進行し、界面準位密度が増加し性能が劣化してしまう問題があった。シリコン基板表面の窒化を抑制するためにＨｆ（Ｚｒ）ＳｉＯ膜を堆積する前にシリコン基板表面にシリコン酸化膜層もしくはシリコン酸窒化膜層を形成しておく方法が提案されているが、その酸化もしくは酸窒化層とＨｆ（Ｚｒ）ＳｉＯ膜との界面に固定電荷が発生して性能が劣化してしまっていた。
本発明は、このような事情によりなされたものであって、シリコン半導体基板表面と高誘電率材料であるメタルとシリコンとを含む酸窒化膜との間に酸化もしくは酸窒化膜を介在させる構造を界面準位密度増加の抑制と固定電荷発生の抑制とを両立するように形成する半導体装置の製造方法を提供する。
【０００５】
【課題を解決するための手段】
ＭＯＳＦＥＴの微細化に伴うゲート絶縁膜の薄膜化は、従来から用いられているシリコン酸化膜及びシリコン酸窒化膜の物理的限界にさしかかっており、それらよりも比誘電率の高い高誘電率材料のゲート絶縁膜への導入が不可欠と言われている。しかし、それら高誘電率材料は耐熱性が低いことが問題であり、耐熱性向上のため窒素を添加する方法が提案されている。窒素を導入する具体的な方法は、プラズマやＮＨ３ を用いた高誘電率膜の窒化が一般的であるが、前述のように、チャネルとなるシリコン半導体基板表面も同時に窒化されて界面準位が増加し移動度が劣化してしまうという不具合が明らかになった。シリコン半導体基板の窒化を抑制するためには、高誘電率材料とシリコン基板の界面に１ｎｍ以下のシリコン酸化膜もしくは酸窒化膜を形成しておくことが有効であるが、その場合にはその界面層と高誘電率材料との界面に電荷が発生し、それが原因で移動度の改善が実現できない。
【０００６】
本発明ではシリコン半導体基板表面にメタル元素とシリコン元素とを含む高誘電率材料を堆積した後に、高誘電率材料越しに界面酸化を行い、その後高誘電率材料を窒化することを特徴としている。高誘電率材料越しに界面酸化を行うことにより界面準位密度増加の抑制と固定電荷発生の抑制を両立しながら高誘電率材料を窒化することが可能となる。
すなわち、本発明の半導体装置の製造方法は、半導体基板上にメタル元素及びシリコン元素を含む膜を形成する工程と、前記半導体基板を酸化剤を含む雰囲気に曝すことにより、前記半導体基板と前記メタル元素及びシリコン元素を含む膜の界面にシリコン酸化膜を形成する工程と、前記シリコン酸化膜を形成してから、前記メタル元素及びシリコン元素を含む膜を窒化する工程とを具備したことを特徴としている。
【０００７】
前記メタル元素は、Ｚｒ、Ｈｆ、Ａｌ、Ｌａのうちの少なくとも１種を用いるようにしても良い。前記メタル元素及びシリコン元素を含む膜は、ＣＶＤ法を用いて形成しても良い。前記メタル元素及びシリコン元素を含む膜は、酸素を含むようにしても良い。前記メタル元素及びシリコン元素を含む膜は、窒素を含むようにしても良い。前記メタル元素及びシリコン元素を含む膜は、アルコキシドを用いて形成しても良い。前記アルコキシドは、ＴＥＯＳ及びハフニウム・テトラ・ターシャリー・ブトキサイドであってもよい。前記メタル元素及びシリコン元素を含む膜は、テトラキシ・ジエチル・アミド・ハフニウム及びテトラキシ・ジメチル・アミド・シリコンを用いて形成しても良い。この材料を用いると、堆積したシリケイト中に数％程度の窒素を含むので、後の窒化工程における窒素導入が少なくて済む。
【０００８】
前記酸化剤を含む雰囲気に曝す工程は、活性な酸化種を用いても良い。前記活性な酸化種を有する雰囲気は、オゾンあるいは酸素ラジカルでもよい。前記酸化剤を含む雰囲気は、低温プラズマ酸化雰囲気であっても良い。この低温プラズマ酸化によって、シリケイト膜の相分離・結晶化を起こさずに、高品質の極薄シリコン酸化膜の形成が可能になる。前記酸化剤を含む雰囲気は、８００℃以下の減圧Ｏ２ 酸化雰囲気であってもよい。前記酸化剤を含む雰囲気は、８００℃以下の減圧Ｈ２ Ｏ酸化雰囲気であってもよい。前記酸化剤を含む雰囲気は、８００℃以下の減圧Ｎ２ Ｏ酸化雰囲気であってもよい。前記酸化剤を含む雰囲気は、酸化剤分圧０．１Ｔｏｒｒ以下であってもよい。この条件により、高品質の薄膜が形成される。前記メタル元素及びシリコン元素を含む膜を窒化する工程は、窒素ラジカルを用いて窒化しても良い。前記メタル元素及びシリコン元素を含む膜を窒化する工程は、窒素プラズマを用いて窒化するようにしても良い。前記メタル元素及びシリコン元素を含む膜を窒化する工程は、ＮＨ３ 窒化法を用いて窒化するようにしても良い。
【０００９】
また、本発明の半導体装置の製造方法は、素子分離領域が形成されている半導体基板上にメタル元素及びシリコン元素を含む膜を形成する工程と、前記半導体基板を酸化剤を含む雰囲気に曝すことにより、前記半導体基板と前記メタル元素及びシリコン元素を含む膜の界面にシリコン酸化膜を形成する工程と、前記メタル元素及びシリコン元素を含む膜を窒化して、前記シリコン酸化膜と前記窒化されたメタル元素及びシリコン元素を含む膜とから構成されたゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板のゲート電極に被覆されている領域を挟んで対向するようにこの半導体基板の表面領域にソース／ドレイン領域を形成する工程とを具備したことを特徴としている。
【００１０】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
本発明は、シリコン半導体基板表面にメタル元素とシリコン元素とを含む高誘電率材料を堆積した後に、高誘電率材料越しに界面酸化を行い、その後高誘電率材料を窒化することを特徴としており、窒化された高誘電率材料は、半導体基板において、とくにＭＯＳＦＥＴのゲート絶縁膜に用いられる。第１の実施例は、高誘電率絶縁膜を窒化により形成する方法について説明し、第２の実施例は、窒化された高誘電率絶縁膜をゲート電極とゲート絶縁膜とからなるゲート構造に用いたｎＭＯＳＦＥＴの製造工程を説明する。
【００１１】
まず、図１を参照して第１の実施例を説明する。
図１は、半導体基板上の高誘電率絶縁膜を形成する工程断面図である。シリコン半導体基板１に従来方法を用いてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離領域を形成する（図示しない）。露出したシリコン半導体基板１の表面上に、ＴＥＯＳ（テトラ・エトキシ・シラン）と、ＨＴＢ（ハフニウム・テトラ・ターシャリー・ブトキサイド）を原料とするＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法を用いて、Ｈｆシリケイト膜２を約３ｎｍ程度堆積する（図１（ａ））。
【００１２】
次に、ヒータ温度２５０℃、圧力５０ｍＴｏｒｒの条件でＡｒとＯ２ の混合ガスによるマイクロ波励起プラズマに４０秒間曝すことにより、Ｈｆシリケイト膜２とシリコン半導体基板１表面の界面に新たにシリコン酸化膜３を０．６ｎｍ厚程度形成する（図１（ｂ））。次に、ヒータ温度４００℃、圧力５００ｍＴｏｒｒにおいてＡｒとＮ２ の混合ガスによるマイクロ波励起プラズマに３６０秒間曝すことにより、Ｈｆシリケイト膜２に約２０％の窒素を導入し、ＨｆＳｉＯＮ膜４を形成する（図１（ｃ））。引き続いて、半導体基板１に対して、１０００℃、１０秒の減圧酸化雰囲気での熱処理を行ってゲート電極となるポリＳｉＧｅ膜５をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｅ ＣＶＤ） 法により膜厚１５０ｎｍ程度堆積する（図１（ｄ））。
以下、トランジスタを形成するには、以下、ゲート電極パターンニング、不純物イオン注入及び活性化アニール、ソース・ドレイン上へのＮｉシリサイド層形成、ＰＭＤ膜堆積、コンタクト開口、配線形成等、通常の製造方法によりＭＯＳ型トランジスタを形成する（図示せず）。
【００１３】
この様にして形成されたＭＯＳ型トランジスタは、窒素導入により耐熱性が向上し、１０００℃以上の熱工程を有する従来のトランジスタ形成工程を経ても、同じ電気的膜厚を有するシリコン酸化膜と比較して３桁以上もゲートリーク電流が少なく、且つチャネル移動度がシリコン酸化膜の場合の８５％以上という実用上問題のない値が得られ、ＬＳＩの低消費電力化と高性能化を両立させることが可能となった。
【００１４】
この実施例では、Ｈｆシリケイト膜を用いているが、本発明においては、Ｚｒシリケイト膜、Ａｌシリケイト膜、Ｌａシリケイト膜等を用いても同様の効果が得られる。また、この実施例ではＴＥＯＳ、ＨＴＢ等のアルコキシドを原料にＭＯＣＶＤ法によりシリケイト膜を堆積しているが、テトラキシ・ジエチル・アミド・ハフニウムとテトラキシ・ジメチル・アミド・シリコンの様な他の原料を用いてシリケイト膜を堆積してもよい。その場合は、堆積したシリケイト中に数％程度の窒素をあらかじめ含んでおり、後の窒素導入が少なくても、必要な耐熱性は確保出来る様になる。この実施例は、内部酸化によるシリコン酸化膜形成を活性な酸化種を有する低温プラズマ酸化で行い、シリケイト膜の相分離・結晶化を起こさずに、高品質の極薄シリコン酸化膜層の形成が可能となった。
【００１５】
同様の内部酸化は、８００℃以下の減圧Ｏ２ 酸化、減圧Ｈ２ Ｏ酸化、減圧Ｎ２ Ｏ酸化等でも実現可能であるが、薄膜形成のためには、例えば、酸化剤分圧０．１Ｔｏｒｒ以下程度の条件で実施することが望ましい。また、この実施例で行ったプラズマ窒化は絶縁膜の表面側から高濃度に窒素を導入するのに有効な方法であるが、シリコン酸化膜に対して窒素を導入する場合に比べて高誘電率材料に導入した場合の窒素の分布はよりブロードとなることが判った。したがって、ＮＨ３ 窒化法の様に膜中にブロードに窒素を導入する窒化方法を用いた場合にもこの実施例と同様の効果が得られる。
【００１６】
次に、図２乃至図７を参照して第２の実施例を説明する。この実施例では、本発明に係るゲート電極とゲート絶縁膜とからなるゲート構造を用いたｎＭＯＳＦＥＴの製造工程を説明する。
図２乃至図７は、ｎＭＯＳＦＥＴの製造工程を説明する工程断面図である。まず、ｐ型シリコン半導体基板２１にＳＴＩなどの素子分離領域２２を埋め込み形成する。その後、露出したシリコン半導体基板２１の表面にボロンなどのチャネルイオン注入を行う（図２（ａ））。次に、シリコン半導体基板２１上にゲート絶縁膜２０及びゲート電極２３を積層する。ゲート絶縁膜２０は、第１の実施例で示すものと同様に本発明の製造方法により形成される。即ち、シリコン半導体基板２１の表面にメタル元素とシリコン元素とを含む高誘電率材料を堆積した後に、高誘電率材料越しに界面酸化を行い、その後高誘電率材料を窒化する方法で形成される。第１の実施例では、窒化された高誘電率材料は、ＨｆＳｉＯＮ膜４であり、ゲート絶縁膜は、ＨｆＳｉＯＮ膜４と、ＨｆＳｉＯＮ膜／半導体基板の界面に形成されたシリコン酸化膜３とから構成されている（図１参照）。
【００１７】
この実施例ではゲート絶縁膜２０は、第１の実施例と同じ材料を用いる。ゲート電極２３は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）膜から構成されている。第１の実施例のようにポリＳｉＧｅ膜やその他、金属材料などを用いても良い。その後、ゲート電極２３の上にフォトレジスト２４を塗布し、これをゲート電極形状にパターニングする（図２（ｂ））。次に、パターニングされたフォトレジスト２４をマスクにしてゲート絶縁膜２０及びその上のゲート電極２３をエッチングしてゲート構造を形成する。その後、このゲート電極２３をマスクにし、シリコン半導体基板２１の表面領域に砒素などをイオン注入してｎ型ソース・ドレインコンタクト領域２５を形成する（図３（ａ））。次に、シリコン半導体基板２１の全面にゲート電極を被覆するようにＣＶＤ法によりシリコン酸化膜（ＳｉＯ２ ）２６を堆積させる（図３（ｂ））。
【００１８】
次に、シリコン酸化膜２６を、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などによりエッチバックを行って、ゲート電極２３の側面に側壁絶縁膜２７を形成する（図４（ａ））。その後、この側壁絶縁膜２７をマスクにし、シリコン半導体基板２１の表面領域にリンもしくは砒素などをイオン注入してｎ型ソース・ドレイン高濃度領域２８を形成する（図４（ｂ））。次に、シリコン半導体基板２１の表面にコバルト（Ｃｏ）やニッケル（Ｎｉ）などの金属膜をスパッタリング法などにより堆積させる。なお、ソース・ドレインコンタクト領域２５とソース・ドレイン高濃度領域２８とからｎ型ソース・ドレイン領域２９が構成される（図５（ａ））。次に、シリコン半導体基板２１を加熱処理する。シリコン半導体基板２１を熱処理することにより、その表面及びゲート電極２３表面に堆積した金属膜３０はＣｏＳｉ２ やＮｉＳｉなどの金属シリサイド膜３１に変わる。その後、側壁絶縁膜２７及び素子分離領域２２に堆積している金属膜３０はシリサイドに変化しないで除去される（図５（ｂ））。
【００１９】
次に、ＣＶＤ法などによりＢＰＳＧなどのシリコン酸化膜３２からなる層間絶縁膜をシリコン半導体基板２１上に堆積させる（図６（ａ））。そして、ＲＩＥ法などによりシリコン酸化膜３２をエッチングしてソース／ドレイン領域２９上及びゲート電極２３上の金属シリサイド膜３１を露出するコンタクト孔３３を形成する（図６（ｂ））。次に、シリコン酸化膜３２上に銅やアルミニウムなどの金属膜を形成し、これをパターニングして、ソース／ドレイン領域２９上及びゲート電極２３上の金属シリサイド膜３１とコンタクト孔３３を介して電気的に接続された複数の配線３４を形成する（図７）。さらに、図示はしないがパッシベーション膜などを半導体基板上に形成してトランジスタを完成させる。
【００２０】
この様にして形成されたＭＯＳ型トランジスタは、窒素導入により耐熱性が向上し、１０００℃以上の熱工程を経ても、同じ電気的膜厚を有するシリコン酸化膜と比較して３桁以上もゲートリーク電流が少なく、且つチャネル移動度がシリコン酸化膜の場合の８５％以上という実用上問題のない値が得られ、ＬＳＩの低消費電力化と高性能化を両立させることが可能となる。また、この実施例では、高誘電率材料としてＨｆシリケイト膜を用いているが、Ｚｒシリケイト膜、Ａｌシリケイト膜、Ｌａシリケイト膜等を用いても同様の効果が得られる。
以上、本発明の実施の形態を説明した実施例は例示であって制限的なものではない。本発明は、発明の要旨を逸脱しない範囲内においてあらゆる変更を行うことが可能である。
【００２１】
【発明の効果】
本発明は、以上の構成により、窒素導入に伴う界面準位の増加が抑制され、且つ絶縁膜中の固定電荷の発生が抑制されるため、高性能で低消費電力の半導体装置を実現させることが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の製造方法を示す工程断面図。
【図２】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図３】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図４】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図５】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図６】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図７】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図８】ＭＯＳ型トランジスタの概略的構造を示す斜視図。
【符号の説明】
１、２１、１００・・・シリコン半導体基板
２・・・Ｈｆシリケイト膜
３・・・シリコン酸化膜
４・・・ＨｆＳｉＯＮ膜
５・・・ポリＳｉＧｅ膜
２０、１０３・・・ゲート絶縁膜
２２・・・素子分離領域（ＳＴＩ）
２３、１０４・・・ゲート電極
２４・・・フォトレジスト
２５・・・ソース／ドレインコンタクト領域
２６、３２・・・シリコン酸化膜
２７・・・側壁絶縁膜
２８・・・ソース／ドレイン高濃度領域
２９・・・ソース／ドレイン領域
３０・・・金属膜
３１・・・金属シリサイド膜
３３・・・コンタクト孔
３４・・・配線
１０１・・・ソース領域
１０２・・・ドレイン領域
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、とくにＭＯＳＦＥＴに高誘電率ゲート絶縁膜を用いる際の形成方法に関するものである。
【０００２】
【従来の技術】
図８は、半導体基板に形成されたｎＭＯＳＦＥＴの概略斜視図である。図に示すように、例えば、ｐ型シリコン半導体基板１００には、ｎ型ソース・ドレイン領域１０１、１０２が形成され、さらに、シリコン半導体基板１００上にこのソース・ドレイン領域を跨ぐようにゲート絶縁膜１０３及びゲート電極１０４が順次形成されている。ゲート電極材料には、通常多結晶Ｓｉ、多結晶ＳｉＧｅ、金属などが用いられる。
ＭＯＳＦＥＴの微細化に伴いゲート絶縁膜の薄膜化が要求されている。従来用いられているシリコン酸化膜やシリコン酸窒化膜ではダイレクトトンネル電流の増加により膜厚約２ｎｍ程度で薄膜化の限界に達してしまう。そこで、比誘電率がシリコン酸化膜よりも大きく、且つ結晶化温度が高いために従来のポリＳｉもしくはポリＳｉＧｅゲート電極プロセスとの整合性を有するメタル・シリケイト膜のゲート絶縁膜への適用が提案されている。また、ゲート電極からのボロン拡散を抑制するために窒素を含むオキシ窒化メタルシリコン膜も提案されている（特許文献１）が界面特性は十分なものが得られていない。さらにメタル窒化物が導電性のためリーク電流や電荷トラップ密度も高い。またゲート電極界面でのメタルシリサイドの形成により絶縁特性を損なうことがある。
【０００３】
【特許文献１】
特開２０００−４９３４９（図８及び１０欄）
【０００４】
【発明が解決しようとする課題】
前述のオキシ窒化メタルシリコン膜、例えば、Ｈｆ（Ｚｒ）ＳｉＯＮゲート絶縁膜を形成するプロセスに於いて、窒素プラズマを用いてＨｆ（Ｚｒ）ＳｉＯ膜を窒化すると、シリコン半導体基板表面の窒化が進行し、界面準位密度が増加し性能が劣化してしまう問題があった。シリコン基板表面の窒化を抑制するためにＨｆ（Ｚｒ）ＳｉＯ膜を堆積する前にシリコン基板表面にシリコン酸化膜層もしくはシリコン酸窒化膜層を形成しておく方法が提案されているが、その酸化もしくは酸窒化層とＨｆ（Ｚｒ）ＳｉＯ膜との界面に固定電荷が発生して性能が劣化してしまっていた。
本発明は、このような事情によりなされたものであって、シリコン半導体基板表面と高誘電率材料であるメタルとシリコンとを含む酸窒化膜との間に酸化もしくは酸窒化膜を介在させる構造を界面準位密度増加の抑制と固定電荷発生の抑制とを両立するように形成する半導体装置の製造方法を提供する。
【０００５】
【課題を解決するための手段】
ＭＯＳＦＥＴの微細化に伴うゲート絶縁膜の薄膜化は、従来から用いられているシリコン酸化膜及びシリコン酸窒化膜の物理的限界にさしかかっており、それらよりも比誘電率の高い高誘電率材料のゲート絶縁膜への導入が不可欠と言われている。しかし、それら高誘電率材料は耐熱性が低いことが問題であり、耐熱性向上のため窒素を添加する方法が提案されている。窒素を導入する具体的な方法は、プラズマやＮＨ３ を用いた高誘電率膜の窒化が一般的であるが、前述のように、チャネルとなるシリコン半導体基板表面も同時に窒化されて界面準位が増加し移動度が劣化してしまうという不具合が明らかになった。シリコン半導体基板の窒化を抑制するためには、高誘電率材料とシリコン基板の界面に１ｎｍ以下のシリコン酸化膜もしくは酸窒化膜を形成しておくことが有効であるが、その場合にはその界面層と高誘電率材料との界面に電荷が発生し、それが原因で移動度の改善が実現できない。
【０００６】
本発明ではシリコン半導体基板表面にメタル元素とシリコン元素とを含む高誘電率材料を堆積した後に、高誘電率材料越しに界面酸化を行い、その後高誘電率材料を窒化することを特徴としている。高誘電率材料越しに界面酸化を行うことにより界面準位密度増加の抑制と固定電荷発生の抑制を両立しながら高誘電率材料を窒化することが可能となる。
すなわち、本発明の半導体装置の製造方法は、半導体基板上にメタル元素及びシリコン元素を含む膜を形成する工程と、前記半導体基板を酸化剤を含む雰囲気に曝すことにより、前記半導体基板と前記メタル元素及びシリコン元素を含む膜の界面にシリコン酸化膜を形成する工程と、前記シリコン酸化膜を形成してから、前記メタル元素及びシリコン元素を含む膜を窒化する工程とを具備したことを特徴としている。
【０００７】
前記メタル元素は、Ｚｒ、Ｈｆ、Ａｌ、Ｌａのうちの少なくとも１種を用いるようにしても良い。前記メタル元素及びシリコン元素を含む膜は、ＣＶＤ法を用いて形成しても良い。前記メタル元素及びシリコン元素を含む膜は、酸素を含むようにしても良い。前記メタル元素及びシリコン元素を含む膜は、窒素を含むようにしても良い。前記メタル元素及びシリコン元素を含む膜は、アルコキシドを用いて形成しても良い。前記アルコキシドは、ＴＥＯＳ及びハフニウム・テトラ・ターシャリー・ブトキサイドであってもよい。前記メタル元素及びシリコン元素を含む膜は、テトラキシ・ジエチル・アミド・ハフニウム及びテトラキシ・ジメチル・アミド・シリコンを用いて形成しても良い。この材料を用いると、堆積したシリケイト中に数％程度の窒素を含むので、後の窒化工程における窒素導入が少なくて済む。
【０００８】
前記酸化剤を含む雰囲気に曝す工程は、活性な酸化種を用いても良い。前記活性な酸化種を有する雰囲気は、オゾンあるいは酸素ラジカルでもよい。前記酸化剤を含む雰囲気は、低温プラズマ酸化雰囲気であっても良い。この低温プラズマ酸化によって、シリケイト膜の相分離・結晶化を起こさずに、高品質の極薄シリコン酸化膜の形成が可能になる。前記酸化剤を含む雰囲気は、８００℃以下の減圧Ｏ２ 酸化雰囲気であってもよい。前記酸化剤を含む雰囲気は、８００℃以下の減圧Ｈ２ Ｏ酸化雰囲気であってもよい。前記酸化剤を含む雰囲気は、８００℃以下の減圧Ｎ２ Ｏ酸化雰囲気であってもよい。前記酸化剤を含む雰囲気は、酸化剤分圧０．１Ｔｏｒｒ以下であってもよい。この条件により、高品質の薄膜が形成される。前記メタル元素及びシリコン元素を含む膜を窒化する工程は、窒素ラジカルを用いて窒化しても良い。前記メタル元素及びシリコン元素を含む膜を窒化する工程は、窒素プラズマを用いて窒化するようにしても良い。前記メタル元素及びシリコン元素を含む膜を窒化する工程は、ＮＨ３ 窒化法を用いて窒化するようにしても良い。
【０００９】
また、本発明の半導体装置の製造方法は、素子分離領域が形成されている半導体基板上にメタル元素及びシリコン元素を含む膜を形成する工程と、前記半導体基板を酸化剤を含む雰囲気に曝すことにより、前記半導体基板と前記メタル元素及びシリコン元素を含む膜の界面にシリコン酸化膜を形成する工程と、前記メタル元素及びシリコン元素を含む膜を窒化して、前記シリコン酸化膜と前記窒化されたメタル元素及びシリコン元素を含む膜とから構成されたゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板のゲート電極に被覆されている領域を挟んで対向するようにこの半導体基板の表面領域にソース／ドレイン領域を形成する工程とを具備したことを特徴としている。
【００１０】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
本発明は、シリコン半導体基板表面にメタル元素とシリコン元素とを含む高誘電率材料を堆積した後に、高誘電率材料越しに界面酸化を行い、その後高誘電率材料を窒化することを特徴としており、窒化された高誘電率材料は、半導体基板において、とくにＭＯＳＦＥＴのゲート絶縁膜に用いられる。第１の実施例は、高誘電率絶縁膜を窒化により形成する方法について説明し、第２の実施例は、窒化された高誘電率絶縁膜をゲート電極とゲート絶縁膜とからなるゲート構造に用いたｎＭＯＳＦＥＴの製造工程を説明する。
【００１１】
まず、図１を参照して第１の実施例を説明する。
図１は、半導体基板上の高誘電率絶縁膜を形成する工程断面図である。シリコン半導体基板１に従来方法を用いてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離領域を形成する（図示しない）。露出したシリコン半導体基板１の表面上に、ＴＥＯＳ（テトラ・エトキシ・シラン）と、ＨＴＢ（ハフニウム・テトラ・ターシャリー・ブトキサイド）を原料とするＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法を用いて、Ｈｆシリケイト膜２を約３ｎｍ程度堆積する（図１（ａ））。
【００１２】
次に、ヒータ温度２５０℃、圧力５０ｍＴｏｒｒの条件でＡｒとＯ２ の混合ガスによるマイクロ波励起プラズマに４０秒間曝すことにより、Ｈｆシリケイト膜２とシリコン半導体基板１表面の界面に新たにシリコン酸化膜３を０．６ｎｍ厚程度形成する（図１（ｂ））。次に、ヒータ温度４００℃、圧力５００ｍＴｏｒｒにおいてＡｒとＮ２ の混合ガスによるマイクロ波励起プラズマに３６０秒間曝すことにより、Ｈｆシリケイト膜２に約２０％の窒素を導入し、ＨｆＳｉＯＮ膜４を形成する（図１（ｃ））。引き続いて、半導体基板１に対して、１０００℃、１０秒の減圧酸化雰囲気での熱処理を行ってゲート電極となるポリＳｉＧｅ膜５をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｅ ＣＶＤ） 法により膜厚１５０ｎｍ程度堆積する（図１（ｄ））。
以下、トランジスタを形成するには、以下、ゲート電極パターンニング、不純物イオン注入及び活性化アニール、ソース・ドレイン上へのＮｉシリサイド層形成、ＰＭＤ膜堆積、コンタクト開口、配線形成等、通常の製造方法によりＭＯＳ型トランジスタを形成する（図示せず）。
【００１３】
この様にして形成されたＭＯＳ型トランジスタは、窒素導入により耐熱性が向上し、１０００℃以上の熱工程を有する従来のトランジスタ形成工程を経ても、同じ電気的膜厚を有するシリコン酸化膜と比較して３桁以上もゲートリーク電流が少なく、且つチャネル移動度がシリコン酸化膜の場合の８５％以上という実用上問題のない値が得られ、ＬＳＩの低消費電力化と高性能化を両立させることが可能となった。
【００１４】
この実施例では、Ｈｆシリケイト膜を用いているが、本発明においては、Ｚｒシリケイト膜、Ａｌシリケイト膜、Ｌａシリケイト膜等を用いても同様の効果が得られる。また、この実施例ではＴＥＯＳ、ＨＴＢ等のアルコキシドを原料にＭＯＣＶＤ法によりシリケイト膜を堆積しているが、テトラキシ・ジエチル・アミド・ハフニウムとテトラキシ・ジメチル・アミド・シリコンの様な他の原料を用いてシリケイト膜を堆積してもよい。その場合は、堆積したシリケイト中に数％程度の窒素をあらかじめ含んでおり、後の窒素導入が少なくても、必要な耐熱性は確保出来る様になる。この実施例は、内部酸化によるシリコン酸化膜形成を活性な酸化種を有する低温プラズマ酸化で行い、シリケイト膜の相分離・結晶化を起こさずに、高品質の極薄シリコン酸化膜層の形成が可能となった。
【００１５】
同様の内部酸化は、８００℃以下の減圧Ｏ２ 酸化、減圧Ｈ２ Ｏ酸化、減圧Ｎ２ Ｏ酸化等でも実現可能であるが、薄膜形成のためには、例えば、酸化剤分圧０．１Ｔｏｒｒ以下程度の条件で実施することが望ましい。また、この実施例で行ったプラズマ窒化は絶縁膜の表面側から高濃度に窒素を導入するのに有効な方法であるが、シリコン酸化膜に対して窒素を導入する場合に比べて高誘電率材料に導入した場合の窒素の分布はよりブロードとなることが判った。したがって、ＮＨ３ 窒化法の様に膜中にブロードに窒素を導入する窒化方法を用いた場合にもこの実施例と同様の効果が得られる。
【００１６】
次に、図２乃至図７を参照して第２の実施例を説明する。この実施例では、本発明に係るゲート電極とゲート絶縁膜とからなるゲート構造を用いたｎＭＯＳＦＥＴの製造工程を説明する。
図２乃至図７は、ｎＭＯＳＦＥＴの製造工程を説明する工程断面図である。まず、ｐ型シリコン半導体基板２１にＳＴＩなどの素子分離領域２２を埋め込み形成する。その後、露出したシリコン半導体基板２１の表面にボロンなどのチャネルイオン注入を行う（図２（ａ））。次に、シリコン半導体基板２１上にゲート絶縁膜２０及びゲート電極２３を積層する。ゲート絶縁膜２０は、第１の実施例で示すものと同様に本発明の製造方法により形成される。即ち、シリコン半導体基板２１の表面にメタル元素とシリコン元素とを含む高誘電率材料を堆積した後に、高誘電率材料越しに界面酸化を行い、その後高誘電率材料を窒化する方法で形成される。第１の実施例では、窒化された高誘電率材料は、ＨｆＳｉＯＮ膜４であり、ゲート絶縁膜は、ＨｆＳｉＯＮ膜４と、ＨｆＳｉＯＮ膜／半導体基板の界面に形成されたシリコン酸化膜３とから構成されている（図１参照）。
【００１７】
この実施例ではゲート絶縁膜２０は、第１の実施例と同じ材料を用いる。ゲート電極２３は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）膜から構成されている。第１の実施例のようにポリＳｉＧｅ膜やその他、金属材料などを用いても良い。その後、ゲート電極２３の上にフォトレジスト２４を塗布し、これをゲート電極形状にパターニングする（図２（ｂ））。次に、パターニングされたフォトレジスト２４をマスクにしてゲート絶縁膜２０及びその上のゲート電極２３をエッチングしてゲート構造を形成する。その後、このゲート電極２３をマスクにし、シリコン半導体基板２１の表面領域に砒素などをイオン注入してｎ型ソース・ドレインコンタクト領域２５を形成する（図３（ａ））。次に、シリコン半導体基板２１の全面にゲート電極を被覆するようにＣＶＤ法によりシリコン酸化膜（ＳｉＯ２ ）２６を堆積させる（図３（ｂ））。
【００１８】
次に、シリコン酸化膜２６を、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などによりエッチバックを行って、ゲート電極２３の側面に側壁絶縁膜２７を形成する（図４（ａ））。その後、この側壁絶縁膜２７をマスクにし、シリコン半導体基板２１の表面領域にリンもしくは砒素などをイオン注入してｎ型ソース・ドレイン高濃度領域２８を形成する（図４（ｂ））。次に、シリコン半導体基板２１の表面にコバルト（Ｃｏ）やニッケル（Ｎｉ）などの金属膜をスパッタリング法などにより堆積させる。なお、ソース・ドレインコンタクト領域２５とソース・ドレイン高濃度領域２８とからｎ型ソース・ドレイン領域２９が構成される（図５（ａ））。次に、シリコン半導体基板２１を加熱処理する。シリコン半導体基板２１を熱処理することにより、その表面及びゲート電極２３表面に堆積した金属膜３０はＣｏＳｉ２ やＮｉＳｉなどの金属シリサイド膜３１に変わる。その後、側壁絶縁膜２７及び素子分離領域２２に堆積している金属膜３０はシリサイドに変化しないで除去される（図５（ｂ））。
【００１９】
次に、ＣＶＤ法などによりＢＰＳＧなどのシリコン酸化膜３２からなる層間絶縁膜をシリコン半導体基板２１上に堆積させる（図６（ａ））。そして、ＲＩＥ法などによりシリコン酸化膜３２をエッチングしてソース／ドレイン領域２９上及びゲート電極２３上の金属シリサイド膜３１を露出するコンタクト孔３３を形成する（図６（ｂ））。次に、シリコン酸化膜３２上に銅やアルミニウムなどの金属膜を形成し、これをパターニングして、ソース／ドレイン領域２９上及びゲート電極２３上の金属シリサイド膜３１とコンタクト孔３３を介して電気的に接続された複数の配線３４を形成する（図７）。さらに、図示はしないがパッシベーション膜などを半導体基板上に形成してトランジスタを完成させる。
【００２０】
この様にして形成されたＭＯＳ型トランジスタは、窒素導入により耐熱性が向上し、１０００℃以上の熱工程を経ても、同じ電気的膜厚を有するシリコン酸化膜と比較して３桁以上もゲートリーク電流が少なく、且つチャネル移動度がシリコン酸化膜の場合の８５％以上という実用上問題のない値が得られ、ＬＳＩの低消費電力化と高性能化を両立させることが可能となる。また、この実施例では、高誘電率材料としてＨｆシリケイト膜を用いているが、Ｚｒシリケイト膜、Ａｌシリケイト膜、Ｌａシリケイト膜等を用いても同様の効果が得られる。
以上、本発明の実施の形態を説明した実施例は例示であって制限的なものではない。本発明は、発明の要旨を逸脱しない範囲内においてあらゆる変更を行うことが可能である。
【００２１】
【発明の効果】
本発明は、以上の構成により、窒素導入に伴う界面準位の増加が抑制され、且つ絶縁膜中の固定電荷の発生が抑制されるため、高性能で低消費電力の半導体装置を実現させることが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の製造方法を示す工程断面図。
【図２】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図３】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図４】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図５】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図６】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図７】本発明の第２の実施例の半導体装置の製造方法を示す工程断面図。
【図８】ＭＯＳ型トランジスタの概略的構造を示す斜視図。
【符号の説明】
１、２１、１００・・・シリコン半導体基板
２・・・Ｈｆシリケイト膜
３・・・シリコン酸化膜
４・・・ＨｆＳｉＯＮ膜
５・・・ポリＳｉＧｅ膜
２０、１０３・・・ゲート絶縁膜
２２・・・素子分離領域（ＳＴＩ）
２３、１０４・・・ゲート電極
２４・・・フォトレジスト
２５・・・ソース／ドレインコンタクト領域
２６、３２・・・シリコン酸化膜
２７・・・側壁絶縁膜
２８・・・ソース／ドレイン高濃度領域
２９・・・ソース／ドレイン領域
３０・・・金属膜
３１・・・金属シリサイド膜
３３・・・コンタクト孔
３４・・・配線
１０１・・・ソース領域
１０２・・・ドレイン領域
Claims (10)
- 半導体基板上にメタル元素及びシリコン元素を含む膜を形成する工程と、
前記半導体基板を酸化剤を含む雰囲気に曝すことにより、前記半導体基板と前記メタル元素及びシリコン元素を含む膜の界面にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を形成してから、前記メタル元素及びシリコン元素を含む膜を窒化する工程とを具備したことを特徴とする半導体装置の製造方法。 - 前記メタル元素は、Ｚｒ、Ｈｆ、Ａｌ、Ｌａのうちの少なくとも１種を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記メタル元素及びシリコン元素を含む膜は、ＣＶＤ法により形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
- 前記メタル元素及びシリコン元素を含む膜は、酸素又は窒素もしくは酸素及び窒素を含むことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
- 前記メタル元素及びシリコン元素を含む膜は、アルコキシドを用いるかもしくはテトラキシ・ジエチル・アミド・ハフニウム及びテトラキシ・ジメチル・アミド・シリコンを用いて形成されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
- 前記アルコキシドは、ＴＥＯＳ及びハフニウム・テトラ・ターシャリー・ブトキサイドのいずれかであることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記酸化剤を含む雰囲気は、酸化剤分圧０．１Ｔｏｒｒ以下であることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法。
- 前記酸化剤を含む雰囲気に曝す工程は、活性な酸化種を含む雰囲気、低温プラズマ酸化雰囲気、減圧Ｏ２ 酸化雰囲気、減圧Ｈ２ Ｏ酸化雰囲気、減圧Ｎ２ Ｏ酸化雰囲気のいずれかであることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置の製造方法。
- 前記メタル元素及びシリコン元素を含む膜を窒化する工程は、窒素ラジカル又は窒素プラズマを用いるか、もしくはＮＨ３ 窒化法を用いて窒化することを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置の製造方法。
- 半導体基板上にメタル元素及びシリコン元素を含む膜を形成する工程と、
前記半導体基板を酸化剤を含む雰囲気に曝すことにより、前記半導体基板と前記メタル元素及びシリコン元素を含む膜の界面にシリコン酸化膜を形成する工程と、
前記メタル元素及びシリコン元素を含む膜を窒化して、前記シリコン酸化膜及び前記窒化されたメタル元素及びシリコン元素を含む膜から構成されたゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板のゲート電極に被覆されている領域を挟んで対向するように、この半導体基板の表面領域にソース領域及びドレイン領域を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003067621A JP4112404B2 (ja) | 2003-03-13 | 2003-03-13 | 半導体装置の製造方法 |
| US10/798,337 US7091135B2 (en) | 2003-03-13 | 2004-03-12 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003067621A JP4112404B2 (ja) | 2003-03-13 | 2003-03-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004281494A true JP2004281494A (ja) | 2004-10-07 |
| JP4112404B2 JP4112404B2 (ja) | 2008-07-02 |
Family
ID=33285176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003067621A Expired - Lifetime JP4112404B2 (ja) | 2003-03-13 | 2003-03-13 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7091135B2 (ja) |
| JP (1) | JP4112404B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190801A (ja) * | 2005-01-06 | 2006-07-20 | Fujitsu Ltd | 成膜方法及び半導体装置の製造方法 |
| JPWO2007026677A1 (ja) * | 2005-09-01 | 2009-03-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP5157450B2 (ja) * | 2005-11-28 | 2013-03-06 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4073393B2 (ja) * | 2003-12-02 | 2008-04-09 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2005317647A (ja) * | 2004-04-27 | 2005-11-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4522900B2 (ja) * | 2005-03-30 | 2010-08-11 | 東京エレクトロン株式会社 | 成膜方法および記録媒体 |
| US8598027B2 (en) * | 2010-01-20 | 2013-12-03 | International Business Machines Corporation | High-K transistors with low threshold voltage |
| JP2023026115A (ja) * | 2021-08-12 | 2023-02-24 | キオクシア株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013553A (en) | 1997-07-24 | 2000-01-11 | Texas Instruments Incorporated | Zirconium and/or hafnium oxynitride gate dielectric |
| JPH11204788A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2000049349A (ja) | 1998-07-15 | 2000-02-18 | Texas Instr Inc <Ti> | 集積回路に電界効果デバイスを製造する方法 |
| JP4102072B2 (ja) * | 2002-01-08 | 2008-06-18 | 株式会社東芝 | 半導体装置 |
-
2003
- 2003-03-13 JP JP2003067621A patent/JP4112404B2/ja not_active Expired - Lifetime
-
2004
- 2004-03-12 US US10/798,337 patent/US7091135B2/en active Active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190801A (ja) * | 2005-01-06 | 2006-07-20 | Fujitsu Ltd | 成膜方法及び半導体装置の製造方法 |
| JPWO2007026677A1 (ja) * | 2005-09-01 | 2009-03-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP5157450B2 (ja) * | 2005-11-28 | 2013-03-06 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7091135B2 (en) | 2006-08-15 |
| JP4112404B2 (ja) | 2008-07-02 |
| US20040235254A1 (en) | 2004-11-25 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050824 |
|
| A131 | Notification of reasons for refusal |
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|
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4112404 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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