JPH118317A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH118317A JPH118317A JP9156654A JP15665497A JPH118317A JP H118317 A JPH118317 A JP H118317A JP 9156654 A JP9156654 A JP 9156654A JP 15665497 A JP15665497 A JP 15665497A JP H118317 A JPH118317 A JP H118317A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳトランジスタにおけるｎチャネルＭ
ＯＳトランジスタのしきい値電圧および電流駆動能力の
変動を抑制することができるとともに、ｐチャネルＭＯ
Ｓトランジスタの電流駆動能力を向上させることができ
る半導体装置およびその製造方法を提供する 【解決手段】 ＣＭＯＳＬＳＩにおいて、ｎチャネルＭ
ＯＳトランジスタのゲート絶縁膜５およびｐチャネルＭ
ＯＳトランジスタのゲート絶縁膜１０を窒化酸化Ｓｉ膜
から構成する。ゲート絶縁膜５は、Ｓｉ基板１とゲート
絶縁膜５との界面の近傍に窒素濃度の分布のピークを有
する。ゲート絶縁膜１０は、ゲート絶縁膜１０とゲート
電極１１との界面の近傍における窒素濃度をＳｉ基板１
とゲート絶縁膜１０との界面の近傍における窒素濃度よ
りも高くする。ゲート絶縁膜１０は、Ｓｉ基板１の表面
を窒化した後に酸化して形成する。ゲート絶縁膜５は、
Ｎ2 Ｏガス雰囲気中でＳｉ基板１の熱処理を行って形成
する。
ＯＳトランジスタのしきい値電圧および電流駆動能力の
変動を抑制することができるとともに、ｐチャネルＭＯ
Ｓトランジスタの電流駆動能力を向上させることができ
る半導体装置およびその製造方法を提供する 【解決手段】 ＣＭＯＳＬＳＩにおいて、ｎチャネルＭ
ＯＳトランジスタのゲート絶縁膜５およびｐチャネルＭ
ＯＳトランジスタのゲート絶縁膜１０を窒化酸化Ｓｉ膜
から構成する。ゲート絶縁膜５は、Ｓｉ基板１とゲート
絶縁膜５との界面の近傍に窒素濃度の分布のピークを有
する。ゲート絶縁膜１０は、ゲート絶縁膜１０とゲート
電極１１との界面の近傍における窒素濃度をＳｉ基板１
とゲート絶縁膜１０との界面の近傍における窒素濃度よ
りも高くする。ゲート絶縁膜１０は、Ｓｉ基板１の表面
を窒化した後に酸化して形成する。ゲート絶縁膜５は、
Ｎ2 Ｏガス雰囲気中でＳｉ基板１の熱処理を行って形成
する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、ＣＭＯＳ型半導体装置お
よびその製造に適用して好適なものである。
びその製造方法に関し、特に、ＣＭＯＳ型半導体装置お
よびその製造に適用して好適なものである。
【０００２】
【従来の技術】近年、ＣＭＯＳ型半導体装置の低消費電
力化のために、低電源電圧化が図られている。ＣＭＯＳ
型半導体装置を低電源電圧化すると、そのｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタとに
おいて十分に低く、かつ、互いに対称なしきい値電圧Ｖ
THが要求される。
力化のために、低電源電圧化が図られている。ＣＭＯＳ
型半導体装置を低電源電圧化すると、そのｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタとに
おいて十分に低く、かつ、互いに対称なしきい値電圧Ｖ
THが要求される。
【０００３】そのため、ｐチャネルＭＯＳトランジスタ
のゲート電極の材料として、ｎ+ 型の多結晶シリコン
（Ｓｉ）を用いる代わりに、ｐ+ 型の多結晶Ｓｉが用い
られるようになってきている。しかしながら、ＣＭＯＳ
型半導体装置の製造工程でのｐ+ 型の多結晶Ｓｉからな
るゲート電極の形成後に行われる熱処理によって、この
多結晶Ｓｉに含まれるｐ型不純物のホウ素（Ｂ）原子が
ＳｉＯ2 膜からなるゲート絶縁膜を通過してＳｉ基板に
まで到達してしまうため、ｐチャネルＭＯＳトランジス
タのＶTHが変動してしまう。また、このようなＶTHの変
動の傾向は、ＣＭＯＳ型半導体装置の低電源電圧化のた
めにゲート絶縁膜が薄膜化されることによりさらに顕著
になる。
のゲート電極の材料として、ｎ+ 型の多結晶シリコン
（Ｓｉ）を用いる代わりに、ｐ+ 型の多結晶Ｓｉが用い
られるようになってきている。しかしながら、ＣＭＯＳ
型半導体装置の製造工程でのｐ+ 型の多結晶Ｓｉからな
るゲート電極の形成後に行われる熱処理によって、この
多結晶Ｓｉに含まれるｐ型不純物のホウ素（Ｂ）原子が
ＳｉＯ2 膜からなるゲート絶縁膜を通過してＳｉ基板に
まで到達してしまうため、ｐチャネルＭＯＳトランジス
タのＶTHが変動してしまう。また、このようなＶTHの変
動の傾向は、ＣＭＯＳ型半導体装置の低電源電圧化のた
めにゲート絶縁膜が薄膜化されることによりさらに顕著
になる。
【０００４】このようなＢのＳｉ基板への拡散を抑制す
るために、ＳｉＯ2 膜に窒素（Ｎ）を導入したものをゲ
ート絶縁膜として用いることが試みられており、Ｓｉ基
板へのＢの拡散を抑制する効果が確認されている。
るために、ＳｉＯ2 膜に窒素（Ｎ）を導入したものをゲ
ート絶縁膜として用いることが試みられており、Ｓｉ基
板へのＢの拡散を抑制する効果が確認されている。
【０００５】また、同様にＳｉ基板へのＢの拡散を抑制
する目的で、ｐチャネルＭＯＳトランジスタのゲート絶
縁膜を、半導体基板側に酸化膜、ゲート電極側にＣＶＤ
法による窒化膜を設けて２層構造に構成したＣＭＯＳト
ランジスタが知られている（特開平３−３０４７０号公
報）。しかしながら、ゲート絶縁膜がこのような２層構
造をしたｐチャネルＭＯＳトランジスタを有するＣＭＯ
Ｓトランジスタにはゲート絶縁膜を構成する窒化膜中に
多くの電荷トラップが存在するので、このＣＭＯＳトラ
ンジスタを動作させる際にこの電荷トラップに電荷が捕
獲され、ＶTHが変化して、メモリ効果が生じてしまう。
このため、このＣＭＯＳトランジスタを実際に使用する
ことは困難である。
する目的で、ｐチャネルＭＯＳトランジスタのゲート絶
縁膜を、半導体基板側に酸化膜、ゲート電極側にＣＶＤ
法による窒化膜を設けて２層構造に構成したＣＭＯＳト
ランジスタが知られている（特開平３−３０４７０号公
報）。しかしながら、ゲート絶縁膜がこのような２層構
造をしたｐチャネルＭＯＳトランジスタを有するＣＭＯ
Ｓトランジスタにはゲート絶縁膜を構成する窒化膜中に
多くの電荷トラップが存在するので、このＣＭＯＳトラ
ンジスタを動作させる際にこの電荷トラップに電荷が捕
獲され、ＶTHが変化して、メモリ効果が生じてしまう。
このため、このＣＭＯＳトランジスタを実際に使用する
ことは困難である。
【０００６】また、ｎチャネルＭＯＳトランジスタにお
いては、従来から、Ｓｉ基板中のドレイン領域の近傍に
おける高電界により加速されてゲート絶縁膜に捕獲され
た電子、いわゆるホットエレクトロンによるＶTHおよび
電流駆動能力の変動が問題となっている。このホットエ
レクトロン対策としては、ゲート絶縁膜へのＮの導入が
有効であることが知られている（例えば、特開平６−５
７９６号公報）。また、その導入方法としては、Ｓｉ基
板上に酸化膜を形成した後に、Ｎ2 ＯなどのＮを構成原
子の１つとする反応性ガス中において熱処理を行う方法
が知られている（例えば、IEDM 90,pp.425-427）。
いては、従来から、Ｓｉ基板中のドレイン領域の近傍に
おける高電界により加速されてゲート絶縁膜に捕獲され
た電子、いわゆるホットエレクトロンによるＶTHおよび
電流駆動能力の変動が問題となっている。このホットエ
レクトロン対策としては、ゲート絶縁膜へのＮの導入が
有効であることが知られている（例えば、特開平６−５
７９６号公報）。また、その導入方法としては、Ｓｉ基
板上に酸化膜を形成した後に、Ｎ2 ＯなどのＮを構成原
子の１つとする反応性ガス中において熱処理を行う方法
が知られている（例えば、IEDM 90,pp.425-427）。
【０００７】この方法で形成したゲート絶縁膜は、Ｎの
濃度がＳｉ基板とゲート絶縁膜との界面の近傍において
高くなっている（Electrochem.Soc.Vol.140 No.6 June
1993,pp87-88）。そのため、ｎチャネルＭＯＳトランジ
スタにおけるホットエレクトロンによるＶTHおよび電流
駆動能力の変動を抑制することが可能である。
濃度がＳｉ基板とゲート絶縁膜との界面の近傍において
高くなっている（Electrochem.Soc.Vol.140 No.6 June
1993,pp87-88）。そのため、ｎチャネルＭＯＳトランジ
スタにおけるホットエレクトロンによるＶTHおよび電流
駆動能力の変動を抑制することが可能である。
【０００８】
【発明が解決しようとする課題】しかしながら、ｐチャ
ネルＭＯＳトランジスタにおいて、上述と同様にＮを導
入した酸化膜をゲート絶縁膜として用いると、純粋な酸
化膜をゲート絶縁膜として用いた場合に比べて、ｐチャ
ネルＭＯＳトランジスタの電流駆動能力が低下するとい
った問題が生じてしまう。この現象はｎチャネルＭＯＳ
トランジスタにはないものである。
ネルＭＯＳトランジスタにおいて、上述と同様にＮを導
入した酸化膜をゲート絶縁膜として用いると、純粋な酸
化膜をゲート絶縁膜として用いた場合に比べて、ｐチャ
ネルＭＯＳトランジスタの電流駆動能力が低下するとい
った問題が生じてしまう。この現象はｎチャネルＭＯＳ
トランジスタにはないものである。
【０００９】したがって、この発明の目的は、ＣＭＯＳ
トランジスタにおけるｎチャネルＭＯＳトランジスタの
しきい値電圧および電流駆動能力の変動を抑制すること
ができるとともに、ｐチャネルＭＯＳトランジスタにお
けるｐ+ 型の多結晶シリコンからなるゲート電極の形成
後の熱処理に起因する半導体基板へのｐ型不純物の拡散
を防止し、電流駆動能力を向上させることができる半導
体装置およびその製造方法を提供することにある。
トランジスタにおけるｎチャネルＭＯＳトランジスタの
しきい値電圧および電流駆動能力の変動を抑制すること
ができるとともに、ｐチャネルＭＯＳトランジスタにお
けるｐ+ 型の多結晶シリコンからなるゲート電極の形成
後の熱処理に起因する半導体基板へのｐ型不純物の拡散
を防止し、電流駆動能力を向上させることができる半導
体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、半導体基板上にｎチャネ
ルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタ
とを有する半導体装置において、ｎチャネルＭＩＳトラ
ンジスタのゲート絶縁膜およびｐチャネルＭＩＳトラン
ジスタのゲート絶縁膜が窒化酸化膜からなり、ｎチャネ
ルＭＩＳトランジスタのゲート絶縁膜は、半導体基板と
ゲート絶縁膜との界面の近傍に窒素濃度の分布のピーク
を有し、かつ、ｐチャネルＭＩＳトランジスタのゲート
絶縁膜は、ゲート絶縁膜とゲート電極との界面の近傍に
おける窒素濃度が半導体基板とゲート絶縁膜との界面の
近傍における窒素濃度よりも高いことを特徴とするもの
である。
に、この発明の第１の発明は、半導体基板上にｎチャネ
ルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタ
とを有する半導体装置において、ｎチャネルＭＩＳトラ
ンジスタのゲート絶縁膜およびｐチャネルＭＩＳトラン
ジスタのゲート絶縁膜が窒化酸化膜からなり、ｎチャネ
ルＭＩＳトランジスタのゲート絶縁膜は、半導体基板と
ゲート絶縁膜との界面の近傍に窒素濃度の分布のピーク
を有し、かつ、ｐチャネルＭＩＳトランジスタのゲート
絶縁膜は、ゲート絶縁膜とゲート電極との界面の近傍に
おける窒素濃度が半導体基板とゲート絶縁膜との界面の
近傍における窒素濃度よりも高いことを特徴とするもの
である。
【００１１】この第１の発明において、ｎチャネルＭＩ
Ｓトランジスタのゲート絶縁膜における半導体基板とゲ
ート絶縁膜との界面の近傍の窒素濃度は、一般的には
０．１〜１０％であり、好適には１〜５％である。ま
た、ｐチャネルＭＩＳトランジスタのゲート絶縁膜にお
けるゲート絶縁膜とゲート電極との界面の近傍の窒素濃
度は、一般的には０．１〜１０％であり、好適には１〜
５％である。
Ｓトランジスタのゲート絶縁膜における半導体基板とゲ
ート絶縁膜との界面の近傍の窒素濃度は、一般的には
０．１〜１０％であり、好適には１〜５％である。ま
た、ｐチャネルＭＩＳトランジスタのゲート絶縁膜にお
けるゲート絶縁膜とゲート電極との界面の近傍の窒素濃
度は、一般的には０．１〜１０％であり、好適には１〜
５％である。
【００１２】この第１の発明において、典型的には、ｎ
チャネルＭＩＳトランジスタのゲート絶縁膜とｐチャネ
ルＭＩＳトランジスタのゲート絶縁膜とは素子分離領域
を隔てて設けられている。
チャネルＭＩＳトランジスタのゲート絶縁膜とｐチャネ
ルＭＩＳトランジスタのゲート絶縁膜とは素子分離領域
を隔てて設けられている。
【００１３】この発明の第２の発明は、半導体基板上に
ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトラ
ンジスタとを有する半導体装置の製造方法において、ｐ
チャネルＭＩＳトランジスタのゲート絶縁膜を、半導体
基板の表面を窒化することにより構成元素として窒素を
含む膜を形成した後にこの窒素を含む膜を酸化すること
により形成する工程と、ｎチャネルＭＩＳトランジスタ
のゲート絶縁膜を、構成元素として酸素と窒素とを含む
ガスの雰囲気中において半導体基板の熱処理を行うこと
により形成する工程とを有することを特徴とするもので
ある。
ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトラ
ンジスタとを有する半導体装置の製造方法において、ｐ
チャネルＭＩＳトランジスタのゲート絶縁膜を、半導体
基板の表面を窒化することにより構成元素として窒素を
含む膜を形成した後にこの窒素を含む膜を酸化すること
により形成する工程と、ｎチャネルＭＩＳトランジスタ
のゲート絶縁膜を、構成元素として酸素と窒素とを含む
ガスの雰囲気中において半導体基板の熱処理を行うこと
により形成する工程とを有することを特徴とするもので
ある。
【００１４】この第２の発明において、構成元素として
酸素と窒素とを含むガスは、好適には一酸化二窒素（Ｎ
2 Ｏ）であるが、必要に応じてその他のガスを用いるこ
とも可能である。
酸素と窒素とを含むガスは、好適には一酸化二窒素（Ｎ
2 Ｏ）であるが、必要に応じてその他のガスを用いるこ
とも可能である。
【００１５】上述のように構成されたこの発明の第１の
発明においては、ｎチャネルＭＩＳトランジスタのゲー
ト絶縁膜が半導体基板とゲート絶縁膜との界面の近傍に
窒素濃度の分布のピークを有するようにしていることに
より、ｎチャネルＭＩＳトランジスタのゲート絶縁膜に
ホットエレクトロンが捕獲されるのを防止することがで
きる。また、ｐチャネルＭＩＳトランジスタのゲート絶
縁膜は、ゲート絶縁膜とゲート電極との界面の近傍にお
ける窒素濃度が半導体基板とゲート絶縁膜との界面の近
傍における窒素濃度よりも高くなるようにしていること
により、Ｂのようなｐ型不純物が導入されたゲート電極
から半導体基板へｐ型不純物が拡散するのを抑制するこ
とができる。
発明においては、ｎチャネルＭＩＳトランジスタのゲー
ト絶縁膜が半導体基板とゲート絶縁膜との界面の近傍に
窒素濃度の分布のピークを有するようにしていることに
より、ｎチャネルＭＩＳトランジスタのゲート絶縁膜に
ホットエレクトロンが捕獲されるのを防止することがで
きる。また、ｐチャネルＭＩＳトランジスタのゲート絶
縁膜は、ゲート絶縁膜とゲート電極との界面の近傍にお
ける窒素濃度が半導体基板とゲート絶縁膜との界面の近
傍における窒素濃度よりも高くなるようにしていること
により、Ｂのようなｐ型不純物が導入されたゲート電極
から半導体基板へｐ型不純物が拡散するのを抑制するこ
とができる。
【００１６】また、この発明の第２の発明においては、
ｐチャネルＭＩＳトランジスタのゲート絶縁膜を、半導
体基板の表面を窒化することにより構成元素として窒素
を含む膜を形成した後にこの窒素を含む膜を酸化して形
成していることにより、ｐチャネルＭＩＳトランジスタ
のゲート絶縁膜とゲート電極との界面の近傍における窒
素濃度が半導体基板とゲート絶縁膜との界面の近傍にお
ける窒素濃度よりも高くなるようにすることができる。
また、ｎチャネルＭＩＳトランジスタのゲート絶縁膜
を、構成元素として酸素と窒素とを含むガスの雰囲気中
において半導体基板の熱処理を行うことにより形成する
ようにしていることにより、ｎチャネルＭＩＳトランジ
スタのゲート絶縁膜が半導体基板とゲート絶縁膜との界
面の近傍に窒素濃度の分布のピークを有するようにする
ことができる。
ｐチャネルＭＩＳトランジスタのゲート絶縁膜を、半導
体基板の表面を窒化することにより構成元素として窒素
を含む膜を形成した後にこの窒素を含む膜を酸化して形
成していることにより、ｐチャネルＭＩＳトランジスタ
のゲート絶縁膜とゲート電極との界面の近傍における窒
素濃度が半導体基板とゲート絶縁膜との界面の近傍にお
ける窒素濃度よりも高くなるようにすることができる。
また、ｎチャネルＭＩＳトランジスタのゲート絶縁膜
を、構成元素として酸素と窒素とを含むガスの雰囲気中
において半導体基板の熱処理を行うことにより形成する
ようにしていることにより、ｎチャネルＭＩＳトランジ
スタのゲート絶縁膜が半導体基板とゲート絶縁膜との界
面の近傍に窒素濃度の分布のピークを有するようにする
ことができる。
【００１７】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。
【００１８】まず、この発明の第１の実施形態によるＣ
ＭＯＳＬＳＩについて説明する。この第１の実施形態に
おいては、図１に示すように、Ｓｉ基板１のｎチャネル
ＭＯＳトランジスタ領域の上部にｐ型ウェル領域２が設
けられており、ｐチャネルＭＯＳトランジスタ領域の上
部にｎ型ウェル領域３が設けられている。また、ｎチャ
ネルＭＯＳトランジスタ領域とｐチャネルＭＯＳトラン
ジスタ領域とは例えばＳｉＯ2 からなる素子分離領域４
によって分離されている。
ＭＯＳＬＳＩについて説明する。この第１の実施形態に
おいては、図１に示すように、Ｓｉ基板１のｎチャネル
ＭＯＳトランジスタ領域の上部にｐ型ウェル領域２が設
けられており、ｐチャネルＭＯＳトランジスタ領域の上
部にｎ型ウェル領域３が設けられている。また、ｎチャ
ネルＭＯＳトランジスタ領域とｐチャネルＭＯＳトラン
ジスタ領域とは例えばＳｉＯ2 からなる素子分離領域４
によって分離されている。
【００１９】また、ｎチャネルＭＯＳトランジスタ領域
においては、ｐ型ウェル領域２の上層の部分にゲート絶
縁膜５が設けられており、その膜厚は例えば３ｎｍであ
る。また、ゲート絶縁膜５の上層にはｎ型不純物として
例えばＡｓが導入されたｎ+型の多結晶Ｓｉからなるゲ
ート電極６が設けられており、その厚さは例えば１００
ｎｍである。また、ゲート電極６の両側面には例えばＳ
ｉＯ2 からなるサイドウォール７が設けられている。ま
た、ｐ型ウェル領域２の上部には、ソース領域またはド
レイン領域としてのｎ+ 型の半導体領域８、９がゲート
電極６およびサイドウォール７に対して自己整合的に設
けられている。これらの半導体領域８、９はサイドウォ
ール７の下方の部分にそれぞれ低濃度領域８ａ、９ａを
有している。
においては、ｐ型ウェル領域２の上層の部分にゲート絶
縁膜５が設けられており、その膜厚は例えば３ｎｍであ
る。また、ゲート絶縁膜５の上層にはｎ型不純物として
例えばＡｓが導入されたｎ+型の多結晶Ｓｉからなるゲ
ート電極６が設けられており、その厚さは例えば１００
ｎｍである。また、ゲート電極６の両側面には例えばＳ
ｉＯ2 からなるサイドウォール７が設けられている。ま
た、ｐ型ウェル領域２の上部には、ソース領域またはド
レイン領域としてのｎ+ 型の半導体領域８、９がゲート
電極６およびサイドウォール７に対して自己整合的に設
けられている。これらの半導体領域８、９はサイドウォ
ール７の下方の部分にそれぞれ低濃度領域８ａ、９ａを
有している。
【００２０】また、ｐチャネルＭＯＳトランジスタ領域
においては、ｎ型ウェル領域３の上層の部分にゲート絶
縁膜１０が設けられており、その膜厚は例えば３ｎｍで
ある。また、ゲート絶縁膜１０の上層にはｐ型不純物と
して例えばＢが導入されたｐ+ 型の多結晶Ｓｉからなる
ゲート電極１１が設けられており、その厚さは例えば１
００ｎｍである。また、ゲート電極１１の両側面には例
えばＳｉＯ2 からなるサイドウォール１２が設けられて
いる。また、ｎ型ウェル領域３の上部には、ソース領域
またはドレイン領域としてのｐ+ 型の半導体領域１３、
１４がゲート電極１１およびサイドウォール１２に対し
て自己整合的に設けられている。これらの半導体領域１
３、１４はサイドウォール１２の下方の部分にそれぞれ
低濃度領域１３ａ、１４ａを有している。
においては、ｎ型ウェル領域３の上層の部分にゲート絶
縁膜１０が設けられており、その膜厚は例えば３ｎｍで
ある。また、ゲート絶縁膜１０の上層にはｐ型不純物と
して例えばＢが導入されたｐ+ 型の多結晶Ｓｉからなる
ゲート電極１１が設けられており、その厚さは例えば１
００ｎｍである。また、ゲート電極１１の両側面には例
えばＳｉＯ2 からなるサイドウォール１２が設けられて
いる。また、ｎ型ウェル領域３の上部には、ソース領域
またはドレイン領域としてのｐ+ 型の半導体領域１３、
１４がゲート電極１１およびサイドウォール１２に対し
て自己整合的に設けられている。これらの半導体領域１
３、１４はサイドウォール１２の下方の部分にそれぞれ
低濃度領域１３ａ、１４ａを有している。
【００２１】また、Ｓｉ基板１の表面を覆うようにして
例えばＳｉＯ2 膜からなる層間絶縁膜１５が設けられて
いる。この層間絶縁膜１５の所定部分にはコンタクトホ
ール１６〜２１が設けられており、これらのコンタクト
ホール１６〜２１を通じてソース領域またはドレイン領
域となる半導体領域８、９、１３、１４およびゲート電
極６、１１に、例えばＡｌからなる電極２２〜２７が接
続されている。
例えばＳｉＯ2 膜からなる層間絶縁膜１５が設けられて
いる。この層間絶縁膜１５の所定部分にはコンタクトホ
ール１６〜２１が設けられており、これらのコンタクト
ホール１６〜２１を通じてソース領域またはドレイン領
域となる半導体領域８、９、１３、１４およびゲート電
極６、１１に、例えばＡｌからなる電極２２〜２７が接
続されている。
【００２２】この第１の実施形態においては、ｎチャネ
ルＭＯＳトランジスタ領域のゲート絶縁膜５およびｐチ
ャネルＭＯＳトランジスタ領域のゲート絶縁膜１０はい
ずれも窒化酸化Ｓｉ膜からなっている。また、ｎチャネ
ルＭＯＳトランジスタ領域ののゲート絶縁膜５は、ｐ型
ウェル領域２、すなわちＳｉ基板１とゲート絶縁膜５と
の界面の近傍に窒素濃度の分布のピークを有するように
構成し、かつ、ｐチャネルＭＯＳトランジスタ領域のゲ
ート絶縁膜１０は、ゲート絶縁膜１０とゲート電極１１
との界面の近傍における窒素濃度がｎ型ウェル領域３、
すなわちＳｉ基板１とゲート絶縁膜１１との界面の近傍
における窒素濃度よりも高くなるように構成する。ま
た、このＳｉ基板１とゲート絶縁膜５との界面の近傍に
おける窒素濃度は、具体的には０．１〜１０％の範囲に
あるようにするが、好適には１〜５％の範囲に選ばれ
る。また、ゲート絶縁膜１０とゲート電極１１との界面
の近傍における窒素濃度は具体的には０．１〜１０％の
範囲にあるようにするが、好適には１〜５％の範囲に選
ばれる。
ルＭＯＳトランジスタ領域のゲート絶縁膜５およびｐチ
ャネルＭＯＳトランジスタ領域のゲート絶縁膜１０はい
ずれも窒化酸化Ｓｉ膜からなっている。また、ｎチャネ
ルＭＯＳトランジスタ領域ののゲート絶縁膜５は、ｐ型
ウェル領域２、すなわちＳｉ基板１とゲート絶縁膜５と
の界面の近傍に窒素濃度の分布のピークを有するように
構成し、かつ、ｐチャネルＭＯＳトランジスタ領域のゲ
ート絶縁膜１０は、ゲート絶縁膜１０とゲート電極１１
との界面の近傍における窒素濃度がｎ型ウェル領域３、
すなわちＳｉ基板１とゲート絶縁膜１１との界面の近傍
における窒素濃度よりも高くなるように構成する。ま
た、このＳｉ基板１とゲート絶縁膜５との界面の近傍に
おける窒素濃度は、具体的には０．１〜１０％の範囲に
あるようにするが、好適には１〜５％の範囲に選ばれ
る。また、ゲート絶縁膜１０とゲート電極１１との界面
の近傍における窒素濃度は具体的には０．１〜１０％の
範囲にあるようにするが、好適には１〜５％の範囲に選
ばれる。
【００２３】図２は、この第１の実施形態によるＣＭＯ
ＳＬＳＩのｎチャネルＭＯＳトランジスタ領域における
ゲート絶縁膜５の深さ方向のＮおよびＯの濃度分布を、
２次イオン質量分析（ＳＩＭＳ、Secondary Ion Mass S
pectrometry ）法により測定した結果を示し、図３は、
ｐチャネルＭＯＳトランジスタ領域におけるゲート絶縁
膜１０のＮおよびＯの濃度分布を同様にして測定した結
果を示す。図２に示すように、ｎチャネルＭＯＳトラン
ジスタ領域のゲート絶縁膜５においては、Ｓｉ基板１と
ゲート絶縁膜５との界面の近傍に窒素濃度の分布のピー
クが存在していることがわかる。なお、図２において
は、Ｓｉ基板１とゲート絶縁膜５との界面の近傍におけ
る窒素濃度と、ゲート絶縁膜５とゲート電極６との界面
の近傍における窒素濃度とが同程度であるが、一般的に
は、ゲート絶縁膜５とゲート電極６との界面の近傍にお
ける窒素濃度はあまり高くはない。また、図３に示すよ
うに、ｐチャネルＭＯＳトランジスタ領域におけるゲー
ト絶縁膜１０においては、ゲート絶縁膜１０とゲート電
極１１との界面の近傍における窒素濃度がＳｉ基板１と
ゲート絶縁膜１０との界面の近傍における窒素濃度より
高くなっていることがわかる。
ＳＬＳＩのｎチャネルＭＯＳトランジスタ領域における
ゲート絶縁膜５の深さ方向のＮおよびＯの濃度分布を、
２次イオン質量分析（ＳＩＭＳ、Secondary Ion Mass S
pectrometry ）法により測定した結果を示し、図３は、
ｐチャネルＭＯＳトランジスタ領域におけるゲート絶縁
膜１０のＮおよびＯの濃度分布を同様にして測定した結
果を示す。図２に示すように、ｎチャネルＭＯＳトラン
ジスタ領域のゲート絶縁膜５においては、Ｓｉ基板１と
ゲート絶縁膜５との界面の近傍に窒素濃度の分布のピー
クが存在していることがわかる。なお、図２において
は、Ｓｉ基板１とゲート絶縁膜５との界面の近傍におけ
る窒素濃度と、ゲート絶縁膜５とゲート電極６との界面
の近傍における窒素濃度とが同程度であるが、一般的に
は、ゲート絶縁膜５とゲート電極６との界面の近傍にお
ける窒素濃度はあまり高くはない。また、図３に示すよ
うに、ｐチャネルＭＯＳトランジスタ領域におけるゲー
ト絶縁膜１０においては、ゲート絶縁膜１０とゲート電
極１１との界面の近傍における窒素濃度がＳｉ基板１と
ゲート絶縁膜１０との界面の近傍における窒素濃度より
高くなっていることがわかる。
【００２４】次に、以上のように構成された、この第１
の実施形態によるＣＭＯＳＬＳＩの製造方法について説
明する。図４〜図１４はこの第１の実施形態によるＣＭ
ＯＳＬＳＩの製造方法を示す。
の実施形態によるＣＭＯＳＬＳＩの製造方法について説
明する。図４〜図１４はこの第１の実施形態によるＣＭ
ＯＳＬＳＩの製造方法を示す。
【００２５】この第１の実施形態によるＣＭＯＳＬＳＩ
においては、まず、図４に示すように、従来公知の方法
によりＳｉ基板１のｎチャネルＭＯＳトランジスタ領域
の上部にｐ型ウェル領域２を形成した後、ｐチャネルＭ
ＯＳトランジスタ領域の上部にｎ型ウェル領域３を形成
する。次に、例えばＬＯＣＯＳ法によりＳｉ基板１の表
面を選択的に熱酸化することにより、ＳｉＯ2 からなる
素子分離領域４を形成する。次に、例えばアンモニア
（ＮＨ3 ）雰囲気中でＳｉ基板１の表面の急速熱窒化処
理（ＲＴＮ，Rapid Thermal Nitridation ）を行うこと
により表面に膜厚が例えば０．８ｎｍの窒化Ｓｉ膜を形
成した後、例えば乾燥酸素を用いてＳｉ基板１の表面の
急速熱酸化処理（ＲＴＯ，Rapid Thermal Oxidation ）
を行うことにより、ゲート絶縁膜１０となる窒化酸化Ｓ
ｉ膜２７を形成する。この窒化酸化Ｓｉ膜２７の膜厚は
例えば３ｎｍである。また、これらのＲＴＮおよびＲＴ
Ｏにおける熱処理条件の一例を挙げると、ＲＴＮにおい
ては、ＮＨ3 の流量を２ＳＬＭ、基板加熱温度を５００
℃とし、ＲＴＯにおいては、Ｏ2 の流量を２ＳＬＭ、基
板加熱温度を１０００℃とする。
においては、まず、図４に示すように、従来公知の方法
によりＳｉ基板１のｎチャネルＭＯＳトランジスタ領域
の上部にｐ型ウェル領域２を形成した後、ｐチャネルＭ
ＯＳトランジスタ領域の上部にｎ型ウェル領域３を形成
する。次に、例えばＬＯＣＯＳ法によりＳｉ基板１の表
面を選択的に熱酸化することにより、ＳｉＯ2 からなる
素子分離領域４を形成する。次に、例えばアンモニア
（ＮＨ3 ）雰囲気中でＳｉ基板１の表面の急速熱窒化処
理（ＲＴＮ，Rapid Thermal Nitridation ）を行うこと
により表面に膜厚が例えば０．８ｎｍの窒化Ｓｉ膜を形
成した後、例えば乾燥酸素を用いてＳｉ基板１の表面の
急速熱酸化処理（ＲＴＯ，Rapid Thermal Oxidation ）
を行うことにより、ゲート絶縁膜１０となる窒化酸化Ｓ
ｉ膜２７を形成する。この窒化酸化Ｓｉ膜２７の膜厚は
例えば３ｎｍである。また、これらのＲＴＮおよびＲＴ
Ｏにおける熱処理条件の一例を挙げると、ＲＴＮにおい
ては、ＮＨ3 の流量を２ＳＬＭ、基板加熱温度を５００
℃とし、ＲＴＯにおいては、Ｏ2 の流量を２ＳＬＭ、基
板加熱温度を１０００℃とする。
【００２６】次に、図５に示すように、例えばＣＶＤ法
によりＳｉ基板１の表面に、ｐチャネルＭＯＳトランジ
スタ領域のゲート電極１１となる多結晶Ｓｉ膜２８を形
成する。この多結晶Ｓｉ膜２８の膜厚は例えば１００ｎ
ｍである。ここで、この多結晶Ｓｉ膜２８の形成におけ
るＣＶＤ条件の一例を挙げると、反応ガスとしてシラン
（ＳｉＨ4 ）とＮ2 との混合ガスを用い、それらの流量
をそれぞれ１００ＳＣＣＭ、２００ＳＣＣＭとし、圧力
を７０Ｐａ、成長温度を６１０℃とする。次に、ｐチャ
ネルＭＯＳトランジスタ領域の多結晶Ｓｉ膜２８上に所
定形状のレジストパターン（図示せず）を形成した後、
このレジストパターンをマスクとして例えば反応性イオ
ンエッチング（ＲＩＥ）法により多結晶Ｓｉ膜２８をエ
ッチングし、所定形状にパターニングする。ここで、こ
のＲＩＥ法におけるエッチング条件の一例を挙げると、
エッチングガスとしてＣｌ2 とＯ2 との混合ガスを用
い、それらの流量をそれぞれ４０ＳＣＣＭ、１０ＳＣＣ
Ｍとし、圧力を０．４Ｐａ、マイクロ波電力を８５０
Ｗ、ＲＦ電力を１００Ｗとする。その後、レジストパタ
ーンを除去する。
によりＳｉ基板１の表面に、ｐチャネルＭＯＳトランジ
スタ領域のゲート電極１１となる多結晶Ｓｉ膜２８を形
成する。この多結晶Ｓｉ膜２８の膜厚は例えば１００ｎ
ｍである。ここで、この多結晶Ｓｉ膜２８の形成におけ
るＣＶＤ条件の一例を挙げると、反応ガスとしてシラン
（ＳｉＨ4 ）とＮ2 との混合ガスを用い、それらの流量
をそれぞれ１００ＳＣＣＭ、２００ＳＣＣＭとし、圧力
を７０Ｐａ、成長温度を６１０℃とする。次に、ｐチャ
ネルＭＯＳトランジスタ領域の多結晶Ｓｉ膜２８上に所
定形状のレジストパターン（図示せず）を形成した後、
このレジストパターンをマスクとして例えば反応性イオ
ンエッチング（ＲＩＥ）法により多結晶Ｓｉ膜２８をエ
ッチングし、所定形状にパターニングする。ここで、こ
のＲＩＥ法におけるエッチング条件の一例を挙げると、
エッチングガスとしてＣｌ2 とＯ2 との混合ガスを用
い、それらの流量をそれぞれ４０ＳＣＣＭ、１０ＳＣＣ
Ｍとし、圧力を０．４Ｐａ、マイクロ波電力を８５０
Ｗ、ＲＦ電力を１００Ｗとする。その後、レジストパタ
ーンを除去する。
【００２７】次に、図６に示すように、多結晶Ｓｉ膜２
８をマスクとして、例えばＨＦを用いてエッチングする
ことによりｎチャネルＭＯＳトランジスタ領域の部分の
窒化酸化Ｓｉ膜２７を除去する。次に、図７に示すよう
に、例えばＮ2 Ｏ雰囲気中でＳｉ基板１の急速熱窒化酸
化処理（ＲＴＯＮ、Rapid Thermal Oxinitridation）を
行うことにより、ｎチャネルＭＯＳトランジスタ領域の
ｐ型ウェル領域２の上部にゲート絶縁膜５となる窒化酸
化Ｓｉ膜２９を形成する。この際、多結晶Ｓｉ膜２８の
表面にも窒化酸化Ｓｉ膜３０が形成される。ここで、こ
れらの窒化酸化Ｓｉ膜２９、３０の形成における熱処理
条件の一例を挙げると、Ｎ2 Ｏガスの流量を２ＳＬＭ、
基板加熱温度を１０００℃とする。
８をマスクとして、例えばＨＦを用いてエッチングする
ことによりｎチャネルＭＯＳトランジスタ領域の部分の
窒化酸化Ｓｉ膜２７を除去する。次に、図７に示すよう
に、例えばＮ2 Ｏ雰囲気中でＳｉ基板１の急速熱窒化酸
化処理（ＲＴＯＮ、Rapid Thermal Oxinitridation）を
行うことにより、ｎチャネルＭＯＳトランジスタ領域の
ｐ型ウェル領域２の上部にゲート絶縁膜５となる窒化酸
化Ｓｉ膜２９を形成する。この際、多結晶Ｓｉ膜２８の
表面にも窒化酸化Ｓｉ膜３０が形成される。ここで、こ
れらの窒化酸化Ｓｉ膜２９、３０の形成における熱処理
条件の一例を挙げると、Ｎ2 Ｏガスの流量を２ＳＬＭ、
基板加熱温度を１０００℃とする。
【００２８】次に、図８に示すように、例えばＣＶＤ法
により全面に、ｎチャネルＭＯＳトランジスタ領域のゲ
ート電極６となる多結晶Ｓｉ膜３１を形成する。この多
結晶Ｓｉ膜３１の膜厚は例えば１００ｎｍである。ここ
で、この多結晶Ｓｉ膜３１の形成におけるＣＶＤ条件の
一例を挙げると、反応ガスとしてシラン（ＳｉＨ4 ）と
Ｎ2 との混合ガスを用い、それらの流量をそれぞれ１０
０ＳＣＣＭ、２００ＳＣＣＭとし、圧力を７０Ｐａ、成
長温度を６１０℃とする。
により全面に、ｎチャネルＭＯＳトランジスタ領域のゲ
ート電極６となる多結晶Ｓｉ膜３１を形成する。この多
結晶Ｓｉ膜３１の膜厚は例えば１００ｎｍである。ここ
で、この多結晶Ｓｉ膜３１の形成におけるＣＶＤ条件の
一例を挙げると、反応ガスとしてシラン（ＳｉＨ4 ）と
Ｎ2 との混合ガスを用い、それらの流量をそれぞれ１０
０ＳＣＣＭ、２００ＳＣＣＭとし、圧力を７０Ｐａ、成
長温度を６１０℃とする。
【００２９】次に、図９に示すように、ｎチャネルＭＯ
Ｓトランジスタ領域の多結晶Ｓｉ膜３１上に所定形状の
レジストパターン３２を形成した後、このレジストパタ
ーン３２をマスクとして例えばＲＩＥ法により多結晶Ｓ
ｉ膜３１をエッチングし、所定形状にパターニングす
る。ここで、このＲＩＥ法におけるエッチング条件の一
例を挙げると、エッチングガスとしてＣｌ2 とＯ2 との
混合ガスを用い、それらの流量をそれぞれ４０ＳＣＣ
Ｍ、１０ＳＣＣＭ、圧力を０．４Ｐａ、マイクロ波電力
を８５０Ｗ、ＲＦ電力を１００Ｗとする。その後、レジ
ストパターン３２を除去する。
Ｓトランジスタ領域の多結晶Ｓｉ膜３１上に所定形状の
レジストパターン３２を形成した後、このレジストパタ
ーン３２をマスクとして例えばＲＩＥ法により多結晶Ｓ
ｉ膜３１をエッチングし、所定形状にパターニングす
る。ここで、このＲＩＥ法におけるエッチング条件の一
例を挙げると、エッチングガスとしてＣｌ2 とＯ2 との
混合ガスを用い、それらの流量をそれぞれ４０ＳＣＣ
Ｍ、１０ＳＣＣＭ、圧力を０．４Ｐａ、マイクロ波電力
を８５０Ｗ、ＲＦ電力を１００Ｗとする。その後、レジ
ストパターン３２を除去する。
【００３０】次に、図１０に示すように、例えばＨＦを
用いてエッチングすることにより多結晶Ｓｉ膜２８の表
面に形成された窒化酸化Ｓｉ膜３０を除去する。次に、
図１１に示すように、多結晶Ｓｉ膜２８、３１上にそれ
ぞれ所定形状のレジストパターン３３、３４を形成した
後、これらのレジストパターン３３、３４をマスクとし
て、例えばＲＩＥ法により多結晶Ｓｉ膜２８をエッチン
グすることによりｐチャネルＭＯＳトランジスタ領域に
ゲート電極１１を形成する。その後、レジストパターン
３３、３４を除去する。
用いてエッチングすることにより多結晶Ｓｉ膜２８の表
面に形成された窒化酸化Ｓｉ膜３０を除去する。次に、
図１１に示すように、多結晶Ｓｉ膜２８、３１上にそれ
ぞれ所定形状のレジストパターン３３、３４を形成した
後、これらのレジストパターン３３、３４をマスクとし
て、例えばＲＩＥ法により多結晶Ｓｉ膜２８をエッチン
グすることによりｐチャネルＭＯＳトランジスタ領域に
ゲート電極１１を形成する。その後、レジストパターン
３３、３４を除去する。
【００３１】次に、図１２に示すように、ｎチャネルＭ
ＯＳトランジスタ領域の多結晶Ｓｉ膜３１上にレジスト
パターン３５を形成した後、このレジストパターン３５
をマスクとして、例えばＢＦ2 + などのｐ型不純物をイ
オン注入することにより、ｐチャネルＭＯＳトランジス
タ領域のゲート電極１１を構成する多結晶Ｓｉの導電型
をｐ+ 型にするとともに、ｎ型ウェル領域３の上部にｐ
- 型のソース領域またはドレイン領域の低濃度領域１３
ａ、１４ａをゲート電極１１に対して自己整合的に形成
する。ここで、このイオン注入におけるイオン注入条件
の一例を挙げると、加速電圧を２０ｋＶ、ドーズ量を３
×１０15ｃｍ-2とする。その後、レジストパターン３５
を除去する。
ＯＳトランジスタ領域の多結晶Ｓｉ膜３１上にレジスト
パターン３５を形成した後、このレジストパターン３５
をマスクとして、例えばＢＦ2 + などのｐ型不純物をイ
オン注入することにより、ｐチャネルＭＯＳトランジス
タ領域のゲート電極１１を構成する多結晶Ｓｉの導電型
をｐ+ 型にするとともに、ｎ型ウェル領域３の上部にｐ
- 型のソース領域またはドレイン領域の低濃度領域１３
ａ、１４ａをゲート電極１１に対して自己整合的に形成
する。ここで、このイオン注入におけるイオン注入条件
の一例を挙げると、加速電圧を２０ｋＶ、ドーズ量を３
×１０15ｃｍ-2とする。その後、レジストパターン３５
を除去する。
【００３２】次に、図１３に示すように、ゲート電極１
１の全面と多結晶Ｓｉ膜３１上とにそれぞれレジストパ
ターン３６、３７を形成する。次に、レジストパターン
３６、３７をマスクとして、例えばＲＩＥ法により多結
晶Ｓｉ膜３１をエッチングすることにより、ｎチャネル
ＭＯＳトランジスタ領域にゲート電極６を形成する。こ
こで、このＲＩＥ法におけるエッチング条件の一例を挙
げると、エッチングガスとしてＣｌ2 とＯ2 との混合ガ
スを用い、圧力を０．４Ｐａ、マイクロ波電力を８５０
Ｗ、ＲＦ電力を１００Ｗとする。その後、レジストパタ
ーン３６、３７を除去する。
１の全面と多結晶Ｓｉ膜３１上とにそれぞれレジストパ
ターン３６、３７を形成する。次に、レジストパターン
３６、３７をマスクとして、例えばＲＩＥ法により多結
晶Ｓｉ膜３１をエッチングすることにより、ｎチャネル
ＭＯＳトランジスタ領域にゲート電極６を形成する。こ
こで、このＲＩＥ法におけるエッチング条件の一例を挙
げると、エッチングガスとしてＣｌ2 とＯ2 との混合ガ
スを用い、圧力を０．４Ｐａ、マイクロ波電力を８５０
Ｗ、ＲＦ電力を１００Ｗとする。その後、レジストパタ
ーン３６、３７を除去する。
【００３３】次に、図１４に示すように、ｐチャネルＭ
ＯＳトランジスタ領域のゲート電極１１および低濃度領
域１３ａ、１４ａを覆うようにしてレジストパターン３
８を形成した後、このレジストパターン３８をマスクと
して例えばＡｓ+ などのｎ型不純物をイオン注入するこ
とによりゲート電極６を構成する多結晶Ｓｉの導電型を
ｎ+ 型にするとともに、ｐ型ウェル領域２の上部にｎ-
型のソース領域またはドレイン領域の低濃度領域９ａ、
１０ａをゲート電極６に対して自己整合的に形成する。
ここで、このＡｓ+ のイオン注入におけるイオン注入条
件の一例を挙げると、加速電圧を２０ｋＶ、ドーズ量を
３×１０15ｃｍ-2とする。その後、レジストパターン３
８を除去する。
ＯＳトランジスタ領域のゲート電極１１および低濃度領
域１３ａ、１４ａを覆うようにしてレジストパターン３
８を形成した後、このレジストパターン３８をマスクと
して例えばＡｓ+ などのｎ型不純物をイオン注入するこ
とによりゲート電極６を構成する多結晶Ｓｉの導電型を
ｎ+ 型にするとともに、ｐ型ウェル領域２の上部にｎ-
型のソース領域またはドレイン領域の低濃度領域９ａ、
１０ａをゲート電極６に対して自己整合的に形成する。
ここで、このＡｓ+ のイオン注入におけるイオン注入条
件の一例を挙げると、加速電圧を２０ｋＶ、ドーズ量を
３×１０15ｃｍ-2とする。その後、レジストパターン３
８を除去する。
【００３４】次に、全面に例えばＳｉＯ2 膜からなる絶
縁膜（図示せず）を形成した後、全面エッチバックを行
うことにより、図１に示すように、ゲート電極６、１１
のそれぞれの両側面にそれぞれサイドウォール７、１２
を形成する。次に、ｎチャネルＭＯＳトランジスタ領域
の部分のゲート電極６とサイドウォール７とをマスクと
して、例えばＡｓ+ などのｎ型不純物をイオン注入する
ことによりｎ+ 型のソース領域またはドレイン領域とな
る半導体領域８、９をゲート電極６に対して自己整合的
に形成した後、ゲート電極１１とサイドウォール１２と
をマスクとして例えばＢＦ2 + などのｐ型不純物をイオ
ン注入することによりｐ+ 型のソース領域またはドレイ
ン領域となる半導体領域１３、１４をゲート電極１１に
対して自己整合的に形成する。次に、同様にゲート電極
６、１１およびそれぞれの両側面のサイドウォール７、
１２をマスクとして窒化酸化Ｓｉ膜２７、２９の部分を
除去することにより、ゲート絶縁膜５、１０をパターニ
ングする。その後、従来公知の方法により、層間絶縁膜
１５、コンタクトホール１６〜２１を順次形成し、これ
らのコンタクトホール１６〜２１を通じてゲート電極
６、１１および半導体領域８、９、１３、１４に接続さ
れる例えばＡｌからなる電極２２〜２６を順次形成する
ことにより、目的とするＣＭＯＳＬＳＩを完成させる。
縁膜（図示せず）を形成した後、全面エッチバックを行
うことにより、図１に示すように、ゲート電極６、１１
のそれぞれの両側面にそれぞれサイドウォール７、１２
を形成する。次に、ｎチャネルＭＯＳトランジスタ領域
の部分のゲート電極６とサイドウォール７とをマスクと
して、例えばＡｓ+ などのｎ型不純物をイオン注入する
ことによりｎ+ 型のソース領域またはドレイン領域とな
る半導体領域８、９をゲート電極６に対して自己整合的
に形成した後、ゲート電極１１とサイドウォール１２と
をマスクとして例えばＢＦ2 + などのｐ型不純物をイオ
ン注入することによりｐ+ 型のソース領域またはドレイ
ン領域となる半導体領域１３、１４をゲート電極１１に
対して自己整合的に形成する。次に、同様にゲート電極
６、１１およびそれぞれの両側面のサイドウォール７、
１２をマスクとして窒化酸化Ｓｉ膜２７、２９の部分を
除去することにより、ゲート絶縁膜５、１０をパターニ
ングする。その後、従来公知の方法により、層間絶縁膜
１５、コンタクトホール１６〜２１を順次形成し、これ
らのコンタクトホール１６〜２１を通じてゲート電極
６、１１および半導体領域８、９、１３、１４に接続さ
れる例えばＡｌからなる電極２２〜２６を順次形成する
ことにより、目的とするＣＭＯＳＬＳＩを完成させる。
【００３５】以上説明したように、この第１の実施形態
によるＣＭＯＳＬＳＩによれば、ｎチャネルＭＯＳトラ
ンジスタ領域のゲート絶縁膜５を、窒化酸化Ｓｉ膜から
形成し、かつ、このゲート絶縁膜５におけるＳｉ基板１
とゲート絶縁膜５との界面の近傍の窒素濃度が０．１〜
１０％の範囲にあるようにしていることにより、ゲート
絶縁膜５にホットエレクトロンが捕獲されるのを防止す
ることができるので、このｎチャネルＭＯＳトランジス
タのホットエレクトロンによるＶTHおよび電流駆動能力
の変動を抑制することができる。また、ｐチャネルＭＯ
Ｓトランジスタ領域のゲート絶縁膜１０を、窒化酸化Ｓ
ｉ膜から形成し、かつ、このゲート絶縁膜１０における
ゲート絶縁膜１０とゲート電極１１との界面の近傍の窒
素濃度を０．１〜１０％の範囲にあるようにして、Ｓｉ
基板１とゲート絶縁膜１０との界面の近傍の窒素濃度よ
りも高くなるようにしていることにより、ｐ+ 型のゲー
ト電極１１の形成後に行われる熱処理によるＢのような
ｐ型不純物のＳｉ基板１への拡散を有効に防止すること
ができ、ＶTHの変動を抑制することができる。したがっ
て、ＣＭＯＳトランジスタのゲート絶縁膜の信頼性およ
び電流駆動能力を向上させることができ、高信頼性、か
つ、高性能のＣＭＯＳＬＳＩを得ることができる。
によるＣＭＯＳＬＳＩによれば、ｎチャネルＭＯＳトラ
ンジスタ領域のゲート絶縁膜５を、窒化酸化Ｓｉ膜から
形成し、かつ、このゲート絶縁膜５におけるＳｉ基板１
とゲート絶縁膜５との界面の近傍の窒素濃度が０．１〜
１０％の範囲にあるようにしていることにより、ゲート
絶縁膜５にホットエレクトロンが捕獲されるのを防止す
ることができるので、このｎチャネルＭＯＳトランジス
タのホットエレクトロンによるＶTHおよび電流駆動能力
の変動を抑制することができる。また、ｐチャネルＭＯ
Ｓトランジスタ領域のゲート絶縁膜１０を、窒化酸化Ｓ
ｉ膜から形成し、かつ、このゲート絶縁膜１０における
ゲート絶縁膜１０とゲート電極１１との界面の近傍の窒
素濃度を０．１〜１０％の範囲にあるようにして、Ｓｉ
基板１とゲート絶縁膜１０との界面の近傍の窒素濃度よ
りも高くなるようにしていることにより、ｐ+ 型のゲー
ト電極１１の形成後に行われる熱処理によるＢのような
ｐ型不純物のＳｉ基板１への拡散を有効に防止すること
ができ、ＶTHの変動を抑制することができる。したがっ
て、ＣＭＯＳトランジスタのゲート絶縁膜の信頼性およ
び電流駆動能力を向上させることができ、高信頼性、か
つ、高性能のＣＭＯＳＬＳＩを得ることができる。
【００３６】次に、この発明の第２の実施形態について
説明する。この第２の実施形態によるＣＭＯＳＬＳＩは
第１の実施形態によるＣＭＯＳＬＳＩと同様であるの
で、この第２の実施形態においては、ＣＭＯＳＬＳＩの
製造方法についてのみ説明する。図１５〜図２５はこの
第２の実施形態によるＣＭＯＳＬＳＩの製造方法を示
す。
説明する。この第２の実施形態によるＣＭＯＳＬＳＩは
第１の実施形態によるＣＭＯＳＬＳＩと同様であるの
で、この第２の実施形態においては、ＣＭＯＳＬＳＩの
製造方法についてのみ説明する。図１５〜図２５はこの
第２の実施形態によるＣＭＯＳＬＳＩの製造方法を示
す。
【００３７】第２の実施形態によるＣＭＯＳＬＳＩの製
造方法においては、まず、図１５に示すように、従来公
知の方法によりＳｉ基板１のｎチャネルＭＯＳトランジ
スタ領域の上部にｐ型ウェル領域２を形成した後、ｐチ
ャネルＭＯＳトランジスタ領域の上部にｎ型ウェル領域
３を形成する。次に、例えばＬＯＣＯＳ法により、Ｓｉ
基板１の表面を選択的に熱酸化することによりＳｉＯ2
からなる素子分離領域４を形成する。次に、例えばＮ2
Ｏ雰囲気中でＳｉ基板１のＲＴＯＮを行うことにより、
Ｓｉ基板１の表面に、ｎチャネルＭＯＳトランジスタ領
域におけるゲート絶縁膜５となる窒化酸化Ｓｉ膜４１を
形成する。この窒化酸化Ｓｉ膜４１の膜厚は例えば３ｎ
ｍである。ここで、窒化酸化Ｓｉ膜４１の形成における
熱処理条件の一例を挙げると、Ｎ2 Ｏガスの流量を２Ｓ
ＬＭ、基板加熱温度を１０００℃とする。
造方法においては、まず、図１５に示すように、従来公
知の方法によりＳｉ基板１のｎチャネルＭＯＳトランジ
スタ領域の上部にｐ型ウェル領域２を形成した後、ｐチ
ャネルＭＯＳトランジスタ領域の上部にｎ型ウェル領域
３を形成する。次に、例えばＬＯＣＯＳ法により、Ｓｉ
基板１の表面を選択的に熱酸化することによりＳｉＯ2
からなる素子分離領域４を形成する。次に、例えばＮ2
Ｏ雰囲気中でＳｉ基板１のＲＴＯＮを行うことにより、
Ｓｉ基板１の表面に、ｎチャネルＭＯＳトランジスタ領
域におけるゲート絶縁膜５となる窒化酸化Ｓｉ膜４１を
形成する。この窒化酸化Ｓｉ膜４１の膜厚は例えば３ｎ
ｍである。ここで、窒化酸化Ｓｉ膜４１の形成における
熱処理条件の一例を挙げると、Ｎ2 Ｏガスの流量を２Ｓ
ＬＭ、基板加熱温度を１０００℃とする。
【００３８】次に、図１６に示すように、例えばＣＶＤ
法によりＳｉ基板１の表面に、ｎチャネルＭＯＳトラン
ジスタ領域におけるゲート電極６となる多結晶Ｓｉ膜４
２を形成する。この多結晶Ｓｉ膜４２の膜厚は例えば１
００ｎｍである。ここで、この多結晶Ｓｉ膜４２の形成
におけるＣＶＤ条件の一例を挙げると、反応ガスとして
ＳｉＨ4 とＮ2 との混合ガスを用い、それらの流量をそ
れぞれ１００ＳＣＣＭ、２００ＳＣＣＭとし、圧力を７
０Ｐａ、成長温度を６１０℃とする。次に、ｎチャネル
ＭＯＳトランジスタ領域の多結晶Ｓｉ膜４２上に所定形
状のレジストパターン（図示せず）を形成した後、この
レジストパターンをマスクとして例えばＲＩＥ法により
多結晶Ｓｉ膜４２をエッチングし、所定形状にパターニ
ングする。ここで、このＲＩＥ法におけるエッチング条
件の一例を挙げると、エッチングガスとしてＣｌ2 とＯ
2 との混合ガスを用い、圧力を０．４Ｐａ、マイクロ波
電力を８５０Ｗ、ＲＦ電力を１００Ｗとする。その後、
このレジストパターンを除去する。
法によりＳｉ基板１の表面に、ｎチャネルＭＯＳトラン
ジスタ領域におけるゲート電極６となる多結晶Ｓｉ膜４
２を形成する。この多結晶Ｓｉ膜４２の膜厚は例えば１
００ｎｍである。ここで、この多結晶Ｓｉ膜４２の形成
におけるＣＶＤ条件の一例を挙げると、反応ガスとして
ＳｉＨ4 とＮ2 との混合ガスを用い、それらの流量をそ
れぞれ１００ＳＣＣＭ、２００ＳＣＣＭとし、圧力を７
０Ｐａ、成長温度を６１０℃とする。次に、ｎチャネル
ＭＯＳトランジスタ領域の多結晶Ｓｉ膜４２上に所定形
状のレジストパターン（図示せず）を形成した後、この
レジストパターンをマスクとして例えばＲＩＥ法により
多結晶Ｓｉ膜４２をエッチングし、所定形状にパターニ
ングする。ここで、このＲＩＥ法におけるエッチング条
件の一例を挙げると、エッチングガスとしてＣｌ2 とＯ
2 との混合ガスを用い、圧力を０．４Ｐａ、マイクロ波
電力を８５０Ｗ、ＲＦ電力を１００Ｗとする。その後、
このレジストパターンを除去する。
【００３９】次に、図１７に示すように、多結晶Ｓｉ膜
４２をマスクとして、例えばＨＦを用いてエッチングす
ることによりｐチャネルＭＯＳトランジスタ領域におけ
る窒化酸化Ｓｉ膜４１を除去する。次に、図１８に示す
ように、例えばＮＨ3 雰囲気中でＳｉ基板１のＲＴＮを
行うことにより、Ｓｉ基板１の表面に膜厚が例えば０．
８ｎｍの窒化膜を形成した後、例えば乾燥酸素を用いた
ＲＴＯを行うことによりｐチャネルＭＯＳトランジスタ
領域のＳｉ基板１の上部に窒化酸化Ｓｉ膜４３を形成す
る。なお、この際、多結晶Ｓｉ膜４２の表面にも窒化酸
化Ｓｉ膜４４が形成される。ここで、これらの窒化酸化
Ｓｉ膜４３、４４の膜厚は例えば３ｎｍである。また、
これらのＲＴＮおよびＲＴＯにおける熱処理条件の一例
を挙げると、ＲＴＮにおいては、ＮＨ3 の流量を２ＳＬ
Ｍ、基板加熱温度を５００℃とし、ＲＴＯにおいては、
Ｏ2 の流量を２ＳＬＭ、基板加熱温度を１０００℃とす
る。
４２をマスクとして、例えばＨＦを用いてエッチングす
ることによりｐチャネルＭＯＳトランジスタ領域におけ
る窒化酸化Ｓｉ膜４１を除去する。次に、図１８に示す
ように、例えばＮＨ3 雰囲気中でＳｉ基板１のＲＴＮを
行うことにより、Ｓｉ基板１の表面に膜厚が例えば０．
８ｎｍの窒化膜を形成した後、例えば乾燥酸素を用いた
ＲＴＯを行うことによりｐチャネルＭＯＳトランジスタ
領域のＳｉ基板１の上部に窒化酸化Ｓｉ膜４３を形成す
る。なお、この際、多結晶Ｓｉ膜４２の表面にも窒化酸
化Ｓｉ膜４４が形成される。ここで、これらの窒化酸化
Ｓｉ膜４３、４４の膜厚は例えば３ｎｍである。また、
これらのＲＴＮおよびＲＴＯにおける熱処理条件の一例
を挙げると、ＲＴＮにおいては、ＮＨ3 の流量を２ＳＬ
Ｍ、基板加熱温度を５００℃とし、ＲＴＯにおいては、
Ｏ2 の流量を２ＳＬＭ、基板加熱温度を１０００℃とす
る。
【００４０】次に、図１９に示すように、例えばＣＶＤ
法により全面にｐチャネルＭＯＳトランジスタ領域にお
けるゲート電極１１となる多結晶Ｓｉ膜４５を形成す
る。この多結晶Ｓｉ膜４５の膜厚は例えば１００ｎｍで
ある。ここで、この多結晶Ｓｉ膜４５の形成におけるＣ
ＶＤ条件の一例を挙げると、反応ガスとしてＳｉＨ4 と
Ｎ2 との混合ガスを用い、それらの流量をそれぞれ１０
０ＳＣＣＭ、２００ＳＣＣＭとし、圧力を７０Ｐａ、成
長温度を６１０℃とする。
法により全面にｐチャネルＭＯＳトランジスタ領域にお
けるゲート電極１１となる多結晶Ｓｉ膜４５を形成す
る。この多結晶Ｓｉ膜４５の膜厚は例えば１００ｎｍで
ある。ここで、この多結晶Ｓｉ膜４５の形成におけるＣ
ＶＤ条件の一例を挙げると、反応ガスとしてＳｉＨ4 と
Ｎ2 との混合ガスを用い、それらの流量をそれぞれ１０
０ＳＣＣＭ、２００ＳＣＣＭとし、圧力を７０Ｐａ、成
長温度を６１０℃とする。
【００４１】次に、図２０に示すように、ｐチャネルＭ
ＯＳトランジスタ領域の多結晶Ｓｉ膜４５上に所定形状
のレジストパターン４６を形成した後、このレジストパ
ターン４６をマスクとして例えばＲＩＥ法により多結晶
Ｓｉ膜４５をエッチングし、所定形状にパターニングす
る。ここで、このＲＩＥ法におけるエッチング条件の一
例を挙げると、エッチングガスとしてＣｌ2 とＯ2 との
混合ガスを用い、これらのガスの流量をそれぞれ４０Ｓ
ＣＣＭ、１０ＳＣＣＭとし、圧力を０．４Ｐａ、マイク
ロ波電力を８５０Ｗ、ＲＦ電力を１００Ｗとする。その
後、レジストパターン４６を除去する。
ＯＳトランジスタ領域の多結晶Ｓｉ膜４５上に所定形状
のレジストパターン４６を形成した後、このレジストパ
ターン４６をマスクとして例えばＲＩＥ法により多結晶
Ｓｉ膜４５をエッチングし、所定形状にパターニングす
る。ここで、このＲＩＥ法におけるエッチング条件の一
例を挙げると、エッチングガスとしてＣｌ2 とＯ2 との
混合ガスを用い、これらのガスの流量をそれぞれ４０Ｓ
ＣＣＭ、１０ＳＣＣＭとし、圧力を０．４Ｐａ、マイク
ロ波電力を８５０Ｗ、ＲＦ電力を１００Ｗとする。その
後、レジストパターン４６を除去する。
【００４２】次に、図２１に示すように、例えばＨＦを
用いてエッチングすることにより多結晶Ｓｉ膜４２の表
面に形成された窒化酸化Ｓｉ膜４４を除去する。次に、
図２２に示すように、多結晶Ｓｉ膜４２、４５上にそれ
ぞれ所定形状のレジストパターン４７、４８を形成した
後、これらのレジストパターン４７、４８をマスクとし
て、例えばＲＩＥ法により多結晶Ｓｉ膜４２をエッチン
グすることによりｎチャネルＭＯＳトランジスタ領域に
おけるゲート電極６を形成する。その後、レジストパタ
ーン４７、４８を除去する。
用いてエッチングすることにより多結晶Ｓｉ膜４２の表
面に形成された窒化酸化Ｓｉ膜４４を除去する。次に、
図２２に示すように、多結晶Ｓｉ膜４２、４５上にそれ
ぞれ所定形状のレジストパターン４７、４８を形成した
後、これらのレジストパターン４７、４８をマスクとし
て、例えばＲＩＥ法により多結晶Ｓｉ膜４２をエッチン
グすることによりｎチャネルＭＯＳトランジスタ領域に
おけるゲート電極６を形成する。その後、レジストパタ
ーン４７、４８を除去する。
【００４３】次に、図２３に示すように、ｐチャネルＭ
ＯＳトランジスタ領域の多結晶Ｓｉ膜４５上にレジスト
パターン４９を形成した後、このレジストパターン４９
をマスクとして、ｎ型不純物のＡｓ+ をイオン注入する
ことにより、ｎチャネルＭＯＳトランジスタ領域のゲー
ト電極６を構成する多結晶Ｓｉの導電型をｎ+ 型にする
とともに、ｐ型ウェル領域２の上部にｎ- 型のソース領
域またはドレイン領域の低濃度領域８ａ、９ａをゲート
電極６に対して自己整合的に形成する。ここで、このイ
オン注入におけるイオン注入条件の一例を挙げると、加
速電圧を２０ｋＶ、ドーズ量を３×１０15ｃｍ-2とす
る。その後、レジストパターン４９を除去する。
ＯＳトランジスタ領域の多結晶Ｓｉ膜４５上にレジスト
パターン４９を形成した後、このレジストパターン４９
をマスクとして、ｎ型不純物のＡｓ+ をイオン注入する
ことにより、ｎチャネルＭＯＳトランジスタ領域のゲー
ト電極６を構成する多結晶Ｓｉの導電型をｎ+ 型にする
とともに、ｐ型ウェル領域２の上部にｎ- 型のソース領
域またはドレイン領域の低濃度領域８ａ、９ａをゲート
電極６に対して自己整合的に形成する。ここで、このイ
オン注入におけるイオン注入条件の一例を挙げると、加
速電圧を２０ｋＶ、ドーズ量を３×１０15ｃｍ-2とす
る。その後、レジストパターン４９を除去する。
【００４４】次に、図２４に示すように、ゲート電極６
の全面と多結晶Ｓｉ膜４５上とにそれぞれレジストパタ
ーン５０、５１を形成する。次に、これらのレジストパ
ターン５０、５１をマスクとして、例えばＲＩＥ法によ
り多結晶Ｓｉ膜４５をエッチングすることによって、ｐ
チャネルＭＯＳトランジスタ領域にゲート電極１１を形
成する。ここで、このＲＩＥ法におけるエッチング条件
の一例を挙げると、エッチングガスとしてＣｌ2 とＯ2
との混合ガスを用い、圧力を０．４Ｐａ、マイクロ波電
力を８５０Ｗ、ＲＦ電力を１００Ｗとする。その後、レ
ジストパターン５０、５１を除去する。
の全面と多結晶Ｓｉ膜４５上とにそれぞれレジストパタ
ーン５０、５１を形成する。次に、これらのレジストパ
ターン５０、５１をマスクとして、例えばＲＩＥ法によ
り多結晶Ｓｉ膜４５をエッチングすることによって、ｐ
チャネルＭＯＳトランジスタ領域にゲート電極１１を形
成する。ここで、このＲＩＥ法におけるエッチング条件
の一例を挙げると、エッチングガスとしてＣｌ2 とＯ2
との混合ガスを用い、圧力を０．４Ｐａ、マイクロ波電
力を８５０Ｗ、ＲＦ電力を１００Ｗとする。その後、レ
ジストパターン５０、５１を除去する。
【００４５】次に、図２５に示すように、ゲート電極６
の全面にレジストパターン５２を形成した後、このレジ
ストパターン５２をマスクとして、ｐ型不純物のＢＦ2
+ をイオン注入することにより、ゲート電極１１を構成
する多結晶Ｓｉの導電型をｐ+ 型にするとともに、ｎ型
ウェル領域３の上部にｐ- 型のソース領域またはドレイ
ン領域の低濃度領域１３ａ、１４ａをゲート電極１１に
対して自己整合的に形成する。ここで、このＢＦ2 + の
イオン注入におけるイオン注入条件の一例を挙げると、
加速電圧を２０ｋＶ、ドーズ量を３×１０15ｃｍ-2とす
る。その後、レジストパターン５２を除去する。
の全面にレジストパターン５２を形成した後、このレジ
ストパターン５２をマスクとして、ｐ型不純物のＢＦ2
+ をイオン注入することにより、ゲート電極１１を構成
する多結晶Ｓｉの導電型をｐ+ 型にするとともに、ｎ型
ウェル領域３の上部にｐ- 型のソース領域またはドレイ
ン領域の低濃度領域１３ａ、１４ａをゲート電極１１に
対して自己整合的に形成する。ここで、このＢＦ2 + の
イオン注入におけるイオン注入条件の一例を挙げると、
加速電圧を２０ｋＶ、ドーズ量を３×１０15ｃｍ-2とす
る。その後、レジストパターン５２を除去する。
【００４６】次に、第１の実施形態と同様にして、図１
に示すように、サイドウォール７、１２、ｎチャネルＭ
ＯＳトランジスタ領域におけるソース領域またはドレイ
ン領域となる半導体領域８、９、ｐチャネルＭＯＳトラ
ンジスタ領域におけるソース領域またはドレイン領域と
なる半導体領域１３、１４、ゲート絶縁膜５、１０、層
間絶縁膜１５、コンタクトホール１６〜２１および電極
２２〜２６を順次形成することにより、目的とするＣＭ
ＯＳＬＳＩを完成させる。
に示すように、サイドウォール７、１２、ｎチャネルＭ
ＯＳトランジスタ領域におけるソース領域またはドレイ
ン領域となる半導体領域８、９、ｐチャネルＭＯＳトラ
ンジスタ領域におけるソース領域またはドレイン領域と
なる半導体領域１３、１４、ゲート絶縁膜５、１０、層
間絶縁膜１５、コンタクトホール１６〜２１および電極
２２〜２６を順次形成することにより、目的とするＣＭ
ＯＳＬＳＩを完成させる。
【００４７】この第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００４８】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００４９】例えば、上述の実施形態において挙げた数
値、材料、プロセスはあくまでも例に過ぎず、必要に応
じてこれと異なる数値、材料、プロセスを用いてもよ
い。
値、材料、プロセスはあくまでも例に過ぎず、必要に応
じてこれと異なる数値、材料、プロセスを用いてもよ
い。
【００５０】また、上述の第１および第２の実施形態に
おいては、ｐ型不純物としてＢＦ2を用いているが、Ｂ
Ｆ2 以外に例えばＢなどを用いてよい。また、上述の第
１および第２の実施形態においては、ｎ型不純物として
Ａｓを用いているが、Ａｓ以外に例えばリン（Ｐ）など
を用いてもよい。
おいては、ｐ型不純物としてＢＦ2を用いているが、Ｂ
Ｆ2 以外に例えばＢなどを用いてよい。また、上述の第
１および第２の実施形態においては、ｎ型不純物として
Ａｓを用いているが、Ａｓ以外に例えばリン（Ｐ）など
を用いてもよい。
【００５１】また、上述の第１および第２の実施形態に
おいては、ＮＨ3 雰囲気中でＳｉ基板１の表面のＲＴＮ
を行うことにより表面に０．８ｎｍの窒化Ｓｉ膜を形成
した後、乾燥酸素を用いてＳｉ基板１の表面のＲＴＯを
行うことにより、ｐチャネルＭＯＳトランジスタ領域に
膜厚が３ｎｍの窒化酸化Ｓｉ膜２７、４３を形成してい
るが、ｐチャネルＭＯＳトランジスタ領域に窒化酸化Ｓ
ｉ膜を形成する方法として、パイロジェニック酸化によ
り形成した酸化膜をプラズマ窒化する方法を用いてもよ
い。そして、上述の方法により窒化酸化Ｓｉ膜を形成す
る場合のパイロジェニック酸化の酸化条件の一例を挙げ
ると、Ｈ2 ガスとＯ2 ガスとの混合ガスを用い、それら
の流量をともに５ＳＬＭとし、基板加熱温度を８００℃
とする。また、Ｎ2 ガスを用いたプラズマ窒化の窒化条
件の一例を挙げると、Ｎ2 ガスの流量を１００ＳＣＣＭ
とし、圧力を５ｍＴｏｒｒ、ＲＦパワーを２ｋＷとす
る。そして、プラズマ窒化後に行われる基板の加熱をＲ
ＴＡによって行う場合のＲＴＡ条件の一例を挙げると、
雰囲気ガスとしてＮ2 ガスを用い、その流量を２ＳＬ
Ｍ、基板加熱温度を１０００℃、加熱時間を１０ｓｅｃ
とする。また、プラズマ窒化後に行われる基板の加熱を
拡散炉において行うことも可能であり、この場合の熱処
理条件の一例を挙げると、雰囲気ガスとしてＮ2 ガスを
用い、その流量を１０ＳＬＭ、基板加熱温度を８５０
℃、加熱時間を１０ｍｉｎとする。
おいては、ＮＨ3 雰囲気中でＳｉ基板１の表面のＲＴＮ
を行うことにより表面に０．８ｎｍの窒化Ｓｉ膜を形成
した後、乾燥酸素を用いてＳｉ基板１の表面のＲＴＯを
行うことにより、ｐチャネルＭＯＳトランジスタ領域に
膜厚が３ｎｍの窒化酸化Ｓｉ膜２７、４３を形成してい
るが、ｐチャネルＭＯＳトランジスタ領域に窒化酸化Ｓ
ｉ膜を形成する方法として、パイロジェニック酸化によ
り形成した酸化膜をプラズマ窒化する方法を用いてもよ
い。そして、上述の方法により窒化酸化Ｓｉ膜を形成す
る場合のパイロジェニック酸化の酸化条件の一例を挙げ
ると、Ｈ2 ガスとＯ2 ガスとの混合ガスを用い、それら
の流量をともに５ＳＬＭとし、基板加熱温度を８００℃
とする。また、Ｎ2 ガスを用いたプラズマ窒化の窒化条
件の一例を挙げると、Ｎ2 ガスの流量を１００ＳＣＣＭ
とし、圧力を５ｍＴｏｒｒ、ＲＦパワーを２ｋＷとす
る。そして、プラズマ窒化後に行われる基板の加熱をＲ
ＴＡによって行う場合のＲＴＡ条件の一例を挙げると、
雰囲気ガスとしてＮ2 ガスを用い、その流量を２ＳＬ
Ｍ、基板加熱温度を１０００℃、加熱時間を１０ｓｅｃ
とする。また、プラズマ窒化後に行われる基板の加熱を
拡散炉において行うことも可能であり、この場合の熱処
理条件の一例を挙げると、雰囲気ガスとしてＮ2 ガスを
用い、その流量を１０ＳＬＭ、基板加熱温度を８５０
℃、加熱時間を１０ｍｉｎとする。
【００５２】また、上述の第１および第２の実施形態に
おいては、この発明をダブルウェル型ＣＭＯＳＬＳＩに
適用した場合について説明したが、この発明はｐウェル
型ＣＭＯＳＬＳＩやｎウェル型ＣＭＯＳＬＳＩに適用す
ることも可能である。
おいては、この発明をダブルウェル型ＣＭＯＳＬＳＩに
適用した場合について説明したが、この発明はｐウェル
型ＣＭＯＳＬＳＩやｎウェル型ＣＭＯＳＬＳＩに適用す
ることも可能である。
【００５３】
【発明の効果】以上説明したように、この発明の第１の
発明によれば、ｎチャネルＭＩＳトランジスタのゲート
絶縁膜が、半導体基板とゲート絶縁膜との界面の近傍に
窒素濃度の分布のピークを有するようにしていることに
よりゲート電極との界面の近傍における窒素濃度よりも
高くなるように形成していることにより、ｎチャネルＭ
ＩＳトランジスタのＶTHおよび電流駆動能力の変動を抑
制することができる。また、ｐチャネルＭＩＳトランジ
スタのゲート絶縁膜は、ゲート絶縁膜とゲート電極との
界面の近傍における窒素濃度が半導体基板とゲート絶縁
膜との界面の近傍における窒素濃度よりも高くなるよう
にしていることにより、ｐチャネルＭＩＳトランジスタ
の電流駆動能力を向上させることができる。
発明によれば、ｎチャネルＭＩＳトランジスタのゲート
絶縁膜が、半導体基板とゲート絶縁膜との界面の近傍に
窒素濃度の分布のピークを有するようにしていることに
よりゲート電極との界面の近傍における窒素濃度よりも
高くなるように形成していることにより、ｎチャネルＭ
ＩＳトランジスタのＶTHおよび電流駆動能力の変動を抑
制することができる。また、ｐチャネルＭＩＳトランジ
スタのゲート絶縁膜は、ゲート絶縁膜とゲート電極との
界面の近傍における窒素濃度が半導体基板とゲート絶縁
膜との界面の近傍における窒素濃度よりも高くなるよう
にしていることにより、ｐチャネルＭＩＳトランジスタ
の電流駆動能力を向上させることができる。
【００５４】また、この発明の第２の発明によれば、ｐ
チャネルＭＩＳトランジスタのゲート絶縁膜を、半導体
基板の表面を窒化することにより構成元素として窒素を
含む膜を形成した後にこの窒素を含む膜を酸化して形成
していることにより、ｐチャネルＭＩＳトランジスタの
ゲート絶縁膜とゲート電極との界面の近傍における窒素
濃度が半導体基板とゲート絶縁膜との界面の近傍におけ
る窒素濃度よりも高くなるようにすることができる。ま
た、ｎチャネルＭＩＳトランジスタのゲート絶縁膜を、
構成元素として酸素と窒素とを含むガスの雰囲気中にお
いて半導体基板の熱処理を行うことにより形成するよう
にしていることにより、ｎチャネルＭＩＳトランジスタ
のゲート絶縁膜が半導体基板とゲート絶縁膜との界面の
近傍に窒素濃度の分布のピークを有するようにすること
ができる。
チャネルＭＩＳトランジスタのゲート絶縁膜を、半導体
基板の表面を窒化することにより構成元素として窒素を
含む膜を形成した後にこの窒素を含む膜を酸化して形成
していることにより、ｐチャネルＭＩＳトランジスタの
ゲート絶縁膜とゲート電極との界面の近傍における窒素
濃度が半導体基板とゲート絶縁膜との界面の近傍におけ
る窒素濃度よりも高くなるようにすることができる。ま
た、ｎチャネルＭＩＳトランジスタのゲート絶縁膜を、
構成元素として酸素と窒素とを含むガスの雰囲気中にお
いて半導体基板の熱処理を行うことにより形成するよう
にしていることにより、ｎチャネルＭＩＳトランジスタ
のゲート絶縁膜が半導体基板とゲート絶縁膜との界面の
近傍に窒素濃度の分布のピークを有するようにすること
ができる。
【図１】この発明の第１の実施形態によるＣＭＯＳＬＳ
Ｉを示す断面図である。
Ｉを示す断面図である。
【図２】この発明の第１の実施形態によるＣＭＯＳＬＳ
ＩにおけるｎチャネルＭＯＳトランジスタ領域のゲート
絶縁膜の深さ方向の酸素濃度および窒素濃度の分布を示
すグラフである。
ＩにおけるｎチャネルＭＯＳトランジスタ領域のゲート
絶縁膜の深さ方向の酸素濃度および窒素濃度の分布を示
すグラフである。
【図３】この発明の第１の実施形態によるＣＭＯＳＬＳ
ＩにおけるｐチャネルＭＯＳトランジスタ領域のゲート
絶縁膜の深さ方向の酸素濃度および窒素濃度の分布を示
すグラフである。
ＩにおけるｐチャネルＭＯＳトランジスタ領域のゲート
絶縁膜の深さ方向の酸素濃度および窒素濃度の分布を示
すグラフである。
【図４】この発明の第１の実施形態によるＣＭＯＳＬＳ
Ｉの製造方法を説明するための断面図である。
Ｉの製造方法を説明するための断面図である。
【図５】この発明の第１の実施形態によるＣＭＯＳＬＳ
Ｉの製造方法を説明するための断面図である。
Ｉの製造方法を説明するための断面図である。
【図６】この発明の第１の実施形態によるＣＭＯＳＬＳ
Ｉの製造方法を説明するための断面図である。
Ｉの製造方法を説明するための断面図である。
【図７】この発明の第１の実施形態によるＣＭＯＳＬＳ
Ｉの製造方法を説明するための断面図である。
Ｉの製造方法を説明するための断面図である。
【図８】この発明の第１の実施形態によるＣＭＯＳＬＳ
Ｉの製造方法を説明するための断面図である。
Ｉの製造方法を説明するための断面図である。
【図９】この発明の第１の実施形態によるＣＭＯＳＬＳ
Ｉの製造方法を説明するための断面図である。
Ｉの製造方法を説明するための断面図である。
【図１０】この発明の第１の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図１１】この発明の第１の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図１２】この発明の第１の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図１３】この発明の第１の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図１４】この発明の第１の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図１５】この発明の第２の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図１６】この発明の第２の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図１７】この発明の第２の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図１８】この発明の第２の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図１９】この発明の第２の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図２０】この発明の第２の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図２１】この発明の第２の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図２２】この発明の第２の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図２３】この発明の第２の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図２４】この発明の第２の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
【図２５】この発明の第２の実施形態によるＣＭＯＳＬ
ＳＩの製造方法を説明するための断面図である。
ＳＩの製造方法を説明するための断面図である。
１・・・Ｓｉ基板、４・・・素子分離領域、５、１０・
・・ゲート絶縁膜、６、１１・・・ゲート電極、８、
９、１３、１４・・・半導体領域、８ａ、９ａ、１３
ａ、１４ａ・・・低濃度領域
・・ゲート絶縁膜、６、１１・・・ゲート電極、８、
９、１３、１４・・・半導体領域、８ａ、９ａ、１３
ａ、１４ａ・・・低濃度領域
Claims (9)
- 【請求項１】 半導体基板上にｎチャネルＭＩＳトラン
ジスタとｐチャネルＭＩＳトランジスタとを有する半導
体装置において、 上記ｎチャネルＭＩＳトランジスタのゲート絶縁膜およ
び上記ｐチャネルＭＩＳトランジスタのゲート絶縁膜が
窒化酸化膜からなり、 上記ｎチャネルＭＩＳトランジスタの上記ゲート絶縁膜
は、上記半導体基板と上記ゲート絶縁膜との界面の近傍
に窒素濃度の分布のピークを有し、かつ、上記ｐチャネ
ルＭＩＳトランジスタの上記ゲート絶縁膜は、上記ゲー
ト絶縁膜とゲート電極との界面の近傍における窒素濃度
が上記半導体基板と上記ゲート絶縁膜との界面の近傍に
おける窒素濃度よりも高いことを特徴とする半導体装
置。 - 【請求項２】 上記ｎチャネルＭＩＳトランジスタの上
記ゲート絶縁膜における上記半導体基板と上記ゲート絶
縁膜との界面の近傍の窒素濃度が０．１〜１０％である
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記ｎチャネルＭＩＳトランジスタの上
記ゲート絶縁膜における上記半導体基板と上記ゲート絶
縁膜との界面の近傍の窒素濃度が１〜５％であることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】 上記ｐチャネルＭＩＳトランジスタの上
記ゲート絶縁膜における上記ゲート絶縁膜と上記ゲート
電極との界面の近傍の窒素濃度が０．１〜１０％である
ことを特徴とする請求項１記載の半導体装置。 - 【請求項５】 上記ｐチャネルＭＩＳトランジスタの上
記ゲート絶縁膜における上記ゲート絶縁膜と上記ゲート
電極との界面の近傍の窒素濃度が１〜５％であることを
特徴とする請求項１記載の半導体装置。 - 【請求項６】 上記ｎチャネルＭＩＳトランジスタの上
記ゲート絶縁膜と上記ｐチャネルＭＩＳトランジスタの
上記ゲート絶縁膜とは素子分離領域を隔てて設けられて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項７】 半導体基板上にｎチャネルＭＩＳトラン
ジスタとｐチャネルＭＩＳトランジスタとを有する半導
体装置の製造方法において、 上記ｐチャネルＭＩＳトランジスタのゲート絶縁膜を、
上記半導体基板の表面を窒化することにより構成元素と
して窒素を含む膜を形成した後にこの窒素を含む膜を酸
化することにより形成する工程と、 上記ｎチャネルＭＩＳトランジスタのゲート絶縁膜を、
構成元素として酸素と窒素とを含むガスの雰囲気中にお
いて上記半導体基板の熱処理を行うことにより形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項８】 上記構成元素として酸素と窒素とを含む
ガスが一酸化二窒素であることを特徴とする請求項７記
載の半導体装置の製造方法。 - 【請求項９】 上記ｎチャネルＭＩＳトランジスタの上
記ゲート絶縁膜と上記ｐチャネルＭＩＳトランジスタの
上記ゲート絶縁膜との間に素子分離領域を形成すること
を特徴とする請求項７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156654A JPH118317A (ja) | 1997-06-13 | 1997-06-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156654A JPH118317A (ja) | 1997-06-13 | 1997-06-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118317A true JPH118317A (ja) | 1999-01-12 |
Family
ID=15632388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156654A Pending JPH118317A (ja) | 1997-06-13 | 1997-06-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118317A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100629169B1 (ko) * | 2004-08-19 | 2006-09-27 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| JP2006313769A (ja) * | 2005-05-06 | 2006-11-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2007531982A (ja) * | 2003-09-09 | 2007-11-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 同じ半導体チップ内のｐｍｏｓおよびｎｍｏｓトランジスタの薄いゲート誘電体を個々に最適化する方法、およびそれによって製造されたデバイス |
| US7566604B2 (en) | 2003-06-02 | 2009-07-28 | Oki Semiconductor Co., Ltd. | Method of fabricating a dual-gate structure that prevents cut-through and lowered mobility |
-
1997
- 1997-06-13 JP JP9156654A patent/JPH118317A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7566604B2 (en) | 2003-06-02 | 2009-07-28 | Oki Semiconductor Co., Ltd. | Method of fabricating a dual-gate structure that prevents cut-through and lowered mobility |
| JP2007531982A (ja) * | 2003-09-09 | 2007-11-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 同じ半導体チップ内のｐｍｏｓおよびｎｍｏｓトランジスタの薄いゲート誘電体を個々に最適化する方法、およびそれによって製造されたデバイス |
| KR100629169B1 (ko) * | 2004-08-19 | 2006-09-27 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| JP2006313769A (ja) * | 2005-05-06 | 2006-11-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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