JP2004281692A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004281692A JP2004281692A JP2003070551A JP2003070551A JP2004281692A JP 2004281692 A JP2004281692 A JP 2004281692A JP 2003070551 A JP2003070551 A JP 2003070551A JP 2003070551 A JP2003070551 A JP 2003070551A JP 2004281692 A JP2004281692 A JP 2004281692A
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- oxide film
- gate electrode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】ＰＭＯＳＦＥＴにおいてＮＢＴＩ特性等の劣化を抑制しつつ、低消費電力を実現する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、前記半導体基板に設けられたソース／ドレイン拡散層と、を含むＰ型電界効果トランジスタを備える半導体装置であって、前記ソース／ドレイン領域は、硼素が主として含まれる第１の領域と、前記弗化硼素が主として含まれる第２の領域とを備え、かつ、前記第２の領域は前記第１の領域内に設けられている。
【選択図】図１１
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、前記半導体基板に設けられたソース／ドレイン拡散層と、を含むＰ型電界効果トランジスタを備える半導体装置であって、前記ソース／ドレイン領域は、硼素が主として含まれる第１の領域と、前記弗化硼素が主として含まれる第２の領域とを備え、かつ、前記第２の領域は前記第１の領域内に設けられている。
【選択図】図１１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、Ｐチャネル型ＭＯＳ電界効果トランジスタを構成する半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年の電子機器等の低消費電力又は低電圧化の要求により、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳＦＥＴという）の半導体装置が、種々の電子機器に広く利用されている。高集積化のＰＭＯＳＦＥＴの構造も種々提案されている（例えば、特許文献１参照）。ＰＭＯＳＦＥＴの半導体装置は、Ｎチャネル型ＭＯＳ電界効果トランジスタに比べ、電界効果トランジスタをオンさせる閾値電圧を低くできるので、半導体装置の低消費電力を実現できるからである。特に、バッテリを電源とする電子機器において、いわゆるスタンバイ時における消費電力が大きいと、何度も充電をしなければならなくなるので、そのような電子機器等では、ＰＭＯＳＦＥＴの半導体装置は、広く利用されている。さらに、今後も、半導体装置の微細化及び低消費電力化の要求に沿って、微細なＰＭＯＳＦＥＴの利用が、期待されている。
【０００３】
ところが、微細パターン（例えば、０．２μｍ以下）で形成されたＰＭＯＳＦＥＴにおいて、ゲート電極に負の電圧を印加し、かつ一定の温度下で定常動作をさせたときに、時間の経過と共に、ＰＭＯＳＦＥＴがオンとなる閾値電圧が高くなっていってしまうという問題が生じる（例えば、非特許文献１参照）。
これは、いわゆるＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）というトランジスタ特性劣化現象である。半導体製造工程において混入した水素等が乖離して界面準位が変化してしまうことと、加えて、ＰＭＯＳＦＥＴでは、ゲート電極中の硼素（Ｂ）がゲート酸化膜中に侵入することが、これらの特性劣化の原因と考えられている。
【０００４】
【特許文献１】
特開平８−２５５９０３号公報（第５欄から第７欄、図２）
【０００５】
【非特許文献１】
ケイ・イチノセ他著、「０．１８μｍ技術で製造した高性能０．１２μｍＣＭＯＳ」、ＶＬＳＩ技術に関する技術ペーパーダイジェスト２００１シンポジウム（Ｋ．Ｉｃｈｉｎｏｓｅ，ｅｔ．ａｌ．， Ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ０．１２μｍ ＣＭＯＳ ｗｉｔｈ Ｍａｎｕｆａｃｔｕｒａｂｌｅ ０．１８μｍ Ｔｅｃｈｎｏｌｏｇｙ， ＩＥＥＥ， ２００１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ）
【０００６】
【発明が解決しようとする課題】
しかし、ＰＭＯＳＦＥＴにおいては、ＮＢＴＩ以外にも、バイアス温度がかけられることによって生じるバイアス温度不安定性、ＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）の問題も生じている。特に、微細ＰＭＯＳＦＥＴにおいてゲート幅が短くなってくると、これらの劣化特性は顕著となる。
また、ＰＭＯＳＦＥＴにおけるＮＢＴＩ等の特性劣化を抑えても、リーク電流が増加してしまうと、低消費電力の要求を満たさなくなってしまう。
そこで、本発明は、ＰＭＯＳＦＥＴにおいてＮＢＴＩ等のトランジスタ劣化特性を抑制し、かつリーク電流を低減したＰＭＯＳＦＥＴの半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、前記半導体基板に設けられたソース／ドレイン拡散層と、を含むＰ型電界効果トランジスタを備える半導体装置であって、前記ソース／ドレイン領域は、硼素が主として含まれる第１の領域と、前記弗化硼素が主として含まれる第２の領域とを備え、かつ、前記第２の領域は前記第１の領域内に設けられている。
このような構成によれば、ＰＭＯＳＦＥＴにおいてＮＢＴＩ等のトランジスタ劣化特性を抑制し、かつリーク電流を低減したＰＭＯＳＦＥＴの半導体装置を提供することができる。
【０００８】
また、本発明の半導体装置において、前記ゲート電極と前記ソース／ドレイン領域との間に位置する前記半導体基板に形成されたオフセット領域をさらに備え、前記ゲート電極、前記ゲート酸化膜及び前記オフセット領域の少なくとも一部に弗素が含有されていることが望ましい。
このような構成によれば、ＰＭＯＳＦＥＴにおいてＮＢＴＩ等のトランジスタ劣化特性をより抑制することができる。
【０００９】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板にソース／ドレイン拡散領域を形成する工程と、を備え、前記ソース／ドレイン拡散領域を形成する工程は、弗化硼素をイオン注入する工程と、前記半導体基板表面に対して前記弗化硼素よりも深く弗素をイオン注入する工程とを含む。
このような構成によれば、ＰＭＯＳＦＥＴにおいてＮＢＴＩ等のトランジスタ劣化特性を抑制し、かつリーク電流を低減したＰＭＯＳＦＥＴの半導体装置を提供することができる。
【００１０】
また、本発明の半導体装置の製造方法において、前記ゲート電極と前記ソース／ドレイン拡散領域との間に位置する前記半導体基板にオフセット領域を形成する工程をさらに含み、前記ゲート電極を形成する工程、前記オフセット領域を形成する工程、及び前記ソース／ドレイン拡散領域を形成する工程のいずれかの工程後に、弗素を前記ゲート電極に含有する工程をさらに有することが望ましい。
また、本発明の半導体装置の製造方法において、さらに、前記ゲート酸化膜を形成する工程、前記ゲート電極を形成する工程、前記オフセット領域を形成する工程、及び前記ソース／ドレイン拡散領域を形成する工程のいずれかの工程後に、弗素を、前記ゲート酸化膜に含有する工程を有することが望ましい。
また、本発明の半導体装置の製造方法において、さらに、前記オフセット領域を形成する工程後に、弗素を、前記オフセット領域に含有する工程を有することが望ましい。
このような構成によれば、ＰＭＯＳＦＥＴにおいてＮＢＴＩ等のトランジスタ劣化特性をより抑制することができる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
まず、図１に基づき、本実施の形態に係わるＰチャネル型ＭＯＳ電界効果トランジスタ、すなわちＰＭＯＳＦＥＴの構成を説明する。図１は、本実施の形態に係わるＰチャネルＭＯＳＦＥＴの断面図である。
図１において、１００は、半導体装置であって、オフセット領域を有するＰＭＯＳＦＥＴである。１０１は、ｐ型シリコン半導体基板１０１であり、１０３は、ｐ型シリコン半導体基板１０１上に設けられたｎウエル領域である。１０５は、ゲート酸化膜であり、１０６は、ゲート酸化膜１０５上に設けられたゲート電極である。１０８は、サイドウォール領域である。１０７ａは、Ｐ−オフセット領域（Ｐ−は微量のアクセプタを含むことを示す）であり、１０９ａは、Ｐ＋ソース／ドレイン拡散領域（Ｐ＋は多量のアクセプタを含むことを示す）である。１１１は、チタンシリサイド層であり、１１２は、保護膜である。
【００１２】
本実施の形態は、ＰＭＯＳＦＥＴにおいて、後述するように、リーク電流の低減を図ると共に、ゲート電極１０６、ゲート酸化膜１０５、またはオフセット領域１０７ａに弗素（Ｆ）を含有させることによって、含有された弗素（Ｆ）が、ゲート電極１０６、ゲート酸化膜１０５、またはオフセット領域１０７ａ内におけるＳｉ−Ｈ（シリコン−水素）結合の水素（Ｈ）乖離反応を抑制し、その結果、ＮＢＴＩ特性等の改善を図るものである。
【００１３】
特に、弗素（Ｆ）は、後述する製造工程において、弗素（Ｆ）単体で、あるいは弗化硼素（ＢＦ２）の形態で、ゲート電極１０６、ゲート酸化膜１０５、またはオフセット領域１０７ａに含有される。
初めに、図２から図６を用いて、ＰＭＯＳＦＥＴ１００の製造工程を説明し、その後、まず、ＮＢＴＩ等のトランジスタ劣化特性をより抑制するために、弗素（Ｆ）をゲート電極１０６、ゲート酸化膜１０５、またはオフセット領域１０７ａに含有させるための方法を説明する。その後、リーク電流の低減を図る方法を説明する。
【００１４】
図２から図６は、本発明の実施の形態に係わる配線領域にチタンシリサイドを用いたＰＭＯＳＦＥＴ１００の製造工程を示す断面図である。
まず、ｐ型シリコン半導体基板１０１の表面上に、熱酸化処理により酸化膜１０２（図示せず）が形成される。この酸化膜１０２は、この後のイオン打ち込み工程で打ち込まれるイオンが異常な分布を示す現象を防ぐために必要な酸化膜である。次に、イオン打ち込み法により燐（Ｐ）イオンが注入される。この後に、窒素雰囲気中で熱拡散を行うことによって、ＰＭＯＳＦＥＴを形成するためのｎウエル領域１０３が形成される。
【００１５】
次に、酸化膜１０２をエッチングし、熱酸化処理により酸化膜１０４（図示せず）を形成する。この酸化膜は、イオン打ち込み工程で打ち込んだイオンが異常な分布を示す現象を防ぐために必要な酸化膜である。
次に、ＭＯＳデバイスの閾値電圧を調整するための弗化硼素（ＢＦ２）イオンの打ち込みを行う。この後、酸化膜１０４をエッチングした後、熱処理によりゲート酸化膜１０５となるゲート酸化膜層１０５ａを形成する（図２）。
【００１６】
ここで、窒素は、水素（Ｈ）の乖離反応を抑制する効果があることを利用して、ゲート酸化膜層１０５ａに窒素を含有させる。具体的には、図２に示すゲート酸化膜層１０５ａを形成するとき、あるいはゲート酸化膜層１０５ａを形成後に、ゲート酸化膜１０５ａに窒素を含有させるための処理を行う。このゲート酸化膜層１０５ａに窒素を含有させる処理によって、ゲート酸化膜１０５の内部に窒素を含有させる、あるいはゲート酸化膜１０５の表面すなわちゲート酸化膜１０５とゲート電極１０６との界面に、弗素（Ｆ）が多くなるように酸化窒化膜を設けられる。
【００１７】
ゲート酸化膜１０５ａに窒素を含有させる方法は、具体的には、（１）図２の酸化膜層１０５ａを形成するときに水蒸気雰囲気中に窒素ガスも一緒に入れた状態で酸化及び窒化処理を行う方法、（２）図２のゲート酸化膜となるゲート酸化膜層１０５ａが形成された後に窒素ガスを入れた状態で短時間熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理すなわち窒化処理をする方法、及び、（３）図２のゲート酸化膜となるゲート酸化膜層１０５ａが形成された後に窒素イオンをイオン打ち込みによる方法、のいずれでもよい。
【００１８】
この（２）のゲート酸化膜層１０５ａが形成された後に窒素ガスを入れた状態で高温熱処理すなわち窒化処理をする方法では、熱処理条件に応じて、ゲート酸化膜層１０５ａの深さ方向における窒素の含まれる量が変化する。同様に、（３）のゲート酸化膜層１０５ａが形成された後に窒素のイオン打ち込みによる方法では、加速エネルギー条件に応じて、ゲート酸化膜層１０５ａの深さ方向における窒素の含まれる量が変化する。
【００１９】
このように、ゲート酸化膜１０５に窒素を含有させることによって、Ｓｉ−Ｈ（シリコン−水素）結合における水素（Ｈ）の乖離反応が抑制される。
次に、ＣＶＤ法により、燐（Ｐ）ドープポリシリコンを堆積し、ゲート電極１０６となるゲート電極層１０６ａを形成する。（図３）。
次に、通常のフォトリソグラフ・エッチング工程により、ゲート電極１０６を形成する。
【００２０】
次に、硼素（Ｂ）イオン打ち込み工程により、ｐ−型のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１０７を形成する（図４）。
次に、ＣＶＤ法と異方性のドライエッチング法とによりサイドウォール領域１０８を形成する。サイドウォール領域１０８の形成は、まず、ＣＶＤ法により酸化シリコン（ＳｉＯ２）を全面に堆積し、次に、異方性のドライエッチのエッチングを行うことによって、サイドウォール領域１０８が形成される。従って、サイドウォール領域１０８直下には、ｐ−型のオフセット領域１０７ａが形成される。
【００２１】
次に、硼素（Ｂ）イオン打ち込み工程により、ｐ＋型ソース／ドレイン領域１０９を形成する（図５）。
次に、高融点金属のチタン膜をスパッタ法を用いて形成する。続けて、熱処理を行うと、チタンと下地のポリシリコンとが反応し、チタンシリサイド層１１１が形成される。そして、チタンの選択エッチングを行うと、酸化膜上でのチタンは除去される（図６）。
【００２２】
次に、アニール処理を行い、不純物を活性化させ、ＰＭＯＳＦＥＴ１００が形成される。最後に、保護膜又は層間絶縁膜として、窒化シリコン（Ｓｉ３Ｎ４）の膜１１２を全面に亘って堆積させる（図１）。なお、膜１１２としては、ＰＭＯＳＦＥＴ１００の上に、まず酸化シリコン（ＳｉＯ２）の層を形成し、その上に積層するように、窒化シリコンの膜を形成するようにしてもよい。
【００２３】
次に、以上のような製造工程において、ゲート電極１０６、ゲート酸化膜１０５、またはオフセット領域１０７ａに弗素（Ｆ）を含有させる方法について説明する。
（１）ゲート電極に弗素（Ｆ）を含有させる方法
ＣＶＤ法により、ゲート酸化膜となる酸化膜１０５ａ上に、ゲート電極となる燐（Ｐ）ドープポリシリコン層１０６ａを堆積した状態（図３）とした後に、図７に示すように、弗素（Ｆ）がゲート電極に含有されるように、弗素（Ｆ）単体又は弗化硼素（ＢＦ２）のイオン打ち込みを行う。その後、通常のフォトリソグラフ・エッチング工程を行えば、ゲート電極１０６にのみ弗素（Ｆ）を含有させることができる。このとき、イオン打ち込みにおける加速エネルギーを制御することによって、ゲート電極１０６のみに弗素（Ｆ）を含有させたり、ゲート電極１０６だけでなく、ゲート電極１０６とゲート酸化膜１０５との界面、あるいはゲート酸化膜１０５とｎウエル領域１０３との界面まで弗素（Ｆ）を含有させることができる。
【００２４】
（２）ゲート酸化膜に弗素（Ｆ）を含有させる方法
熱処理によりゲート酸化膜１０５ａを形成した状態（図２）とした後に、図８に示すように、弗素（Ｆ）がゲート酸化膜に含有されるように、弗素（Ｆ）単体又は弗化硼素（ＢＦ２）のイオン打ち込み工程を行う。このとき、イオン打ち込みにおける加速エネルギーを制御することによって、ゲート酸化膜１０５ａのみに弗素（Ｆ）を含有させることができる。特に、イオン打ち込みにおける加速エネルギーを制御することによって、ゲート酸化膜１０５ａの表面に重点的に、あるいはゲート酸化膜１０５ａとｎウエル領域１０３との界面に重点的に、弗素（Ｆ）を含有させることができる。すなわち、弗素（Ｆ）がゲート酸化膜１０５ａに含有される場合、弗素（Ｆ）は、少なくともゲート電極１０６とゲート酸化膜１０５ａとの界面、又は少なくとも半導体基板のｎウエル領域１０３とゲート酸化膜１０５ａとの界面に多く含有されるようにする。
【００２５】
（３）オフセット領域１０７ａに弗素（Ｆ）を含有させる方法
オフセット領域を形成した状態（図４）とした後に、図９に示すように、弗素（Ｆ）がＬＤＤ領域１０７に含有されるように、弗素（Ｆ）単体又は弗化硼素（ＢＦ２）のイオン打ち込み工程を行う。
オフセット領域１０７ａに弗素（Ｆ）を含有させるために、弗素（Ｆ）又は弗化硼素（ＢＦ２）のイオン打ち込みをすると、ゲート電極１０６にも、さらに、イオン打ち込み時の加速エネルギーによっては、ゲート酸化膜１０５にも入り込むことになる。すなわち、イオン打ち込み時の加速エネルギーによって、弗素（Ｆ）が入り込む場所が、ゲート電極１０６の内部のみか、ゲート電極１０６とゲート酸化膜１０５との界面までか、ゲート酸化膜１０５の内部までか、又はゲート酸化膜１０５とｎウエル領域１０３との界面までか、が決定される。
【００２６】
しかし、ゲート電極１０６とゲート酸化膜１０５に弗素（Ｆ）を含有させることによって、ゲート電極１０６とゲート酸化膜１０５内に含有された弗素（Ｆ）が、Ｓｉ−Ｈ（シリコン−水素）結合の水素（Ｈ）乖離反応を抑制することになるので、ＮＢＴＩ等のトランジスタ劣化特性のためには好ましい。
なお、ＬＤＤ領域１０７を形成するための硼素（Ｂ）イオン打ち込み工程後に、弗素（Ｆ）又は弗化硼素（ＢＦ２）のイオン打ち込み工程を設ける例で説明したが、弗素（Ｆ）又は弗化硼素（ＢＦ２）のイオン打ち込み工程後に、硼素（Ｂ）イオン打ち込み工程を行うようにしてもよい。
【００２７】
（４）ソース／ドレイン拡散領域１０９に弗素（Ｆ）を含有させる方法
ソース／ドレイン拡散領域１０９ａを形成した状態（図５）になった後に、図１０に示すように、弗素（Ｆ）がゲート電極１０６、ゲート酸化膜１０５及びソース／ドレイン拡散領域１０９ａに含有されるように、弗素（Ｆ）単体又は弗化硼素（ＢＦ２）のイオン打ち込み工程を行う。このとき、イオン打ち込みで弗素（Ｆ）又は弗化硼素（ＢＦ２）は、サイドウォール１０８があるため、サイドウォール１０８直下のオフセット領域１０７ａには打ち込まれない。
【００２８】
ソース／ドレイン拡散領域１０９ａに弗素（Ｆ）を含有させるために、弗素（Ｆ）又は弗化硼素（ＢＦ２）のイオン打ち込みをすると、ゲート電極１０６にも、さらに、イオン打ち込み時の加速エネルギーによっては、ゲート酸化膜１０５にも入り込むことになる。しかし、ゲート電極１０６とゲート酸化膜１０５に弗素（Ｆ）を含有させることによって、ゲート電極１０６とゲート酸化膜１０５内に含有された弗素（Ｆ）が、Ｓｉ−Ｈ（シリコン−水素）結合の水素（Ｈ）乖離反応を抑制することになるので、ＮＢＴＩ等のトランジスタ劣化特性のためには好ましい。
【００２９】
ところが、トランジスタ劣化特性改善のために、弗化硼素（ＢＦ２）をソース／ドレイン領域１０９ａにイオン打ち込みする場合、ソース／ドレイン拡散領域１０９ａ内に結晶欠陥が生じ易くなり、その結果、ＰＭＯＳＦＥＴがオフのときの電流、すなわちリーク電流が大きくなる虞がある。
そこで、ＮＢＴＩ特性等の改善のために、ソース／ドレイン拡散領域１０９ａに、弗化硼素（ＢＦ２）をイオン打ち込みする場合、半導体基板の主面からの距離において、弗化硼素（ＢＦ２）がイオン打ち込みされる位置までの主面からの距離が、硼素（Ｂ）がイオン打ち込みされる位置までの主面からの距離よりも短くなるように、弗化硼素（ＢＦ２）のイオン打ち込みの加速エネルギーを制御する。
【００３０】
すなわち、ソース／ドレイン拡散領域１０９ａを形成する工程において、硼素（Ｂ）と弗化硼素（ＢＦ２）をイオン打ち込みするとき、弗化硼素（ＢＦ２）をイオン打ち込みするときの加速エネルギーを、硼素（Ｂ）をイオン打ち込みするときの加速エネルギーよりも小さくする。例えば、硼素（Ｂ）イオンのイオン打ち込み条件を、加速エネルギーが８ＫｅＶ（キロエレクトロンボルト）で、打ち込み量が１．５ｅ１５／ｃｍ２（すなわち１．５×１０１５／ｃｍ２）で行い、弗化硼素（ＢＦ２）イオンのイオン打ち込み条件を、加速エネルギーが２５ＫｅＶで、打ち込み量が５ｅ１４／ｃｍ２（すなわち５×１０１４／ｃｍ２）で行う。このように、硼素（Ｂ）と弗化硼素（ＢＦ２）のイオン打ち込みを、それぞれ分けて、かつ加速エネルギーを変えて行うことによって、弗化硼素（ＢＦ２）は主面から浅くイオン打ち込みされ、硼素（Ｂ）は主面から深くイオン打ち込みされる。
なお、この場合、弗化硼素（ＢＦ２）のイオン打ち込みは、ソース／ドレイン拡散領域１０９ａを形成するための硼素（Ｂ）のイオン打ち込み後に行うのではなく、ソース／ドレイン拡散領域１０９ａを形成するための硼素（Ｂ）のイオン打ち込み前に行ってもよい。
【００３１】
図１１は、弗化硼素（ＢＦ２）と硼素（Ｂ）がそれぞれ別々にイオン打ち込みされたときに、半導体基板内において、弗化硼素（ＢＦ２）の濃度が硼素（Ｂ）の濃度よりも高い領域Ｒ１と、硼素（Ｂ）の濃度が燐（Ｐ）の濃度よりも高い領域Ｒ２とを示すためのＰチャネルＭＯＳＦＥＴの部分断面図である。図１２は、弗化硼素（ＢＦ２）と硼素（Ｂ）がそれぞれ別々にイオン打ち込みされたときに、半導体基板内において、半導体基板の主面からの深さに対する、弗化硼素（ＢＦ２）と硼素（Ｂ）の濃度を説明するための図である。
【００３２】
図１２において、Ｃ１は、弗化硼素（ＢＦ２）の濃度曲線を、Ｃ２は、硼素（Ｂ）の濃度曲線を、ＴＨは、ｎウエル領域１０３内の燐（Ｐ）濃度を示す。従って、図１１及び図１２に示すように、上述した条件で弗化硼素（ＢＦ２）と硼素（Ｂ）をそれぞれ別々にイオン打ち込みすると、半導体基板の主面から距離ｘ２のところまでは、弗化硼素（ＢＦ２）の濃度が硼素（Ｂ）の濃度よりも高く、半導体基板の主面から距離ｘ２からｘ１のところまでは、硼素（Ｂ）の濃度が燐（Ｐ）の濃度よりも高い。
【００３３】
図１２に示すように、弗化硼素（ＢＦ２）と硼素（Ｂ）の濃度は分布を有するので、ソース／ドレイン拡散領域１０９ａ内において、弗化硼素（ＢＦ２）が主として含まれる領域（すなわち弗化硼素（ＢＦ２）の濃度が硼素（Ｂ）の濃度よりも高い領域）は、硼素（Ｂ）が主として含まれる領域（すなわち硼素（Ｂ）の濃度が弗化硼素（ＢＦ２）の濃度よりも高い領域）の内側に存在するということになる。言い換えると、ソース／ドレイン拡散領域１０９ａとｎウエル領域１０３とのＰＮ接合面が深くなり、硼素（Ｂ）が主として含まれる領域が、弗化硼素（ＢＦ２）が主として含まれる領域をくるむようになる。
【００３４】
その結果、弗化硼素（ＢＦ２）のイオン打ち込みによって、半導体基板内に結晶欠陥が生じたとしても、結晶欠陥のある場所は、ソース／ドレイン拡散領域１０９ａを形成するためにイオン打ち込みされた硼素（Ｂ）を含むソース／ドレイン拡散領域１０９ａとｎウエル領域１０３とのＰＮ接合面から離れることになるので、リーク電流が生じ難くなる。すなわち、結晶欠陥のある領域が、そのＰＮ接合面によって囲まれるようになるので、ＮＢＴＩ等の特性劣化も改善し、かつリーク電流を低減することができる。
【００３５】
なお、サイドウォール１０８を形成した後、弗化硼素（ＢＦ２）を浅くイオン打ち込みした後に、Ｂを深くイオン打ち込みしてもよいし、あるいはＢを深くイオン打ち込みした後に、弗化硼素（ＢＦ２）を浅くイオン打ち込みしてもよい。
図１３は、１２５度（摂氏）において加速試験によるシミュレーションを行ったときの、時間経過に伴う閾値電圧の変化を示す図である。
図１３は、ゲート幅が１０μｍ、ゲート長が０．１８μｍで、動作電圧が１．８ＶのＰＭＯＳＦＥＴの場合のシミュレーション結果を示す。
【００３６】
図１３において、縦軸は、ＰＭＯＳＦＥＴがオンするための閾値電圧の変化量（単位はミリボルト）であり、横軸は経過時間（単位は、時間（ｈｏｕｒ）である。図１３において、Ｃ３で示す点線内の点は従来のＰＭＯＳＦＥＴにおける時間経過に対する閾値電圧の変化量の値であり、黒丸（●）と白丸（○）は、本実施の形態に係るＰＭＯＳＦＥＴにおける時間経過に対する閾値電圧の変化量の値である。従って、従来は、約１０年で閾値電圧の変化量が７０ｍＶに達していたのに対し、本実施の形態では、約１０年で閾値電圧の変化量は３０ｍＶまでとなっている。よって、ＮＢＴＩ特性の劣化を抑制することができていることがわかる。
さらに、サイドウォール１０８を形成した後、弗化硼素（ＢＦ２）を浅くイオン打ち込みし、かつ、Ｂを深くイオン打ち込むようにすると、リーク電流の低減を図ることもできる。
【００３７】
従って、本実施の形態によれば、ＰＭＯＳＦＥＴにおいてＮＢＴＩ特性等の劣化を抑制しつつ、低消費電力を実現することができる。その結果、ＰＭＯＳＦＥＴがオフしているときの電流が押さられる、すなわちそのＰＭＯＳＦＥＴを利用している製品のスタンバイ電流が低減されるので、バッテリーを利用する製品において充電を行う頻度が少なくなる。
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わるＰチャネルＭＯＳＦＥＴの断面図。
【図２】本実施の形態に係わるＭＯＳＦＥＴの製造工程の断面図。
【図３】図２に続く本実施の形態に係わるＭＯＳＦＥＴの製造工程の断面図。
【図４】図３に続く本実施の形態に係わるＭＯＳＦＥＴの製造工程の断面図。
【図５】図４に続く本実施の形態に係わるＭＯＳＦＥＴの製造工程の断面図。
【図６】図５に続く本実施の形態に係わるＭＯＳＦＥＴの製造工程の断面図。
【図７】ゲート電極に弗素を含有させる工程を説明するための図。
【図８】ゲート酸化膜に弗素を含有させる工程を説明するための図。
【図９】ＬＤＤ領域に弗素を含有させる工程を説明するための図。
【図１０】ソース／ドレイン拡散領域に弗素を含有させる工程を説明する図。
【図１１】領域Ｒ１と領域Ｒ２とを示すためのＰチャネルＭＯＳＦＥＴの部分断面図。
【図１２】半導体基板の深さに対する、弗化硼素と硼素の濃度を示す図。
【図１３】シミュレーションを行ったときの閾値電圧の変化量を示す図。
【符号の説明】
１０５ ゲート酸化膜、１０６ ゲート電極、１０７ａ オフセット領域、１０８ サイドウォール
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、Ｐチャネル型ＭＯＳ電界効果トランジスタを構成する半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年の電子機器等の低消費電力又は低電圧化の要求により、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳＦＥＴという）の半導体装置が、種々の電子機器に広く利用されている。高集積化のＰＭＯＳＦＥＴの構造も種々提案されている（例えば、特許文献１参照）。ＰＭＯＳＦＥＴの半導体装置は、Ｎチャネル型ＭＯＳ電界効果トランジスタに比べ、電界効果トランジスタをオンさせる閾値電圧を低くできるので、半導体装置の低消費電力を実現できるからである。特に、バッテリを電源とする電子機器において、いわゆるスタンバイ時における消費電力が大きいと、何度も充電をしなければならなくなるので、そのような電子機器等では、ＰＭＯＳＦＥＴの半導体装置は、広く利用されている。さらに、今後も、半導体装置の微細化及び低消費電力化の要求に沿って、微細なＰＭＯＳＦＥＴの利用が、期待されている。
【０００３】
ところが、微細パターン（例えば、０．２μｍ以下）で形成されたＰＭＯＳＦＥＴにおいて、ゲート電極に負の電圧を印加し、かつ一定の温度下で定常動作をさせたときに、時間の経過と共に、ＰＭＯＳＦＥＴがオンとなる閾値電圧が高くなっていってしまうという問題が生じる（例えば、非特許文献１参照）。
これは、いわゆるＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）というトランジスタ特性劣化現象である。半導体製造工程において混入した水素等が乖離して界面準位が変化してしまうことと、加えて、ＰＭＯＳＦＥＴでは、ゲート電極中の硼素（Ｂ）がゲート酸化膜中に侵入することが、これらの特性劣化の原因と考えられている。
【０００４】
【特許文献１】
特開平８−２５５９０３号公報（第５欄から第７欄、図２）
【０００５】
【非特許文献１】
ケイ・イチノセ他著、「０．１８μｍ技術で製造した高性能０．１２μｍＣＭＯＳ」、ＶＬＳＩ技術に関する技術ペーパーダイジェスト２００１シンポジウム（Ｋ．Ｉｃｈｉｎｏｓｅ，ｅｔ．ａｌ．， Ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ０．１２μｍ ＣＭＯＳ ｗｉｔｈ Ｍａｎｕｆａｃｔｕｒａｂｌｅ ０．１８μｍ Ｔｅｃｈｎｏｌｏｇｙ， ＩＥＥＥ， ２００１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ）
【０００６】
【発明が解決しようとする課題】
しかし、ＰＭＯＳＦＥＴにおいては、ＮＢＴＩ以外にも、バイアス温度がかけられることによって生じるバイアス温度不安定性、ＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）の問題も生じている。特に、微細ＰＭＯＳＦＥＴにおいてゲート幅が短くなってくると、これらの劣化特性は顕著となる。
また、ＰＭＯＳＦＥＴにおけるＮＢＴＩ等の特性劣化を抑えても、リーク電流が増加してしまうと、低消費電力の要求を満たさなくなってしまう。
そこで、本発明は、ＰＭＯＳＦＥＴにおいてＮＢＴＩ等のトランジスタ劣化特性を抑制し、かつリーク電流を低減したＰＭＯＳＦＥＴの半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、前記半導体基板に設けられたソース／ドレイン拡散層と、を含むＰ型電界効果トランジスタを備える半導体装置であって、前記ソース／ドレイン領域は、硼素が主として含まれる第１の領域と、前記弗化硼素が主として含まれる第２の領域とを備え、かつ、前記第２の領域は前記第１の領域内に設けられている。
このような構成によれば、ＰＭＯＳＦＥＴにおいてＮＢＴＩ等のトランジスタ劣化特性を抑制し、かつリーク電流を低減したＰＭＯＳＦＥＴの半導体装置を提供することができる。
【０００８】
また、本発明の半導体装置において、前記ゲート電極と前記ソース／ドレイン領域との間に位置する前記半導体基板に形成されたオフセット領域をさらに備え、前記ゲート電極、前記ゲート酸化膜及び前記オフセット領域の少なくとも一部に弗素が含有されていることが望ましい。
このような構成によれば、ＰＭＯＳＦＥＴにおいてＮＢＴＩ等のトランジスタ劣化特性をより抑制することができる。
【０００９】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板にソース／ドレイン拡散領域を形成する工程と、を備え、前記ソース／ドレイン拡散領域を形成する工程は、弗化硼素をイオン注入する工程と、前記半導体基板表面に対して前記弗化硼素よりも深く弗素をイオン注入する工程とを含む。
このような構成によれば、ＰＭＯＳＦＥＴにおいてＮＢＴＩ等のトランジスタ劣化特性を抑制し、かつリーク電流を低減したＰＭＯＳＦＥＴの半導体装置を提供することができる。
【００１０】
また、本発明の半導体装置の製造方法において、前記ゲート電極と前記ソース／ドレイン拡散領域との間に位置する前記半導体基板にオフセット領域を形成する工程をさらに含み、前記ゲート電極を形成する工程、前記オフセット領域を形成する工程、及び前記ソース／ドレイン拡散領域を形成する工程のいずれかの工程後に、弗素を前記ゲート電極に含有する工程をさらに有することが望ましい。
また、本発明の半導体装置の製造方法において、さらに、前記ゲート酸化膜を形成する工程、前記ゲート電極を形成する工程、前記オフセット領域を形成する工程、及び前記ソース／ドレイン拡散領域を形成する工程のいずれかの工程後に、弗素を、前記ゲート酸化膜に含有する工程を有することが望ましい。
また、本発明の半導体装置の製造方法において、さらに、前記オフセット領域を形成する工程後に、弗素を、前記オフセット領域に含有する工程を有することが望ましい。
このような構成によれば、ＰＭＯＳＦＥＴにおいてＮＢＴＩ等のトランジスタ劣化特性をより抑制することができる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
まず、図１に基づき、本実施の形態に係わるＰチャネル型ＭＯＳ電界効果トランジスタ、すなわちＰＭＯＳＦＥＴの構成を説明する。図１は、本実施の形態に係わるＰチャネルＭＯＳＦＥＴの断面図である。
図１において、１００は、半導体装置であって、オフセット領域を有するＰＭＯＳＦＥＴである。１０１は、ｐ型シリコン半導体基板１０１であり、１０３は、ｐ型シリコン半導体基板１０１上に設けられたｎウエル領域である。１０５は、ゲート酸化膜であり、１０６は、ゲート酸化膜１０５上に設けられたゲート電極である。１０８は、サイドウォール領域である。１０７ａは、Ｐ−オフセット領域（Ｐ−は微量のアクセプタを含むことを示す）であり、１０９ａは、Ｐ＋ソース／ドレイン拡散領域（Ｐ＋は多量のアクセプタを含むことを示す）である。１１１は、チタンシリサイド層であり、１１２は、保護膜である。
【００１２】
本実施の形態は、ＰＭＯＳＦＥＴにおいて、後述するように、リーク電流の低減を図ると共に、ゲート電極１０６、ゲート酸化膜１０５、またはオフセット領域１０７ａに弗素（Ｆ）を含有させることによって、含有された弗素（Ｆ）が、ゲート電極１０６、ゲート酸化膜１０５、またはオフセット領域１０７ａ内におけるＳｉ−Ｈ（シリコン−水素）結合の水素（Ｈ）乖離反応を抑制し、その結果、ＮＢＴＩ特性等の改善を図るものである。
【００１３】
特に、弗素（Ｆ）は、後述する製造工程において、弗素（Ｆ）単体で、あるいは弗化硼素（ＢＦ２）の形態で、ゲート電極１０６、ゲート酸化膜１０５、またはオフセット領域１０７ａに含有される。
初めに、図２から図６を用いて、ＰＭＯＳＦＥＴ１００の製造工程を説明し、その後、まず、ＮＢＴＩ等のトランジスタ劣化特性をより抑制するために、弗素（Ｆ）をゲート電極１０６、ゲート酸化膜１０５、またはオフセット領域１０７ａに含有させるための方法を説明する。その後、リーク電流の低減を図る方法を説明する。
【００１４】
図２から図６は、本発明の実施の形態に係わる配線領域にチタンシリサイドを用いたＰＭＯＳＦＥＴ１００の製造工程を示す断面図である。
まず、ｐ型シリコン半導体基板１０１の表面上に、熱酸化処理により酸化膜１０２（図示せず）が形成される。この酸化膜１０２は、この後のイオン打ち込み工程で打ち込まれるイオンが異常な分布を示す現象を防ぐために必要な酸化膜である。次に、イオン打ち込み法により燐（Ｐ）イオンが注入される。この後に、窒素雰囲気中で熱拡散を行うことによって、ＰＭＯＳＦＥＴを形成するためのｎウエル領域１０３が形成される。
【００１５】
次に、酸化膜１０２をエッチングし、熱酸化処理により酸化膜１０４（図示せず）を形成する。この酸化膜は、イオン打ち込み工程で打ち込んだイオンが異常な分布を示す現象を防ぐために必要な酸化膜である。
次に、ＭＯＳデバイスの閾値電圧を調整するための弗化硼素（ＢＦ２）イオンの打ち込みを行う。この後、酸化膜１０４をエッチングした後、熱処理によりゲート酸化膜１０５となるゲート酸化膜層１０５ａを形成する（図２）。
【００１６】
ここで、窒素は、水素（Ｈ）の乖離反応を抑制する効果があることを利用して、ゲート酸化膜層１０５ａに窒素を含有させる。具体的には、図２に示すゲート酸化膜層１０５ａを形成するとき、あるいはゲート酸化膜層１０５ａを形成後に、ゲート酸化膜１０５ａに窒素を含有させるための処理を行う。このゲート酸化膜層１０５ａに窒素を含有させる処理によって、ゲート酸化膜１０５の内部に窒素を含有させる、あるいはゲート酸化膜１０５の表面すなわちゲート酸化膜１０５とゲート電極１０６との界面に、弗素（Ｆ）が多くなるように酸化窒化膜を設けられる。
【００１７】
ゲート酸化膜１０５ａに窒素を含有させる方法は、具体的には、（１）図２の酸化膜層１０５ａを形成するときに水蒸気雰囲気中に窒素ガスも一緒に入れた状態で酸化及び窒化処理を行う方法、（２）図２のゲート酸化膜となるゲート酸化膜層１０５ａが形成された後に窒素ガスを入れた状態で短時間熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理すなわち窒化処理をする方法、及び、（３）図２のゲート酸化膜となるゲート酸化膜層１０５ａが形成された後に窒素イオンをイオン打ち込みによる方法、のいずれでもよい。
【００１８】
この（２）のゲート酸化膜層１０５ａが形成された後に窒素ガスを入れた状態で高温熱処理すなわち窒化処理をする方法では、熱処理条件に応じて、ゲート酸化膜層１０５ａの深さ方向における窒素の含まれる量が変化する。同様に、（３）のゲート酸化膜層１０５ａが形成された後に窒素のイオン打ち込みによる方法では、加速エネルギー条件に応じて、ゲート酸化膜層１０５ａの深さ方向における窒素の含まれる量が変化する。
【００１９】
このように、ゲート酸化膜１０５に窒素を含有させることによって、Ｓｉ−Ｈ（シリコン−水素）結合における水素（Ｈ）の乖離反応が抑制される。
次に、ＣＶＤ法により、燐（Ｐ）ドープポリシリコンを堆積し、ゲート電極１０６となるゲート電極層１０６ａを形成する。（図３）。
次に、通常のフォトリソグラフ・エッチング工程により、ゲート電極１０６を形成する。
【００２０】
次に、硼素（Ｂ）イオン打ち込み工程により、ｐ−型のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１０７を形成する（図４）。
次に、ＣＶＤ法と異方性のドライエッチング法とによりサイドウォール領域１０８を形成する。サイドウォール領域１０８の形成は、まず、ＣＶＤ法により酸化シリコン（ＳｉＯ２）を全面に堆積し、次に、異方性のドライエッチのエッチングを行うことによって、サイドウォール領域１０８が形成される。従って、サイドウォール領域１０８直下には、ｐ−型のオフセット領域１０７ａが形成される。
【００２１】
次に、硼素（Ｂ）イオン打ち込み工程により、ｐ＋型ソース／ドレイン領域１０９を形成する（図５）。
次に、高融点金属のチタン膜をスパッタ法を用いて形成する。続けて、熱処理を行うと、チタンと下地のポリシリコンとが反応し、チタンシリサイド層１１１が形成される。そして、チタンの選択エッチングを行うと、酸化膜上でのチタンは除去される（図６）。
【００２２】
次に、アニール処理を行い、不純物を活性化させ、ＰＭＯＳＦＥＴ１００が形成される。最後に、保護膜又は層間絶縁膜として、窒化シリコン（Ｓｉ３Ｎ４）の膜１１２を全面に亘って堆積させる（図１）。なお、膜１１２としては、ＰＭＯＳＦＥＴ１００の上に、まず酸化シリコン（ＳｉＯ２）の層を形成し、その上に積層するように、窒化シリコンの膜を形成するようにしてもよい。
【００２３】
次に、以上のような製造工程において、ゲート電極１０６、ゲート酸化膜１０５、またはオフセット領域１０７ａに弗素（Ｆ）を含有させる方法について説明する。
（１）ゲート電極に弗素（Ｆ）を含有させる方法
ＣＶＤ法により、ゲート酸化膜となる酸化膜１０５ａ上に、ゲート電極となる燐（Ｐ）ドープポリシリコン層１０６ａを堆積した状態（図３）とした後に、図７に示すように、弗素（Ｆ）がゲート電極に含有されるように、弗素（Ｆ）単体又は弗化硼素（ＢＦ２）のイオン打ち込みを行う。その後、通常のフォトリソグラフ・エッチング工程を行えば、ゲート電極１０６にのみ弗素（Ｆ）を含有させることができる。このとき、イオン打ち込みにおける加速エネルギーを制御することによって、ゲート電極１０６のみに弗素（Ｆ）を含有させたり、ゲート電極１０６だけでなく、ゲート電極１０６とゲート酸化膜１０５との界面、あるいはゲート酸化膜１０５とｎウエル領域１０３との界面まで弗素（Ｆ）を含有させることができる。
【００２４】
（２）ゲート酸化膜に弗素（Ｆ）を含有させる方法
熱処理によりゲート酸化膜１０５ａを形成した状態（図２）とした後に、図８に示すように、弗素（Ｆ）がゲート酸化膜に含有されるように、弗素（Ｆ）単体又は弗化硼素（ＢＦ２）のイオン打ち込み工程を行う。このとき、イオン打ち込みにおける加速エネルギーを制御することによって、ゲート酸化膜１０５ａのみに弗素（Ｆ）を含有させることができる。特に、イオン打ち込みにおける加速エネルギーを制御することによって、ゲート酸化膜１０５ａの表面に重点的に、あるいはゲート酸化膜１０５ａとｎウエル領域１０３との界面に重点的に、弗素（Ｆ）を含有させることができる。すなわち、弗素（Ｆ）がゲート酸化膜１０５ａに含有される場合、弗素（Ｆ）は、少なくともゲート電極１０６とゲート酸化膜１０５ａとの界面、又は少なくとも半導体基板のｎウエル領域１０３とゲート酸化膜１０５ａとの界面に多く含有されるようにする。
【００２５】
（３）オフセット領域１０７ａに弗素（Ｆ）を含有させる方法
オフセット領域を形成した状態（図４）とした後に、図９に示すように、弗素（Ｆ）がＬＤＤ領域１０７に含有されるように、弗素（Ｆ）単体又は弗化硼素（ＢＦ２）のイオン打ち込み工程を行う。
オフセット領域１０７ａに弗素（Ｆ）を含有させるために、弗素（Ｆ）又は弗化硼素（ＢＦ２）のイオン打ち込みをすると、ゲート電極１０６にも、さらに、イオン打ち込み時の加速エネルギーによっては、ゲート酸化膜１０５にも入り込むことになる。すなわち、イオン打ち込み時の加速エネルギーによって、弗素（Ｆ）が入り込む場所が、ゲート電極１０６の内部のみか、ゲート電極１０６とゲート酸化膜１０５との界面までか、ゲート酸化膜１０５の内部までか、又はゲート酸化膜１０５とｎウエル領域１０３との界面までか、が決定される。
【００２６】
しかし、ゲート電極１０６とゲート酸化膜１０５に弗素（Ｆ）を含有させることによって、ゲート電極１０６とゲート酸化膜１０５内に含有された弗素（Ｆ）が、Ｓｉ−Ｈ（シリコン−水素）結合の水素（Ｈ）乖離反応を抑制することになるので、ＮＢＴＩ等のトランジスタ劣化特性のためには好ましい。
なお、ＬＤＤ領域１０７を形成するための硼素（Ｂ）イオン打ち込み工程後に、弗素（Ｆ）又は弗化硼素（ＢＦ２）のイオン打ち込み工程を設ける例で説明したが、弗素（Ｆ）又は弗化硼素（ＢＦ２）のイオン打ち込み工程後に、硼素（Ｂ）イオン打ち込み工程を行うようにしてもよい。
【００２７】
（４）ソース／ドレイン拡散領域１０９に弗素（Ｆ）を含有させる方法
ソース／ドレイン拡散領域１０９ａを形成した状態（図５）になった後に、図１０に示すように、弗素（Ｆ）がゲート電極１０６、ゲート酸化膜１０５及びソース／ドレイン拡散領域１０９ａに含有されるように、弗素（Ｆ）単体又は弗化硼素（ＢＦ２）のイオン打ち込み工程を行う。このとき、イオン打ち込みで弗素（Ｆ）又は弗化硼素（ＢＦ２）は、サイドウォール１０８があるため、サイドウォール１０８直下のオフセット領域１０７ａには打ち込まれない。
【００２８】
ソース／ドレイン拡散領域１０９ａに弗素（Ｆ）を含有させるために、弗素（Ｆ）又は弗化硼素（ＢＦ２）のイオン打ち込みをすると、ゲート電極１０６にも、さらに、イオン打ち込み時の加速エネルギーによっては、ゲート酸化膜１０５にも入り込むことになる。しかし、ゲート電極１０６とゲート酸化膜１０５に弗素（Ｆ）を含有させることによって、ゲート電極１０６とゲート酸化膜１０５内に含有された弗素（Ｆ）が、Ｓｉ−Ｈ（シリコン−水素）結合の水素（Ｈ）乖離反応を抑制することになるので、ＮＢＴＩ等のトランジスタ劣化特性のためには好ましい。
【００２９】
ところが、トランジスタ劣化特性改善のために、弗化硼素（ＢＦ２）をソース／ドレイン領域１０９ａにイオン打ち込みする場合、ソース／ドレイン拡散領域１０９ａ内に結晶欠陥が生じ易くなり、その結果、ＰＭＯＳＦＥＴがオフのときの電流、すなわちリーク電流が大きくなる虞がある。
そこで、ＮＢＴＩ特性等の改善のために、ソース／ドレイン拡散領域１０９ａに、弗化硼素（ＢＦ２）をイオン打ち込みする場合、半導体基板の主面からの距離において、弗化硼素（ＢＦ２）がイオン打ち込みされる位置までの主面からの距離が、硼素（Ｂ）がイオン打ち込みされる位置までの主面からの距離よりも短くなるように、弗化硼素（ＢＦ２）のイオン打ち込みの加速エネルギーを制御する。
【００３０】
すなわち、ソース／ドレイン拡散領域１０９ａを形成する工程において、硼素（Ｂ）と弗化硼素（ＢＦ２）をイオン打ち込みするとき、弗化硼素（ＢＦ２）をイオン打ち込みするときの加速エネルギーを、硼素（Ｂ）をイオン打ち込みするときの加速エネルギーよりも小さくする。例えば、硼素（Ｂ）イオンのイオン打ち込み条件を、加速エネルギーが８ＫｅＶ（キロエレクトロンボルト）で、打ち込み量が１．５ｅ１５／ｃｍ２（すなわち１．５×１０１５／ｃｍ２）で行い、弗化硼素（ＢＦ２）イオンのイオン打ち込み条件を、加速エネルギーが２５ＫｅＶで、打ち込み量が５ｅ１４／ｃｍ２（すなわち５×１０１４／ｃｍ２）で行う。このように、硼素（Ｂ）と弗化硼素（ＢＦ２）のイオン打ち込みを、それぞれ分けて、かつ加速エネルギーを変えて行うことによって、弗化硼素（ＢＦ２）は主面から浅くイオン打ち込みされ、硼素（Ｂ）は主面から深くイオン打ち込みされる。
なお、この場合、弗化硼素（ＢＦ２）のイオン打ち込みは、ソース／ドレイン拡散領域１０９ａを形成するための硼素（Ｂ）のイオン打ち込み後に行うのではなく、ソース／ドレイン拡散領域１０９ａを形成するための硼素（Ｂ）のイオン打ち込み前に行ってもよい。
【００３１】
図１１は、弗化硼素（ＢＦ２）と硼素（Ｂ）がそれぞれ別々にイオン打ち込みされたときに、半導体基板内において、弗化硼素（ＢＦ２）の濃度が硼素（Ｂ）の濃度よりも高い領域Ｒ１と、硼素（Ｂ）の濃度が燐（Ｐ）の濃度よりも高い領域Ｒ２とを示すためのＰチャネルＭＯＳＦＥＴの部分断面図である。図１２は、弗化硼素（ＢＦ２）と硼素（Ｂ）がそれぞれ別々にイオン打ち込みされたときに、半導体基板内において、半導体基板の主面からの深さに対する、弗化硼素（ＢＦ２）と硼素（Ｂ）の濃度を説明するための図である。
【００３２】
図１２において、Ｃ１は、弗化硼素（ＢＦ２）の濃度曲線を、Ｃ２は、硼素（Ｂ）の濃度曲線を、ＴＨは、ｎウエル領域１０３内の燐（Ｐ）濃度を示す。従って、図１１及び図１２に示すように、上述した条件で弗化硼素（ＢＦ２）と硼素（Ｂ）をそれぞれ別々にイオン打ち込みすると、半導体基板の主面から距離ｘ２のところまでは、弗化硼素（ＢＦ２）の濃度が硼素（Ｂ）の濃度よりも高く、半導体基板の主面から距離ｘ２からｘ１のところまでは、硼素（Ｂ）の濃度が燐（Ｐ）の濃度よりも高い。
【００３３】
図１２に示すように、弗化硼素（ＢＦ２）と硼素（Ｂ）の濃度は分布を有するので、ソース／ドレイン拡散領域１０９ａ内において、弗化硼素（ＢＦ２）が主として含まれる領域（すなわち弗化硼素（ＢＦ２）の濃度が硼素（Ｂ）の濃度よりも高い領域）は、硼素（Ｂ）が主として含まれる領域（すなわち硼素（Ｂ）の濃度が弗化硼素（ＢＦ２）の濃度よりも高い領域）の内側に存在するということになる。言い換えると、ソース／ドレイン拡散領域１０９ａとｎウエル領域１０３とのＰＮ接合面が深くなり、硼素（Ｂ）が主として含まれる領域が、弗化硼素（ＢＦ２）が主として含まれる領域をくるむようになる。
【００３４】
その結果、弗化硼素（ＢＦ２）のイオン打ち込みによって、半導体基板内に結晶欠陥が生じたとしても、結晶欠陥のある場所は、ソース／ドレイン拡散領域１０９ａを形成するためにイオン打ち込みされた硼素（Ｂ）を含むソース／ドレイン拡散領域１０９ａとｎウエル領域１０３とのＰＮ接合面から離れることになるので、リーク電流が生じ難くなる。すなわち、結晶欠陥のある領域が、そのＰＮ接合面によって囲まれるようになるので、ＮＢＴＩ等の特性劣化も改善し、かつリーク電流を低減することができる。
【００３５】
なお、サイドウォール１０８を形成した後、弗化硼素（ＢＦ２）を浅くイオン打ち込みした後に、Ｂを深くイオン打ち込みしてもよいし、あるいはＢを深くイオン打ち込みした後に、弗化硼素（ＢＦ２）を浅くイオン打ち込みしてもよい。
図１３は、１２５度（摂氏）において加速試験によるシミュレーションを行ったときの、時間経過に伴う閾値電圧の変化を示す図である。
図１３は、ゲート幅が１０μｍ、ゲート長が０．１８μｍで、動作電圧が１．８ＶのＰＭＯＳＦＥＴの場合のシミュレーション結果を示す。
【００３６】
図１３において、縦軸は、ＰＭＯＳＦＥＴがオンするための閾値電圧の変化量（単位はミリボルト）であり、横軸は経過時間（単位は、時間（ｈｏｕｒ）である。図１３において、Ｃ３で示す点線内の点は従来のＰＭＯＳＦＥＴにおける時間経過に対する閾値電圧の変化量の値であり、黒丸（●）と白丸（○）は、本実施の形態に係るＰＭＯＳＦＥＴにおける時間経過に対する閾値電圧の変化量の値である。従って、従来は、約１０年で閾値電圧の変化量が７０ｍＶに達していたのに対し、本実施の形態では、約１０年で閾値電圧の変化量は３０ｍＶまでとなっている。よって、ＮＢＴＩ特性の劣化を抑制することができていることがわかる。
さらに、サイドウォール１０８を形成した後、弗化硼素（ＢＦ２）を浅くイオン打ち込みし、かつ、Ｂを深くイオン打ち込むようにすると、リーク電流の低減を図ることもできる。
【００３７】
従って、本実施の形態によれば、ＰＭＯＳＦＥＴにおいてＮＢＴＩ特性等の劣化を抑制しつつ、低消費電力を実現することができる。その結果、ＰＭＯＳＦＥＴがオフしているときの電流が押さられる、すなわちそのＰＭＯＳＦＥＴを利用している製品のスタンバイ電流が低減されるので、バッテリーを利用する製品において充電を行う頻度が少なくなる。
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わるＰチャネルＭＯＳＦＥＴの断面図。
【図２】本実施の形態に係わるＭＯＳＦＥＴの製造工程の断面図。
【図３】図２に続く本実施の形態に係わるＭＯＳＦＥＴの製造工程の断面図。
【図４】図３に続く本実施の形態に係わるＭＯＳＦＥＴの製造工程の断面図。
【図５】図４に続く本実施の形態に係わるＭＯＳＦＥＴの製造工程の断面図。
【図６】図５に続く本実施の形態に係わるＭＯＳＦＥＴの製造工程の断面図。
【図７】ゲート電極に弗素を含有させる工程を説明するための図。
【図８】ゲート酸化膜に弗素を含有させる工程を説明するための図。
【図９】ＬＤＤ領域に弗素を含有させる工程を説明するための図。
【図１０】ソース／ドレイン拡散領域に弗素を含有させる工程を説明する図。
【図１１】領域Ｒ１と領域Ｒ２とを示すためのＰチャネルＭＯＳＦＥＴの部分断面図。
【図１２】半導体基板の深さに対する、弗化硼素と硼素の濃度を示す図。
【図１３】シミュレーションを行ったときの閾値電圧の変化量を示す図。
【符号の説明】
１０５ ゲート酸化膜、１０６ ゲート電極、１０７ａ オフセット領域、１０８ サイドウォール
Claims (6)
- 半導体基板と、前記半導体基板上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、前記半導体基板に設けられたソース／ドレイン拡散層と、を含むＰ型電界効果トランジスタを備える半導体装置であって、
前記ソース／ドレイン領域は、硼素が主として含まれる第１の領域と、前記弗化硼素が主として含まれる第２の領域とを備え、かつ、前記第２の領域は前記第１の領域内に設けられたことを特徴とする半導体装置。 - 前記ゲート電極と前記ソース／ドレイン領域との間に位置する前記半導体基板に形成されたオフセット領域をさらに備え、
前記ゲート電極、前記ゲート酸化膜及び前記オフセット領域の少なくとも一部に弗素が含有されていることを特徴とする請求項１記載の半導体装置。 - 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板にソース／ドレイン拡散領域を形成する工程と、を備え、
前記ソース／ドレイン拡散領域を形成する工程は、弗化硼素をイオン注入する工程と、
前記半導体基板表面に対して前記弗化硼素よりも深く弗素をイオン注入する工程と、を含むことを特徴とするＰ型半導体装置の製造方法。 - 前記ゲート電極と前記ソース／ドレイン拡散領域との間に位置する前記半導体基板にオフセット領域を形成する工程をさらに含み、
前記ゲート電極を形成する工程、前記オフセット領域を形成する工程、及び前記ソース／ドレイン拡散領域を形成する工程のいずれかの工程後に、弗素を前記ゲート電極に含有する工程をさらに有することを特徴とする請求項３記載の半導体装置の製造方法。 - さらに、前記ゲート酸化膜を形成する工程、前記ゲート電極を形成する工程、前記オフセット領域を形成する工程、及び前記ソース／ドレイン拡散領域を形成する工程のいずれかの工程後に、弗素を、前記ゲート酸化膜に含有する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
- さらに、前記オフセット領域を形成する工程後に、弗素を、前記オフセット領域に含有する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003070551A JP2004281692A (ja) | 2003-03-14 | 2003-03-14 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003070551A JP2004281692A (ja) | 2003-03-14 | 2003-03-14 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004281692A true JP2004281692A (ja) | 2004-10-07 |
Family
ID=33287269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003070551A Withdrawn JP2004281692A (ja) | 2003-03-14 | 2003-03-14 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004281692A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006211494A (ja) * | 2005-01-31 | 2006-08-10 | Matsushita Electric Ind Co Ltd | クロック供給回路、半導体システムおよびその設計方法 |
| CN102437025A (zh) * | 2011-12-02 | 2012-05-02 | 南京大学 | 一种消除pmos中负偏压温度不稳定性影响的方法 |
| US9034709B2 (en) | 2012-03-08 | 2015-05-19 | Asahi Kasei Microdevices Corporation | Method for manufacturing semiconductor device |
-
2003
- 2003-03-14 JP JP2003070551A patent/JP2004281692A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006211494A (ja) * | 2005-01-31 | 2006-08-10 | Matsushita Electric Ind Co Ltd | クロック供給回路、半導体システムおよびその設計方法 |
| JP4575795B2 (ja) * | 2005-01-31 | 2010-11-04 | パナソニック株式会社 | クロック供給回路、半導体システムおよびその設計方法 |
| CN102437025A (zh) * | 2011-12-02 | 2012-05-02 | 南京大学 | 一种消除pmos中负偏压温度不稳定性影响的方法 |
| CN102437025B (zh) * | 2011-12-02 | 2013-04-24 | 南京大学 | 一种消除pmos中负偏压温度不稳定性影响的方法 |
| US9034709B2 (en) | 2012-03-08 | 2015-05-19 | Asahi Kasei Microdevices Corporation | Method for manufacturing semiconductor device |
| TWI492278B (zh) * | 2012-03-08 | 2015-07-11 | Asahi Kasei Microdevices Corp | Manufacturing method of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8642418B2 (en) | Method of manufacturing semiconductor device with offset sidewall structure | |
| KR100400323B1 (ko) | 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 | |
| US7094671B2 (en) | Transistor with shallow germanium implantation region in channel | |
| US7718506B2 (en) | Isolation structure for MOS transistor and method for forming the same | |
| JP2006093670A (ja) | 半導体装置およびその製造方法 | |
| JP2005136351A (ja) | 半導体装置及びその製造方法 | |
| JP2003017555A (ja) | 半導体集積回路装置およびその製造方法 | |
| US6664172B2 (en) | Method of forming a MOS transistor with improved threshold voltage stability | |
| US6451676B2 (en) | Method for setting the threshold voltage of a MOS transistor | |
| JP2002151684A (ja) | 半導体装置及びその製造方法 | |
| JP4535669B2 (ja) | 半導体装置の製造方法 | |
| US20020168828A1 (en) | Method of reducing threshold voltage shifting of a gate | |
| JP4040602B2 (ja) | 半導体装置 | |
| JP2004281690A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2005340329A (ja) | 半導体装置およびその製造方法 | |
| JPH10341017A (ja) | Ｍｉｓトランジスタの製造方法 | |
| US8470664B2 (en) | Methods of fabricating a dual polysilicon gate and methods of fabricating a semiconductor device using the same | |
| JP2004281692A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH118317A (ja) | 半導体装置およびその製造方法 | |
| JP2004186359A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2008124489A (ja) | 半導体装置の製造方法 | |
| JP2004228528A (ja) | 半導体装置の製造方法 | |
| JP2005294549A (ja) | Ｍｏｓ型トランジスタ | |
| JP2004221246A (ja) | 半導体装置及びその製造方法 | |
| JP2005252052A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |