JP2006211494A - クロック供給回路、半導体システムおよびその設計方法 - Google Patents

Abstract

【課題】ゲーテッドクロック機能を有し、トランジスタの経時劣化に起因するクロックスキューを抑制できるクロック供給回路を提供する。
【解決手段】クロックゲート回路ＧＣにおけるセレクタ３１はイネーブル信号ＥＮがハイレベルのときクロック信号を通過させ、イネーブル信号ＥＮがローレベルのときトグルフリップフロップ２１の出力信号を通過させる。トグルフリップフロップ２１はイネーブル信号ＥＮが立ち上がり遷移をするごとに記憶値を反転させて出力する。イネーブル信号ＥＮがローレベルに変化するたびにバッファ１５，１６及びフリップフロップＦ３，Ｆ４の論理レベルはローレベル固定状態とハイレベル固定状態とに交互に切り替えられる。ハイレベル固定期間とローレベル固定期間が同じとみなせ、バッファ１３，１４とバッファ１５，１６のＮＢＴＩによる遅延劣化の影響は等しくなり、クロックスキューを抑制できる。
【選択図】図１

Description

本発明は、半導体集積回路に内蔵された順序回路にクロック信号を供給するクロック供給回路およびそれを含む半導体システムにかかわり、特には、回路の消費電力を削減するためのゲーテッドクロックの技術に関する。

近年、半導体集積回路は、大規模化および高速化に伴い消費電力の増加が大きな問題となっている。従来より、消費電力を削減する技術としてゲーテッドクロックと呼ばれる技術が知られている。この技術を用いた回路では、ある順序回路（記憶素子）にクロック信号を供給する必要がないときには、その順序回路に供給されるクロック信号は、ハイレベルまたはローレベルに固定される。例えば、クロック信号を供給してもフリップフロップの記憶内容が更新されないことが既知であるときなどである。これにより、クロック信号が変化する回数が減少するので、回路の消費電力を削減することができる。

図１５は、従来のクロック供給回路の構成を示す図である。図１５に示すクロック供給回路１は、バッファ１１〜１６とクロックゲート回路としてのＡＮＤゲート２０を備えている。クロック供給回路１には、バッファ１１を起点としてフリップフロップＦ１〜Ｆ４に至る４本のクロック経路が含まれている。ＡＮＤゲート２０には、クロック経路上を伝搬するクロック信号ＣＫと、クロック信号ＣＫの伝搬を制御するイネーブル信号ＥＮとが入力される。イネーブル信号ＥＮが“１”のとき、ＡＮＤゲート２０はクロック信号ＣＫを通過させるので、クロック信号ＣＫはバッファ１５，１６を経てフリップフロップＦ３，Ｆ４に到達する。これに対して、イネーブル信号ＥＮが“０”のとき、ＡＮＤゲート２０の出力は“０”に固定されるので、クロック信号ＣＫはフリップフロップＦ３，Ｆ４に到達しない。このように、イネーブル信号ＥＮを“０”に設定することにより、クロック信号ＣＫが変化する回数を減らし、回路の消費電力を削減することができる。

なお、クロック供給回路１において、ＡＮＤゲート２０に代えて、ＮＯＲゲートを使用してもよい。これは、イネーブル信号ＥＮが“０”のときにクロック信号ＣＫを通過させ、イネーブル信号ＥＮが“１”のときにクロック信号ＣＫの通過を遮断する。

ところで、ゲーテッドクロック機能を有するクロック供給回路には、各クロック経路の終端に接続されるフリップフロップどうし間で、クロック信号が到達するまでの遅延時間の差（クロックスキュー）が大きくなるという問題がある。そこで、従来のクロック供給回路では、クロックスキューを抑制するために、クロック経路を等長かつ等段に構成し、フリップフロップ群を各クロック経路に均等に割り当てる方法が採用されている（例えば、特許文献１参照）。これにより、クロック経路の差異に起因するクロックスキューを抑制できる。
特許第３１７８３７１号公報（第５頁、第１図）

近年の半導体集積回路では、上記のようなクロック経路の差異に起因するクロックスキューに加えて、トランジスタの経時劣化に起因するクロックスキューを考慮する必要が生じている。しかし、従来のクロック供給回路は、トランジスタの経時劣化に起因するクロックスキューに対応していない。

以下、ＰＭＯＳトランジスタの経時劣化に起因して、クロックスキューが発生する理由を説明する。半導体集積回路に含まれるＰＭＯＳトランジスタは、負バイアス温度不安定性（ＮＢＴＩ：Negative Bias Temperature Instability）によって経時劣化することが知られている。ここで、ＮＢＴＩとは、高温の条件下でＰＭＯＳトランジスタがオン状態のとき（例えば、ソース電圧およびドレイン電圧が０Ｖで、ゲート電圧が負バイアスのとき）に、ゲート絶縁膜とシリコン基板との界面に存在する水素が乖離して固定電荷が形成され、これによってしきい値電圧が上昇し、ＰＭＯＳトランジスタの電流能力が低下する現象をいう。

図１６、図１７を参照して、ＮＢＴＩがクロック供給回路に及ぼす影響を説明する。図１６は、クロックゲート回路を含むクロック経路の回路図である。

図１６に示す回路に所定の時間Ｔに亘ってデューティー比５０％のクロック信号ＣＫを入力し、クロックをゲーテッドするためのイネーブル信号ＥＮを“０”にした場合を考える。ノードＮ１〜Ｎ３の状態は“０”と“１”を交互に繰り返し、ＰＭＯＳトランジスタＱＰ１，ＱＰ２は、いずれも時間Ｔ／２だけオン状態（すなわち、入力信号が“０”の状態）となる。このようにＰＭＯＳトランジスタＱＰ１，ＱＰ２は、いずれも時間Ｔ／２だけＮＢＴＩの影響を受けるので、ＰＭＯＳトランジスタＱＰ１，ＱＰ２の電流能力は、初期状態から同じ程度だけ低下する。

これに対して、イネーブル信号ＥＮが“０”のときにノードＮ４，Ｎ５，Ｎ６の状態は、それぞれ“０”，“１”，“０”に固定される。このとき、ＰＭＯＳトランジスタＱＰ４は常にオフ状態であるので、ＮＢＴＩの影響を全く受けないが、ＰＭＯＳトランジスタＱＰ３は常にオン状態であるので、時間ＴだけＮＢＴＩの影響を受ける。したがって、ＰＭＯＳトランジスタＱＰ４の電流能力は全く低下しないが、ＰＭＯＳトランジスタＱＰ３の電流能力は著しく低下する。

図１７は、図１６に示す回路における、時間Ｔ経過後にイネーブル信号ＥＮをハイレベルにし、ノードＮ１〜Ｎ６にクロックを供給するときの入出力信号の信号波形図である。

図１７において、ノードＮ２およびＮ５の立上り遅延時間（Ｔp1およびＴp3）はそれぞれＰＭＯＳトランジスタＱＰ１およびＱＰ３の電流能力に依存し、ノードＮ２およびＮ５の立下り遅延時間（Ｔn1およびＴn3）はそれぞれＮＭＯＳトランジスタＱＮ１およびＱＮ３の電流能力に依存する。ノードＮ３およびＮ６の立上り遅延時間（Ｔp2およびＴp4）はそれぞれＰＭＯＳトランジスタＱＰ２およびＱＰ４の電流能力に依存し、ノードＮ３およびＮ６の立下り遅延時間（Ｔn2およびＴn4）はそれぞれＮＭＯＳトランジスタＱＮ２およびＱＮ４の電流能力に依存する。

上述したように、ＰＭＯＳトランジスタＱＰ１，ＱＰ２の電流能力は初期状態から同じ程度だけ低下し、ＰＭＯＳトランジスタＱＰ４の電流能力は全く低下せず、ＰＭＯＳトランジスタＱＰ３の電流能力は著しく低下している。したがって、初期状態で４種類の立上り遅延時間（Ｔp1，Ｔp2，Ｔp3およびＴp4）が等しい場合、時間Ｔ経過後には、これら４種類の立上り遅延時間には次式（１）が成立するようになる。

Ｔp4＜Ｔp1＝Ｔp2＜Ｔp3 …………（１）
また、図１７に示すように、Ｎ１からＮ３までの立上り遅延時間Ｔr1は（Ｔn1＋Ｔp2）、立下り遅延時間Ｔf1は（Ｔp1＋Ｔn2）であり、Ｎ４からＮ６までの立上り遅延時間Ｔr2は（Ｔn3＋Ｔp4）、立下り遅延時間Ｔf2は（Ｔp3＋Ｔn4）である。したがって、初期状態および時間Ｔ経過後において４種類の立下り遅延時間（Ｔn1、Ｔn2、Ｔn3およびＴn4）が等しいとすると、上式（１）から次式（２）が導かれる。

Ｔr2＜Ｔr1＝Ｔf1＜Ｔf2 …………（２）
上式（２）によれば、クロック供給回路に同じ部分回路（例えば、図１５に示す回路）が２個含まれている場合において、一方の部分回路には常時クロック信号が供給されており、他方の部分回路には主としてクロック固定信号が供給されている場合には、２個の部分回路の遅延時間は、初期状態では一致していても、時間の経過とともに異なるようになることが分かる。例えば、図１５に示すクロック供給回路１において、初期状態ではフリップフロップＦ１，Ｆ３間のクロックスキューがゼロであっても、イネーブル信号ＥＮを“０”にした状態である程度の時間に亘ってクロック信号ＣＫを供給すると、フリップフロップＦ１，Ｆ３間にクロックスキューが発生する。

このように、ゲーテッドクロック機能を有するクロック供給回路では、常時クロック信号が供給されているフリップフロップと、主としてクロック固定信号が供給されているフリップフロップとの間で、時間の経過とともにクロックスキューが大きくなる。このクロックスキューは、半導体集積回路が通常に動作している間に徐々に大きくなる。

本発明は、このような事情に鑑みて創作したものであり、上記のようなトランジスタの経時劣化に起因するクロックスキューを抑制できるクロック供給回路を提供することを目的としている。

本発明の考え方は、ゲーテッドしたときの固定クロックの論理レベルを常時同一レベルにしておくのではなく、適時にハイレベル固定状態とローレベル固定状態とに切り替えるものである。

本発明によるクロック供給回路は、
クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
少なくとも１つの前記クロック供給経路に挿入され、制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前回第２の論理状態の前記制御信号が印加されていたときに出力していた論理レベルの反転信号を出力するクロックゲート回路とを備えたものである。

この構成によれば、バッファを介して順序回路に与えるクロック信号の固定化に際して制御信号を第２の論理状態に切り替えるたびに交互に、クロックゲート回路からバッファを介しての順序回路への出力信号をハイレベル固定状態とローレベル固定状態とに切り替えるので、バッファを構成するトランジスタの経時劣化に起因するクロックスキューを長期にわたって抑制することができる。

上記構成において、前記クロックゲート回路については、
前記制御信号の論理反転のたびに出力を反転させるトグルフリップフロップと、
前記制御信号の論理に応じて前記クロック信号と前記トグルフリップフロップの出力のいずれか一方を選択して出力するセレクタとで構成されていることが好ましい。

この構成によれば、制御信号を第１の論理状態にするとセレクタはクロック信号を選択し、バッファを介して順序回路にクロック信号を供給する。また、制御信号を第２の論理状態にするとセレクタはトグルフリップフロップの出力を選択する。ここで、制御信号が第２の論理状態になるたびにトグルフリップフロップの出力は論理反転する。セレクタがトグルフリップフロップの出力を選択するごとに、トグルフリップフロップの出力は論理反転している。つまり、セレクタからバッファを介しての順序回路への出力信号をハイレベル固定状態とローレベル固定状態とに交互に切り替えることができる。したがって、経時劣化に起因するクロックスキューを抑制できる。クロックゲート回路の構成はトグルフリップフロップとセレクタとでよく、面積増加を抑制しながらクロックスキューの抑制を実現できる。

上記構成において、前記セレクタと前記トグルフリップフロップの構成については、次のような好ましいいくつかの態様がある。

すなわち、１つは、前記セレクタは、前記制御信号がハイレベルのときに前記クロック信号を選択して出力し、前記制御信号がローレベルのときに前記トグルフリップフロップの出力を選択して出力し、前記トグルフリップフロップは、前記制御信号が立ち上がるときに記憶信号を反転させ出力するという態様である。

もう１つは、前記セレクタは、前記制御信号がローレベルのときに前記クロック信号を選択して出力し、前記制御信号がハイレベルのときに前記トグルフリップフロップの出力を選択して出力し、前記トグルフリップフロップは、前記制御信号が立ち下がるときに記憶信号を反転させ出力するという態様である。

また、上記構成において、前記クロックゲート回路については、
イネーブル端子に印加される前記クロック信号が第１の論理状態のときデータ入力端子に印加される前記制御信号を出力し、前記イネーブル端子に印加される前記クロック信号が第２の論理状態のときに前記第１の論理状態から前記第２の論理状態に変化する直前に前記データ入力端子に印加されている制御信号を保持して出力するラッチ回路と、
前記ラッチ回路の出力信号の論理反転のたびに出力を反転させるトグルフリップフロップと、
前記ラッチ回路の出力信号の論理に応じて前記クロック信号と前記トグルフリップフロップの出力のいずれか一方を選択して出力するセレクタとで構成されていることが好ましい。

この構成によれば、グリッチの影響を防止でき、クロック経路中に含まれるバッファで余計な電力を消費したり、順序回路が誤動作することを防止できる。

また、上記の構成において、前記ラッチ回路については、
前記イネーブル端子に印加されるクロック信号がローレベルのときに前記データ入力端子に印加される制御信号を出力し、前記クロック信号がハイレベルのときに前記第１の論理状態から前記第２の論理状態に変化する直前に前記データ入力端子に印加されている前記制御信号を保持して出力し、
前記セレクタは、前記ラッチ回路の出力信号がハイレベルのときに前記クロック信号を選択して出力し、前記出力信号がローレベルのときに前記トグルフリップフロップの出力を選択して出力し、
前記トグルフリップフロップは、前記ラッチ回路の出力信号が立ち上がるときに記憶信号を反転させ出力するように構成されていることは好ましい。

また、トグルフリップフロップを備えた上記のクロック供給回路において、前記トグルフリップフロップの出力端子と前記セレクタのデータ入力端子との間に信号を遅延させて出力する遅延素子が挿入されている構成が好ましい。これにより、セレクタのグリッチ発生を確実に防止でき、以降のクロック経路中に含まれるバッファで余計な電力を消費したり、順序回路が誤動作することを防止できる。

なお、前記遅延素子の遅延時間は、前記セレクタのセレクタ端子から出力端子までに信号が伝わる遅延時間と、前記トグルフリップフロップのトグル端子から出力端子までに信号が伝わる遅延時間との差以上に設定されていることが好ましい。これにより、グリッチの発生を抑制することができる。

また、本発明によるクロック供給回路は、
クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
制御信号の変化に応じてハイレベルとローレベルをランダムに発生させる乱数発生器と、
少なくとも１つの前記クロック供給経路に挿入され、前記制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前記乱数発生器から出力されるハイレベルまたはローレベルの乱数を出力するクロックゲート回路とを備えたものである。

この構成によれば、クロック信号の供給を遮断すべきバッファに対して、ハイレベル固定状態とローレベル固定状態とをランダムに切り替える。このため、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。

また、本発明によるクロック供給回路は、
クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
２つ以上の前記順序回路に印加される前記クロック信号の到達時間差を検出するスキュー検出回路と、
少なくとも１つの前記クロック供給経路に挿入され、制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前記スキュー検出回路の出力に依存した論理状態を出力するクロックゲート回路とを備えたものである。ここで、前記スキュー検出回路は、前記クロック信号が常時印加される順序回路と前記クロック信号がゲーテッドされる順序回路との間の到達時間差を検出するものとする。

この構成によれば、クロック信号の供給を遮断すべきバッファに対して、経時劣化によるクロックスキューが小さくなる方向の信号レベルに固定する。このため、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。

上記構成において、前記スキュー検出回路と前記クロックゲート回路には同じタイミングの前記クロック信号が供給されることが好ましい。

また、本発明によるクロック供給回路は、
クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
制御信号が第２の論理状態のときに前記クロック信号のパルスの数を計数し、そのカウント値が一定値に達するごとに出力を反転するクロック信号カウンタと、
少なくとも１つの前記クロック供給経路に挿入され、前記制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前記クロック信号カウンタからの出力信号を出力するクロックゲート回路とを備えたものである。

この構成によれば、クロック信号の供給を遮断すべきバッファに対して、一定時間経過ごとにハイレベル固定状態とローレベル固定状態とを交互に切り替える。ハイレベル固定期間とローレベル固定期間とは同じとなる。したがって、バッファ構成トランジスタの経時劣化に起因するクロックスキューを長期にわたって高精度に抑制することができる。

また、本発明によるクロック供給回路は、
クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
制御信号が第２の論理状態のときに前記制御信号のパルスの数を計数し、そのカウント値が一定値に達するごとに出力を反転する制御信号カウンタと、
少なくとも１つの前記クロック供給経路に挿入され、前記制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前記制御信号カウンタからの出力信号を出力するクロックゲート回路とを備えたものである。

この構成によれば、クロック信号の供給を遮断すべきバッファに対して、制御信号が幾度か変化するごとにハイレベル固定状態とローレベル固定状態とを交互に切り替える。このため、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。また、クロックが固定される期間に周期性がある場合でも、経時劣化に起因するクロックスキューを抑制できる。

また、本発明によるクロック供給回路は、
クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
少なくとも１つの前記クロック供給経路に挿入され、制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに電源投入信号が印加されるたびに、前回前記電源投入信号が印加されたときに出力していた論理レベルの反転信号を出力するクロックゲート回路とを備えたものである。

この構成によれば、半導体集積回路に電源が投入されるごとにハイレベル固定状態とローレベル固定状態とを切り替えるので、電源投入から継続してクロックを停止するような動作を行う場合でも、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。

また、本発明によるクロック供給回路は、
クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
制御信号が第２の論理状態である時間を計測するタイマーと、
少なくとも１つの前記クロック供給経路に挿入され、制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前記タイマーで計測される時間が一定の時間に達するごとに反転信号を出力するクロックゲート回路とを備えたものである。

この構成によれば、クロック信号の供給を遮断すべきバッファに対して、一定時間経過ごとにハイレベル固定状態とローレベル固定状態とを交互に切り替えるので、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。

また、本発明による半導体システムの設計方法は、上記のいずれかのクロックゲート回路の異種のものの複数がクロック供給経路に配置されている場合に、単位時間当たりに制御信号が印加される頻度、クロックが主にゲーテッドされている期間に順序回路が動作することの可否、前記制御信号の周期性の有無、前記制御信号に対する過渡的遷移の有無等に応じていずれかのクロック供給回路を選択するものである。

本発明によれば、クロックゲート回路からバッファを介しての順序回路への出力信号をハイレベル固定状態とローレベル固定状態とに切り替えるので、バッファ構成トランジスタの経時劣化に起因するクロックスキューを長期にわたって抑制することができる。

以下、本発明にかかわるクロック供給回路の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１におけるクロック供給回路の構成を示す回路図である。図１に示すクロック供給回路１は、バッファ１１〜１６、フリップフロップＦ１〜Ｆ４、トグルフリップフロップ２１、セレクタ（マルチプレクサ）３１を備えている。トグルフリップフロップ２１とセレクタ３１とがクロックゲート回路ＧＣを構成している。図２は、実施の形態１におけるクロック供給回路のタイミングチャートである。

クロック供給回路１にはクロック信号ＣＫおよびイネーブル信号ＥＮが印加される。クロックゲート回路ＧＣにおけるセレクタ３１はイネーブル信号ＥＮがハイレベルのときクロック信号を通過させ、イネーブル信号ＥＮがローレベルのときトグルフリップフロップ２１の出力信号を通過させる。トグルフリップフロップ２１はイネーブル信号ＥＮが立ち上がり遷移をするごとに、記憶している値を反転させて出力する。

イネーブル信号ＥＮのハイレベル、ローレベルのいかんにかかわらず、フリップフロップＦ１，Ｆ２にはクロック信号ＣＫが供給される。イネーブル信号ＥＮがハイレベルのとき（図２のｔ２，ｔ４，ｔ６，ｔ８，ｔ１０の期間）、フリップフロップＦ３，Ｆ４にもクロック信号ＣＫが供給される。また、イネーブル信号ＥＮがローレベルのとき（図２のｔ１，ｔ３，ｔ５，ｔ７，ｔ９，ｔ１１の期間）、バッファ１５，１６及びフリップフロップＦ３，Ｆ４にはクロック信号ＣＫは供給されない。

バッファ１５，１６、フリップフロップＦ３，Ｆ４に供給される信号は、ゲーテッドクロックのたびにローレベル固定状態とハイレベル固定状態とを交互に切り替える。図２のｔ１，ｔ５，ｔ９の期間にはローレベル固定状態とされ、図２のｔ３，ｔ７，ｔ１１の期間にはハイレベル固定状態とされる。経時劣化の影響が無視できなくなるほどの十分長い期間経たときに、ハイレベル固定期間とローレベル固定期間が同じとみなせ、バッファ１３，１４とバッファ１５，１６のＮＢＴＩによる遅延劣化の影響は等しくなる。

以上のように本実施の形態によれば、クロック信号の供給を遮断すべきバッファに対して、毎回同じ論理レベルで固定するのではなく、ハイレベル固定状態とローレベル固定状態とを交互に切り替える。このため、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。この場合、従来のゲーテッドクロックを実現する回路構成に比べトグルフリップフロップを追加するだけでよく、面積の増加を最小限にした上で、上記効果を実現することができる。

なお、本実施の形態においてはクロック信号ＣＫがハイレベルからローレベルに変化するときにトグルフリップフロップ２１の出力が変化する構成としたが、クロック信号ＣＫがローレベルからハイレベルに変化するときに出力が変化する構成としてもよい。

（実施の形態２）
上記の実施の形態１の場合においては、図４（ａ）のタイミングチャートに示すように、イネーブル信号ＥＮがクロック信号ＣＫの立ち上がりや立ち下がりのタイミングと無関係に変化するときは、イネーブル信号ＥＮが変化すると同時にノードＮ４が変化するため、本来のクロック信号ＣＫのパルス幅より小さなエラーパルスＥrr1，Ｅrr2，Ｅrr3が発生してしまう。また、イネーブル信号ＥＮに一時的に変化して元に戻るグリッチ信号が加わった場合、セレクタ３１以降のクロック経路にグリッチ信号が伝播してしまう。また、イネーブル信号ＥＮがローレベルからハイレベルに変化する際、セレクタ３１の出力がクロック信号ＣＫに切り替わる前にトグルフリップフロップ２１の出力が変化する場合、セレクタ３１の出力にグリッチが発生する。その結果として、経路の先のフリップフロップＦ３，Ｆ４が誤動作してしまう可能性がある。また、以降の経路に含まれるバッファで余計な電力を消費する。この不都合に対応したのが本発明の実施の形態２である。

図３は、本発明の実施の形態２におけるクロック供給回路の構成を示す回路図である。図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、クロックゲート回路ＧＣがラッチ４１とトグルフリップフロップ２１とセレクタ３１と遅延バッファ５１，５２とで構成されている。ラッチ４１は、クロック信号ＣＫがローレベルのときにイネーブル信号ＥＮを通過させ、クロック信号ＣＫがハイレベルのときに、クロック信号ＣＫがローレベルからハイレベルに遷移する直前のイネーブル信号ＥＮの値を保持する。すなわち、出力ノードＮ１０の変化タイミングをクロック信号ＣＫの立ち下がりタイミングに同期化する。

クロックゲート回路ＧＣにおけるセレクタ３１はラッチ４１の出力ノードＮ１０がハイレベルのときクロック信号を通過させ、出力ノードＮ１０がローレベルのときはトグルフリップフロップ２１の出力信号を通過させる。トグルフリップフロップ２１は出力ノードＮ１０が立ち上がり遷移をするごとに、記憶している値を反転させて出力する。

ノードＮ１０の信号がハイレベルのとき、フリップフロップＦ３，Ｆ４にもクロック信号ＣＫが供給され、ノードＮ１０の信号がローレベルのとき、バッファ１５，１６及びフリップフロップＦ３，Ｆ４にはクロック信号ＣＫは供給されない。

ゲーテッドクロック時のバッファ１５，１６、フリップフロップＦ３，Ｆ４に供給される信号はローレベル固定状態とハイレベル固定状態とを交互に切り替える。ハイレベル固定期間とローレベル固定期間が同じとみなせる場合、バッファ１３，１４とバッファ１５，１６のＮＢＴＩによる遅延劣化の影響は等しくなる。

本実施の形態のクロック供給回路の動作を図４（ｂ）のタイミングチャートを用いて説明する。

イネーブル信号ＥＮが変化したのち、クロック信号ＣＫが立ち下がるタイミングでラッチ４１の出力ノードＮ１０が変化する。すなわち、ラッチ４１は、出力ノードＮ１０の変化タイミングをクロック信号ＣＫの立ち下がりタイミングに同期化している。その結果、本来のクロック信号ＣＫと同じパルス幅のパルスがセレクタ３１の出力ノードＮ４に出力される。これにより、フリップフロップＦ３，Ｆ４が誤動作してしまう可能性を防止することができる。

また、クロック信号ＣＫがハイレベルのときにイネーブル信号ＥＮにグリッチ信号が変化してもセレクタ３１以降のクロック経路中に含まれる遅延バッファ５１，５２の存在により、余計な電力を消費したり、フリップフロップが誤動作することを防止できる。

また、遅延バッファ５１，５２の遅延時間とトグルフリップフロップ２１の遅延時間の和がセレクタ３１の遅延時間以上になるように設計することにより、セレクタ３１の出力が変化した後にトグルフリップフロップ２１の出力がセレクタ３１に印加されるため、グリッチが発生しない。よって、セレクタ３１以降のクロック経路中に含まれるバッファで余計な電力を消費したり、フリップフロップが誤動作することを防止できる。

以上のように本実施の形態によれば、クロック信号の供給を遮断すべきバッファに対して、ハイレベル固定状態とローレベル固定状態とを交互に切り替えるので、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。さらに、セレクタ３１以降のグリッチ発生を防止でき、以降のクロック経路中に含まれるバッファで余計な電力を消費したり、フリップフロップが誤動作することを防止できる。

（実施の形態３）
図５は、本発明の実施の形態３におけるクロック供給回路の構成を示す回路図である。図５において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、クロックゲート回路ＧＣが乱数発生器６１とセレクタ３１とで構成されている。乱数発生器６１は、イネーブル信号ＥＮの変化に応じてハイレベルとローレベルをランダムに発生させる。一定の期間を経たとき、乱数発生器６１の発生するハイレベルとローレベルの個数はほぼ同数になるものとする。ハイレベル固定期間とローレベル固定期間が同じとみなせる場合、バッファ１３，１４とバッファ１５，１６のＮＢＴＩによる遅延劣化の影響は等しくなる。

以上のように本実施の形態によれば、クロック信号の供給を遮断すべきバッファに対して、ハイレベル固定状態とローレベル固定状態とをランダムに切り替える。このため、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。

（実施の形態４）
図６は、本発明の実施の形態４におけるクロック供給回路の構成を示す回路図である。図６において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、クロックゲート回路ＧＣがスキュー検出回路７１とセレクタ３１とで構成されている。スキュー検出回路７１は、常にクロック信号ＣＫが印加されるフリップフロップＦ２と、クロック信号ＣＫがゲーテッドされるフリップフロップＦ４との間のクロックスキューを検出する。

図７はスキュー検出回路７１の回路構成を示す。これは、ＰＬＬ（Phase Locked Loop：位相同期回路）などで一般的に使用される既知の回路で構成した例である。Ａ，Ｂ，Ｃは入力信号、ＯＵＴは出力信号、ＯＩＤは内部信号、ＯＲ１，ＯＲ２はＯＲ回路、ＮＡＮＤ１，ＮＡＮＤ２はＮＡＮＤ回路、ＡＮＤ１〜ＡＮＤ４はＡＮＤ回路、ＮＯＲ１，ＮＯＲ２はＮＯＲ回路、ＩＮＶ１〜ＩＮＶ６はインバータ回路、Ｆ５はフリップフロップである。ＱＰ１０はＰＭＯＳトランジスタ、ＱＮ１０はＮＭＯＳトランジスタである。

図８は図７に示すスキュー検出回路７１のタイミングチャートを示す。

入力信号Ｂの立ち上がり遷移よりも入力信号Ａの立ち上がり遷移の方が早いとき、内部ノードＯＩＤにローレベルを出力し、入力信号Ｂの立ち上がり遷移よりも入力信号Ａの立ち上がり遷移の方が遅いとき、内部ノードＯＩＤにハイレベルを出力する。また、入力信号Ｃが立ち上がるタイミングに合わせて内部ノードＯＩＤの信号を出力ＯＵＴに出力する。

スキュー検出回路７１は、ゲーテッド部に供給されるクロック信号ＣＫを受け、タイミングを合わせて出力する。検出されたスキューの値を基に、バッファ１３，１４とバッファ１５，１６のＮＢＴＩによる遅延劣化の程度が同じになるようにクロック固定の論理レベルを変化させる。以下この点について詳細に説明する。

図１７に示すとおり、バッファの入力をローレベルで固定した場合、立ち上がり遅延時間Ｔr2は常時クロックが印加されている場合に比べて小さくなる。反対に、バッファの入力をハイレベルで固定した場合、立ち上がり遅延時間Ｔr2は常時クロックが印加されている場合に比べて大きくなる。

よって、フリップフロップＦ２への信号到達時間よりフリップフロップＦ４への信号到達時間の方が遅い場合、クロックを停止する際にローレベルで固定する。逆にフリップフロップＦ２への信号到達時間よりフリップフロップＦ４への信号到達時間の方が早い場合、クロックがゲーテッドされるときにハイレベルで固定する。これにより、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。

以上のように本実施の形態によれば、クロック信号の供給を遮断すべきバッファに対して、経時劣化によるクロックスキューが小さくなる方向の信号レベルに固定する。このため、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。

なお、本実施の形態ではスキュー検出回路７１はゲーテッド部に入力されるクロック信号ＣＫを受けてそのタイミングに合わせて出力するように実現したが、スキュー検出回路７１とクロックゲート回路ＧＣで遅延差が小さい場合にはフリップフロップに供給されるクロック信号ＣＫのタイミングに合わせてもよい。

（実施の形態５）
図９は、本発明の実施の形態５におけるクロック供給回路の構成を示す回路図である。図９において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、クロックゲート回路ＧＣがクロック信号カウンタ８１とセレクタ３１とで構成されている。クロック信号カウンタ８１は、イネーブル信号ＥＮがローレベルの期間に印加されるクロック信号ＣＫのパルス数をカウントし、一定値に達するたびに出力を反転させる。これにより、ハイレベル固定期間とローレベル固定期間は同じになり、結果、バッファ１３，１４とバッファ１５，１６のＮＢＴＩによる遅延劣化の影響は等しくなる。

以上のように本実施の形態によれば、クロック信号の供給を遮断すべきバッファに対して、ハイレベル固定状態とローレベル固定状態とを同じ期間だけ交互に切り替える。このため、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。

なお、上記構成では、フリップフロップＦ３，Ｆ４が動作を行う遷移、たとえば、クロックの立ち上がり遷移が発生するが、長期間ゲーテッドされている回路については、状態の保持を必要としない場合も多いので支障はない。ゲーテッド時にフリップフロップが動作してはいけない場合は、ゲーテッドされる先のフリップフロップにはホールド機能付きのものを用い、ゲーテッドされる期間は動作しないように設計する。

また、本実施の形態ではクロック信号ＣＫのパルス数をカウントすることによりハイレベル固定期間とローレベル固定期間が均一になるようにしたが、カウンタの代わりに半導体集積回路に組み込まれたタイマー、または外部から供給される時間情報を用いてハイレベル固定期間とローレベル固定期間が均一になるようにしてもよい。

（実施の形態６）
図１０は、本発明の実施の形態６におけるクロック供給回路の構成を示す回路図である。図１０において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、クロックゲート回路ＧＣが２ビットの制御信号カウンタ８２とセレクタ３１とで構成されている。制御信号カウンタ８２は、イネーブル信号ＥＮのパルス数をカウントし、２パルス検出するごとに出力を反転させる。これにより、イネーブル信号ＥＮがローレベルとなる期間に周期性があったときでも、長期的に見た場合、ハイレベル固定期間とローレベル固定期間は同じになり、結果、バッファ１３，１４とバッファ１５，１６のＮＢＴＩによる遅延劣化の影響は等しくなる。

以下、この点について図１１のタイミングチャートを用いて詳細に説明する。

イネーブル信号ＥＮは一定期間Ｔの間ローレベルになり、次にローレベルに変化したときは２Ｔの期間ローレベルとなり、また次に変化したときはＴの期間ローレベルとなることを繰り返すものとする。このとき、実施の形態１における図１のクロック供給回路においては、バッファ１５，１６の入力であるノードＮ４はハイレベル固定期間は合計２Ｔであり、ローレベル固定期間は４Ｔとなる。長期間経った後、バッファ１５，１６の入力がローレベル固定期間とハイレベル固定期間が異なるため、結果、バッファ１３，１４とバッファ１５，１６のＮＢＴＩによる遅延劣化の影響は異なる。

これに対し、このとき、本実施の形態における図１０のクロック供給回路においては、バッファ１５，１６の入力であるノードＮ４はハイレベル固定期間は３Ｔであり、ローレベル固定期間は３Ｔと等しくなる。よって、長期間経った後、バッファ１５，１６の入力がローレベル固定期間とハイレベル固定期間が等しくなる。結果、バッファ１３，１４とバッファ１５，１６のＮＢＴＩによる遅延劣化の影響は異なる。

以上のように本実施の形態によれば、クロック信号の供給を遮断すべきバッファに対して、イネーブル信号が幾度か変化するごとにハイレベル固定状態とローレベル固定状態とに交互に切り替える。このため、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。また、クロックが固定される期間に周期性がある場合でも、経時劣化に起因するクロックスキューを抑制できる。

なお、イネーブル信号ＥＮにより高次の周期性がある場合、カウンタのビット数を上げることで上記と同様の効果を得ることができる。

（実施の形態７）
ゲーテッドクロック機能を有するクロック供給回路を含む半導体集積回路が搭載される機器において、半導体集積回路に電源が供給されてから継続してクロックを停止するような動作を行う場合もある。このような場合、実施の形態１〜３、実施の形態６では、毎回同じ論理レベルでバッファ１５，１６の入力レベルが固定されることになる。そのため、バッファ構成トランジスタの経時劣化に起因するクロックスキューが増大してしまう。この不都合に対応したのが本発明の実施の形態７である。

図１２は、本発明の実施の形態７におけるクロック供給回路の構成を示す回路図である。図１２において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、クロックゲート回路ＧＣが制御回路９１、不揮発性メモリ９２およびセレクタ３１で構成されている。制御回路９１は、半導体集積回路に電源が投入されたことを知らせる電源投入信号ＶＯＮを受け、不揮発性メモリ９２に記録された前回電源投入信号ＶＯＮが印加されたときの状態に依存して、セレクタ３１に信号を供給する。電源投入信号ＶＯＮが印加されるとき、不揮発性メモリ９２の内容を書き換える。半導体集積回路に電源が投入されてから継続してクロックを停止するような動作を行う場合でも、電源投入ごとに固定レベルを変化させる。

以上のように本実施の形態によれば、クロック信号の供給を遮断すべきバッファに対して、電源が投入されるごとにハイレベル固定状態とローレベル固定状態とを切り替える。このため、半導体集積回路に電源が投入されてから継続してクロックを停止するような動作を行う場合でも、電源投入ごとに固定レベルを変化させるので、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制できる。

（実施の形態８）
図１３は、本発明の実施の形態８における半導体システムの設計方法を示すフローチャートである。この半導体システムの設計方法１００は、判別手段１１１〜１１４、クロック供給回路選択結果１２１〜１２５からなる。ここで、クロック供給回路を搭載した半導体システムに電源が供給される平均期間をＴ１とし、クロック供給回路に印加されるイネーブル信号ＥＮが変化する平均周期をＴ２とする。

判別手段１１１において、クロック供給回路を搭載する半導体システムに電源が供給される想定平均期間Ｔ１よりクロック供給回路に印加されるイネーブル信号ＥＮが変化する平均周期をＴ２の方が大きい（Ｔ２＞Ｔ１）であるか否かを判定する。判定結果がＹｅｓの場合（図１３の１２１）、実施の形態７に示すクロック供給回路を選択する。

判別手段１１１の判定結果がＮｏの場合、判別手段１１２に移る。判別手段１１２において、イネーブル信号ＥＮがローレベルで主にバッファ１５，１６の入力レベルが固定される場合に、その先のフリップフロップＦ３，Ｆ４がシステム上動作して良いか否かを判定する。判定結果がＹｅｓの場合、実施の形態４または実施の形態５のクロック供給回路を選択する。

判別手段１１２の判定結果がＮｏの場合、判別手段１１３に移る。判別手段１１３において、イネーブル信号ＥＮに周期性があるか否かを判定する。判定結果がＹｅｓの場合、実施の形態６のクロック供給回路を選択する。

判別手段１１３の判定結果がＮｏの場合、判別手段１１４に移る。判別手段１１４において、イネーブル信号ＥＮに過渡的に変化する信号（グリッチ）が発生する可能性があるか否かを判定する。判定結果がＹｅｓの場合、実施の形態２のクロック供給回路を選択する。

判別手段１１４の判定結果がＮｏの場合、実施の形態１または実施の形態３のクロック供給回路を選択する。

以上のように本実施の形態の半導体システムの設計方法によれば、イネーブル信号の周期やグリッチの有無、クロックがゲーテッドされている期間のフリップフロップの動作の可否などに応じて最適なクロック供給回路の構成を選択できる。これにより、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制した半導体システムを設計することができるとともに、回路面積を削減することができる。

（実施の形態９）
図１４は、本発明の実施の形態９における半導体システムの構成を示す図である。この半導体システム１３０は、クロック供給回路１，２、バッファ１１〜２０，２２，２３、フリップフロップＦ１〜Ｆ８、トグルフリップフロップ２１、セレクタ３１，３２、制御信号カウンタ８２を備えている。

イネーブル信号ＥＮ１はクロック信号ＣＫの立ち下がりに同期して変化し、かつ周期性の無い信号である。またイネーブル信号ＥＮ２はクロック信号ＣＫの立ち下がりに同期して変化し、かつ図１１に示すイネーブル信号ＥＮのように周期性のある信号である。このとき、イネーブル信号ＥＮ１によって制御されるクロック供給回路１には実施の形態１で示す回路を用い、イネーブル信号ＥＮ２によって制御されるクロック供給回路２には実施の形態６で示す回路を用いる。

一般的に制御信号カウンタ８２はトグルフリップ２個で構成されるため、実施の形態１で示すクロック供給回路は、実施の形態６で示すクロック供給回路よりも少ない回路で済み、チップ面積が小さい。よって、イネーブル信号ＥＮの特性に応じてクロック供給回路の構成を選択することにより、例えば全てのクロック供給回路を実施の形態６で示す回路で構成するよりもチップ面積を小さくすることができる。

以上のように本実施の形態における半導体システムによれば、イネーブル信号の周期やグリッチの有無、クロックがゲーテッドされている期間のフリップフロップの動作の可否などに応じて最適なクロック供給回路を複数搭載して構成する。これにより、バッファ構成トランジスタの経時劣化に起因するクロックスキューを抑制した半導体集積回路を設計することができるとともに、回路面積を削減することができる。

本発明のクロック供給回路は、トランジスタの経時劣化に起因するクロックスキューを抑制できるので、システム・オン・チップなど、ゲーテッドクロック方式を採用した各種の半導体集積回路に利用することができる。

本発明の実施の形態１におけるクロック供給回路の構成を示す回路図 本発明の実施の形態１におけるクロック供給回路の動作を示すタイミングチャート 本発明の実施の形態２におけるクロック供給回路の構成を示す回路図 本発明の実施の形態１と実施の形態２におけるクロック供給回路の動作を示すタイミングチャート 本発明の実施の形態３におけるクロック供給回路の構成を示す回路図 本発明の実施の形態４におけるクロック供給回路の構成を示す回路図 本発明の実施の形態４におけるスキュー検出回路の構成を示す回路図 本発明の実施の形態４におけるスキュー検出回路の動作を示すタイミングチャート 本発明の実施の形態５におけるクロック供給回路の構成を示す回路図 本発明の実施の形態６におけるクロック供給回路の構成を示す回路図 本発明の実施の形態６におけるクロック供給回路の動作を示すタイミングチャート 本発明の実施の形態７におけるクロック供給回路の構成を示す回路図 本発明の実施の形態８における半導体システムの設計方法の手順を示すフローチャート 本発明の実施の形態９における半導体システムの構成を示す回路図 従来のクロック供給回路の構成を示す回路図 従来のクロック供給回路の構成を示す回路図 従来のクロック供給回路の動作を示すタイミングチャート

符号の説明

１，２ クロック供給回路
１１〜１６，２０，２２，２３ バッファ
Ｆ１〜Ｆ８ フリップフロップ
２１ トグルフリップフロップ
３１，３２ セレクタ（マルチプレクサ）
４１ ラッチ
５１，５２ 遅延バッファ
６１ 乱数発生器
７１ スキュー検出回路
８１ クロック信号カウンタ
８２ 制御信号カウンタ
９１ 制御回路
９２ 不揮発性メモリ
１００ 半導体集積回路の設計方法
１１１〜１１４ 判別手段
１２１〜１２５ クロック供給回路選択結果
ＣＫ クロック信号
ＥＮ，ＥＮ１，ＥＮ２ イネーブル信号（制御信号）
ＧＣ クロックゲート回路
Ｎ１〜Ｎ６ ノード

Claims (18)

1. クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
   少なくとも１つの前記クロック供給経路に挿入され、制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前回第２の論理状態の前記制御信号が印加されていたときに出力していた論理レベルの反転信号を出力するクロックゲート回路とを備えたクロック供給回路。
2. 前記クロックゲート回路は、
   前記制御信号の論理反転のたびに出力を反転させるトグルフリップフロップと、
   前記制御信号の論理に応じて前記クロック信号と前記トグルフリップフロップの出力のいずれか一方を選択して出力するセレクタとで構成されている請求項１に記載のクロック供給回路。
3. 前記セレクタは、前記制御信号がハイレベルのときに前記クロック信号を選択して出力し、前記制御信号がローレベルのときに前記トグルフリップフロップの出力を選択して出力し、
   前記トグルフリップフロップは、前記制御信号が立ち上がるときに記憶信号を反転させ出力する請求項２に記載のクロック供給回路。
4. 前記セレクタは、前記制御信号がローレベルのときに前記クロック信号を選択して出力し、前記制御信号がハイレベルのときに前記トグルフリップフロップの出力を選択して出力し、
   前記トグルフリップフロップは、前記制御信号が立ち下がるときに記憶信号を反転させ出力する請求項２に記載のクロック供給回路。
5. 前記クロックゲート回路は、
   イネーブル端子に印加される前記クロック信号が第１の論理状態のときデータ入力端子に印加される前記制御信号を出力し、前記イネーブル端子に印加される前記クロック信号が第２の論理状態のときに前記第１の論理状態から前記第２の論理状態に変化する直前に前記データ入力端子に印加されている制御信号を保持して出力するラッチ回路と、
   前記ラッチ回路の出力信号の論理反転のたびに出力を反転させるトグルフリップフロップと、
   前記ラッチ回路の出力信号の論理に応じて前記クロック信号と前記トグルフリップフロップの出力のいずれか一方を選択して出力するセレクタとで構成されている請求項１に記載のクロック供給回路。
6. 前記ラッチ回路は、前記イネーブル端子に印加されるクロック信号がローレベルのときに前記データ入力端子に印加される制御信号を出力し、前記クロック信号がハイレベルのときに前記第１の論理状態から前記第２の論理状態に変化する直前に前記データ入力端子に印加されている前記制御信号を保持して出力し、
   前記セレクタは、前記ラッチ回路の出力信号がハイレベルのときに前記クロック信号を選択して出力し、前記出力信号がローレベルのときに前記トグルフリップフロップの出力を選択して出力し、
   前記トグルフリップフロップは、前記ラッチ回路の出力信号が立ち上がるときに記憶信号を反転させ出力する請求項５に記載のクロック供給回路。
7. 前記トグルフリップフロップの出力端子と前記セレクタのデータ入力端子との間に信号を遅延させて出力する遅延素子が挿入されている請求項２から請求項６までのいずれかに記載のクロック供給回路。
8. 前記遅延素子の遅延時間は、前記セレクタのセレクタ端子から出力端子までに信号が伝わる遅延時間と、前記トグルフリップフロップのトグル端子から出力端子までに信号が伝わる遅延時間との差以上に設定されている請求項７に記載のクロック供給回路。
9. クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
   制御信号の変化に応じてハイレベルとローレベルをランダムに発生させる乱数発生器と、
   少なくとも１つの前記クロック供給経路に挿入され、前記制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前記乱数発生器から出力されるハイレベルまたはローレベルの乱数を出力するクロックゲート回路とを備えたクロック供給回路。
10. クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
    ２つ以上の前記順序回路に印加される前記クロック信号の到達時間差を検出するスキュー検出回路と、
    少なくとも１つの前記クロック供給経路に挿入され、制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前記スキュー検出回路の出力に依存した論理状態を出力するクロックゲート回路とを備えたクロック供給回路。
11. 前記スキュー検出回路は、前記クロック信号が常時印加される順序回路と前記クロック信号がゲーテッドされる順序回路との間の到達時間差を検出する請求項１０に記載のクロック供給回路。
12. 前記スキュー検出回路と前記クロックゲート回路には同じタイミングの前記クロック信号が供給される請求項１０または請求項１１に記載のクロック供給回路。
13. クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
    制御信号が第２の論理状態のときに前記クロック信号のパルスの数を計数し、そのカウント値が一定値に達するごとに出力を反転するクロック信号カウンタと、
    少なくとも１つの前記クロック供給経路に挿入され、前記制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前記クロック信号カウンタからの出力信号を出力するクロックゲート回路とを備えたクロック供給回路。
14. クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
    制御信号が第２の論理状態のときに前記制御信号のパルスの数を計数し、そのカウント値が一定値に達するごとに出力を反転する制御信号カウンタと、
    少なくとも１つの前記クロック供給経路に挿入され、前記制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前記制御信号カウンタからの出力信号を出力するクロックゲート回路とを備えたクロック供給回路。
15. クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
    少なくとも１つの前記クロック供給経路に挿入され、制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに電源投入信号が印加されるたびに、前回前記電源投入信号が印加されたときに出力していた論理レベルの反転信号を出力するクロックゲート回路とを備えたクロック供給回路。
16. クロック信号を分岐させそれぞれバッファを介して複数の順序回路に供給する複数のクロック供給経路と、
    制御信号が第２の論理状態である時間を計測するタイマーと、
    少なくとも１つの前記クロック供給経路に挿入され、制御信号が第１の論理状態のときに前記クロック信号を通過させ、前記制御信号が第２の論理状態のときに前記タイマーで計測される時間が一定の時間に達するごとに反転信号を出力するクロックゲート回路とを備えたクロック供給回路。
17. 請求項１から請求項１６までのいずれかに記載のクロックゲート回路の異種のものの複数がクロック供給経路に配置されている場合に、単位時間当たりに制御信号が印加される頻度、クロックが主にゲーテッドされている期間に順序回路が動作することの可否、前記制御信号の周期性の有無、前記制御信号に対する過渡的遷移の有無等に応じていずれかのクロック供給回路を選択することを特徴とする半導体システムの設計方法。
18. 請求項１７に記載の半導体システムの設計方法により構成された半導体システム。
    
    
    

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