以下、本発明の実施の形態のフリップフロップ回路を図面に基づいて説明する。
(第1の実施の形態)
図1は本発明の第1の実施の形態におけるフリップフロップ回路の回路図を示す。同図において、Dは入力端子、CKはクロック端子、Qは出力端子、1はダイナミック型の入力部、2はラッチ回路、3は制御部、4はスタティック型の出力部である。
前記制御部3は第1のノードn1を有し、この第1のノードn1の信号を制御信号として前記入力部1の動作を制御する。前記入力部1は、前記クロック端子CKのクロック信号(以下、単にクロック信号CKという)と前記入力端子Dの入力信号(以下、単に入力信号Dという)とを入力すると共に、第2のノードn2を有し、この第2のノードn2に信号を出力する。前記ラッチ回路2は前記入力部1の第2のノードn2からの出力信号を入力すると共に第3のノードn3を有し、前記入力部1からの出力信号をラッチして、前記第3のノードn3にラッチ信号を出力する。前記出力部4は、前記ラッチ回路2の出力信号及び前記制御部3の出力信号を入力して、前記出力端子Qに信号を出力する。
具体的に、前記入力部は、PMOSトランジスタMP1と3個のNMOSトランジスタMN1、MN2、MN3とを備え、その入力部では、前記PMOSトランジスタMP1と3個の前記NMOSトランジスタMN1、MN2、MN3とが直列に接続され、さらに前記PMOSトランジスタMP1のソースは電源に、前記NMOSトランジスタMN3のソースはアースに接続される。また前記PMOSトランジスタMP1のドレインと前記NMOSトランジスタMN1のドレインとの接続点が第2のノードn2である。この回路構成において、前記入力部1は、前記クロック信号CKがローレベルのとき、前記PMOSトランジスタMP1がオンし、前記NMOSトランジスタMN1がオフするので、前記入力信号Dの値に関わらず前記第2のノードn2にハイレベルの信号を出力する。また、前記クロック信号CKがハイレベルであり、且つ、前記制御部3の第1のノードn1の信号レベル(制御信号)がハイレベルの場合には、NMOSトランジスタMN1、MN3がオンするので、前記入力部1は、入力信号Dがハイレベルのときには第2のノードn2の信号をローレベルにし、逆に、入力信号Dがローレベルのときには第2のノードn2の信号をハイレベルにする。即ち、この場合には、前記入力信号Dに依存してこの入力信号Dを論理反転させた値の信号が、前記第2のノードn2に出力される。さらに、前記クロック信号CKがハイレベルであり且つ前記ノードn1の信号がローレベルのときには、PMOSトランジスタMP1及びNMOSトランジスタMN3が共にオフし、前記第2のノードn2では前記ラッチ回路2により信号レベルが保持される。
前記ラッチ回路2は、2個のインバータ回路INV1、INV2を備え、前記インバータ回路INV1の出力端子を前記インバータ回路INV2の入力端子に接続し、前記インバータ回路INV2の出力端子を前記インバータ回路INV1の入力端子に接続する。このラッチ回路2における前記インバータ回路INV1の入力端子には、前記入力部1の出力である前記第2のノードn2が接続され、また、前記インバータ回路INV1の出力端子は前記第3のノードn3とされる。この回路構成において、前記インバータ回路INV1は前記入力部1の第2のノードn2の信号を論理反転して前記第3のノードn3に出力する。
前記制御部3は、2個のPMOSトランジスタMP2、MP3と、NMOSトランジスタMN4とを備える。この制御部3では、前記PMOSトランジスタMP2と前記NMOSトランジスタMN4とが直列に接続され且つ前記PMOSトランジスタMP2のソースは電源に、前記NMOSトランジスタMN4のソースは前記第3のノードn3に接続される。さらに、前記PMOSトランジスタMP2のゲートは前記NMOSトランジスタMN4のゲートと接続され、その接続点は前記クロック端子CKに接続される。この制御部3の出力端子である前記PMOSトランジスタMP2のドレインと前記NMOSトランジスタMN4のドレインとの接続点は前記第1のノードn1と接続されていて、この第1のノードn1の信号が制御信号として前記入力部1のNMOSトランジスタMN3のゲートへ入力される。また、前記PMOSトランジスタMP3のソースは電源に、ドレインは前記第1のノードn1に接続される。
このような回路構成の制御部3において、前記クロック信号CKがローレベルのときには、PMOSトランジスタMP2がオンし、NMOSトランジスタMN4がオフするので、前記第1のノードn1にハイレベルの信号を出力する。また、前記クロック信号CKがハイレベルのときには、PMOSトランジスタMP2がオフし、NMOSトランジスタMN4がオンするので、前記ラッチ回路2の第3のノードn3の信号が前記NMOSトランジスタMN4を介して第1のノードn1に伝播されて、この第1のノードn1に前記ラッチ回路2の第3のノードn3と同じレベルの信号が出力される。このとき、前記ラッチ回路2の第3のノードn3の信号は前記NMOSトランジスタMN4が前記第1のノードn1の電荷を充放電する時間分遅延して前記第1のノードn1に伝えられる。前記PMOSトランジスタMP3は、後述するように、前記ラッチ回路2の第3のノードn3にハイレベルの信号が加わるとき、前記第1のノードn1の信号をハイレベルに保持するためと、前記ラッチ回路2の第3のノードn3のローレベルの信号が前記第1のノードn1に伝わるのを遅延させるために備えられる。
前記出力部4は、NAND回路NAND1と、2個のインバータ回路INV3、INV4と、NMOSトランジスタMN5とを備え、前記NAND回路NAND1の2つの入力端子のうち、一方の入力端子に前記制御部3の第1のノードn1が接続され、他方の入力端子には前記インバータ回路INV3の出力端子が接続される。また、前記NAND回路NAND1の出力端子は前記インバータ回路INV3の入力端子に接続され、この接続点は第4のノードn4とされる。この第4のノードn4は前記制御部3のPMOSトランジスタMP3のゲートと、前記インバータ回路INV4の入力端子と、前記NMOSトランジスタMN5のドレインとにそれぞれ接続される。また、前記NMOSトランジスタMN5は、そのソースがアースに接続され、ゲートが前記ラッチ回路2の第3のノードn3に接続される。このような回路構成の出力部4において、前記ラッチ回路2の第3のノードn3の信号がローレベルであり且つ前記制御部3の第1のノードn1の信号がハイレベルのときには、前記NMOSトランジスタMN5はオフ状態であるので、NAND回路NAND1及びインバータ回路INV3により、出力端子Qの出力(以下、単に出力信号Qという)の値が保持される。また、前記ラッチ回路2の第3のノードn3の信号がハイレベルであり且つ前記制御部3の第1のノードn1の信号がハイレベルのときには、前記NMOSトランジスタMN5はオン状態であるので、第4のノードn4の信号がローレベルとなり、前記出力端子Qにハイレベルの信号が出力される。前記ラッチ回路2の第3のノードn3の信号がローレベルであり且つ前記制御部3の第1のノードn1の信号がローレベルのときには、前記NMOSトランジスタMN5がオフ状態であり且つ前記NAND回路NAND1に制御部3の第1のノードn1のローレベル信号が入力されるので、第4のノードn4にはハイレベルの信号が出力され、前記出力端子Qにはローレベルの信号が出力される。
図2は、図1のフリップフロップ回路の動作を示すタイムチャートである。以下、図2を用いて図1のフリップフロップ回路の動作を説明する。
図1において、クロック信号CKがローレベルの期間(図2のt1, t4, t7の期間)には、PMOSトランジスタMP1, MP2によりそれぞれ入力部1の第2のノードn2及び制御部3の第1のノード n1の信号は共にハイレベルに設定される。このとき、前記第3のノードn3は前記第2のノードn2の信号が論理反転されたローレベルの状態であり、そのため、前記出力部4のNMOSトランジスタMN5はオフしており、前記NAND回路NAND1と前記インバータ回路INV3とにより前記出力信号Qの値が保持されている。
次に、クロック信号CKがローレベルからハイレベルに遷移するとき、前記入力信号Dがハイレベルであれば(図2のt2の期間)、前記NMOSトランジスタMN1, MN2, MN3の全てがオン状態となるので、前記入力部1の第2のノードn2の電荷は放電されてローレベルになる。このとき前記第3のノードn3の信号は前記第2のノードn2の信号がローレベルに遷移するのに伴いハイレベルに遷移する。これにより、前記出力部4のNMOSトランジスタMN5がオンになって出力部4の第4のノードn4の信号がローレベルに遷移して、前記第4のノードn4の信号がインバータ回路INV4により論理反転されて、出力信号Qがハイレベルに遷移する。また、前記クロック信号CKがローレベルからハイレベルへ遷移するのに伴い制御部3のNMOSトランジスタMN4がオンになるので、当初、第1のノードn1の信号はハイレベルから第3のノードn3のローレベルに遷移しようとするが、後に前記ノードn3の信号がハイレベルに遷移するとローレベルへの遷移が止まる(このとき生成される波形をグリッチと呼ぶ)。この第1のノードn1に生じるグリッチは図2の符号gで示される。このとき、前記第1のノードn1の電位はハイレベルの電位より前記NMOSトランジスタMN4の閾値電圧分降下するが、前記第4のノードn4の信号がローレベルに遷移すると、前記PMOSトランジスタMP3がオンとなって、ハイレベルの電位まで引き上げられる。
次に、前記第2のノードn2の信号がローレベルに遷移し且つ前記クロック信号CKがハイレベルのとき(図2のt3の期間)において、前記入力信号Dがハイレベルからローレベルに変化したとしても、前記ラッチ回路2によりラッチ回路2の前後のノードn2, n3の信号は保持される。これにより、前記ラッチ回路2の出力ノード(第3のノードn3)がハイレベルへ遷移して、一定の遅延時間を経て出力信号Qの信号レベルがハイレベルに遷移した後は、前記入力信号Dの変化に関わらず、出力信号Qのレベルは保持される。
一方、クロック信号CKがローレベルからハイレベルに遷移するときにおいて、入力信号Dがローレベルのとき(図2のt5の期間)には、入力部1のNMOSトランジスタMN2はオフとなるので、第2のノードn2の信号はハイレベルのまま保持される。そのため、ラッチ回路2の第3のノードn3の信号もローレベルに保持される。これにより、制御部3の第1のノードn1は、オン状態のNMOSトランジスタMN4を介してこの第3のノードn3に放電されて、ハイレベルからローレベルに遷移する。このとき、出力部4では、前記制御部3の第1のノードn1のローレベル信号がNAND回路NAND1に入力されて、第4のノードn4の信号がハイレベルとなり、出力信号Qがローレベルとなる。
このように、制御部3の第1のノードn1の信号がローレベルに遷移し且つクロック信号CKがハイレベルの状態である図2のt6の期間において、入力信号Dがローレベルからハイレベルに変化したとしても、入力部1のNMOSトランジスタMN3は前記制御部3の第1のノードn1のローレベルの制御信号によりオフとなっているので、ラッチ回路2の第2のノードn2は放電されず、ハイレベルに保持される。従って、出力部4への入力信号(制御部3の第1のノードn1の信号)のレベル及びラッチ回路2の第3のノードn3の信号のレベルは変化せず、出力端子Qにおけるローレベルの出力は、前記入力信号Dの変化に関わらず、そのまま保持される。
本実施の形態において注意すべき点は、クロック信号CKがローレベルからハイレベルに遷移し且つ入力信号Dがハイレベルのときにおいて、第2のノードn2が完全にローレベルに遷移する前に第1のノードn1の信号がハイレベルからローレベルに変化してしまうと、第2のノードn2の信号がローレベルに変化できず、又は変化速度が遅くなってしまうことである。また、第1のノードn1の信号がハイレベルからローレベルに変化するのが遅すぎると、クロック信号CKがローレベルからハイレベルに遷移し且つ前記入力信号Dがローレベルのときに、クロック信号CKの遷移から出力信号Qの遷移までの遅延時間が大きくなってしまう。従って、第3のノードn3から第1のノードn1への遅延時間が最適になるように、制御部3のNMOSトランジスタMN4の電流駆動能力が適切に調整される。また、第1のノードn1で生じたグリッチ波形gが出力部4のNAND回路NAND1の論理閾値よりも低い電圧にまで低下すると、第4のノードn4、及び出力端子Qにもグリッチが生成され、消費電力が大きくなってしまう。従って、第1のノードn1で生じるグリッチ波形gの最低電位が前記NAND回路NAND1の論理閾値よりも低下しないように、制御部3のPMOSトランジスタMP3、及びNMOSトランジスタMN4などのサイズが適切に調整される。即ち、本実施の形態では、前記PMOSトランジスタMP3のサイズをより大きく、NMOSトランジスタMN4のサイズをより小さくすることにより、グリッチ波形gの振幅が小さく抑えられる。
ここで、図13に示した従来回路と本実施の形態との比較をすると、この従来回路では、クロック信号CKがローレベルからハイレベルに遷移し且つ入力信号Dがハイレベルのとき、PMOSトランジスタMP1がオフし、3個のNMOSトランジスタMN1、MN2、MN3が全てオンすることにより、第1のノードn1の信号がローレベルへ遷移し、その後インバータ回路INV1、INV2の構成する遅延回路によりノードCKDのレベルがローレベルからハイレベルへ変化していた。このとき、前記ノードn1の信号をローレベルへ確実に遷移させるために、NMOSトランジスタMN2、MN3のオン動作に加えて、NMOSトランジスタMN1をもオン状態に保っておく必要があり、このためには、前記クロック信号CKをノードCKDに伝播する経路にインバータ回路INV1、INV2により構成される遅延回路を配置する必要があった。
本実施の形態の図1の回路においては、クロック信号CKがローレベルからハイレベルに遷移し且つ入力信号Dがハイレベルのとき、PMOSトランジスタMP1がオフし、3個のNMOSトランジスタMN1、MN2、MN3が全てオンする。これにより、図13のノードn1に相当する図1の第2のノードn2の信号がローレベルへ遷移する過程は従来と同様である。しかし、ここで図13のNAND回路NAND1の出力ノードに相当する図1の第1のノードn1の信号のレベルは、このときオン状態のNMOSトランジスタMN4を介して第3のノードn3のハイレベルの信号を受け、ハイレベルに保たれる。
この結果、本実施の形態の回路は、従来の図13におけるインバータ回路INV1、INV2を用いることなく、図13のNMOSトランジスタMN1に相当する図1のNMOSトランジスタMN3をオン状態に保つことができる。
以上述べたように、本実施の形態の回路は、図13の従来回路に比べて5個少ない20個のMOSトランジスタでフリップフロップ回路を構成できる。しかも、少ないMOSトランジスタで構成するので、その分、動作するトランジスタの個数が減ると共に寄生容量が減って、消費電力を少なくすることができる。
また、前記入力部1の第2のノードn2に接続される負荷はラッチ回路2のみであるので、前記第2のノードn2に相当する図13の従来回路における第1のノードn1には、PMOSトランジスタMP2、NMOSトランジスタMN5、ラッチ回路を構成する前記インバータ回路INV3、INV4及びNAND回路NAND1等が接続されている状態に比べて負荷を小さく設定できて、前記入力部1の動作を高速化でき、その結果、フリップフロップ回路の動作速度を向上することができる。
(第2の実施の形態)
以下、本発明の第2の実施の形態のフリップフロップ回路について図3を参照しながら説明する。尚、以下の実施の形態において、前記第1の実施の形態と同様の機能を有する構成要素については同一の符号を付して、その説明を省略する。
図3に示したフリップフロップ回路は前記第1の実施の形態で説明した図1の回路とほぼ同じ構成であるが、制御部3に遅延回路10を追加した点で異なる。すなわち、図3の回路は、第1のノードn1から入力部1のNMOSトランジスタMN3のゲートに加える制御信号を遅延させるために、第1のノードn1の制御信号を2個のインバータ回路INV5、INV6を直列に接続した遅延回路10を介して入力部1のNMOSトランジスタMN3のゲートに与えたものである。ここで、前記インバータ回路INV6の出力端子と入力部1のNMOSトランジスタMN3のゲートとの接続点を第5のノードn5とする。
これにより、本実施の形態では、ラッチ回路2の第3のノードn3の電位変化から制御部3の第1のノードn1の電位変化までの遅延時間が短い場合において、クロック信号CKがローレベルからハイレベルに遷移し且つ入力信号Dがハイレベルの状態では、前記入力部1の第2のノードn2の電位がローレベルに変化する前に制御部3の第1のノードn1の信号がハイレベルからローレベルに変化してしまっても、制御部3の第5のノードn5の信号が所定時間ハイレベルを保持するので、入力部1の第2のノードn2の信号はローレベルに確実に変化できるようになる。また、本実施の形態の回路は、前記クロック信号CKがローレベルからハイレベルに遷移し且つ前記入力信号Dがローレベルのときに、前記クロック信号CKの遷移から前記出力信号Qが遷移するまでの遅延時間が大きくなってしまうことを防ぐことができる。
前記インバータ回路INV5, INV6は制御部3の第1のノードn1の信号レベルが変化する時のみ動作する。すなわち、インバータ回路INV5, INV6は、クロック信号CKがローレベルのとき、または、入力信号Dにローレベルの信号が加わっている場合において、クロック信号CKがローレベルからハイレベルへ遷移したとき、及び、その状態から更に、クロック信号がハイレベルからローレベルに遷移した場合にのみ動作するので、図13の従来回路のようにクロック信号が変化する毎に必ずインバータ回路INV1、INV2が動作するのに比べて消費電力を少なくすることができる。
以上述べたように、本実施の形態では、図13の従来回路に比べて1個少ない24個のMOSトランジスタでフリップフロップ回路を構成できると共に、図13の従来回路に比べて、消費電力を低減することができる。
(第3の実施の形態)
以下、本発明の第3の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
図4は本実施の形態におけるフリップフロップ回路の回路図である。基本的な構成は図3に示すフリップフロップ回路と同じである。本実施の形態における図4の回路は、前記図3に示した第2の実施の形態のPMOSトランジスタMP3の配置位置を変更したものである。すなわち、図3ではゲートを第4のノードn4に接続し、電源と第1のノードn1との間に接続していたPMOSトランジスタMP3が、本実施の形態では、ゲートを入力部1の第2のノードn2に接続され、NMOSトランジスタMN4と並列接続したトランスミッションゲートとして用いられている。
本実施の形態における図4のフリップフロップ回路は、図3におけるフリップフロップ回路の機能を維持しつつ、入力信号Dがローレベルであり且つクロック信号CKがローレベルからハイレベルへ遷移するとき、すなわち、ハイレベルである第1のノードn1の電位が第3のノードn3のローレベル電位へ速やかに遷移しなければならないときに、必要以上に生じていた遅延時間を削減することができる。以下、この動作について詳しく説明する。
図3におけるフリップフロップ回路の場合、入力信号Dがローレベルであり且つクロック信号CKがローレベルからハイレベルへ遷移するときには、ラッチ回路2の第3のノードn3の電位はローレベルにあって、NMOSトランジスタMN4のオンにより制御部3の第1のノードn1は前記第3のノードn3のローレベル電位へ遷移する。ここで、第4のノードn4がローレベルであれば、PMOSトランジスタMP3はオン状態であり、第1のノードn1の電位はハイレベルに固定されている。ここで、クロック信号CKがハイレベルに遷移するのに伴い、PMOSトランジスタMP3よりも電流駆動能力の大きいNMOSトランジスタMN4がオンすることにより、第1のノードn1の放電が始まる。続いて、第1のノードn1の電位がNAND回路NAND1の論理閾値以下になることにより、NAND回路NAND1とインバータ回路INV3により保持されていた値が論理的に逆の値に変化する。その結果、第4のノードの信号はハイレベルとなり、これにより、PMOSトランジスタMP3はオフ状態となる。このとき、電源から第1のノードn1への電流供給が停止し、第1のノードn1のローレベルへの遷移が加速する。従って、図3の回路では、第1のノードn1のローレベルへの遷移が、その遷移初期にPMOSトランジスタMP3により第1のノードn1へ電流供給がされてしまうという欠点を有し、遅延を生じさせる。
これに比べ、図4の本実施の形態におけるフリップフロップ回路の場合は、PMOSトランジスタMP3が電源に接続されていない。従って、入力信号Dがローレベルであり且つクロック信号CKがローレベルからハイレベルに遷移する際、PMOSトランジスタMP2は第2の実施の形態における図3のフリップフロップ回路と同じオフ状態であるため、電源からPMOSトランジスタMP2を介した第1のノードへの電流供給はない。また、PMOSトランジスタMP3は、その両端がNMOSトランジスタMN4に並列接続されたトランスミッションゲート構造であるので、電源からこのPMOSトランジスタMP3を介して第1のノードn1に電流供給がされることはなく、第1のノードn1の前記ローレベルへの遷移に影響を与えることはない。これにより、図3の回路に比較して、高速にローレベルへの遷移が可能となる。すなわち、このPMOSトランジスタMP3は、入力信号がローレベルであり且つクロック信号がローレベルからハイレベルに遷移する際に、電源から第1のノードn1への電流供給を阻止する。
以上述べたとおり、本実施の形態では、図13の従来回路に比べ1個少ない24個のMOSトランジスタによりフリップフロップ回路を構成でき、さらに、PMOSトランジスタMP3からの無駄な電源供給がないので、従来回路に比べて消費電力を小さくすることができる。また、前記PMOSトランジスタMP3からの電源供給がない分、第1のノードn1のローレベルへの遷移が速くなるので、図3に示す第2の実施の形態のフリップフロップ回路に比べて高速化することができる。
(第4の実施の形態)
また、別の実施の形態を図5に示す。ノードn1をハイレベルに引き上げる為のPMOSトランジスタMP3のゲートがノードn2に接続され、ソースが電源に接続されている。また、ノードn5がハイレベル、且つ入力信号Dがハイレベルの時にインバータINV2に加わる電源を遮断する為のPMOSトランジスタMP4、MP5を備える。
入力信号Dがハイレベルであり、且つクロック信号CKが立ち上がる場合、出力信号Qがローレベルからハイレベルに遷移する時、ノードn2、ノードn4共にハイレベルからローレベルに遷移するが、ノードn2の方がノードn4より先に遷移する。よって、PMOSトランジスタMP3のゲートがノードn4ではなく、ノードn2に接続されていることにより、前述のノードn1のグリッチを小さくすることができる。またこのとき、PMOSトランジスタMP4、MP5が共にオフ状態になるので、インバータ回路INV2に加わる電源が遮断されるため、ノードn2がハイレベルからローレベルに遷移する時に信号の衝突が起こらず、ノードn2の遷移を速くすることができる。
以上述べた通り、本実施例によると、図4の構成に比べてMOSトランジスタ数は2個増えるが、グリッチを小さくし、且つ高速化することができる。
また、出力部4を図1、図3、図4、図5に示す回路と別の回路構成にした図面を図6に示す。NAND回路NAND1の代わりにPMOSトランジスタMP6とインバータ回路INV7とを備える。ここで、PMOSトランジスタMP6のゲートはノードn1に接続されて、電源とノードn4との間に挿入される。また、インバータ回路INV7は出力端子がノードn4に接続され、入力端子がインバータ回路INV3の出力端子と接続される。この構成では図1、図3、図4に示す出力部4に比べ、1つ少ないMOSトランジスタ数で構成することができる。ただし、ノードn4が立ち上がる時、立ち下がる時共にインバータ回路INV7の出力と信号とが衝突する為、PMOSトランジスタMP6及びNMOSトランジスタMN5の電流駆動能力をインバータ回路INV7に比べて十分大きくする必要がある。
また、更に、出力部4を図1、図3、図4、図5、図6に示す回路と異なる構成にした回路を図7に示す。NAND回路NAND1の代わりにPMOSトランジスタMP6、MP7、MP8とNMOSトランジスタMN6、MN7とを備える。この構成では、図1、図3、図4、図5に示す出力部4に比べMOSトランジスタ数が1つ多くなるが、ノードn4が立ち上がる時、立ち下がる時共に信号の衝突が発生しないため、高速化することができる。
尚、図6、図7において出力部4以外の回路は図5の回路構成と同様であるが、図1、図3、図4の回路構成において、図6、図7の出力部4の回路構成を用いることも可能である。
(第5の実施の形態)
以下、本発明の第5の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
図8は本実施の形態におけるフリップフロップ回路の回路図である。図8の本実施の形態におけるフリップフロップ回路は第3の実施の形態における図4に示す回路と比べて、出力部4の構成のみが異なる。
図4のフリップフロップ回路では、出力部4に制御部3の第1のノードn1の信号とラッチ回路2の第3のノードn3の信号との2つの信号を入力したが、本実施の形態のフリップフロップ回路では、出力部4は、クロック信号CK及び入力部1の出力ノードである第2のノードn2の信号とを入力して、出力信号Qを出力する。具体的には、出力部4は、PMOSトランジスタMP4、2個のNMOSトランジスタMN5、MN6、3個のインバータ回路INV4、INV7、INV8とを備える。前記PMOSトランジスタMP4と2個の前記NMOSトランジスタMN5、MN6とは直列に接続されており、そのPMOSトランジスタMP4は電源に、NMOSトランジスタMN6はアースに接続される。また、前記NMOSトランジスタMN5のゲートにはクロック端子CKが入力され、前記PMOSトランジスタMP4と前記NMOSトランジスタMN6の両ゲートは前記ノードn2に接続される。ここで、前記PMOSトランジスタMP4のドレインと前記NMOSトランジスタMN5のドレインとの接続点を第4のノードn4とする。前記インバータ回路INV7、INV8は、インバータ回路INV1、INV2で構成された前記ラッチ回路2と同様の構成であり、出力信号Qと論理的に逆の値を保持する。前記インバータ回路INV7の入力端子は前記第4のノードn4に接続され、また出力端子は前記インバータ回路INV4の入力端子へ接続される。
このような回路構成の出力部4において、前記クロック信号CKがローレベルのときは、入力部1の第2のノードn2の信号がハイレベルとなって、前記PMOSトランジスタMP4と前記NMOSトランジスタMN5とがオフになり、前記第4のノードn4はインバータ回路INV7、INV8によって構成されるラッチ回路により信号レベルが保持され、それにより出力信号Qが保持される。また、クロック信号CKがハイレベルのときは、前記NMOSトランジスタMN5がオン状態となることにより、PMOSトランジスタMP4とNMOSトランジスタMN6とがCMOSインバータとして機能するので、前記第2のノードn2の信号を反転した信号が出力端子Qに出力される。
図9は図8のフリップフロップ回路の動作を示すタイムチャートである。以下、図9を用いて図8のフリップフロップ回路の動作を説明する。
図8において、クロック信号CKがローレベルの期間(図9のt1、t4、t7の期間)には、前記PMOSトランジスタMP1, MP2によりそれぞれ前記第2のノードn2、第1のノードn1、及び第5のノードn5はハイレベルに充電される。このとき、前記第2のノードn2のレベルを反転したレベルの信号が生ずる第3のノードn3にはローレベルの信号が加わっている。また、NMOSトランジスタMN5およびPMOSトランジスタMP4はオフ状態になっており、出力部4の第4のノードn4の信号レベルは保持されるので、前記インバータ回路INV7、INV8で構成されたラッチ回路により出力信号Qの値は保持されている。
次に、クロック信号CKがローレベルからハイレベルに遷移し且つ入力信号Dがハイレベルのとき(図9のt2の期間)、前記NMOSトランジスタMN1、MN2、MN3は全てオンとなるので、前記第2のノードn2は、電荷が放電されて、ローレベルになる。このとき、前記第3のノードn3は前記第2のノードn2の信号がローレベルに遷移するのに伴ってハイレベルに遷移する。この前記第2のノードn2がローレベルに遷移することにより、出力部4において、前記PMOSトランジスタMP4がオンになって第4のノードn4の信号がハイレベルに変化する。この第4のノードn4のハイレベルの信号は、前記インバータ回路INV7、INV4により順次反転されて、前記出力端子Qにはハイレベルの信号が出力される。また、第5のノードn5には第1のノードn1の信号が遅れて伝播される。
前記第2のノードn2の信号がローレベルに遷移した後(図9のt3の期間)は、前記入力信号Dがハイレベルからローレベルに変化したとしても、前記インバータ回路INV1、INV2で構成されるラッチ回路2により前記第2のノードn2及び第3のノードn3の信号は保持される。このとき、出力部4のPMOSトランジスタMP4はオン状態に保持され、第4のノードn4の電位がハイレベルに保持されるので、前記出力端子Qの電位はハイレベルに保持される。
前記クロック信号CKがローレベルからハイレベルに遷移し且つ前記入力信号Dがローレベルのとき(図9のt5の期間)、前記NMOSトランジスタMN2はオフとなるので、入力部1の第2のノードn2の信号はハイレベルのまま保持され、ラッチ回路2の第3のノードn3の信号はローレベルに保持される。また制御部3のNMOSトランジスタMN4はクロック信号CKのハイレベルへの遷移によりオンする。これにより、制御部3の第1のノードn1は、前記オンになったNMOSトランジスタMN4を介して第3のノードと接続されて、ハイレベルから第3のノードn3と同じローレベルの電位に遷移する。そして、インバータ回路INV5, INV6の遅延時間分遅れて前記第5のノードn5の信号がローレベルに遷移して、入力部1のNMOSトランジスタMN3がオフする。このとき、出力部4では、NMOSトランジスタMN5,MN6が共にオンになり、PMOSトランジスタMP4がオフになるので、第4のノードn4の信号はローレベルとなり、出力端子Qにローレベルの信号が出力される。
その後、クロック信号CKがハイレベルの状態において、制御部3の第1のノードn1の信号がローレベルに遷移した後(図9のt6の期間)では、入力信号Dがローレベルからハイレベルに変化したとしても、NMOSトランジスタMN3はオフとなっているので、入力部1の第2のノードn2は電荷が放電されず、前記ラッチ回路2によりハイレベルの電位に保持される。その結果、前記出力端子Qの信号はローレベルの電位に保持される。
以上述べたとおり、本実施の形態では、出力部4の構成を図4に示した第3の実施の形態の出力部4とは異なる形態において同一機能を実現させるようにしたものであり、第3の実施の形態と同一の効果を得ることができる。しかも、本実施の形態の回路は、図13の従来回路に比べて1個少ない24個のMOSトランジスタでフリップフロップ回路を構成できる。
(第6の実施の形態)
続いて、本発明の第6の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
図10は本実施の形態におけるフリップフロップ回路の回路図である。図10のフリップフロップ回路は、第5の実施の形態のラッチ回路2の構成を更に改良したものである。すなわち、図8に示した、第5の実施の形態との具体的な違いは、ラッチ回路2において、2個のインバータ回路INV1、INV2に加えて、PMOSトランジスタMP5を備えたことである。本実施の形態では、前記インバータ回路INV2は、PMOSトランジスタMP6とNMOSトランジスタMN7との直列接続により構成され且つNMOSトランジスタMN7のソースをアースに接続したCMOSインバータ回路により構成される。また、前記追加したPMOSトランジスタMP5は前記インバータ回路INV2と電源との間に挿入される。このPMOSトランジスタMP5のゲートは制御部3の第5のノードn5に接続される。
本実施の形態の回路構成は、クロック信号CKがローレベルからハイレベルに遷移し且つ入力信号Dがハイレベルのとき、前記入力部1において第2のノードn2を放電する時間を早めて、フリップフロップ回路の動作を速くする。以下、この動作について、図9のタイムチャートを用いて詳しく説明する。
図10において、前記クロック信号CKがローレベルの期間(図9のt1, t4, t7の期間)では、制御部3の第5のノードn5は前記第2の実施の形態の説明から判るようにハイレベルの電位に充電されているので、PMOSトランジスタMP5はオフしている。入力部1における第2のノードn2の電位はPMOSトランジスタMP1によってハイレベルの電位に充電されている。
次に、入力信号Dがハイレベルであり且つクロック信号CKがローレベルからハイレベルに遷移するとき(図9のt2の期間)、3個のNMOSトランジスタMN1, MN2, MN3はすべてオンとなるので入力部1の第2のノードn2は、電荷が放電され、ローレベルになる。ここで、本実施の形態における特徴であるPMOSトランジスタMP5が無かった場合、すなわち、図8のフリップフロップ回路構成の場合、第3のノードn3のローレベルの信号を受けてオン状態にあるPMOSトランジスタMP6は第2のノードn2に電流供給を行うので、インバータ回路INV2は第2のノードn2の信号がローレベルへ遷移するのを妨げ、遷移時間を長くする。しかし、PMOSトランジスタMP5を備えた本実施の形態では、この過程において、当初は、前記PMOSトランジスタMP5はオフしており且つNMOSトランジスタMN7もオフしているため、ラッチ回路2のインバータ回路INV2は第2のノードn2へ電流供給しない。これにより、前記インバータ回路INV2は前記第2のノードn2の信号がハイレベルからローレベルに遷移するのを妨げない。よって、このPMOSトランジスタMP5は、この不要な電流供給を断つ第1の遮断手段12を構成する。
従って、本実施の形態では、図1、図3、図4及び図8に示したフリップフロップ回路と同様の機能を保持しつつ、ラッチ回路2が第2のノードn2の電位を保つ働きを無くしてしまうので、入力部1の第2のノードn2のローレベルへの遷移が高速になる。そして、次の過程において、前記第2のノードn2の信号がローレベルへ、前記第3のノードn3の信号がハイレベルへと順に遷移した後は、前記インバータ回路INV2を構成するNMOSトランジスタMN7がオンになり、前記第2のノードn2の電位がローレベルに保持される。
また、クロック信号CKがローレベルからハイレベルに遷移するとき、入力信号Dがローレベルの場合には(図9のt5の期間)、前記NMOSトランジスタMN2はオフ状態なので、前記第2のノードn2の信号はハイレベルのまま保たれる。したがって、前記第3のノードn3の信号もローレベルに保たれる。これにより、前記第1のノードn1は、既述したとおり、オンになった制御部3のNMOSトランジスタMN4を介して第3のノードn3に接続され、その電位はハイレベルからローレベルに遷移する。そして、インバータ回路INV5, INV6を介するのに要する時間分遅れて第5のノードn5の電位がローレベルに遷移する。このとき、PMOSトランジスタMP5, MP6は共にオンとなり、前記ノードn2の電位はハイレベルに保たれる。
以上述べたとおり、本実施の形態のフリップフロップ回路は、図13の従来回路と同数の25個のMOSトランジスタを用いることにより、従来回路に比べて動作時間を短くできる機能を有する。
尚、本実施の形態は、図8に示したフリップフロップ回路に対して改良を加える例を示したが、図1、図3又は図4に示した第1、第2又は第3の実施の形態に対して改良しても良い。
(第7の実施の形態)
次に、本発明の第7の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
図11は本実施の形態におけるフリップフロップ回路の回路図である。第7の実施の形態のフリップフロップ回路と図4に示した第3の実施の形態との違いは、図4における出力部4を改良した点である。
具体的には、図11の本実施の形態では、インバータ回路INV4はPMOSトランジスタMP4とNMOSトランジスタMN7とで構成されたCMOSインバータ回路であり、そのインバータ回路INV4とアースとの間にNMOSトランジスタMN6が配置されている。そして、NMOSトランジスタMN6のゲートは入力部1の第2のノードn2に接続されている。
本実施の形態の回路は、入力信号Dがハイレベルであり且つ前記クロック信号CKがローレベルからハイレベルに遷移する場合において、前記第1のノードn1が当初のハイレベルから一時的にローレベルに下がった後、再びハイレベルに戻るグリッチgが生成されるとき、前記出力信号Qに生ずるグリッチを防ぐことができる。以下、これについて詳細に説明する。
クロック信号CKがローレベルのとき、当初、ラッチ回路2の第2のノードn2の電位はハイレベル、第3のノードn3の電位はローレベル、また、制御部3の第1のノードn1の電位はハイレベルである。前記クロック信号CKがローレベルからハイレベルに遷移する時、入力信号Dがハイレベルの場合には、NMOSトランジスタMN4がオンになり、前記第1のノードn1は、前記第3のノードn3と同電位になろうとして、ローレベルへの遷移を始める。しかし、クロック信号CKのハイレベルへの遷移に伴い第2のノードn2の信号がローレベルに遷移すると、第3のノードn3の信号はハイレベルに遷移し、また一方で、前記PMOSトランジスタMP3がオンになるため、前記第1のノードn1は、ローレベルへの遷移を中止して、前記第3のノードn3と同電位のハイレベルに遷移する。従って、前記第1のノードn1の信号にはハイレベルから一時的にローレベルに遷移した後に、再びハイレベルに遷移するグリッチ波形が生成される。
このとき、グリッチの最低電位がNAND回路NAND1の論理閾値電圧より低下する場合には、出力部4における第4のノードn4にも、当初のローレベルから一時ハイレベルに遷移した後に、再びローレベルに遷移するグリッチが生成されようとするが、本実施の形態では、グリッチが制御部3の第1のノードn1から出力部4の第4のノードn4に伝播される前に、前記第2のノードn2の電位がローレベルに遷移して、NMOSトランジスタMN6はオフとなるので、出力信号Qはハイレベルに保持される。このように、NMOSトランジスタMN6により、前記出力信号Qにハイレベルからローレベルに遷移しようとするグリッチの生成を抑制する第2の遮断手段13が構成される。
以上述べたとおり、本実施の形態では、出力端子にグリッチが生成されないので、消費電力を小さくすることができる。
尚、本実施の形態は図4に示したフリップフロップ回路に適用したが、図1、図3、図5、図6、図7、図8又は図10のフリップフロップ回路に対して適用してもよいのは勿論である。
(第8の実施の形態)
図12は第8の実施の形態におけるフリップフロップ回路の変形例を示す回路図である。
図11に示した第7の実施の形態との違いは、出力端子Qと電源との間に、PMOSトランジスタMP7が接続されている点である。ここで、このPMOSトランジスタMP7のゲートは入力部1における第2のノードn2に接続される。
以上により、入力信号Dがハイレベルであり且つクロック信号CKがローレベルからハイレベルに遷移する場合において、前記第2のノードn2の信号がハイレベルからローレベルに遷移したとき、前記PMOSトランジスタMP7がオンになるので、第1、第3及び第4のノードn1、n3、n4が変化するよりも速く出力信号Qがハイレベルに遷移する。ここで、2個のPMOSトランジスタMP4、MP7と2個のNMOSトランジスタMN6、MN7とから構成される回路は、前記第2のノードn2と第4のノードn4との2つの入力に対して信号Qを出力するNAND回路NAND2の機能を有する。本実施の形態においても、図11と同様に、グリッチが前記出力信号Qに伝播されることはない。
従って、本実施の形態では、入力信号Dがハイレベルであり且つクロック信号CKがローレベルからハイレベルに遷移するとき、出力信号Qを高速にハイレベルに遷移させて、フリップフロップ回路の高速動作を図ることができる。
尚、本実施の形態は、図11のフリップフロップ回路に適用したが、図1、図3、図4、図5、図6、図7、図8又は図10のフリップフロップ回路に対して適用しても良い。