JP3614125B2 - Cpフリップフロップ - Google Patents
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Description
【発明の属する技術分野】
本発明はフリップフロップに係り、特に活性モード(active mode; power on)では既存の低電力用フリップフロップより狭い面積で低電力、高速動作が可能であり、スリープモード(sleep mode; power off)では最小の消耗電力でラッチ機能を行うCPフリップフロップに関する。
【0002】
【従来の技術】
図1は、既存のトランスミッションゲートマスタスレーブ−フリップフロップ(Transmission Gate master−slave Flip Flop; 以下”TGFF”と称する)の回路図である。
図1を参照すれば、TGFFは、点線左側のマスタ段(Master stage)と点線右側のスレーブ段(Slave stage)とより構成される。
【0003】
クロック信号Clkがハイ(ロー)状態である時、マスタ段は、入力データDataを受信してラッチし、スレーブ段は、以前の論理状態をラッチして出力する。
クロック信号Clkがロー(ハイ)状態である時、マスタ段は、入力データDataをもう受信しなく、スレーブ段は、マスタ段の論理状態を伝達して出力する。
ここで、Vddは高い供給電圧、GNDはグランド電圧、Clkbは逆クロックで、クロックClkの位相が反転された信号、Qは正の出力端を示す。
【0004】
図2は、既存のハイブリッドラッチフリップフロップ(Hybrid Latch Flip Flop; 以下”HLFF”と称する)の回路図である。
図2を参照すれば、HLFFは、点線左側のダイナミックフロント段(dynamic front stage)と点線右側のスタティックバック段(static back stage)とより構成される。
【0005】
クロック信号Clkがハイレベルからローレベルに遷移すれば、3個のインバータによる反転遅延された逆クロック信号Clkbの遅延時間内に入力データDataはフロント段に伝達され、フロント段は充電または放電またはその前の状態を維持し、バック段は以前の論理状態をそのまま維持する。
クロック信号Clkがローレベルからハイレベルに遷移すれば、フロント段はもう入力データDataを受信せず、バック段は以前の論理状態をバック段に伝達して出力させる。
【0006】
図3は、既存のセミダイナミックフリップフロップ(Semi Dynamic Flip Flop;
以下”SDFF”と称する)の回路図である。
図3を参照すれば、SDFFは、点線左側のプリチャージ段及び点線右側の出力バッファ段より構成されている。入力データDataが論理ハイである時、プリチャージ段は全て放電されて出力Q_bは論理ハイ状態となり、入力データDataが論理ローである時、プリチャージ段は論理ハイ状態にチャージされて出力Q_bは論理ロー状態となる。
【0007】
図4は、既存のセンス増幅器として使われるフリップフロップ(Sense Amplifier Flip Flop; 以下”SAFF”と称する)の回路図である。
図4を参照すれば、SAFFは、クロックがハイである時、入力信号の電圧レベルが二つのNANDゲートより構成されたラッチ回路に貯蔵されて出力され、クロックがローである時、入力信号に関係なく出力Q、Qbは以前の状態を維持する。
【0008】
【発明が解決しようとする課題】
前記した既存のフリップフロップは、マスタ段またはダイナミックフロント段がプリチャージされなければならないために電力の消耗が大きい。現在システムが高速低電力を要求するため、既存のフリップフロップを用いてこれを満足させるためには使用面積と電力消耗が大きくなる短所がある。
【0009】
前記フリップフロップは、MTCMOS(Multi Threshold Complementary Metal Oxide Silicon)技術を用いれば、供給電源を遮断して動作させない回路(power down circuit)を具備するシステムの活性モードはもちろんスリープモードに使用できる。ただし、供給電源が遮断された時にラッチされたデータを貯蔵するための回路を追加しなければならない以外にも、データを貯蔵するための制御信号の設計が複雑であるという短所がある。
【0010】
ここでMTCMOS技術とは、供給電源(power supply; Vdd、VssまたはGND)及び論理回路間にスレッショルド電圧が相対的に高いMOSスイッチを直列に連結した構造をいう。MTCMOS技術は、前記MOSスイッチの開閉によってスレッショルド電圧が相対的に低いMOSトランジスタより構成された前記論理回路に前記供給電源を供給させたりあるいは遮断させることによって消耗電力を減らしうる技術をいう。
【0011】
前記MTCMOS技術は、活性モードでは前記MOSスイッチをオンさせて前記供給電源を前記論理回路に供給し、スリープモードでは前記MOSスイッチをオフさせて前記供給電源を前記論理回路から遮断して全体システムの電力消耗を最小化できる。
【0012】
特に、この技術は、活性モードよりスリープモードに該当する時間が長時間のシステムに使われる回路の消費電力を減らすのに非常に有用である。しかし前述したように、供給電源が遮断された時に備える特別な手段がなければ、ラッチ回路やフリップフロップに貯蔵されたデータが損失される短所がある。
【0013】
したがって、本発明は、既存の低電力用フリップフロップに比べて狭い面積、低い消費電力及び高速動作が可能なCPフリップフロップ(Complementary Pass transistor based flip−flop)を提供することを目的とする。
【0014】
さらに、本発明は、スリープモード時にラッチされたデータを貯蔵するための回路を追加しなくても、前記データをラッチでき、消費される電力も最小化するCPフリップフロップを提供することを目的とする。
【0015】
【課題を解決するための手段】
本発明の第1のCPフリップフロップは、クロック信号を反転遅延させるクロック遅延部と、前記クロック信号及び前記クロック遅延部の出力信号に応答して入力データをスイッチングするスイッチ部と、このスイッチ部の少なくとも一つ以上の出力信号を貯蔵するラッチ部とを具備する。
【0016】
望ましい第1の形態によれば、前記クロック遅延部は、クロック信号を反転遅延させる直列連結された奇数のインバータを具備する。前記スイッチ部は、前記クロック信号に応答して入力データをスイッチングする第1スイッチと、前記クロック遅延部の出力信号に応答して前記第1スイッチの出力信号をスイッチングする第2スイッチとを具備する。前記ラッチ回路は、入力端子に前記スイッチ部の前記第2スイッチが連結された第1インバータと、入力端子に前記第1インバータの出力端子が連結され、出力端子に前記第1インバータの入力端子が連結された第2インバータとを具備する。
【0017】
望ましい第2の形態によれば、前記CPフリップフロップは、前記入力データを反転させる第1インバータをさらに具備する。前記クロック遅延部は、クロック信号を反転遅延させる直列連結された奇数のインバータを具備する。前記スイッチ部は、前記クロック信号に応答して前記入力データをスイッチングする第1スイッチと、前記クロック遅延部の出力信号に応答して前記第1スイッチの出力信号をスイッチングする第2スイッチと、前記クロック信号に応答して前記第1インバータの出力信号をスイッチングする第3スイッチと、前記クロック遅延部の出力信号に応答して前記第3スイッチの出力信号をスイッチングする第4スイッチとを具備する。前記ラッチ部は、入力端子に前記スイッチ部の前記第2スイッチが連結され、出力端子に前記第4スイッチが連結された第2インバータと、入力端子に前記スイッチ部の前記第4スイッチが連結され、出力端子に前記第2スイッチが連結された第3インバータとを具備する。
【0018】
望ましい第3の形態によれば、前記クロック遅延部は、前記クロック信号及びイネーブル信号に応答して前記クロック信号を反転遅延させる。前記スイッチ部は、前記クロック信号に応答して入力データをスイッチングする第1スイッチ及び前記クロック遅延部の出力信号に応答して前記第1スイッチの出力信号をスイッチングする第2スイッチを具備する。前記ラッチ部は、論理回路及びラッチ回路を具備する。前記論理回路はセット信号及びリセット信号に応答するNANDゲートを具備する。前記ラッチ回路は、データを貯蔵するための第1インバータ、第2インバータとセット信号及びリセット信号に応答する4個のNMOSトランジスタとを具備する。
【0019】
望ましい第4の形態によれば、前記CPフリップフロップは、入力データを反転させる第1インバータをさらに具備する。前記クロック遅延部は、前記クロック信号及びイネーブル信号に応答して前記クロック信号を反転遅延させる。前記スイッチ部は、前記クロック信号に応答して前記入力データをスイッチングする第1スイッチ、前記クロック遅延部の出力信号に応答して前記第1スイッチの出力信号をスイッチングする第2スイッチ、前記クロック信号に応答して前記第1インバータの出力信号をスイッチングする第3スイッチ及び、前記クロック遅延部の出力信号に応答して前記第3スイッチの出力信号をスイッチングする第4スイッチを具備する。
前記ラッチ部は、論理回路及びラッチ回路を具備する。前記論理回路は、セット信号及びリセット信号に応答するNANDゲートを具備する。前記ラッチ回路は、データを貯蔵するための第2インバータ、第3インバータとセット信号及びリセット信号に応答する4個のNMOSトランジスタとを具備する。
【0020】
本発明の第2のCPフリップフロップは、第1仮想供給電源部、第2仮想供給電源部、クロック遅延部、スイッチ部及びラッチ部を具備する。
【0021】
前記第1仮想供給電源部は、供給される電源のうち一番高い電圧を有する第1供給電源を受信して第1仮想供給電源を提供する。前記第2仮想供給電源部は、供給される電源のうち一番低い電圧を有する第2供給電源を受信して第2仮想供給電源を提供する。前記クロック遅延部は、クロック信号を受信してクロック信号を反転/遅延させて出力したり、少なくとも一つの制御信号をさらに受信し、受信された前記制御信号に応答して前記クロック信号を反転/遅延させて出力する。前記スイッチ部は、前記クロック信号及び前記クロック遅延部の出力信号に応答して入力データをスイッチングする。前記ラッチ部は、前記スイッチ部の少なくとも一つの出力信号を貯蔵する。
【0022】
前記クロック遅延部及び前記スイッチ部は全てLT MOSトランジスタよりなり、前記ラッチ部は、複数のLT(Low Threshold)MOSトランジスタまたは複数のLT MOSトランジスタ及び少なくとも一つのHT(High Threshold)MOSトランジスタよりなり、LT MOSトランジスタは前記第1供給電源と前記第2供給電源との間、前記第1供給電源と前記第2仮想供給電源との間、前記第1仮想供給電源と前記第2供給電源との間及び前記第1仮想供給電源と前記第2仮想供給電源との間の4つの場合のうち一つで動作し、HT MOSトランジスタは前記第1供給電源及び前記第2供給電源の間で動作し、LT MOSトランジスタは、HT MOSトランジスタに比べて相対的にスレッショルド電圧が低い。たとえば、前記LT MOSトランジスタのスレッショルド電圧は、LT NMOSトランジスタVtnの場合は0.1ボルトないし0.4ボルトの間、LT PMOSトランジスタVtpの場合は−0.1ボルトないし−0.4ボルトの間であり、前記HT MOSトランジスタのスレッショルド電圧は、HT NMOSトランジスタVtnの場合は0.4ボルトないし0.7ボルトの間、HT PMOSトランジスタVtpの場合は−0.4ボルトないし−0.7ボルトの間であることが普通である。
【0023】
望ましくは、前記LT MOSトランジスタにおいて、LT NMOSトランジスタのスレッショルド電圧Vtnは0.33±0.04ボルトであり、LT PMOSトランジスタのスレッショルド電圧Vtpは−0.4±0.04ボルトである。前記HT MOSトランジスタにおいて、HT NMOSトランジスタのスレッショルド電圧Vtnは0.6±0.06ボルトであり、HT PMOSトランジスタのスレッショルド電圧Vtpは−0.65±0.06ボルトである。
【0024】
望ましい第1の形態によれば、前記クロック遅延部は、互いに直列連結された複数の奇数のインバータを具備し、この複数のインバータは各々LT MOSトランジスタより構成される。前記スイッチ部は、前記クロック信号に応答して前記入力データをスイッチングする第1スイッチ及び、クロック遅延部の出力信号に応答して前記第1スイッチの出力信号をスイッチングする第2スイッチを具備する。前記第1スイッチ及び前記第2スイッチは、各々少なくとも一つのLT MOSトランジスタより構成される。前記ラッチ部は、入力端子に前記第2スイッチの出力信号が印加される第1インバータ及び、入力端子に前記第1インバータの出力端子が連結され、出力端子が前記第1インバータの入力端子に連結された第2インバータを具備する。前記第1インバータ及び第2インバータは、各々HT MOSトランジスタより構成される。
前記ラッチ部は、一端が第1供給電源に連結され、他端が前記第1インバータの入力端子に連結され、ゲートは前記第1インバータの出力端子に連結された第1LT PMOSトランジスタをさらに具備できる。
【0025】
前記望ましい第1の形態及び後述する第2の形態ないし第6の形態において、LT MOSトランジスタは、前記第1仮想供給電源及び前記第2仮想供給電源の間で動作し、HT MOSトランジスタは、前記第1供給電源及び第2供給電源の間で動作することが望ましい。
【0026】
望ましい第2の形態によれば、前記クロック遅延部は、前記クロック信号を逆転させる第3インバータ、この第3インバータを逆転させる第4インバータ及び、この第4インバータの出力信号及びフローティング防止信号に応答して前記クロック信号を反転遅延させた逆クロック信号を出力するNORゲートを具備する。前記第3インバータ及び前記第4インバータはLT MOSトランジスタを具備し、前記NORゲートはLT MOSトランジスタ及びHT MOSトランジスタを具備する。前記スイッチ部及び前記ラッチ部は第1の形態の場合と同一である。前記フローティング防止信号は電源がオフされた時、図14ないし図17のNMOSトランジスタ1122及び1124をオフさせて漏れ電流をなくす役割をする。
【0027】
望ましい第3の形態によれば、前記CPフリップフロップは、入力データを逆転させる第3インバータをさらに具備する。この複数のインバータはLT MOSトランジスタより構成される。前記クロック遅延部は、複数の奇数のインバータを具備し、この複数のインバータは各々LT MOSトランジスタより構成される。前記スイッチ部は、前記クロック信号に応答して前記入力データをスイッチングする第1スイッチ、前記クロック遅延部の出力信号に応答して前記第1スイッチの出力信号をスイッチングする第2スイッチ、前記クロック信号に応答して前記入力データ信号を逆転させた前記第3インバータの出力信号をスイッチングする第3スイッチ及び、前記第3スイッチの出力信号をスイッチングする第4スイッチを具備する。これら第1スイッチないし第4スイッチは各々少なくとも一つのLT MOSトランジスタより構成される。
前記ラッチ部は、入力端子に前記第2スイッチの出力信号が印加され、出力端子が前記第4スイッチの出力端子と連結された第1インバータ及び、入力端子に前記第4スイッチの出力信号が印加され、出力端子が前記第2スイッチの出力端子に連結された第2インバータを具備する。前記第1インバータ及び第2インバータは各々HT MOSトランジスタより構成される。
前記ラッチ部は、一端が前記第1供給電源に連結され、他端が前記第2スイッチの出力端子に連結され、ゲートは前記第4スイッチの出力端子に連結された第1LT PMOSトランジスタ及び/または、一端が前記第1供給電源に連結され、他端が前記第4スイッチの出力端子に連結され、ゲートは前記第2スイッチの出力端子に連結された第2LT PMOSトランジスタをさらに具備できる。
【0028】
望ましい第4の形態によれば、前記クロック遅延部は、前記クロック信号を逆転させる第4インバータ、この第4インバータを逆転させる第5インバータ及び、この第5インバータの出力信号及びフローティング防止信号に応答して前記クロック信号を反転遅延させた逆クロック信号を出力するNORゲートを具備する。前記第4インバータ及び前記第5インバータはLT MOSトランジスタより構成され、前記NORゲートはLT MOSトランジスタ及びHT MOSトランジスタより構成される。前記スイッチ部及び前記ラッチ部は第3の形態の場合と同一である。
【0029】
望ましい第5の形態によれば、前記CPフリップフロップは、データホールド部をさらに備える。このデータホールド部は、一端が前記第2スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第1HT NMOSトランジスタ、一端が前記第4スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第2HT NMOSトランジスタ、入力端子が前記第1HT NMOSトランジスタの他端に連結され、出力端子が前記第2HT NMOSトランジスタの他端に連結された第4インバータ及び、入力端子が前記第2HT NMOSトランジスタの他端に連結され、出力端子が前記第1HT NMOSトランジスタの他端に連結された第5インバータを具備する。前記第4インバータ及び前記第5インバータはHT MOSトランジスタより構成される。
前記ラッチ部は、入力端子が前記第2スイッチの出力端子に連結され、出力端子が前記第4スイッチの出力端子と連結された第1インバータ及び、入力端子が前記第4スイッチの出力端子に連結され、出力端子が前記第2スイッチの出力端子に連結された第2インバータを具備する。前記第1インバータ及び第2インバータは各々LT MOSトランジスタより構成される。
前記ラッチ部は、一端が前記第1供給電源に連結され、他端が前記第2スイッチの出力端子に連結され、ゲートは前記第4スイッチの出力端子に連結された第1LT PMOSトランジスタ及び/または、一端が前記第1供給電源に連結され、他端が前記第4スイッチの出力端子に連結され、ゲートは前記第2スイッチの出力端子に連結された第2LT PMOSトランジスタをさらに具備できる。残りのデータ信号を逆転させる第3インバータ及びスイッチ部は、前記第3の形態の場合と同一である。
【0030】
望ましい第6の形態によれば、前記CPフリップフロップは、セット/リセット部をさらに具備する。このセット/リセット部は、セット信号及びリセット信号に応答する第1NANDゲート、一端が前記第2スイッチの出力端子に連結され、ゲートに前記リセット信号が印加される第1HT NMOSトランジスタ、一端が前記第4スイッチの出力端子に連結され、他端が前記第1HT NMOSトランジスタの他端に連結され、ゲートに前記セット信号が印加される第2HT NMOSトランジスタ及び、一端が前記第2供給電源に連結され、他端が前記第1HT NMOSトランジスタ及び前記第2HT NMOSトランジスタの他端に共通に連結され、ゲートに前記第1NANDゲートの出力信号が印加される第3HT NMOSトランジスタを具備する。前記第1NANDゲートはLT MOSトランジスタを具備する。
前記クロック遅延部は、前記クロック信号を反転させる第4インバータ、前記第4インバータの出力信号及びイネーブル信号に応答する第2NANDゲート及び、前記第2NANDゲートの出力信号及び前記フローティング防止信号に応答するNORゲートを具備する。
残りの前記スイッチ部、ラッチ部及び第3インバータは前記第3の形態の場合と同一である。
【0031】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。なお、各図面において、同じ参照符号は同じ要素を示す。また、以下の実施形態は例示的なものにすぎず、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能である。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まる。
【0032】
図5は、本発明の第1実施形態に係るCPフリップフロップの回路図である。図5を参照すれば、本発明の第1実施形態に係るCPフリップフロップは、クロック遅延部210、スイッチ部220、ラッチ部230及びバッファ部240を具備する。
【0033】
クロック遅延部210は、クロック信号Clkを反転させる第1インバータ211、この第1インバータ211の出力信号を反転させる第2インバータ212、この第2インバータ212の出力信号を反転させる第3インバータ213を具備する。
スイッチ部220は、クロック信号Clkに応答して入力データDataをスイッチングする第1スイッチ221、クロック遅延部210の出力信号に応答して第1スイッチ221の出力信号をスイッチングする第2スイッチ222を具備する。ラッチ部230は、出力端子が第2スイッチ222に連結された第4インバータ231、入力端子が第4インバータ231の出力端子に連結され、出力端子は第4インバータ231の入力端子に連結された第5インバータ232を具備する。
バッファ部240は、第6インバータ242を具備する。
【0034】
図6は、本発明の第2実施形態に係るCPフリップフロップの回路図である。図6を参照すれば、本発明の第2実施形態に係るCPフリップフロップは、クロック遅延部310、スイッチ部320、ラッチ部330、バッファ部340及び第1インバータ350を具備する。
【0035】
第1インバータ350は、入力データDataを反転させる。
クロック遅延部310は、クロック信号Clkを反転させる第2インバータ311、この第2インバータ311の出力信号を反転させる第3インバータ312、この第3インバータ312の出力信号を反転させる第4インバータ313を具備する。
スイッチ部320は、クロック信号Clkに応答して入力データDataをスイッチングする第1スイッチ321、クロック遅延部310の出力信号に応答して第1スイッチ321の出力信号をスイッチングする第2スイッチ322、クロック信号Clkに応答して第1インバータ350の出力信号をスイッチングする第3スイッチ323及び、クロック遅延部310の出力信号に応答して第3スイッチ323の出力信号をスイッチングする第4スイッチ324を具備する。
ラッチ部330は、入力端子がスイッチ部320の第2スイッチ322と連結され、出力端子はスイッチ部320の第4スイッチ324と連結される第5インバータ331、入力端子がスイッチ部320の第4スイッチ324と連結され、出力端子がスイッチ部320の第2スイッチ322と連結される第6インバータ332を具備する。
バッファ部340は、入力端子がスイッチ部320の第2スイッチ322に連結される第7インバータ341、入力端子がスイッチ部320の第4スイッチ324に連結される第8インバータ342を具備する。
【0036】
図5及び図6を参照して、本発明の第1実施形態及び第2実施形態に係るCPフリップフロップの動作を説明する。
クロックClkがロー状態であれば、スイッチ部220、320で入力信号Dataを受信するスイッチ221、321及び323はオフ状態にあるので入力信号Dataを受信できないが、前記スイッチ221、321、323に各々連結されているスイッチ222、322及び324はオン状態にある。クロックClkがハイ状態に遷移すれば、前記スイッチ221、321及び323はオンされて入力信号Dataを受信可能になる。一方、クロックClk信号を反転、遅延して出力するクロック遅延部210、310の出力信号により動作する前記スイッチ222、322及び324は、クロックClkがハイ状態に遷移した瞬間から一定の遅延時間後にオフされる。
【0037】
したがって、クロックClkが入力信号Dataを受信できないロー状態からハイ状態に遷移すれば、クロック遅延部210、310で前記クロックClkを遅延させる期間だけスイッチ部220、320の全てのスイッチがオン状態にあり、これにより、入力信号Dataがフリップフロップを通過してラッチ部230、330の論理状態を決定すると同時に、バッファ部240、340の出力信号を決定する。
【0038】
前記クロック遅延部210、310の出力信号は、クロックClk信号がハイ状態に遷移した後、一定の遅延時間が経過すれば前記スイッチ222、322及び324をオフさせるので、入力信号Dataがもうラッチ部230、330やバッファ部240、340に影響を及ぼせない。この時、バッファ部240、340の出力信号は、ラッチ部230。330に貯蔵された論理値により決定される。
【0039】
クロックClkがロー状態に遷移すれば、入力信号Dataをもう受信できないのでバッファ部240、340の出力信号は変わりない。
【0040】
図7は、本発明の第3実施形態に係るCPフリップフロップの回路図である。図7を参照すれば、本発明の第3実施形態に係るCPフリップフロップは、クロック遅延部410、スイッチ部420、ラッチ部430及びバッファ部440を具備する。
【0041】
クロック遅延部410は、クロック信号Clkを反転させる第1インバータ411、一端に第1インバータ411の出力信号が印加され、他端にイネーブル信号ENが印加される第1NANDゲート412及び、この第1NANDゲート412の出力信号を反転させる第2インバータ413を具備する。
スイッチ部420は、クロック信号Clkに応答して入力データDataをスイッチングする第1スイッチ421及び、クロック遅延部410の出力信号に応答して第1スイッチ421の出力信号をスイッチングする第2スイッチ422を具備する。
【0042】
ラッチ部430は、論理回路430a及びラッチ回路430bを具備する。論理回路430aは、セット信号S及びリセット信号RSに応答する第2NANDゲート437を具備する。ラッチ回路430bは、3個のNMOSトランジスタ、すなわち、第1MOSトランジスタ433ないし第3MOSトランジスタ435及び第3インバータ431及び第4インバータ432を具備する。第3インバータ431は、入力端子がスイッチ部420の第2スイッチ422の出力端子に連結され、第4インバータ432は入力端子が第3インバータ431の出力端子に連結され、出力端子がスイッチ部420の第2スイッチ422に連結される。第1MOSトランジスタ433は、一端がスイッチ部420の第2スイッチ422の出力端子に連結され、ゲートにはリセット信号RSが印加される。第2MOSトランジスタ434は、一端が第1MOSトランジスタ433の他端に連結され、他端が第3インバータ431の出力端子に連結され、ゲートにはセット信号Sが印加される。第3MOSトランジスタ435は、一端が第1MOSトランジスタ433の他端及び第2MOSトランジスタ434の一端に共通に連結され、他端が供給電源電圧Vssに連結され、ゲートには第2NANDゲート437の出力信号が印加される。バッファ部440は、第5インバータ441を具備する。
【0043】
図8は、本発明の第4実施形態に係るCPフリップフロップの回路図である。図8を参照すれば、本発明の第4実施形態に係るCPフリップフロップは、クロック遅延部510、スイッチ部520、ラッチ部530、バッファ部540及び第1インバータ550を具備する。
【0044】
第1インバータ550は、入力データDataを反転させる。
クロック遅延部510は、クロック信号Clkを反転させる第2インバータ511、一端に第2インバータ511の出力信号が印加され、他端にイネーブル信号ENが印加される第1NANDゲート512及び、この第1NANDゲート512の出力信号を反転させる第3インバータ513を具備する。スイッチ部520は、クロック信号Clkに応答して入力データDataをスイッチングする第1スイッチ521、クロック遅延部510の出力信号に応答して第1スイッチ521の出力信号をスイッチングする第2スイッチ522、クロック信号Clkに応答して第1インバータ550の出力信号をスイッチングする第3スイッチ523及び、クロック遅延部510の出力信号に応答して第3スイッチ523の出力信号をスイッチングする第4スイッチ524を具備する。
【0045】
ラッチ部530は、論理回路530a及びラッチ回路530bを具備する。論理回路530aは、セット信号S及びリセット信号RSに応答する第2NANDゲート537を具備する。ラッチ回路530bは、3個のNMOSトランジスタ、すなわち、第1MOSトランジスタ533ないし第3トランジスタ535、第4インバータ531及び第5インバータ532を具備する。第4インバータ531は、入力端子がスイッチ部520の第2スイッチ522の出力端子に連結され、出力端子がスイッチ部520の第4スイッチ524の出力端子に連結され、第5インバータ532は入力端子がスイッチ部520の第4スイッチ524に連結され、出力端子がスイッチ部520の第2スイッチ522に連結される。第1MOSトランジスタ533は、一端がスイッチ部520の第2スイッチ522の出力端子に連結され、ゲートにはリセット信号RSが印加される。第2MOSトランジスタ534は、一端が第1MOSトランジスタ533の他端と連結され、他端が第4インバータ531の出力端子に連結され、ゲートにはセット信号Sが印加される。第3MOSトランジスタ535は、一端が第1MOSトランジスタ533の他端及び第2MOSトランジスタ534の一端に共通に連結され、他端が供給電源電圧Vssに連結され、ゲートには論理回路530aの出力信号が印加される。
【0046】
バッファ部540は、入力端子がラッチ部530の第5インバータ532の出力端子に連結された第6インバータ541及び、入力端子がラッチ部530の第4インバータ531の出力端子に連結された第7インバータ542を具備する。
【0047】
図7及び図8を参照して、本発明の第3実施形態及び第4実施形態に係るCPフリップフロップの動作を説明する。
クロック遅延部410、510に印加されるイネーブル信号が論理ハイである時は、前記CPフリップフロップが正常的なフリップフロップの機能を行い、イネーブル信号ENが論理ローである時は、クロック遅延部410、510の出力信号がロー状態になるので、スイッチ部420、520のスイッチ422、522及び524がオフされて入力信号Dataを受信できなくなる。
【0048】
セット信号S及びリセット信号RSが論理ハイ状態である時は、本発明に係るCPフリップフロップが正常的なフリップフロップの動作を行う。
【0049】
セット信号Sがロー状態になれば、ラッチ部430、530の論理回路430a、530aの出力信号は論理ハイ状態になり、ラッチ回路430b、530bの第3トランジスタ435及び535はオンされる。セット信号Sがロー状態であるので、論理的に見た時、リセット信号RSは論理ハイでなければならず、ラッチ回路430b、530bのトランジスタ433及び533はオンされてインバータ441、541の出力信号がハイ状態になる。
【0050】
リセット信号RSがロー状態になれば、ラッチ部430、530の論理回路430a、530aの出力信号は論理ハイ状態になり、ラッチ回路430b、530bのトランジスタ435及び535はオンになる。リセット信号RSがロー状態であるので、論理的に見た時、セット信号Sは論理ハイでなければならず、ラッチ回路430b、530bの第2トランジスタ434及び534はオンされ、トランジスタ433及び533はオフされてインバータ441、541の出力信号がロー状態になる。
【0051】
ここで、ラッチ部430、530の論理回路430a、530aにNANDゲートを使用したことは、セット信号S及びリセット信号RSが同時にハイ状態にある時の不安定な論理状態を考慮した一例である。
【0052】
本発明に係る第1実施形態ないし第4実施形態の4つの実施形態によれば、既存のフリップフロップに比べてゲート数が減少していることが分かる。これは、本発明を具現する場合、ウェハ上で使われる面積が縮小されることを意味する。また信号の伝達が非常に短い瞬間になされるので、システムクロックの周波数がかなり高くなってもこれに応答できる長所がある。既存のフリップフロップのようにフロント段をプリチャージしなくてもよいので、電力消耗も相対的に減少する。また本発明に係るCPフリップフロップは、クロック信号に対する負荷が少なく、使用するトランジスタのゲート幅の総量も既存の回路に比べて少ない。
【0053】
本発明に係るCPフリップフロップと既存のフリップフロップとを同じ条件の下にシミュレーションして比較する。
図9は、フリップフロップを試験するためのテストベンチを示す回路図である。
図9を参照すれば、入力データDataとクロック信号Clkの容量性負荷は各々50fF(femto Farad)であり、フリップフロップの容量性負荷は出力端子Qと逆出力端子Q_bともに200fFと仮定する。
【0054】
フリップフロップを設計する時に常に考慮しなければならないことは、速度と電力消耗との均衡(trade off)である。したがって、すべてのフリップフロップはPDP(Power Delay Product)が最小になるように設計しなければならない。
【0055】
比較試験を簡単にするために、トランジスタの最大ゲート幅は20μm、最小ゲート幅は0.7μmとし、入力データDataとクロックClockには、PMOSトランジスタの幅が35μmで、NMOSトランジスタの幅が15μmであるバッファ用インバータを使用した。
【0056】
回路のシミュレーションは、0.35μmスタンダードCMOS工程を考慮し、MOSFETモデルはレベル28modified BSIM Model、クロック周波数は500MHz及び入力データDataシーケンスは16クロックサイクルと仮定した。
【0057】
図10は、回路が占める電力消耗を図9に係るシミュレーションで比較したグラフである。
図10を参照すれば、クロック信号及びデータ信号が占める消費電力は大きい差がないが、回路内部で消費される電力消耗は相当な差があることが分かる。この時に使用した入力データは10101010....である。
【0058】
図11は、図9に係るシミュレーションでPDPを比較したグラフである。
図11を参照すれば、PDP(Power Delay Product)、すなわち消費電力と応答遅延との積は、CPFF、TGFF、HLFF、SDFF及びSAFFの順に大きくなることが分かる。この時に使われた入力データは11001100....である。
【0059】
図12は、本発明の第5実施形態に係るCPフリップフロップの回路図である。
図12を参照すれば、前記CPフリップフロップは、クロック遅延部910、スイッチ部920、ラッチ部930及びバッファ部940を具備する。
【0060】
第1仮想供給電源(first virtual power supply)VVddは、モード選択信号(Mode Selection signal)MSの逆転された信号MSBに応答し、所定のオン抵抗成分を有するスイッチM1を用いて第1供給電源Vddを前記フリップフロップ回路に伝達する供給電源である。第2仮想供給電源(second virtual power supply)VVssまたはVGNDは、モード選択信号MSに応答し、所定のオン抵抗成分を有するスイッチM2を用いて第2供給電源Vssを前記フリップフロップ回路に伝達する供給電源である。スイッチM1はHT PMOSトランジスタより構成され、スイッチM2はHT NMOSトランジスタより構成されることが望ましい。
【0061】
クロック遅延部910は、3個のインバータ911ないし913を具備してクロック信号Clkを反転遅延させた逆クロック信号Clkbを出力し、3個のインバータ911ないし913はLT MOSトランジスタより構成される。スイッチ部920は、クロック信号Clkに応答して入力データDをスイッチングする第1スイッチ921及び、逆クロック信号Clkbに応答して第1スイッチ921の出力信号をスイッチングする第2スイッチ922を具備し、第1スイッチ921及び第2スイッチ922は、各々少なくとも一つのLT MOSトランジスタより構成される。ラッチ部930は、第2スイッチ922の出力信号を逆転させる第1インバータ932、この第1インバータ932の出力信号を逆転させて第1インバータ932の入力端子にフィードバックさせる第2インバータ931及び、一端が第2スイッチ922の出力端子に連結され、他端が第1供給電源Vddに連結され、ゲートが第1インバータ932の出力端子に連結された第1LT PMOSトランジスタ933を具備する。第1インバータ932及び第2インバータ931は、HT MOSトランジスタより構成される。バッファ部940は、LT MOSトランジスタより構成されるインバータを具備する。
【0062】
クロック遅延部910及びスイッチング部920はLT MOSトランジスタを具備する。ラッチ部930は、複数のLT MOSトランジスタを具備したり、少なくとも一つのHT MOSトランジスタをさらに具備する。前記複数のLT MOSトランジスタは、前記HT MOSトランジスタに比べてスレッショルド電圧が低く、前記第1供給電源電圧と前記第2供給電源電圧との間、または前記第1仮想電源電圧と前記第2供給電源電圧との間、または前記第1仮想電源電圧と前記第2仮想電源電圧との間で動作する。前記HT MOSトランジスタは、前記第1供給電源電圧と前記第2供給電源電圧との間で動作する。
【0063】
ここで、スレッショルド電圧は、LT NMOSトランジスタの場合は0.33±0.04ボルト、LT PMOSトランジスタの場合は−0.4±0.04ボルト、HT NMOSトランジスタの場合は0.6±0.06ボルト、HT NMOSトランジスタの場合は−0.65±0.06ボルトであることが望ましい。
【0064】
図13は、本発明の第6実施形態に係るCPフリップフロップの回路図である。
図13を参照すれば、前記CPフリップフロップは、クロック遅延部1010、スイッチ部920、ラッチ部930及びバッファ部940を具備する。
【0065】
第6実施形態に係る前記CPフリップフロップは、前記第5実施形態に係るCPフリップフロップと同一であり、ただし、クロック遅延部1010だけで差がある。すなわち、クロック遅延部1010は、クロック信号Clkを逆転させる第3インバータ1011、この第3インバータ1011の出力信号を逆転させる第4インバータ1012及び、CPフリップフロップがスリープモード状態にある時に貯蔵されたデータの状態を安定化させるために提供されるフローティング防止信号AF(Anti−Floating)及び第4インバータ1012の出力信号に応答するNORゲート1013を具備する。第3インバータ1011及び第4インバータ1012はLT MOSトランジスタより構成され、NORゲート1013はLT MOSトランジスタ及びHT MOSトランジスタより構成される。
【0066】
図14は、本発明の第7実施形態に係るCPフリップフロップの回路図である。
図14を参照すれば、前記CPフリップフロップは、クロック遅延部1110、スイッチ部1120、ラッチ部1130、バッファ部1140及び第3インバータ1150を具備する。
【0067】
クロック遅延部1110は、クロック信号Clkを反転遅延させる3個のインバータ1111ないし1113を具備し、この3個のインバータ1111ないし1113はLT MOSトランジスタより構成される。スイッチ部1120は、第1スイッチ1121ないし第4スイッチ1124を具備する。第1スイッチ1121はクロック信号Clkに応答して入力データDをスイッチングし、第2スイッチ1122は逆クロック信号Clkbに応答して第1スイッチ1121の出力信号をスイッチングし、第3スイッチ1123はクロック信号Clkに応答して第3インバータ1150の出力信号をスイッチングし、第4スイッチ1124は逆クロック信号Clkbに応答して第3スイッチ1123の出力信号をスイッチングする。第1スイッチ1121ないし第4スイッチ1124は、各々少なくとも一つのLT MOSトランジスタより構成される。
【0068】
ラッチ部1130は、第2スイッチ1122の出力信号を逆転させる第1インバータ1132、この第1インバータ1132の出力信号を逆転させて第1インバータ1132の入力端子にフィードバックさせる第2インバータ1131、一端が第2スイッチ1122の出力端子に連結され、他端が第1供給電源Vddに連結され、ゲートが第1インバータ1132の出力端子に連結された第1LT PMOSトランジスタ1133及び一端が第4スイッチ1124の出力端子に連結され、他端が第1供給電源Vddに連結され、ゲートが第2インバータ1131の出力端子に連結された第2LT PMOSトランジスタ1134を具備する。第1インバータ1132及び第2インバータ1131は、HT MOSトランジスタより構成される。
【0069】
バッファ部1140は、入力端子に第2スイッチ1122の出力端子が連結された第4インバータ1141及び、入力端子に第4スイッチ1124の出力端子が連結された第5インバータ1142を具備する。第3インバータ1150は入力データDを逆転させ、LT MOSトランジスタより構成される。
【0070】
図15は、本発明の第8実施形態に係るCPフリップフロップの回路図である。
図15を参照すれば、CPフリップフロップは、クロック遅延部1210、スイッチ部1120、ラッチ部1130、バッファ部1140及び第3インバータ1150を具備する。
【0071】
第8実施形態に係る前記CPフリップフロップは、前記第7実施形態に係る前記CPフリップフロップと同一であり、ただし、クロック遅延部1210だけに差がある。すなわち、クロック遅延部1210は、クロック信号Clkを逆転させる第4インバータ1211、この第4インバータ1211の出力信号を逆転させる第5インバータ1212及び、フローティング防止信号AFと第5インバータ1212の出力信号とに応答するNORゲート1213を具備する。第4インバータ1211及び第5インバータ1212はLT MOSトランジスタより構成され、NORゲート1213はLT MOSトランジスタ及びHT MOSトランジスタより構成される。
【0072】
図16は、本発明の第9実施形態に係るCPフリップフロップの回路図である。
図16を参照すれば、CPフリップフロップは、クロック遅延部1110、スイッチ部1120、ラッチ部1330、バッファ部1140、第3インバータ1150及びデータホールド部1360を具備する。
【0073】
第9実施形態に係るCPフリップフロップは、第7実施形態に係るCPフリップフロップと同一であり、ただし、ラッチ部1330が相異なり、データホールド部1360が追加される。
【0074】
ラッチ部1330は、入力端子に第2スイッチ1122の出力信号が印加され、出力端子が第4スイッチ1124の出力端子に連結された第1インバータ1332、入力端子に第4スイッチ1124の出力信号が印加され、出力端子が第2スイッチ1122の出力端子に連結された第2インバータ1331を具備する。第1インバータ1332及び第2インバータ1331はLT MOSトランジスタより構成される。
【0075】
データホールド部1360は、一端が第2スイッチ1122の出力端子に連結され、ゲートにデータホールド信号DH(Data Hold)が印加される第1HT NMOSトランジスタ1361、一端が第4スイッチ1124の出力端子に連結され、ゲートにデータホールド信号DHが印加される第2HT NMOSトランジスタ1362、入力端子が第1HT NMOSトランジスタ1361の他端に連結され、出力端子が第2HT NMOSトランジスタ1362の他端に連結された第4インバータ1363及び、入力端子が第4インバータ1363の出力端子に連結され、出力端子が第4インバータ1363の入力端子に連結された第5インバータ1364を具備する。第4インバータ1363及び第5インバータ1364はHT MOSトランジスタより構成される。
【0076】
図17は、本発明の第10実施形態に係るCPフリップフロップの回路図である。
図17を参照すれば、CPフリップフロップは、クロック遅延部1410、スイッチ部1120、ラッチ部1130、バッファ部1140、第3インバータ1150及びセット/リセット部1460を具備する。
【0077】
第10実施形態に係るCPフリップフロップは、第7実施形態に係るCPフリップフロップと同一であり、ただし、クロック遅延部1410が相異なり、セット/リセット部1460が追加された。クロック遅延部1410は、クロック信号Clkを逆転させる第4インバータ1411、この第4インバータ1411の出力信号及びイネーブル信号Enに応答する第1NANDゲート1412及び、この第1NANDゲート1412の出力信号及びフローティング防止信号AFに応答するNORゲート1413を具備する。第4インバータ1411及び第1NANDゲート1412はLT MOSトランジスタより構成され、NORゲート1413はLT MOSトランジスタ及びHT MOSトランジスタより構成される。
【0078】
セット/リセット部1460は、セット信号S及びリセット信号RSに応答する第2NANDゲート1461、一端が第2スイッチ1122の出力端子に連結され、ゲートにリセット信号RSが印加される第1HT NMOSトランジスタ1462、一端が第4スイッチ1124の出力端子に連結され、他端が第1HT NMOSトランジスタ1462の他端に連結され、ゲートにセット信号Sが印加される第2HT NMOSトランジスタ1463及び、一端が第1HT NMOSトランジスタ1462の他端に連結され、他端が第2供給電源Vssに連結され、ゲートに第2NANDゲート1461の出力信号が印加される第3HT NMOSトランジスタ1464を具備する。第2NANDゲート1461はLT MOSトランジスタより構成される。
【0079】
図18は、図13及び図15に示したクロック遅延部の詳細回路図である。
図18を参照すれば、LT PMOSトランジスタ151及びLT NMOSトランジスタ152はクロック信号Clkを反転させる第4インバータを構成し、LT PMOSトランジスタ153及びLT NMOSトランジスタ154は前記第4インバータの出力信号を反転させる第5インバータを構成する。NORゲートは、一端が第1供給電源Vddに連結され、ゲートにフローティング防止信号AFが印加された第1HT PMOSトランジスタ155、一端が前記第1HT PMOSトランジスタ155の他端に連結され、他端が逆クロック信号Clkbに連結され、ゲートに前記第5インバータの出力信号が印加された第1LT PMOSトランジスタ156、一端が逆クロック端子Clkbに連結され、他端が供給電源GNDに連結され、ゲートに前記第5インバータの出力信号が印加される第2LT NMOSトランジスタ157及び、一端が逆クロック端子Clkbに連結され、他端が第2供給電源VssまたはGNDに連結され、ゲートにフローティング防止信号AFが印加された第2HT NMOSトランジスタ158を具備する。
【0080】
反転されたクロック信号Clkbは、前記第1LT PMOSトランジスタ156の他端、前記第1LT NMOSトランジスタ157の一端及び、前記第2HT NMOSトランジスタ158の一端から共通に生じる。
【0081】
図12ないし図17に示した本発明に係る種々の実施形態は、MTCMOS LSIに使われるために提案された回路である。
【0082】
本発明に係るCPフリップフロップは、スリープモード時にラッチされたデータを貯蔵するための追加回路が要らなく、クロック遅延部及びスイッチ部の回路を構成する素子としてLT MOSトランジスタを使用するので、回路が活性モードにある時だけでなくスリープモードにある時も電力消耗を最小化させる。
【0083】
図12を参照すれば、活性モードにある時にモード選択信号MSはハイ状態を維持する。この時、スイッチとして使われる2個のトランジスタM1及びM2は、オン抵抗を最小化するためにゲート幅とゲート長さの比(Gate Width/Gate Length)を大きくすることが望ましい。これは、第1供給電源Vdd及び第2供給電源VssまたはGNDが前記スイッチM1及びM2を通じて各々生成させる第1仮想供給電源VVdd及び第2仮想供給電源VVssまたはVGNDに供給電源としての役割をうまく行わせるためである。
【0084】
スリープモードでモード選択信号MSはロー状態を維持するので、第1仮想供給電源VVdd及び第2仮想供給電源VVssまたはVGNDは実質的な電源供給線である第1供給電源Vdd及び第2供給電源VssまたはGNDと断絶される。しかし、ラッチ部930は第1供給電源Vdd及び第2供給電源VssまたはGNDに連結されているので、スリープモードでもデータを貯蔵するのに何の問題もない。
【0085】
一方、モード選択信号MSに応答してオフされたスイッチトランジスタM1及びM2によって、LT MOSトランジスタより構成されたCPフリップフロップでスリープモード時に流れるサブスレッショルド漏れ電流が最大限抑制される長所を有する。なぜなら、スレッショルド電圧が大きいMOSトランジスタがスレッショルド電圧が低いMOSトランジスタに比べて漏れ電流が非常に少ないからである。また、スリープモードでフローティング防止信号AFをハイ状態に固定させることによって、CPフリップフロップのスイッチがオフ状態を維持するようにする。こうすることによって、スイッチがフローティングされた時に生じうる漏れ電流をより確実に防止できる。また電源がオフされた時、図14ないし図17のNMOSトランジスタ1122及び1124をオフさせて漏れ電流を防止できる。
【0086】
図19は、モード選択信号MSとフローティング防止信号AFとの関係を示す。
図19を参照すれば、モード選択信号MSがスリープモードから活性モードに遷移した後に一定の時間AW(Active Waiting)が経過した後、フローティング防止信号AFの論理状態がハイ状態からロー状態に遷移する。モード選択信号MSがスリープモードから活性モードに転換される時、モード選択信号MSとフローティング防止信号AFが同時に遷移すれば、第2仮想供給電源VGNDがモード選択信号MSによって全部放電される前にスイッチがオープンされることによってラッチ部に貯蔵されたデータが損失される可能性がある。したがって、フローティング防止信号AFは、図19に示したように、モード選択信号MSに比べて多少の時間遅延AWをもってロー状態に遷移することが望ましい。
【0087】
図20は、モード選択信号MSとデータホールド信号DHとの関係を示す。
図20を参照すれば、データホールド信号DHは、モード選択信号MSが活性モードからスリープモードに遷移する前に所定の期間SW(Sleep Waiting)の間及びモード選択信号MSがスリープモードから活性モードに遷移した後に一定の期間AWの間、論理ハイ値を有する。図20に示したように、データホールド信号DHは、活性モードまたはスリープモードの転換時にラッチ部にデータを読出したり書込むための信号である。
【0088】
本発明に係るCPフリップフロップは、既存のフリップフロップを具現するために使われるトランジスタの個数に比べて小数のトランジスタを使用し、フリップフロップを動作させるのに必要な制御信号間のタイミング設計も簡単にする長所がある。
また前記CPフリップフロップはMTCMOS LSIにも使用でき、既存のMTCMOS LSIに使われるマスタスレーブフリップフロップ回路と比較する時、スリープモード時に貯蔵されたデータを貯蔵するための特別な回路を追加せず、フリップフロップを動作させるための複雑なタイミング設計も要らない長所を有している。したがって、低電力動作が必要な携帯用LSIをはじめとして低電力用DSP(Digital Signal Processor)、マイクロプロセッサLSI用フリップフロップに適用できる。
【0089】
【発明の効果】
前述したように、本発明に係るCPフリップフロップは、プリチャージしなくてもよく、データが一気に出力まで伝えられるので狭い面積、低電力及び高速動作を具現できる。また、MTCMOS LSIに適用された時にラッチされたデータを貯蔵するための別の回路を追加しなくても活性モード及びスリープモードで動作できる長所がある。
【図面の簡単な説明】
【図1】既存のトランスミッションゲートMS−FF(Master−Slave Flip−Flop)の回路図である。
【図2】既存のハイブリッドラッチフリップフロップの回路図である。
【図3】既存のセミダイナミックフリップフロップの回路図である。
【図4】既存のセンス増幅器として使われるフリップフロップの回路図である。
【図5】本発明の第1実施形態に係るCPフリップフロップの回路図である。
【図6】本発明の第2実施形態に係るCPフリップフロップの回路図である。
【図7】本発明の第3実施形態に係るCPフリップフロップの回路図である。
【図8】本発明の第4実施形態に係るCPフリップフロップの回路図である。
【図9】フリップフロップを試験するためのテストベンチの回路図である。
【図10】回路が占める電力消耗を図9に係るシミュレーションで比較した図である。
【図11】PDPを図9に係るシミュレーションで比較した図である。
【図12】本発明の第5実施形態に係るCPフリップフロップの回路図である。
【図13】本発明の第6実施形態に係るCPフリップフロップの回路図である。
【図14】本発明の第7実施形態に係るCPフリップフロップの回路図である。
【図15】本発明の第8実施形態に係るCPフリップフロップの回路図である。
【図16】本発明の第9実施形態に係るCPフリップフロップの回路図である。
【図17】本発明の第10実施形態に係るCPフリップフロップの回路図である。
【図18】図13及び図15に示したクロック遅延部の詳細回路図である。
【図19】モード選択信号MSとラッチされたデータを貯蔵するためのフローティング防止信号AFとの関係を示す波形図である。
【図20】モード選択信号MSとデータホールド信号DHとの関係を示す波形図である。
【符号の説明】
210 クロック遅延部
220 スイッチ部
230 ラッチ部
240 バッファ部
Claims (37)
- クロック信号を反転遅延させるクロック遅延部と、
前記クロック信号に応答して入力データをスイッチングする第1スイッチおよび、前記クロック遅延部の出力信号に応答して前記第1スイッチの出力信号をスイッチングする第2スイッチを有し、前記クロック遅延部で前記クロック信号を遅延させる期間だけ前記第1および第2スイッチの両方がオンする状態を有して前記第1および第2スイッチがオン、オフ制御されるスイッチ部と、
このスイッチ部の前記第2スイッチの出力信号を貯蔵するインバータの逆向き並列接続を有するラッチ部とを具備することを特徴とするCPフリップフロップ。 - 前記クロック遅延部は、
イネーブル信号に応答して前記クロック信号を反転遅延させることを特徴とする請求項1に記載のCPフリップフロップ。 - 前記ラッチ部は、
セット信号に応答して出力信号がセットされ、リセット信号に応答して出力信号がリセットされることを特徴とする請求項1に記載のCPフリップフロップ。 - 前記ラッチ部は、
前記セット信号及び前記リセット信号に応答する論理回路と、
この論理回路の出力信号及び前記セット信号に応答して出力信号がセットされ、前記論理回路の出力信号及び前記リセット信号に応答して出力信号がリセットされるラッチ回路とを具備することを特徴とする請求項3に記載のCPフリップフロップ。 - 前記論理回路は、
前記セット信号及び前記リセット信号に応答するNANDゲートを具備することを特徴とする請求項4に記載のCPフリップフロップ。 - 前記ラッチ回路は、
入力端子に前記スイッチ部の前記第2スイッチが連結された第1インバータと、
入力端子に前記第1インバータの出力端子が連結され、出力端子に前記第1インバータの入力端子が連結された第2インバータと、
一端が前記第1インバータの入力端子に連結され、ゲートに前記リセット信号が印加された第1MOSトランジスタと、
一端が電源電圧に連結され、他端が前記第1MOSトランジスタの他端に連結され、ゲートに前記論理回路の出力信号が印加された第2MOSトランジスタと、
一端が前記第2インバータの入力端子に連結され、他端が前記第1MOSトランジスタの他端に連結され、ゲートに前記セット信号が印加された第3MOSトランジスタを具備することを特徴とする請求項4に記載のCPフリップフロップ。 - 前記CPフリップフロップは、
前記入力データを反転させる第1インバータをさらに具備し、
前記スイッチ部は、
前記クロック信号に応答して前記入力データをスイッチングする第1スイッチと、
前記クロック遅延部の出力信号に応答して前記第1スイッチの出力信号をスイッチングする第2スイッチと、
前記クロック信号に応答して前記第1インバータの出力信号をスイッチングする第3スイッチと、
前記クロック遅延部の出力信号に応答して前記第3スイッチの出力信号をスイッチングする第4スイッチとを具備し、前記クロック遅延部によって前記クロック信号を遅延させる期間だけ前記第1ないし第4スイッチのすべてがオンする状態を有して前記第1ないし第4スイッチがオン、オフ制御され、
前記ラッチ部は、
入力端子に前記スイッチ部の前記第2スイッチが連結され、出力端子に前記第4スイッチが連結された第2インバータと、
入力端子に前記スイッチ部の前記第4スイッチが連結され、出力端子に前記第2スイッチが連結された第3インバータとを具備することを特徴とする請求項1に記載のCPフリップフロップ。 - 前記クロック遅延部は、
イネーブル信号に応答して前記クロック信号を反転遅延させることを特徴とする請求項7に記載のCPフリップフロップ。 - 前記ラッチ部は、
セット信号に応答して出力信号がセットされ、リセット信号に応答して出力信号がリセットされることを特徴とする請求項7に記載のCPフリップフロップ。 - 前記ラッチ部は、
前記セット信号及び前記リセット信号に応答する論理回路と、
この論理回路の出力信号及び前記セット信号に応答して出力信号がセットされ、前記論理回路の出力信号及び前記リセット信号に応答して出力信号がリセットされるラッチ回路とを具備することを特徴とする請求項9に記載のCPフリップフロップ。 - 前記論理回路は、
前記セット信号及び前記リセット信号に応答するNANDゲートを具備することを特徴とする請求項10に記載のCPフリップフロップ。 - 前記ラッチ回路は、
入力端子に前記スイッチ部の前記第2スイッチが連結され、出力端子に前記スイッチ部の前記第4スイッチが連結された第2インバータと、
入力端子に前記スイッチ部の前記第4スイッチが連結され、出力端子に前記スイッチ部の前記第2スイッチが連結された第3インバータと、
一端が前記第2インバータの入力端子に連結され、ゲートに前記リセット信号が印加された第1MOSトランジスタと、
一端が電源電圧に連結され、他端が前記第1MOSトランジスタの他端に連結され、ゲートに前記論理回路の出力信号が印加された第2MOSトランジスタと、
一端が前記第3インバータの入力端子に連結され、他端が前記第1 MOS トランジスタの他端に連結され、ゲートに前記セット信号が印加された第3MOSトランジスタとを具備することを特徴とする請求項10に記載のCPフリップフロップ。 - 供給される電源のうち一番高い電圧を有する第1供給電源を受信して第1仮想供給電源を提供する第1仮想供給電源部と、
供給される電源のうち一番低い電圧を有する第2供給電源を受信して第2仮想供給電源を提供する第2仮想供給電源部と、
クロック信号を受信してクロック信号を反転/遅延させて出力したり、少なくとも一つの制御信号をさらに受信し、受信された前記制御信号に応答して前記クロック信号を反転/遅延させて出力するクロック遅延部と、
前記クロック信号に応答して入力データをスイッチングする第1スイッチおよび、前記クロック遅延部の出力信号に応答して前記第1スイッチの出力信号をスイッチングする第2スイッチを有し、前記クロック遅延部で前記クロック信号を遅延させる期間だけ前記第1および第2スイッチの両方がオンする状態を有して前記第1および第2スイッチがオン、オフ制御されるスイッチ部と、
このスイッチ部の前記第2スイッチの出力信号を貯蔵するインバータの逆向き並列接続を有するラッチ部とを具備し、
前記クロック遅延部及び前記スイッチ部はいずれもLT MOSトランジスタよりなり、前記ラッチ部は、複数のLT MOSトランジスタまたは複数のLT MOSトランジスタ及び少なくとも一つのHT MOSトランジスタよりなり、LT MOSトランジスタは前記第1供給電源と前記第2供給電源との間、前記第1供給電源と前記第2仮想供給電源との間、前記第1仮想供給電源と前記第2供給電源との間及び前記第1仮想供給電源と前記第2仮想供給電源との間の4つの場合のうち一つで動作し、HT MOSトランジスタは前記第1供給電源及び前記第2供給電源の間で動作し、
LT MOSトランジスタはHT MOSトランジスタに比べて相対的にスレッショルド電圧が低いことを特徴とするCPフリップフロップ。 - 前記LT MOSトランジスタのスレッショルド電圧は、
LT NMOSトランジスタVtnの場合は0.1ボルトないし0.4ボルトの間、
LT PMOSトランジスタVtpの場合は-0.1ボルトないし-0.4ボルトの間であり、
前記HT MOSトランジスタのスレッショルド電圧は、
HT NMOSトランジスタVtnの場合は0.4ボルトないし0.7ボルトの間、
HT PMOSトランジスタVtpの場合は-0.4ボルトないし-0.7ボルトの間であることを特徴とする請求項13に記載のCPフリップフロップ。 - 前記第1仮想供給電源部は、
一端が前記第1供給電源に連結され、他端が前記第1仮想供給電源に連結され、ゲートに所定のスリープモード信号の反転された逆スリープモード信号が印加される第1HT MOSトランジスタを具備し、
前記第2仮想供給電源部は、
一端が前記第2供給電源に連結され、他端が前記第2仮想供給電源に連結され、ゲートに前記スリープモード信号が印加される第2HT MOSトランジスタを具備することを特徴とする請求項13に記載のCPフリップフロップ。 - 前記クロック遅延部は、
互いに直列連結された複数の奇数のインバータを具備して、受信された前記クロック信号を反転/遅延させることを特徴とする請求項13に記載のCPフリップフロップ。 - 前記クロック遅延部は、
受信された前記クロック信号を遅延させるために互いに直列連結された複数の偶数のインバータと、
一つの入力端子に前記偶数のインバータの最終出力端子が連結され、他の一つの入力端子に外部から入力されるフローティング防止制御信号が印加されるNORゲートとを具備することを特徴とする請求項13に記載のCPフリップフロップ。 - 前記クロック遅延部は、
前記クロック信号を反転させるインバータと、
一つの入力端子に前記インバータの出力端子が連結され、他の一つの入力端子にイネーブル制御信号が印加されるNANDゲートと、
一つの入力端子に前記NANDゲートの出力端子が連結され、他の一つの入力端子に外部から入力されるフローティング防止制御信号が印加されるNORゲートとを具備することを特徴とする請求項13に記載のCPフリップフロップ。 - 前記スイッチ部は、
少なくとも一つのLT MOSトランジスタよりなり、前記クロック信号に応答して前記入力データをスイッチングする第1スイッチと、
少なくとも一つのLT MOSトランジスタよりなり、前記クロック遅延部の出力信号に応答して前記第1スイッチの出力信号をスイッチングする第2スイッチとを具備することを特徴とする請求項13に記載のCPフリップフロップ。 - 前記CPフリップフロップは、
前記入力データを反転させる第1インバータをさらに具備し、
前記スイッチ部は、
少なくとも一つのLT MOSトランジスタよりなり、前記クロック信号に応答して前記第1インバータの出力信号をスイッチングする第3スイッチと、
少なくとも一つのLT MOSトランジスタよりなり、前記クロック遅延部の出力信号に応答して前記第3スイッチの出力信号をスイッチングする第4スイッチとをさらに具備し、前記クロック遅延部によって前記クロック信号を遅延させる期間だけ前記第1ないし第4スイッチのすべてがオンする状態を有して前記第1ないし第4スイッチがオン、オフ制御されることを特徴とする請求項19に記載のCPフリップフロップ。 - 前記ラッチ部は、
HT MOSトランジスタよりなり、入力端子が前記第2スイッチの出力端子に連結された第1インバータと、
HT MOSトランジスタよりなり、入力端子が前記第1インバータの出力端子に連結され、出力端子が前記第1インバータの入力端子に連結された第2インバータとを具備することを特徴とする請求項19に記載のCPフリップフロップ。 - 前記ラッチ部は、
一端が前記第1供給電源に連結され、他端が前記第1インバータの入力端子に連結され、ゲートは前記第1インバータの出力端子に連結された第1LT PMOSトランジスタをさらに具備することを特徴とする請求項21に記載のCPフリップフロップ。 - 前記ラッチ部は、
一端が前記第1供給電源に連結され、他端が前記第2インバータの入力端子に連結され、ゲートは前記第2インバータの出力端子に連結された第2LT PMOSトランジスタをさらに具備することを特徴とする請求項22に記載のCPフリップフロップ。 - 前記ラッチ部は、
HT MOSトランジスタよりなり、入力端子が前記第2スイッチの出力端子に連結された第2インバータと、
HT MOSトランジスタよりなり、入力端子が前記第4スイッチの出力端子及び前記第2インバータの出力端子に共通に連結され、出力端子が前記第2スイッチの出力端子及び前記第2インバータの入力端子に共通に連結された第3インバータとを具備することを特徴とする請求項20に記載のCPフリップフロップ。 - 前記ラッチ部は、
一端が前記第1供給電源に連結され、他端が前記第2インバータの入力端子に連結され、ゲートが前記第2インバータの出力端子に連結された第1LT PMOSトランジスタをさらに具備することを特徴とする請求項24に記載のCPフリップフロップ。 - 前記ラッチ部は、
一端が前記第1供給電源に連結され、他端が前記第3インバータの入力端子に連結され、ゲートが前記第3インバータの出力端子に連結された第2LT PMOSトランジスタをさらに具備することを特徴とする請求項25に記載のCPフリップフロップ。 - 前記CPフリップフロップは、
データホールド信号に応答するデータホールド部をさらに具備し、
前記データホールド部は、外部から入力されるデータホールド信号に応答して前記スイッチ部から前記ラッチ部に流れる漏れ電流を抑制することを特徴とする請求項26に記載のCPフリップフロップ。 - 前記データホールド部は、
一端が前記第2スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第1HT NMOSトランジスタと、
一端が前記第4スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第2HT NMOSトランジスタと、
入力端子が前記第1HT NMOSトランジスタの他端に連結され、出力端子が前記第2HT NMOSトランジスタの他端に連結された第4インバータと、
入力端子が前記第2HT NMOSトランジスタの他端に連結され、出力端子が前記第1HT NMOSトランジスタの他端に連結された第5インバータとを具備することを特徴とする請求項27に記載のCPフリップフロップ。 - 前記CPフリップフロップは、
前記スイッチ部及び前記ラッチ部の間にあり、外部から印加されるデータホールド信号に応答するデータホールド部をさらに具備し、
このデータホールド部は、前記スイッチ部から前記ラッチ部に流れる漏れ電流を抑制することを特徴とする請求項20に記載のCPフリップフロップ。 - 前記データホールド部は、
一端が前記第2スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第1HT NMOSトランジスタと、
一端が前記第4スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第2HT NMOSトランジスタと、
入力端子が前記第1HT NMOSトランジスタの他端に連結され、出力端子が前記第2HT NMOSトランジスタの他端に連結された第4インバータと、
入力端子が前記第2HT NMOSトランジスタの他端に連結され、出力端子が前記第1HT NMOSトランジスタの他端に連結された第5インバータとを具備することを特徴とする請求項29に記載のCPフリップフロップ。 - 前記CPフリップフロップは、
前記ラッチ部の出力端子に連結され、前記CPフリップフロップの出力信号をセットまたはリセットさせるセット/リセット部をさらに具備することを特徴とする請求項20に記載のCPフリップフロップ。 - 前記CPフリップフロップは、
前記データホールド部の出力端子に連結され、前記CPフリップフロップの出力信号をセットまたはリセットさせるセット/リセット部をさらに具備することを特徴とする請求項27に記載のCPフリップフロップ。 - 前記セット/リセット部は、
一つの入力端子でセット信号を受信し、他の一つの入力端子でリセット信号を受信してセット信号及びリセット信号が生じたかどうかを感知するNANDゲートと、
一端が前記ラッチ部の一出力端子に連結され、ゲートに前記リセット信号が印加される第3HT NMOSトランジスタと、
一端が前記ラッチ部の他の一出力端子に連結され、他端が前記第3HT NMOSトランジスタの他端に連結され、ゲートにセット信号が印加される第4HT NMOSトランジスタと、
一端が前記第3HT NMOSトランジスタの他端及び前記第4HT MOSトランジスタの他端に共通に連結され、他端が前記第2供給電源に連結され、ゲートに前記NANDゲートの出力端子が連結された第5HT NMOSトランジスタとを具備することを特徴とする請求項31または請求項32に記載のCPフリップフロップ。 - 前記NORゲートは、
一端が前記第1供給電源に連結され、ゲートに前記フローティング防止制御信号が印加される第1HT PMOSトランジスタと、
一端が前記第1HT PMOSトランジスタの他端に連結され、他端が前記クロック遅延部の出力端子に連結され、ゲートに前記複数の偶数のインバータのうち最後のインバータの出力信号が印加される第1LT PMOSトランジスタと、
一端がクロック遅延部の出力端子に連結され、他端が前記第2供給電源に連結され、ゲートに前記複数の偶数のインバータのうち最後のインバータの出力信号が印加される第1LT NMOSトランジスタと、
一端が前記クロック遅延部の出力端子に連結され、他端が前記第2供給電源に連結され、ゲートに前記フローティング防止制御信号が印加される第1HT NMOSトランジスタとを具備することを特徴とする請求項17に記載のCPフリップフロップ。 - 前記NORゲートは、
一端が前記第1供給電源に連結され、ゲートに前記フローティング防止制御信号が印加される第1HT PMOSトランジスタと、
一端が前記第1HT PMOSトランジスタの他端に連結され、他端が前記クロック遅延部の出力端子に連結され、ゲートに前記NANDゲートの出力信号が印加される第1LT PMOSトランジスタと、
一端がクロック遅延部の出力端子に連結され、他端が前記第2供給電源に連結され、ゲートに前記NANDゲートの出力信号が印加される第1LT NMOSトランジスタと、
一端が前記クロック遅延部の出力端子に連結され、他端が前記第2供給電源または前記第2供給電源より低い供給電源に連結され、ゲートに前記フローティング防止制御信号が印加される第1HT NMOSトランジスタとを具備することを特徴とする請求項18に記載のCPフリップフロップ。 - 前記CPフリップフロップは、
前記ラッチ部の出力信号を外部に伝達する出力バッファ部をさらに具備することを特徴とする請求項13に記載のCPフリップフロップ。 - 前記LT MOSトランジスタのスレッショルド電圧は、
LT NMOSトランジスタVtnの場合は0.33±0.04ボルト、
LT PMOSトランジスタVtpの場合は-0.4±0.04ボルトであり、
前記HT MOSトランジスタのスレッショルド電圧は、
HT NMOSトランジスタVtnの場合は0.6±0.06ボルト、
HT PMOSトランジスタVtpの場合は-0.65±0.06ボルトであることを特徴とする請求項14に記載のCPフリップフロップ。
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