JP2014036371A - データ同期回路及び半導体装置 - Google Patents

データ同期回路及び半導体装置 Download PDF

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Abstract

【課題】消費電力及びＥＭＩを抑制することが可能なデータ同期回路及び半導体装置を提供する。
【解決手段】入力クロック信号ＣＬＫ（ＣＮ）に応じてクロックラインへの電流送出及びクロックラインからの電流引き込みを交互に行うことによりＤフリップフロップに供給すべき内部クロック信号Ｌ１（Ｌ２）を生成するクロックバッファ１０（２０）内に、このクロックラインに対する電流の送出量及び引き込み量を制限させる電流制限部ＰＣＬを設ける。
【選択図】図３

Description

本発明は、入力されたデータをクロック信号に同期して取り込んで出力するデータ同期回路、及びかかるデータ同期回路が形成されている半導体装置に関する。
半導体チップに形成されるディジタル信号処理装置には、入力データをクロック信号に同期させて、次段の処理回路に送出するデータ同期回路が搭載されている。このデータ同期回路は、クロック信号に同期したタイミングでデータの取り込みを行うＤフリップフロップと、半導体チップの外部から供給されたクロック信号をＤフリップフロップに供給するクロックバッファと、から構成されている（例えば、特許文献１の図１参照）。
また、近年、半導体プロセスの微細化、処理動作の高速化、回路規模の増加に伴い、半導体チップに搭載するＤフリップフロップの数も増加している。よって、データ同期回路での電力消費の増大、並びに、上記したクロックバッファ及びＤフリップフロップの同時動作によるピーク電流の増加に起因するＥＭＩの発生といった問題が浮上してきている。
特開平１１−１５７８３号公報
本発明は、消費電力及びＥＭＩを抑制することが可能なデータ同期回路及び半導体装置を提供することを目的とする。
本発明に係るデータ同期回路は、入力データビットを入力クロック信号に応じて取り込んで同期化出力するデータ同期回路であって、前記クロック信号に応じて内部クロック信号を生成してクロックラインに送出するクロックバッファと、前記クロックラインを介して供給された前記内部クロック信号のエッジタイミングで前記入力データビットを取り込んで出力するＤフリップフロップとを有し、前記クロックバッファは、前記入力クロック信号に応じて、前記クロックラインへの電流の送出及び前記クロックラインからの電流の引き込みを交互に行うことにより前記内部クロック信号を生成するインバータコア部と、前記電流の量を抑制させる電流抑制部と、を有する。
また、本発明に係る半導体装置は、入力データビットを入力クロック信号に応じて取り込んで同期化出力するデータ同期回路が形成されている半導体装置であって、前記データ同期回路は、前記クロック信号に応じて内部クロック信号を生成してクロックラインに送出するクロックバッファと、前記クロックラインを介して供給された前記内部クロック信号のエッジタイミングで前記入力データビットを取り込んで出力するＤフリップフロップとを有し、前記クロックバッファは、前記入力クロック信号に応じて、前記クロックラインへの電流の送出及び前記クロックラインからの電流の引き込みを交互に行うことにより前記内部クロック信号を生成するインバータコア部と、前記電流の量を抑制させる電流抑制部と、を有する。
本発明においては、入力クロック信号に応じてクロックラインへの電流送出及びクロックラインからの電流引き込みを交互に行うことによりＤフリップフロップに供給すべき内部クロック信号を生成するクロックバッファ内に、このクロックラインに対する電流の送出量及び引き込み量を制限させる電流制限部を設けるようにしたものである。
かかる構成によれば、入力クロック信号の各エッジタイミング毎にクロックバッファ内に流れる電流の量及びその電流のピーク値が低下するので、消費電力及びＥＭＩの低減を図ることが可能となる。
本発明に係るデータ同期回路を示す回路図である。 ＦＦ部３０の内部動作を示すタイムチャートである。 クロックインバータ１０、２０の内部構成を示す回路図である。 クロックインバータ１０及び２０各々で生成される内部クロック信号ＣＮ及びＣＰの波形及び消費電流の推移を示す波形図である。 クロックインバータ１０、２０の他の内部構成を示す回路図である。 データ同期回路１の他の構成を示す回路図である。 データ同期回路１の他の構成を示す回路図である。 データ同期回路１の他の構成を示す回路図である。
図１は、半導体装置としての半導体チップに形成されるデータ同期回路１を示す回路図である。
図１に示すように、データ同期回路１は、クロックバッファとしてのクロックインバータ１０及び２０と、エッジトリガ型のＤフリップフロップ（以下、ＤＦＦと称する）であるＤＦＦ部３０と、を含む。
クロックインバータ１０は、図２に示すように、入力されたクロック信号ＣＬＫの論理レベルを反転させたものを内部クロック信号ＣＮとして生成し、これをクロックラインＬ１を介してクロックインバータ２０及びＤＦＦ部３０に供給する。尚、クロック信号ＣＬＫは、図２に示すように、電源電圧ＶＤＤ及び接地電圧ＧＮＤ間で電圧が変化するクロック信号である。この際、クロック信号ＣＬＫでは、電源電圧ＶＤＤとなっている区間が論理レベル１、接地電圧ＧＮＤとなっている区間が論理レベル０に夫々対応している。
クロックインバータ２０は、図２に示すように、かかる内部クロック信号ＣＮの論理レベルを反転させたものを内部クロック信号ＣＰとして生成し、これをクロックラインＬ２を介してＤＦＦ部３０に供給する。
ＤＦＦ部３０は、クロックインバータ１０及び２０各々から供給された内部クロック信号ＣＮ及びＣＰのクロックパルスのエッジタイミングで、入力データビットＤを取り込み、これを同期データビットＱとして出力する。また、ＤＦＦ部３０は、上記した同期データビットＱの出力と同時に、この同期データビットＱを論理反転させた反転同期データビットＱＢも出力する。
ＤＦＦ部３０は、図１に示すように、トランスミッションゲート（以下、ＴＧと称する）３１〜３４及びインバータ３５〜３９からなる。尚、ＴＧ３１〜３４は、夫々、ｐチャネルＭＯＳ（Metal Oxide Semiconductor）型トランジスタと、ｎチャネルＭＯＳ型トランジスタとが並列に接続されてなるものである。ＤＦＦ３０は、図１に示す如きＴＧ３１、ＴＧ３２、インバータ３５及び３６からなる第１ラッチ部と、ＴＧ３３、ＴＧ３４、インバータ３７〜３９からなる第２ラッチ部と、からなる。
第１ラッチ部に属するＴＧ３１のｐチャネル側のゲート端子には内部クロック信号ＣＮが供給されており、ｎチャネル側のゲート端子には内部クロック信号ＣＰが供給されている。ＴＧ３１は、図２に示すように、内部クロック信号ＣＰが論理レベル１であり且つ内部クロック信号ＣＮが論理レベル０である場合にだけ、入力データビットＤの値を取り込みこれをデータビットＤａとしてインバータ３５に供給する。インバータ３５は、かかるデータビットＤａ又はデータビットＤｄ（後述する）の論理レベルを反転させた反転データビットＤｂをＴＧ３３及びインバータ３６に夫々供給する。インバータ３６は、この反転データビットＤｂの論理レベルを反転させたものを図２に示す如きデータビットＤｃとしてＴＧ３２に供給する。ＴＧ３２のｎチャネル側のゲート端子には内部クロック信号ＣＮが供給されており、ｐチャネル側のゲート端子には内部クロック信号ＣＰが供給されている。ＴＧ３２は、内部クロック信号ＣＰが論理レベル０であり且つ内部クロック信号ＣＮが論理レベル１である場合にだけ、上記データビットＤｃの値を取り込みこれをデータビットＤｄとしてインバータ３５に供給する。
上記した構成により、第１ラッチ部は、内部クロック信号ＣＰが論理レベル１である間に入力データビットＤを取り込みその論理レベルを反転させた反転データビットＤｂを第２ラッチ部に送出する一方、内部クロック信号ＣＰが論理レベル０である間は、この反転データビットＤｂの値を保持しつつこれを第２ラッチ部に送出する。
第２ラッチ部に属するＴＧ３３のｐチャネル側のゲート端子には内部クロック信号ＣＰが供給されており、ｎチャネル側のゲート端子には内部クロック信号ＣＮが供給されている。ＴＧ３３は、内部クロック信号ＣＮが論理レベル１であり且つ内部クロック信号ＣＰが論理レベル０である場合にだけ、第１ラッチ部から供給された反転データビットＤｂの値を取り込んでこれをデータビットＤｅとしてインバータ３７に供給する。インバータ３７は、かかるデータビットＤｅ又はデータビットＤｇ（後述する）の論理レベルを反転させたものを図２に示す如き同期データビットＱとして出力すると共にこれをインバータ３８及び３９に夫々供給する。インバータ３８は、同期データビットＱの論理レベルを反転させたものを図２に示す如き反転同期データビットＱＢとして出力する。インバータ３９は、同期データビットＱの論理レベルを反転させたものを反転データビットＤｆとしてＴＧ３４に供給する。ＴＧ３４のｎチャネル側のゲート端子には内部クロック信号ＣＰが供給されており、ｐチャネル側のゲート端子には内部クロック信号ＣＮが供給されている。ＴＧ３４は、内部クロック信号ＣＰが論理レベル１であり且つ内部クロック信号ＣＮが論理レベル０である場合にだけ、上記反転データビットＤｆの値を取り込みこれをデータビットＤｇとしてインバータ３７に供給する。
上記した構成により、第２ラッチ部は、内部クロック信号ＣＰが論理レベル０である間に、第１ラッチ部から供給された反転データビットＤｂを取り込み、その論理レベルを反転させたものを同期データビットＱとして出力する一方、内部クロック信号ＣＰが論理レベル１である間は、この同期データビットＱの値を保持しつつこれを出力する。更に、第２ラッチ部は、かかる同期データビットＱの論理レベルを反転させたものを反転同期データビットＱＢとして出力する。
よって、上記した第１及び第２ラッチ部からなるＤＦＦ部３０は、図２に示すように、入力データビットＤを、内部クロック信号ＣＰのクロックパルスの立ち下がりエッジタイミングで取り込んで同期化した同期データビットＱ及び反転同期データビットＱＢを出力するのである。
ここで、図１に示されるクロックインバータ１０及び２０の各々は、入力されたクロック信号におけるレベル遷移時に瞬間的に流れ込むピーク電流を抑制させる電流抑制機能を備えたものである。
図３は、クロックインバータ１０及び２０各々の内部構成を示す回路図である。
図３に示すように、クロックインバータ１０及び２０は互いに同一の内部構成を有し、ｐチャネルＭＯＳ型のトランジスタ１１及びｎチャネルＭＯＳ型のトランジスタ１２からなるインバータコア部と、ｐチャネルＭＯＳ型のトランジスタ１３及びｎチャネルＭＯＳ型のトランジスタ１４からなる電流抑制部ＰＣＬと、を有する。
クロックインバータ１０（２０）のトランジスタ１１及び１２各々のドレイン端子は共にクロックラインＬ１（Ｌ２）に接続されており、これらトランジスタ１１及び１２各々のゲート端子にはクロック信号ＣＬＫ（ＣＮ）が供給されている。トランジスタ１１のソース端子はトランジスタ１３のドレイン端子に接続されている。トランジスタ１３のソース端子には電源電圧ＶＤＤが印加されており、そのゲート端子はクロックラインＬ１（Ｌ２）に接続されている。尚、トランジスタ１１及び１３各々のバックゲートには電源電圧ＶＤＤが印加されている。トランジスタ１２のソース端子はトランジスタ１４のドレイン端子に接続されている。トランジスタ１４のソース端子には接地電圧ＧＮＤが印加されており、そのゲート端子はクロックラインＬ１（Ｌ２）に接続されている。
以下に、クロックインバータ１０及び２０各々の内部動作について、クロックインバータ１０での動作を抜粋して説明する。
先ず、クロック信号ＣＬＫの信号レベルが推移すると、インバータコア部が信号レベルの反転動作を開始する。
例えば、クロック信号ＣＬＫが論理レベル１から論理レベル０の状態に遷移する場合、その遷移直前の時点では、トランジスタ１１はオフ状態となっているものの、クロックラインＬ１上の電圧が論理レベル０に対応した電圧ＶＩＬ（後述する）であることから、トランジスタ１３はオン状態にある。よって、この間、トランジスタ１３を介して電源電圧ＶＤＤがトランジスタ１１のソース端子に印加されている。そして、クロック信号ＣＬＫが論理レベル１から論理レベル０への遷移を開始すると、トランジスタ１１がオン状態に遷移し、トランジスタ１３及び１１を介してクロックラインＬ１に電流が送出される。すると、かかる電流によってクロックラインＬ１が充電され、この充電が進むにつれてクロックラインＬ１上の電圧が上昇する。ここで、クロックラインＬ１上の電圧がｐチャネルＭＯＳ型トランジスタの閾値電圧Ｖｔｐ以上となると、トランジスタ１３がオフ状態に遷移して、クロックラインＬ１への電流送出動作が停止する。よって、この電流停止後、クロックラインＬ１上の電圧は、電源電圧ＶＤＤから上記閾値電圧Ｖｔｐを引いた電圧値に維持される。この際、かかる電圧値がクロックインバータ１０としての論理レベル１に対応した電圧ＶＩＨ、つまり、
ＶＩＨ＝ＶＤＤ−Ｖｔｐ
となる。
すなわち、クロック信号ＣＬＫの論理レベル１から論理レベル０への遷移に応答して、クロックラインＬ１上の電圧が、論理レベル０に対応した電圧ＶＩＬの状態から論理レベル１に対応した電圧ＶＩＨ、つまり電圧（ＶＤＤ−Ｖｔｐ）の状態に遷移するという反転動作が終了するのである。
一方、クロック信号ＣＬＫが論理レベル０から論理レベル１の状態に遷移する場合、その遷移直前の時点では、トランジスタ１２はオフ状態となっているものの、クロックラインＬ１上の電圧は論理レベル１に対応した電圧ＶＩＨ、つまり電圧（ＶＤＤ−Ｖｔｐ）であることから、トランジスタ１４はオン状態にある。よって、この間、トランジスタ１４を介して接地電圧ＧＮＤがトランジスタ１２のソース端子に印加されている。そして、クロック信号ＣＬＫが論理レベル０から論理レベル１への遷移を開始すると、トランジスタ１２がオン状態に遷移して、クロックラインＬ１からトランジスタ１２及び１４側に電流が引き込まれる。すると、クロックラインＬ１が放電し、この放電が進むにつれてクロックラインＬ１上の電圧が低下する。ここで、クロックラインＬ１上の電圧がｎチャネルＭＯＳ型トランジスタの閾値電圧Ｖｔｎ以下になると、トランジスタ１４がオフ状態に遷移して、クロックラインＬ１からの電流引き込み動作が停止する。よって、この電流引き込み停止後、クロックラインＬ１上の電圧は閾値電圧Ｖｔｎに維持される。この際、かかる電圧値がクロックインバータ１０としての論理レベル０に対応した電圧ＶＩＬ、つまり、
ＶＩＬ＝Ｖｔｎ
となる。
すなわち、クロック信号ＣＬＫの論理レベル０から論理レベル１への遷移に応答して、クロックラインＬ１上の電圧が、論理レベル１に対応した電圧ＶＩＨ、つまり電圧（ＶＤＤ−Ｖｔｐ）の状態から、論理レベル０に対応した電圧ＶＩＬ、つまり電圧Ｖｔｎの状態に遷移するという反転動作が終了するのである。
よって、図３に示す構成によれば、クロック信号ＣＬＫの周期に対応させて、図４に示す如く電圧Ｖｔｎ及び電圧（ＶＤＤ−Ｖｔｐ）間で電圧が変化する内部クロック信号ＣＮ（ＣＰ）が生成される。この際、内部クロック信号ＣＮ（ＣＰ）の振幅は、電源電圧ＶＤＤ及び接地電圧ＧＮＤ間で電圧が変化するクロック信号ＣＬＫの振幅よりも小となるので、かかるクロック信号ＣＬＫと同一の振幅で反転動作を実施する場合に比して、クロックラインＬ１（Ｌ２）に対する充電期間が短くなり、この充電に伴って消費される電流が低下する。従って、それに伴い、図４に示す如く、クロックインバータ２０（３０）の反転動作の各開始時点、つまりクロック信号ＣＬＫの各エッジタイミングで最大となる電流のピーク値ＡＰＨは、クロック信号ＣＬＫと同一振幅で反転動作が為される場合でのピーク値ＡＰＪよりも小となる。
このように、図３に示す構成からなるクロックバッファ（１０、２０）では、そのインバータコア部（１１、１２）にて、入力クロック信号（ＣＬＫ）に応じてクロックライン（Ｌ１、Ｌ２）に対して電流送出及び電流引き込みを交互に行うことによりＤフリップフロップ（３０）に供給すべき内部クロック信号（ＣＮ、ＣＰ）を生成する。この際、クロックバッファ内に設けた電流抑制部（ＰＣＬ）により、クロックラインＬ１（Ｌ２）上の電圧に応じてこのクロックラインＬ１（Ｌ２）への電流送出又は電流引き込みを強制的に停止させるようにしている。すなわち、電流抑制部は、インバータコア部に対して、クロックライン上の電圧が第１閾値（ＶＤＤ−Ｖｔｐ）以上となった場合にはクロックラインへの電流送出を停止させる一方、クロックライン上の電圧が第１閾値よりも低い第２閾値（Ｖｔｎ）以下となった場合にはクロックラインからの電流の引き込みを停止させるのである。これにより、電流抑制部は、インバータコア部によってクロックライン上に送出されるべき電流量、及びクロックラインから引き込まれるべき電流量を抑制させるのである。
かかる構成によれば、入力クロック信号の各エッジタイミング毎にクロックバッファ内に流れる電流の量及びその電流のピーク値が低下するので、消費電力及びＥＭＩの低減を図ることが可能となる
尚、図３に示す電流抑制部ＰＣＬでは、クロックラインＬ１（Ｌ２）への電流送出又は電流引き込みを停止させることにより電流抑制を行っているが、単位時間あたりに送出又は引き込む電流量を低下させるようにしても良い。
図５は、かかる点に鑑みて為されたクロックインバータ１０（２０）の他の内部構成を示す回路図である。
尚、図５に示す構成では、電流抑制部ＰＣＬのトランジスタ１３及び１４に代えてｐチャネルＭＯＳ型のトランジスタ１３Ａ及びｎチャネルＭＯＳ型のトランジスタ１４Ａを採用した点を除く他の構成は、図３に示すものと同一である。
すなわち、図５において、トランジスタ１３Ａのソース端子に電源電圧ＶＤＤが印加されており、そのゲート端子及びドレイン端子が共にトランジスタ１１のソース端子に接続されている。また、トランジスタ１４Ａのソース端子には接地電圧ＧＮＤが印加されており、そのゲート端子及びドレイン端子が共にトランジスタ１２のソース端子に接続されている。よって、トランジスタ１３Ａ及び１４Ａによれば、トランジスタ１１又は１２がオン状態となったときにクロックラインＬ１（Ｌ２）に送出又は引き込まれる電流の時間経過に伴う増加率が低くなる。
従って、図５に示す構成においても図３に示す構成と同様に、クロックバッファ内に設けた電流抑制部（ＰＣＬ）によって、インバータコア部（１１、１２）がクロックライン上に送出すべき電流量及びクロックラインから引き込むべき電流量の抑制が為される。よって、かかる構成によれば、クロック信号の各エッジタイミングで流れる電流の量が少なくなると共に、その電流のピーク値が低下するので、消費電力及びＥＭＩの低減を図ることが可能となる。
ここで、上記したデータ同期回路１を含むデータ処理システム（説明せず）では、そのデータ処理過程においてデータ同期回路１が非動作状態となる場合、つまり、データの取り込み動作が為されていない状態が生じる。この際、データ同期回路１では、入力データビットに変化が生じないことから電力消費量が低下することになるが、実際には、クロックインバータ１０及び２０のトランジスタ１１及び１２、特にｐチャネル型のトランジスタ１１を介して電流がリークする。
図６及び図７は、かかるリーク電流を抑制すべく為された、データ同期回路１の他の構成を示す回路図である。尚、図６に示すデータ同期回路１は、クロックインバータ１０及び２０として図３に示す構成を採用したものであり、一方、図７に示すデータ同期回路１は、クロックインバータ１０及び２０として図５に示す構成を採用したものである。
尚、図６に示す構成では、図３に示すトランジスタ１４に代えて図５に示すトランジスタ１４Ａを採用すると共に、ｐチャネルＭＯＳ型のトランジスタ５０を新たに設けた点を除く他の構成は、図１及び図３に示すものと同一である。
図６において、トランジスタ５０のソース端子には電源電圧ＶＤＤが印加されており、そのドレイン端子はクロックインバータ１０及び２０各々のトランジスタ１３のゲート端子及びドレイン端子に接続されている。トランジスタ５０のゲート端子には、データ同期回路１でデータ取り込み動作が実施されているとき、つまり通常動作時には論理レベル１を有する一方、データ取り込み動作が実施されていない非動作時には論理レベル０を有するディスエーブル信号ＥＢが供給される。
また、図７に示す構成では、ｐチャネルＭＯＳ型のトランジスタ５０を新たに設けた点を除く他の構成は、図１及び図５に示すものと同一である。
図７において、トランジスタ５０のソース端子には電源電圧ＶＤＤが印加されており、そのドレイン端子はクロックインバータ１０及び２０各々のトランジスタ１３Ａのゲート端子及びドレイン端子に接続されている。トランジスタ５０のゲート端子には、上記したディスエーブル信号ＥＢが供給される。
これら図６又は図７に示す構成において、このデータ同期回路１の通常動作時には、論理レベル１のディスエーブル信号ＥＢをデータ同期回路１に供給する。かかる論理レベル１のディスエーブル信号ＥＢが供給された場合、トランジスタ５０はオフ状態となり、クロックインバータ（１０、２０）は図３又は図５に示されるものと同一構成となる。
一方、データ同期回路１の非動作時には、論理レベル０のディスエーブル信号ＥＢをデータ同期回路１に供給する。論理レベル０のディスエーブル信号ＥＢが供給された場合、トランジスタ５０はオン状態となり、電源電圧ＶＤＤをクロックインバータ（１０、２０）各々のトランジスタ１３又は１３Ａのゲート端子に印加する。これにより、トランジスタ１３又は１３Ａはオフ状態に固定される。よって、電源電圧ＶＤＤがトランジスタ１１に印加されなくなるので、トランジスタ１１からのリーク電流が抑制される。
従って、図６及び図７に示す構成によれば、データ同期回路１の非動作時に流れるリーク電流が抑制されるので、電力消費量の低減を図ることが可能となる。
また、上記した如きデータ同期回路１の非動作時に流れ込むリーク電流を抑える為に、データ同期回路１として図８に示す如き構成を採用しても良い。
図８に示す構成では、抵抗７１及びｐチャネルＭＯＳ型のトランジスタ７２からなるプルアップ回路と、抵抗７３、ｎチャネルＭＯＳ型のトランジスタ７４及びインバータ７５からなるプルダウン回路と、を新たに設けた点を除く他の構成は、図１に示すものと同一である。尚、図８に示されるクロックインバータ１０及び２０としては、図３又は図５に示される構成のいずれを採用しても構わない。
図８において、トランジスタ７２のソース端子には、抵抗７１を介して電源電圧ＶＤＤが印加されており、そのドレイン端子は、入力データビットＤをＤＦＦ部３０に伝送する為のデータ入力ラインＬＤに接続されている。トランジスタ７２のゲート端子には、データ同期回路１の通常動作時には論理レベル１、非動作時には論理レベル０を有するディスエーブル信号ＥＢが供給される。一方、トランジスタ７４のソース端子には接地電圧ＧＮＤが印加されており、そのドレイン端子は抵抗７３を介して、クロック信号ＣＬＫをクロックインバータ１０に伝送する為のクロック入力ラインＬ０に接続されている。インバータ７５は、ディスエーブル信号ＥＢの論理レベルを反転させた反転ディスエーブル信号をトランジスタ７４のゲート端子に供給する。
かかる構成によれば、論理レベル１のディスエーブル信号ＥＢが供給された場合には、トランジスタ７２及び７４は共にオフ状態となり、データ同期回路１は、実質的に図１に示す構成と同一となる。一方、非動作状態を示す論理レベル０のディスエーブル信号ＥＢが供給された場合には、トランジスタ７２及び７４が共にオン状態となる。この際、データ入力ラインＬＤはプルアップ回路（７１、７２）によって電源電圧ＶＤＤにプルアップされ、クロック入力ラインＬ０は、プルダウン回路（７３〜７５）によって接地電圧ＧＮＤにプルダウンされる。
すなわち、図８に示すデータ同期回路１では、クロック信号ＣＬＫが論理レベル０であり且つ入力データビットＤが論理レベル１の際にリーク電流が最も低くなることに鑑みて、データ同期回路１の非動作時には、データ入力ラインＬＤを電源電圧ＶＤＤ、クロック入力ラインＬ０を接地電圧ＧＮＤの状態に夫々設定できるようにしたのである。
尚、図１、図７及び図８に示すデータ同期回路では、１ビット分のデータ記憶を為すＤＦＦ部３０の１つに、クロックインバータ１０及び２０からなるクロックバッファを１つだけ設けるようにしているが、単一のクロックバッファ（１０、２０）で生成された内部クロック信号ＣＮ及びＣＰを複数のＤＦＦ部３０各々に供給するようにしても良い。
要するに、図１、図７及び図８に示す如きＤＦＦ部３０及びクロックバッファ（１０、２０）からなるデータ同期回路を１ビットＤＦＦのマクロセルとして定義しても良いし、ＤＦＦ部３０及びクロックバッファ（１０、２０）を夫々別のマクロセルとして定義しても良いのである。
又、上記実施例では、ＤＦＦ部３０としてネガティヴエッジトリガ型のフリップフロップを用いて動作、その効果を説明しているが、ＤＦＦ部３０としてはポジティヴエッジトリガ型のフリップフロップを採用しても、同様の効果が得られる。
１０、２０ クロックインバータ
３０ ＤＦＦ部
１１、１３、１３Ａ ｐチャネルＭＯＳ型のトランジスタ
１２、１４、１４Ａ ｎチャネルＭＯＳ型のトランジスタ
ＰＣＬ 電流抑制部

Claims (12)

  1. 入力データビットを入力クロック信号に応じて取り込んで同期化出力するデータ同期回路であって、
    前記クロック信号に応じて内部クロック信号を生成してクロックラインに送出するクロックバッファと、前記クロックラインを介して供給された前記内部クロック信号のエッジタイミングで前記入力データビットを取り込んで出力するＤフリップフロップとを有し、
    前記クロックバッファは、前記入力クロック信号に応じて、前記クロックラインへの電流の送出及び前記クロックラインからの電流の引き込みを交互に行うことにより前記内部クロック信号を生成するインバータコア部と、
    前記電流の量を抑制させる電流抑制部と、を有することを特徴とするデータ同期回路。
  2. 前記電流抑制部は、前記クロックライン上の電圧が第１閾値以上となった場合に前記クロックラインへの電流の送出を停止させ、前記クロックライン上の電圧が前記第１閾値よりも低い第２閾値以下となった場合に前記クロックラインからの電流の引き込みを停止させることを特徴とする請求項１記載のデータ同期回路。
  3. 前記インバータコア部は、ゲート端子に前記入力クロック信号が供給されており、前記入力クロック信号に応じて前記電流を前記クロックラインに送出するｐチャネルＭＯＳ型の第１トランジスタと、ゲート端子に前記入力クロック信号が供給されており、前記入力クロック信号に応じて前記クロックラインから電流を引き込むｎチャネルＭＯＳ型の第２トランジスタと、を有し、
    前記電流抑制部は、ソース端子に電源電圧が印加されており、ドレイン端子が前記第１トランジスタのソース端子に接続されており、ゲート端子が前記クロックラインに接続されているｐチャネルＭＯＳ型の第３トランジスタと、
    ソース端子に接地電圧が印加されており、ドレイン端子が前記第２トランジスタのソース端子に接続されており、ゲート端子が前記クロックラインに接続されているｎチャネルＭＯＳ型の第４トランジスタと、を有することを特徴とする請求項２記載のデータ同期回路。
  4. 前記第１閾値は前記電源電圧から第３トランジスタの閾値電圧を引いた値であり、前記第２閾値は前記第４トランジスタの閾値電圧であることを特徴とする請求項３記載のデータ同期回路。
  5. ディスエーブル信号に応じて前記第３トランジスタのゲート端子に前記電源電圧を印加する第５トランジスタを更に含むことを特徴とする請求項３又は４記載のデータ同期回路。
  6. ディスエーブル信号に応じて、前記入力データビットを伝送するデータ入力ラインに対して抵抗を介して前記電源電圧を印加するプルアップ回路と、前記ディスエーブル信号に応じて前記入力クロック信号を伝送するクロック入力ラインに対して抵抗を介して前記接地電圧を印加するプルダウン回路と、を更に含むことを特徴とする請求項３又は４記載のデータ同期回路。
  7. 入力データビットを入力クロック信号に応じて取り込んで同期化出力するデータ同期回路が形成されている半導体装置であって、
    前記データ同期回路は、前記クロック信号に応じて内部クロック信号を生成してクロックラインに送出するクロックバッファと、前記クロックラインを介して供給された前記内部クロック信号のエッジタイミングで前記入力データビットを取り込んで出力するＤフリップフロップとを有し、
    前記クロックバッファは、前記入力クロック信号に応じて、前記クロックラインへの電流の送出及び前記クロックラインからの電流の引き込みを交互に行うことにより前記内部クロック信号を生成するインバータコア部と、
    前記電流の量を抑制させる電流抑制部と、を有することを特徴とする半導体装置。
  8. 前記電流抑制部は、前記クロックライン上の電圧が第１閾値以上となった場合に前記クロックラインへの電流の送出を停止させ、前記クロックライン上の電圧が前記第１閾値よりも低い第２閾値以下となった場合に前記クロックラインからの電流の引き込みを停止させることを特徴とする請求項７記載の半導体装置。
  9. 前記インバータコア部は、ゲート端子に前記入力クロック信号が供給されており、前記入力クロック信号に応じて前記電流を前記クロックラインに送出するｐチャネルＭＯＳ型の第１トランジスタと、ゲート端子に前記入力クロック信号が供給されており、前記入力クロック信号に応じて前記クロックラインから電流を引き込むｎチャネルＭＯＳ型の第２トランジスタと、を有し、
    前記電流抑制部は、ソース端子に電源電圧が印加されており、ドレイン端子が前記第１トランジスタのソース端子に接続されており、ゲート端子が前記クロックラインに接続されているｐチャネルＭＯＳ型の第３トランジスタと、
    ソース端子に接地電圧が印加されており、ドレイン端子が前記第２トランジスタのソース端子に接続されており、ゲート端子が前記クロックラインに接続されているｎチャネルＭＯＳ型の第４トランジスタと、を有することを特徴とする請求項８記載の半導体装置。
  10. 前記第１閾値は前記電源電圧から第３トランジスタの閾値電圧を引いた値であり、前記第２閾値は前記第４トランジスタの閾値電圧であることを特徴とする請求項９記載の半導体装置。
  11. ディスエーブル信号に応じて前記第３トランジスタのゲート端子に前記電源電圧を印加する第５トランジスタを更に含むことを特徴とする請求項９又は１０記載の半導体装置。
  12. ディスエーブル信号に応じて、前記入力データビットを伝送するデータ入力ラインに対して抵抗を介して前記電源電圧を印加するプルアップ回路と、前記ディスエーブル信号に応じて前記入力クロック信号を伝送するクロック入力ラインに対して抵抗を介して前記接地電圧を印加するプルダウン回路と、を更に含むことを特徴とする請求項９又は１０記載の半導体装置。
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