JP2014036371A - データ同期回路及び半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000000872 buffer Substances 0.000 claims abstract description 21
- 230000001629 suppression Effects 0.000 claims description 12
- 239000013256 coordination polymer Substances 0.000 abstract description 21
- 230000007704 transition Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K3/356017—Bistable circuits using additional transistors in the input circuit
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
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Abstract
【解決手段】入力クロック信号CLK(CN)に応じてクロックラインへの電流送出及びクロックラインからの電流引き込みを交互に行うことによりDフリップフロップに供給すべき内部クロック信号L1(L2)を生成するクロックバッファ10(20)内に、このクロックラインに対する電流の送出量及び引き込み量を制限させる電流制限部PCLを設ける。
【選択図】図3
Description
VIH=VDD−Vtp
となる。
VIL=Vtn
となる。
尚、図3に示す電流抑制部PCLでは、クロックラインL1(L2)への電流送出又は電流引き込みを停止させることにより電流抑制を行っているが、単位時間あたりに送出又は引き込む電流量を低下させるようにしても良い。
30 DFF部
11、13、13A pチャネルMOS型のトランジスタ
12、14、14A nチャネルMOS型のトランジスタ
PCL 電流抑制部
Claims (12)
- 入力データビットを入力クロック信号に応じて取り込んで同期化出力するデータ同期回路であって、
前記クロック信号に応じて内部クロック信号を生成してクロックラインに送出するクロックバッファと、前記クロックラインを介して供給された前記内部クロック信号のエッジタイミングで前記入力データビットを取り込んで出力するDフリップフロップとを有し、
前記クロックバッファは、前記入力クロック信号に応じて、前記クロックラインへの電流の送出及び前記クロックラインからの電流の引き込みを交互に行うことにより前記内部クロック信号を生成するインバータコア部と、
前記電流の量を抑制させる電流抑制部と、を有することを特徴とするデータ同期回路。 - 前記電流抑制部は、前記クロックライン上の電圧が第1閾値以上となった場合に前記クロックラインへの電流の送出を停止させ、前記クロックライン上の電圧が前記第1閾値よりも低い第2閾値以下となった場合に前記クロックラインからの電流の引き込みを停止させることを特徴とする請求項1記載のデータ同期回路。
- 前記インバータコア部は、ゲート端子に前記入力クロック信号が供給されており、前記入力クロック信号に応じて前記電流を前記クロックラインに送出するpチャネルMOS型の第1トランジスタと、ゲート端子に前記入力クロック信号が供給されており、前記入力クロック信号に応じて前記クロックラインから電流を引き込むnチャネルMOS型の第2トランジスタと、を有し、
前記電流抑制部は、ソース端子に電源電圧が印加されており、ドレイン端子が前記第1トランジスタのソース端子に接続されており、ゲート端子が前記クロックラインに接続されているpチャネルMOS型の第3トランジスタと、
ソース端子に接地電圧が印加されており、ドレイン端子が前記第2トランジスタのソース端子に接続されており、ゲート端子が前記クロックラインに接続されているnチャネルMOS型の第4トランジスタと、を有することを特徴とする請求項2記載のデータ同期回路。 - 前記第1閾値は前記電源電圧から第3トランジスタの閾値電圧を引いた値であり、前記第2閾値は前記第4トランジスタの閾値電圧であることを特徴とする請求項3記載のデータ同期回路。
- ディスエーブル信号に応じて前記第3トランジスタのゲート端子に前記電源電圧を印加する第5トランジスタを更に含むことを特徴とする請求項3又は4記載のデータ同期回路。
- ディスエーブル信号に応じて、前記入力データビットを伝送するデータ入力ラインに対して抵抗を介して前記電源電圧を印加するプルアップ回路と、前記ディスエーブル信号に応じて前記入力クロック信号を伝送するクロック入力ラインに対して抵抗を介して前記接地電圧を印加するプルダウン回路と、を更に含むことを特徴とする請求項3又は4記載のデータ同期回路。
- 入力データビットを入力クロック信号に応じて取り込んで同期化出力するデータ同期回路が形成されている半導体装置であって、
前記データ同期回路は、前記クロック信号に応じて内部クロック信号を生成してクロックラインに送出するクロックバッファと、前記クロックラインを介して供給された前記内部クロック信号のエッジタイミングで前記入力データビットを取り込んで出力するDフリップフロップとを有し、
前記クロックバッファは、前記入力クロック信号に応じて、前記クロックラインへの電流の送出及び前記クロックラインからの電流の引き込みを交互に行うことにより前記内部クロック信号を生成するインバータコア部と、
前記電流の量を抑制させる電流抑制部と、を有することを特徴とする半導体装置。 - 前記電流抑制部は、前記クロックライン上の電圧が第1閾値以上となった場合に前記クロックラインへの電流の送出を停止させ、前記クロックライン上の電圧が前記第1閾値よりも低い第2閾値以下となった場合に前記クロックラインからの電流の引き込みを停止させることを特徴とする請求項7記載の半導体装置。
- 前記インバータコア部は、ゲート端子に前記入力クロック信号が供給されており、前記入力クロック信号に応じて前記電流を前記クロックラインに送出するpチャネルMOS型の第1トランジスタと、ゲート端子に前記入力クロック信号が供給されており、前記入力クロック信号に応じて前記クロックラインから電流を引き込むnチャネルMOS型の第2トランジスタと、を有し、
前記電流抑制部は、ソース端子に電源電圧が印加されており、ドレイン端子が前記第1トランジスタのソース端子に接続されており、ゲート端子が前記クロックラインに接続されているpチャネルMOS型の第3トランジスタと、
ソース端子に接地電圧が印加されており、ドレイン端子が前記第2トランジスタのソース端子に接続されており、ゲート端子が前記クロックラインに接続されているnチャネルMOS型の第4トランジスタと、を有することを特徴とする請求項8記載の半導体装置。 - 前記第1閾値は前記電源電圧から第3トランジスタの閾値電圧を引いた値であり、前記第2閾値は前記第4トランジスタの閾値電圧であることを特徴とする請求項9記載の半導体装置。
- ディスエーブル信号に応じて前記第3トランジスタのゲート端子に前記電源電圧を印加する第5トランジスタを更に含むことを特徴とする請求項9又は10記載の半導体装置。
- ディスエーブル信号に応じて、前記入力データビットを伝送するデータ入力ラインに対して抵抗を介して前記電源電圧を印加するプルアップ回路と、前記ディスエーブル信号に応じて前記入力クロック信号を伝送するクロック入力ラインに対して抵抗を介して前記接地電圧を印加するプルダウン回路と、を更に含むことを特徴とする請求項9又は10記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012177365A JP2014036371A (ja) | 2012-08-09 | 2012-08-09 | データ同期回路及び半導体装置 |
US13/962,087 US8957719B2 (en) | 2012-08-09 | 2013-08-08 | Clock synchronization circuit and semiconductor device |
CN201310345596.4A CN103577374A (zh) | 2012-08-09 | 2013-08-09 | 数据同步电路及半导体装置 |
US14/592,054 US9300506B2 (en) | 2012-08-09 | 2015-01-08 | Clock synchronization circuit and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012177365A JP2014036371A (ja) | 2012-08-09 | 2012-08-09 | データ同期回路及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014036371A true JP2014036371A (ja) | 2014-02-24 |
Family
ID=50049186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012177365A Pending JP2014036371A (ja) | 2012-08-09 | 2012-08-09 | データ同期回路及び半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US8957719B2 (ja) |
JP (1) | JP2014036371A (ja) |
CN (1) | CN103577374A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102387233B1 (ko) * | 2015-10-20 | 2022-04-19 | 에스케이하이닉스 주식회사 | 버퍼 회로 |
CN106341219B (zh) * | 2015-12-24 | 2019-06-11 | 深圳开阳电子股份有限公司 | 一种基于扩频技术的数据同步传输装置 |
TWI756964B (zh) * | 2020-12-03 | 2022-03-01 | 智原科技股份有限公司 | D型正反器 |
US20220343053A1 (en) * | 2021-04-23 | 2022-10-27 | Mediatek Inc. | Semiconductor structure of cell array with adaptive threshold voltage |
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---|---|---|---|---|
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JP2002300010A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体記憶保持装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1115783A (ja) | 1997-06-19 | 1999-01-22 | Nec Corp | 同期回路 |
JPH11213665A (ja) * | 1998-01-26 | 1999-08-06 | Mitsubishi Electric Corp | 半導体回路装置およびその使用方法 |
JP3614125B2 (ja) * | 2000-10-23 | 2005-01-26 | 三星電子株式会社 | Cpフリップフロップ |
JP4404756B2 (ja) * | 2004-12-07 | 2010-01-27 | Okiセミコンダクタ株式会社 | 半導体集積回路 |
GB0708324D0 (en) * | 2007-04-30 | 2007-06-06 | Univ Catholique Louvain | Ultra-low-power circuit |
JP5807333B2 (ja) * | 2011-01-27 | 2015-11-10 | ソニー株式会社 | ディレイラッチ回路、および、ディレイフリップフロップ |
-
2012
- 2012-08-09 JP JP2012177365A patent/JP2014036371A/ja active Pending
-
2013
- 2013-08-08 US US13/962,087 patent/US8957719B2/en not_active Expired - Fee Related
- 2013-08-09 CN CN201310345596.4A patent/CN103577374A/zh active Pending
-
2015
- 2015-01-08 US US14/592,054 patent/US9300506B2/en not_active Expired - Fee Related
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JP2002300010A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体記憶保持装置 |
Also Published As
Publication number | Publication date |
---|---|
CN103577374A (zh) | 2014-02-12 |
US20150124917A1 (en) | 2015-05-07 |
US9300506B2 (en) | 2016-03-29 |
US20140043073A1 (en) | 2014-02-13 |
US8957719B2 (en) | 2015-02-17 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150629 |
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