JP2001077684A - レベルシフト回路およびこれを用いた固体撮像素子 - Google Patents
レベルシフト回路およびこれを用いた固体撮像素子Info
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Abstract
(57)【要約】
【課題】 電源電圧ＶＤＤとＧＮＤレベル以外の電圧を
必要とするパルスを生成する場合に、ＣＭＯＳドライバ
以外に電流供給能力の高い電圧源を用いると、電圧源と
しての回路規模が大きくなったり、電圧源で消費される
分だけ消費電力が増大する。 【解決手段】 Ｐ‐ｃｈ．ＭＯＳトランジスタ３１およ
びＮ‐ｃｈ．ＭＯＳトランジスタ３２からなるＣＭＯＳ
インバータ回路３３を基本回路とし、このＣＭＯＳイン
バータ回路３３のＧＮＤ側回路端とＧＮＤとの間に、ド
レインおよびゲートが共通に接続（ダイオード接続）さ
れたＮ‐ｃｈ．ＭＯＳトランジスタ３４を接続した構成
とする。
必要とするパルスを生成する場合に、ＣＭＯＳドライバ
以外に電流供給能力の高い電圧源を用いると、電圧源と
しての回路規模が大きくなったり、電圧源で消費される
分だけ消費電力が増大する。 【解決手段】 Ｐ‐ｃｈ．ＭＯＳトランジスタ３１およ
びＮ‐ｃｈ．ＭＯＳトランジスタ３２からなるＣＭＯＳ
インバータ回路３３を基本回路とし、このＣＭＯＳイン
バータ回路３３のＧＮＤ側回路端とＧＮＤとの間に、ド
レインおよびゲートが共通に接続（ダイオード接続）さ
れたＮ‐ｃｈ．ＭＯＳトランジスタ３４を接続した構成
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、レベルシフト回路
およびこれを用いた固体撮像素子に関し、特に電源およ
びグランド（以下、ＧＮＤと記す）間に接続されて動作
し、電源電圧またはＧＮＤレベルを両者間の所定レベル
にシフトするレベルシフト回路およびこれをクロックパ
ルスドライバとして用いた固体撮像素子に関する。
およびこれを用いた固体撮像素子に関し、特に電源およ
びグランド（以下、ＧＮＤと記す）間に接続されて動作
し、電源電圧またはＧＮＤレベルを両者間の所定レベル
にシフトするレベルシフト回路およびこれをクロックパ
ルスドライバとして用いた固体撮像素子に関する。
【０００２】
【従来の技術】固体撮像素子として、ＭＯＳ型撮像素子
に代表されるＸＹアドレス型撮像素子や、ＣＣＤ(Charg
e Coupled Device) 型撮像素子に代表される電荷転送型
撮像素子が知られている。これら固体撮像素子のうち、
例えばＣＭＯＳ型撮像素子を従来例としてその構成の一
例を図１４に示す。
に代表されるＸＹアドレス型撮像素子や、ＣＣＤ(Charg
e Coupled Device) 型撮像素子に代表される電荷転送型
撮像素子が知られている。これら固体撮像素子のうち、
例えばＣＭＯＳ型撮像素子を従来例としてその構成の一
例を図１４に示す。
【０００３】図１４において、単位画素１０１がフォト
ダイオード１１１、読み出しトランジスタ１１２、増幅
トランジスタ１１３、リセットトランジスタ１１４およ
びＸＹアドレストランジスタ１１５によって構成され、
行列状に２次元配置されて撮像領域を形成している。こ
こでは、図面の簡略化のために、ｍ行ｎ列目の単位画素
のみを示している。
ダイオード１１１、読み出しトランジスタ１１２、増幅
トランジスタ１１３、リセットトランジスタ１１４およ
びＸＹアドレストランジスタ１１５によって構成され、
行列状に２次元配置されて撮像領域を形成している。こ
こでは、図面の簡略化のために、ｍ行ｎ列目の単位画素
のみを示している。
【０００４】この単位画素１０１では、増幅トランジス
タ１１３のソースが垂直信号ライン１２１に直結され、
この増幅トランジスタ１１３が選択トランジスタの機能
を兼ねた４トランジスタ構成となっている。リセットト
ランジスタ１１４のゲートは、水平リセットライン１２
２に接続されている。リセットトランジスタ１１４のド
レインは、垂直リセットライン１２３に接続されてい
る。また、ＸＹアドレストランジスタ１１５のゲートが
垂直読み出しライン１２４に、そのドレインが水平読み
出しライン１２５にそれぞれ接続されている。
タ１１３のソースが垂直信号ライン１２１に直結され、
この増幅トランジスタ１１３が選択トランジスタの機能
を兼ねた４トランジスタ構成となっている。リセットト
ランジスタ１１４のゲートは、水平リセットライン１２
２に接続されている。リセットトランジスタ１１４のド
レインは、垂直リセットライン１２３に接続されてい
る。また、ＸＹアドレストランジスタ１１５のゲートが
垂直読み出しライン１２４に、そのドレインが水平読み
出しライン１２５にそれぞれ接続されている。
【０００５】撮像領域の外には、垂直走査回路１０２、
垂直走査パルスドライバ１０３、水平選択トランジスタ
１０４、水平走査回路１０５および電圧源１０６が配置
されている。垂直走査回路１０２からは、垂直読み出し
走査パルスφＶR m （φＶR 1 ，φＶR 2 ，…，φＶR
m …，φＶR M ）および垂直リセット走査パルスφＶS
m （φＶS 1 ，φＶS 2 ，…，φＶS m …，φＶS M ）
が順次出力される。そして、垂直読み出し走査パルスφ
ＶR m は、対応する行の垂直読み出しライン１２３に印
加され、垂直リセット走査パルスφＶS m は、垂直走査
パルスドライバ１０３を介して対応する行の垂直リセッ
トライン１２３に印加される。
垂直走査パルスドライバ１０３、水平選択トランジスタ
１０４、水平走査回路１０５および電圧源１０６が配置
されている。垂直走査回路１０２からは、垂直読み出し
走査パルスφＶR m （φＶR 1 ，φＶR 2 ，…，φＶR
m …，φＶR M ）および垂直リセット走査パルスφＶS
m （φＶS 1 ，φＶS 2 ，…，φＶS m …，φＶS M ）
が順次出力される。そして、垂直読み出し走査パルスφ
ＶR m は、対応する行の垂直読み出しライン１２３に印
加され、垂直リセット走査パルスφＶS m は、垂直走査
パルスドライバ１０３を介して対応する行の垂直リセッ
トライン１２３に印加される。
【０００６】水平走査回路１０５からは、水平読み出し
走査パルスφＨR n （φＨR 1 ，φＨR 2 ，…，φＨR
n …，φＨR N ）、水平選択走査パルスφＨn （φ
Ｈ1 ，φＨ2 ，…，φＨn …，φＨN ）および水平リセ
ット走査パルスφＨS n （φＨS 1 ，φＨS 2 ，…，φ
ＨS n …，φＨS N ）が順次出力される。そして、水平
読み出し走査パルスφＨR n が対応する列の水平リセッ
トライン１２２に、水平リセット走査パルスφＨS n が
対応する列の水平読み出しライン１２５にそれぞれ印加
される。また、水平選択走査パルスφＨn は、対応する
列の水平選択トランジスタ１０４のゲートに印加され
る。
走査パルスφＨR n （φＨR 1 ，φＨR 2 ，…，φＨR
n …，φＨR N ）、水平選択走査パルスφＨn （φ
Ｈ1 ，φＨ2 ，…，φＨn …，φＨN ）および水平リセ
ット走査パルスφＨS n （φＨS 1 ，φＨS 2 ，…，φ
ＨS n …，φＨS N ）が順次出力される。そして、水平
読み出し走査パルスφＨR n が対応する列の水平リセッ
トライン１２２に、水平リセット走査パルスφＨS n が
対応する列の水平読み出しライン１２５にそれぞれ印加
される。また、水平選択走査パルスφＨn は、対応する
列の水平選択トランジスタ１０４のゲートに印加され
る。
【０００７】上記の構成において、単位画素１０１で
は、読み出しトランジスタ１１２のドレインと増幅トラ
ンジスタ１１３のゲートとの接続部分であるＦＤ（フロ
ーティングディフュージョン）の電位を、リセットトラ
ンジスタ１１４によるリセット動作によって電源電圧Ｖ
ＤＤとＧＮＤレベル付近との間でスイングさせることに
より、ソースが垂直信号ライン１２１に直結された増幅
トランジスタ１１３に選択性（選択トランジスタの機
能）を持たせている。
は、読み出しトランジスタ１１２のドレインと増幅トラ
ンジスタ１１３のゲートとの接続部分であるＦＤ（フロ
ーティングディフュージョン）の電位を、リセットトラ
ンジスタ１１４によるリセット動作によって電源電圧Ｖ
ＤＤとＧＮＤレベル付近との間でスイングさせることに
より、ソースが垂直信号ライン１２１に直結された増幅
トランジスタ１１３に選択性（選択トランジスタの機
能）を持たせている。
【０００８】ここで、増幅トランジスタ１２１を動作さ
せない非選択状態とするとき、ＦＤの電位をＧＮＤレベ
ルにすると、ＦＤの電荷（ここでは、電子）が読み出し
トランジスタ１１２を通してフォトダイオード１１１側
に逆流することになる。そのため、ＦＤをリセットする
バイアス電位（垂直リセットライン１２３の電位）をＧ
ＮＤレベルよりも若干高めの電位、例えば０．５Ｖ〜
０．８Ｖ程度に設定する必要がある。
せない非選択状態とするとき、ＦＤの電位をＧＮＤレベ
ルにすると、ＦＤの電荷（ここでは、電子）が読み出し
トランジスタ１１２を通してフォトダイオード１１１側
に逆流することになる。そのため、ＦＤをリセットする
バイアス電位（垂直リセットライン１２３の電位）をＧ
ＮＤレベルよりも若干高めの電位、例えば０．５Ｖ〜
０．８Ｖ程度に設定する必要がある。
【０００９】このような観点から、垂直リセットライン
１２３と垂直走査回路１０２との間に、ＧＮＤレベルを
０．５Ｖ〜０．８Ｖ程度にレベルシフトして垂直リセッ
トライン１２３に与えるための垂直走査パルスドライバ
１０３が設けられている。この垂直走査パルスドライバ
１０３としては、図１５に示す如き一般的なＣＭＯＳ論
理回路で使われるＣＭＯＳインバータ構成のものが用い
られている。そして、その電源側回路端が電源電圧ＶＤ
Ｄの電源ライン１０７に、ＧＮＤ側回路端が電圧源１０
６の出力ライン１０８にそれぞれ接続されている。
１２３と垂直走査回路１０２との間に、ＧＮＤレベルを
０．５Ｖ〜０．８Ｖ程度にレベルシフトして垂直リセッ
トライン１２３に与えるための垂直走査パルスドライバ
１０３が設けられている。この垂直走査パルスドライバ
１０３としては、図１５に示す如き一般的なＣＭＯＳ論
理回路で使われるＣＭＯＳインバータ構成のものが用い
られている。そして、その電源側回路端が電源電圧ＶＤ
Ｄの電源ライン１０７に、ＧＮＤ側回路端が電圧源１０
６の出力ライン１０８にそれぞれ接続されている。
【００１０】図１６に、電圧源１０６の具体的な回路構
成を示す。同図から明らかなように、電圧源１０６は、
オペアンプ１３１、電圧制御用のＭＯＳトランジスタ１
３２およびアイドリング電流を流す抵抗１３３からなる
ボルテージレギュレータ構成となっている。かかる構成
の電圧源１０６では、オペアンプ１３１による帰還回路
があるために、電圧が振られたときの収束性が悪く、振
動し易かったり、あるいは高速に応答するためにアイド
リング電流を流す抵抗１３３が小さくなり、無駄に電力
を消費してしまうことがある。
成を示す。同図から明らかなように、電圧源１０６は、
オペアンプ１３１、電圧制御用のＭＯＳトランジスタ１
３２およびアイドリング電流を流す抵抗１３３からなる
ボルテージレギュレータ構成となっている。かかる構成
の電圧源１０６では、オペアンプ１３１による帰還回路
があるために、電圧が振られたときの収束性が悪く、振
動し易かったり、あるいは高速に応答するためにアイド
リング電流を流す抵抗１３３が小さくなり、無駄に電力
を消費してしまうことがある。
【００１１】
【発明が解決しようとする課題】上述したように、従来
の固体撮像素子、例えばＣＭＯＳ型撮像素子では、走査
パルスのうち、電源電圧ＶＤＤとＧＮＤレベル以外の電
圧を必要とするパルスを生成するために、レベルシフト
回路である垂直走査パルスドライバ１０３以外に電流供
給能力の高い電圧源１０６を用いた構成を採っていたの
で、電圧源１０６としての回路規模が大きくなったり、
電圧源１０６で消費される分だけ消費電力が増大すると
いう問題があった。
の固体撮像素子、例えばＣＭＯＳ型撮像素子では、走査
パルスのうち、電源電圧ＶＤＤとＧＮＤレベル以外の電
圧を必要とするパルスを生成するために、レベルシフト
回路である垂直走査パルスドライバ１０３以外に電流供
給能力の高い電圧源１０６を用いた構成を採っていたの
で、電圧源１０６としての回路規模が大きくなったり、
電圧源１０６で消費される分だけ消費電力が増大すると
いう問題があった。
【００１２】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、電流供給能力の高い
ボルテージレギュレータを用いることなく、所望のレベ
ルシフト動作が可能なレベルシフト回路およびこれをク
ロックパルスドライバとして用いた固体撮像素子を提供
することにある。
であり、その目的とするところは、電流供給能力の高い
ボルテージレギュレータを用いることなく、所望のレベ
ルシフト動作が可能なレベルシフト回路およびこれをク
ロックパルスドライバとして用いた固体撮像素子を提供
することにある。
【００１３】
【課題を解決するための手段】本発明によるレベルシフ
ト回路では、入力パルスに基づいてその出力ラインを駆
動するドライバ回路に対して、ＧＮＤまたは電源との間
にドレインおよびゲートが共通に接続（ダイオード接
続）された少なくとも１個のＭＯＳトランジスタを直列
に接続した構成を採っている。
ト回路では、入力パルスに基づいてその出力ラインを駆
動するドライバ回路に対して、ＧＮＤまたは電源との間
にドレインおよびゲートが共通に接続（ダイオード接
続）された少なくとも１個のＭＯＳトランジスタを直列
に接続した構成を採っている。
【００１４】本発明による固体撮像素子では、上記構成
のレベルシフト回路をクロックパルスドライバ、例えば
単位画素が行列状に２次元配置されてなる撮像領域に行
単位で配線されたリセットラインを駆動するリセットド
ライバとして用いた構成を採っている。
のレベルシフト回路をクロックパルスドライバ、例えば
単位画素が行列状に２次元配置されてなる撮像領域に行
単位で配線されたリセットラインを駆動するリセットド
ライバとして用いた構成を採っている。
【００１５】上記構成のレベルシフト回路および固体撮
像素子において、ダイオード接続構成のＭＯＳトランジ
スタに対してその閾値電圧を超えるドレイン電圧が印加
されると、当該ＭＯＳトランジスタにはドレイン電圧の
２乗に比例したドレイン電流が流れる。これにより、ド
ライバ回路のＧＮＤ側回路端または電源側回路端の電位
が、ＭＯＳトランジスタの閾値電圧付近に安定する。そ
の結果、ＭＯＳトランジスタを１個接続した場合には、
ドライバ回路からは、低レベル（以下、“Ｌ”レベルと
記す）側がＧＮＤレベルよりもＭＯＳトランジスタの閾
値電圧分だけ高い、または高レベル（以下、“Ｈ”レベ
ルと記す）が電源レベルよりもＭＯＳトランジスタの閾
値電圧分だけ低いパルスが出力される。
像素子において、ダイオード接続構成のＭＯＳトランジ
スタに対してその閾値電圧を超えるドレイン電圧が印加
されると、当該ＭＯＳトランジスタにはドレイン電圧の
２乗に比例したドレイン電流が流れる。これにより、ド
ライバ回路のＧＮＤ側回路端または電源側回路端の電位
が、ＭＯＳトランジスタの閾値電圧付近に安定する。そ
の結果、ＭＯＳトランジスタを１個接続した場合には、
ドライバ回路からは、低レベル（以下、“Ｌ”レベルと
記す）側がＧＮＤレベルよりもＭＯＳトランジスタの閾
値電圧分だけ高い、または高レベル（以下、“Ｈ”レベ
ルと記す）が電源レベルよりもＭＯＳトランジスタの閾
値電圧分だけ低いパルスが出力される。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態に係る固体撮像素子、例えばＣＭＯＳ型撮像素
子を示す概略構成図である。
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態に係る固体撮像素子、例えばＣＭＯＳ型撮像素
子を示す概略構成図である。
【００１７】図１において、本実施形態に係るＣＭＯＳ
型撮像素子１０は、行列状に２次元配置されて撮像領域
を形成する単位画素１１と、撮像領域外に設けられた垂
直走査回路１２、垂直走査パルスドライバ１３、水平選
択トランジスタ１４および水平走査回路１５とを有する
構成となっている。
型撮像素子１０は、行列状に２次元配置されて撮像領域
を形成する単位画素１１と、撮像領域外に設けられた垂
直走査回路１２、垂直走査パルスドライバ１３、水平選
択トランジスタ１４および水平走査回路１５とを有する
構成となっている。
【００１８】単位画素１１は、フォトダイオード２１、
読み出しトランジスタ２２、増幅トランジスタ２３、リ
セットトランジスタ２４およびＸＹアドレストランジス
タ２５を有する４トランジスタ構成となっている。各画
素トランジスタ２２〜２５としては、例えばＮ‐ｃｈ．
ＭＯＳトランジスタが用いられている。なお、ここで
は、図面の簡略化のために、ｍ行ｎ列目の単位画素のみ
を示している。
読み出しトランジスタ２２、増幅トランジスタ２３、リ
セットトランジスタ２４およびＸＹアドレストランジス
タ２５を有する４トランジスタ構成となっている。各画
素トランジスタ２２〜２５としては、例えばＮ‐ｃｈ．
ＭＯＳトランジスタが用いられている。なお、ここで
は、図面の簡略化のために、ｍ行ｎ列目の単位画素のみ
を示している。
【００１９】この単位画素１１において、読み出しトラ
ンジスタ２２はソースがフォトダイオード１１のカソー
ドに、ドレインが増幅トランジスタ２３のゲートにそれ
ぞれ接続されている。この読み出しトランジスタ２２の
ドレインと増幅トランジスタ２３のゲートとの接続部分
がＦＤ（Floating Diffusion Amplifier）となってい
る。増幅トランジスタ２３はドレインが電源ＶＤＤに、
ソースが垂直信号ライン２６にそれぞれ接続されてい
る。
ンジスタ２２はソースがフォトダイオード１１のカソー
ドに、ドレインが増幅トランジスタ２３のゲートにそれ
ぞれ接続されている。この読み出しトランジスタ２２の
ドレインと増幅トランジスタ２３のゲートとの接続部分
がＦＤ（Floating Diffusion Amplifier）となってい
る。増幅トランジスタ２３はドレインが電源ＶＤＤに、
ソースが垂直信号ライン２６にそれぞれ接続されてい
る。
【００２０】リセットトランジスタ２４は、ドレインが
垂直リセットライン２７に、ソースが読み出しトランジ
スタ２２のドレインと増幅トランジスタ２３のゲートと
の接続部（ＦＤ）に、ゲートが水平リセットライン２８
にそれぞれ接続されている。ＸＹアドレストランジスタ
２５は、ゲートが垂直読み出しライン２９に、ドレイン
が水平読み出しライン３０に、ソースが読み出しトラン
ジスタ２５のゲートにそれぞれ接続されている。
垂直リセットライン２７に、ソースが読み出しトランジ
スタ２２のドレインと増幅トランジスタ２３のゲートと
の接続部（ＦＤ）に、ゲートが水平リセットライン２８
にそれぞれ接続されている。ＸＹアドレストランジスタ
２５は、ゲートが垂直読み出しライン２９に、ドレイン
が水平読み出しライン３０に、ソースが読み出しトラン
ジスタ２５のゲートにそれぞれ接続されている。
【００２１】撮像領域外において、垂直走査回路１２か
らは、垂直読み出し走査パルスφＶR m （φＶR 1 ，φ
ＶR 2 ，…，φＶR m …，φＶR M ）および垂直リセッ
ト走査パルスφＶS m （φＶS 1 ，φＶS 2 ，…，φＶ
S m …，φＶS M ）が順次出力される。そして、垂直読
み出し走査パルスφＶR m は、対応する行の垂直読み出
しライン２９に印加され、垂直リセット走査パルスφＶ
S m は、垂直走査パルスドライバ１３を介して対応する
行の垂直リセットライン２７に印加される。
らは、垂直読み出し走査パルスφＶR m （φＶR 1 ，φ
ＶR 2 ，…，φＶR m …，φＶR M ）および垂直リセッ
ト走査パルスφＶS m （φＶS 1 ，φＶS 2 ，…，φＶ
S m …，φＶS M ）が順次出力される。そして、垂直読
み出し走査パルスφＶR m は、対応する行の垂直読み出
しライン２９に印加され、垂直リセット走査パルスφＶ
S m は、垂直走査パルスドライバ１３を介して対応する
行の垂直リセットライン２７に印加される。
【００２２】垂直走査パルスドライバ１３は、電源側回
路端が電源電圧ＶＤＤの電源ライン３１に、ＧＮＤ側回
路端がＧＮＤライン３２にそれぞれ接続され、垂直走査
回路１２から与えられる垂直リセット走査パルスφＶS
m に基づいて垂直リセットライン２７を駆動する。この
垂直走査パルスドライバ１３は、垂直リセット走査パル
スφＶS m が“Ｌ”レベルのときに、ＧＮＤライン３２
のＧＮＤレベルを０．５Ｖ〜０．８Ｖ程度にレベルシフ
トして垂直リセットライン２７に与える。垂直走査パル
スドライバ１３の具体的な回路構成等の詳細については
後述する。
路端が電源電圧ＶＤＤの電源ライン３１に、ＧＮＤ側回
路端がＧＮＤライン３２にそれぞれ接続され、垂直走査
回路１２から与えられる垂直リセット走査パルスφＶS
m に基づいて垂直リセットライン２７を駆動する。この
垂直走査パルスドライバ１３は、垂直リセット走査パル
スφＶS m が“Ｌ”レベルのときに、ＧＮＤライン３２
のＧＮＤレベルを０．５Ｖ〜０．８Ｖ程度にレベルシフ
トして垂直リセットライン２７に与える。垂直走査パル
スドライバ１３の具体的な回路構成等の詳細については
後述する。
【００２３】水平走査回路１５からは、水平読み出し走
査パルスφＨR n （φＨR 1 ，φＨR 2 ，…，φＨR n
…，φＨR N ）、水平選択走査パルスφＨn （φＨ1 ，
φＨ2 ，…，φＨn …，φＨN ）および水平リセット走
査パルスφＨS n （φＨS 1，φＨS 2 ，…，φＨS n
…，φＨS N ）が順次出力される。そして、水平読み出
し走査パルスφＨR n が対応する列の水平リセットライ
ン３０に、水平リセット走査パルスφＨS n が対応する
列の水平読み出しライン２８にそれぞれ印加される。
査パルスφＨR n （φＨR 1 ，φＨR 2 ，…，φＨR n
…，φＨR N ）、水平選択走査パルスφＨn （φＨ1 ，
φＨ2 ，…，φＨn …，φＨN ）および水平リセット走
査パルスφＨS n （φＨS 1，φＨS 2 ，…，φＨS n
…，φＨS N ）が順次出力される。そして、水平読み出
し走査パルスφＨR n が対応する列の水平リセットライ
ン３０に、水平リセット走査パルスφＨS n が対応する
列の水平読み出しライン２８にそれぞれ印加される。
【００２４】また、水平選択走査パルスφＨn は、対応
する列の水平選択トランジスタ１４のゲートに印加され
る。水平選択トランジスタ１４は、各列ごとに垂直信号
ライン２６の一端と水平信号ライン３１との間に接続さ
れている。
する列の水平選択トランジスタ１４のゲートに印加され
る。水平選択トランジスタ１４は、各列ごとに垂直信号
ライン２６の一端と水平信号ライン３１との間に接続さ
れている。
【００２５】次に、上記構成のＣＭＯＳ型撮像素子１０
の動作について、図２のタイミングチャートを用いて説
明する。
の動作について、図２のタイミングチャートを用いて説
明する。
【００２６】垂直走査回路１２によってｍ行目が選択さ
れると、垂直読み出し走査パルスφＶR m-1 および垂直
リセット走査パルスφＶS m-1 が立ち下がり、代わって
垂直読み出し走査パルスφＶR m および垂直リセット走
査パルスφＶS m が立ち上がる。このとき、垂直読み出
し走査パルスφＶR m-1 ，φＶR m はＧＮＤレベルと電
源レベル（ＶＤＤ）との間で変化（スイング）するが、
垂直リセット走査パルスφＶS m-1 ，φＶS m は中間レ
ベル（０．５Ｖ〜０．８Ｖ程度）と電源レベルとの間で
変化する。
れると、垂直読み出し走査パルスφＶR m-1 および垂直
リセット走査パルスφＶS m-1 が立ち下がり、代わって
垂直読み出し走査パルスφＶR m および垂直リセット走
査パルスφＶS m が立ち上がる。このとき、垂直読み出
し走査パルスφＶR m-1 ，φＶR m はＧＮＤレベルと電
源レベル（ＶＤＤ）との間で変化（スイング）するが、
垂直リセット走査パルスφＶS m-1 ，φＶS m は中間レ
ベル（０．５Ｖ〜０．８Ｖ程度）と電源レベルとの間で
変化する。
【００２７】ｍ行目が選択されると、続いて水平走査回
路１５によって水平走査が開始される。これにより、ｍ
行目の１画素目（１列目）から順次走査が行われ、ｎ列
目が選択されると、その１画素期間中に、水平選択走査
パルスφＨn 、水平読み出し走査パルスφＨR n および
水平リセット走査パルスφＨS n が、図２に示す位相関
係をもって発生する。すなわち、水平選択走査パルスφ
Ｈn は１画素期間中電源レベルを維持し、水平リセット
走査パルスφＨS n は１画素期間の最初に、水平読み出
し走査パルスφＨR n は１画素期間の中頃にそれぞれ発
生する。
路１５によって水平走査が開始される。これにより、ｍ
行目の１画素目（１列目）から順次走査が行われ、ｎ列
目が選択されると、その１画素期間中に、水平選択走査
パルスφＨn 、水平読み出し走査パルスφＨR n および
水平リセット走査パルスφＨS n が、図２に示す位相関
係をもって発生する。すなわち、水平選択走査パルスφ
Ｈn は１画素期間中電源レベルを維持し、水平リセット
走査パルスφＨS n は１画素期間の最初に、水平読み出
し走査パルスφＨR n は１画素期間の中頃にそれぞれ発
生する。
【００２８】このようにして、垂直走査回路１２によっ
てｍ行目が、水平走査回路１５によってｎ列目がそれぞ
れ選択されると、その１画素期間中の最初に水平リセッ
ト走査パルスφＨS n が発生するので、この水平リセッ
ト走査パルスφＨS n に応答してリセットトランジスタ
２４が導通状態となる。これにより、単位画素１１中に
おける読み出しトランジスタ２２のドレインと増幅トラ
ンジスタ２３のゲートの接続部にあたるＦＤが、垂直リ
セット走査パルスφＶS m のレベル、即ち電源レベルに
リセットされる。ＦＤのリセットが完了すると、その直
後に画素のリセットレベル信号が出力される。
てｍ行目が、水平走査回路１５によってｎ列目がそれぞ
れ選択されると、その１画素期間中の最初に水平リセッ
ト走査パルスφＨS n が発生するので、この水平リセッ
ト走査パルスφＨS n に応答してリセットトランジスタ
２４が導通状態となる。これにより、単位画素１１中に
おける読み出しトランジスタ２２のドレインと増幅トラ
ンジスタ２３のゲートの接続部にあたるＦＤが、垂直リ
セット走査パルスφＶS m のレベル、即ち電源レベルに
リセットされる。ＦＤのリセットが完了すると、その直
後に画素のリセットレベル信号が出力される。
【００２９】１画素期間の中程では、水平読み出し走査
パルスφＨR n が発生するので、垂直読み出し走査パル
スφＶR m によって導通状態になっているＸＹアドレス
トランジスタ２５を通して水平読み出し走査パルスφＨ
R n が読み出しトランジスタ２２のゲートに与えられ
る。これにより、読み出しトランジスタ２２が導通状態
となってフォトダイオード２１からＦＤに信号電荷を読
み出す。その結果、ＦＤの電位がリセットレベルから信
号電荷の電荷量に応じて変化する。このＦＤの電位は増
幅トランジスタ２３によって増幅されて信号電流として
垂直信号ライン２６に出力される。
パルスφＨR n が発生するので、垂直読み出し走査パル
スφＶR m によって導通状態になっているＸＹアドレス
トランジスタ２５を通して水平読み出し走査パルスφＨ
R n が読み出しトランジスタ２２のゲートに与えられ
る。これにより、読み出しトランジスタ２２が導通状態
となってフォトダイオード２１からＦＤに信号電荷を読
み出す。その結果、ＦＤの電位がリセットレベルから信
号電荷の電荷量に応じて変化する。このＦＤの電位は増
幅トランジスタ２３によって増幅されて信号電流として
垂直信号ライン２６に出力される。
【００３０】次に、本発明によるレベルシフト回路であ
る垂直走査パルスドライバ１３の具体的な回路例につい
て説明する。
る垂直走査パルスドライバ１３の具体的な回路例につい
て説明する。
【００３１】図３は、垂直走査パルスドライバ１３の第
１実施例を示す回路図である。この第１実施例に係る垂
直走査パルスドライバ１３は、例えばＰ‐ｃｈ．ＭＯＳ
トランジスタ３１およびＮ‐ｃｈ．ＭＯＳトランジスタ
３２からなり、電源側回路端が電源ＶＤＤに接続された
一般的なＣＭＯＳインバータ回路３３と、このＣＭＯＳ
インバータ回路３３のＧＮＤ側回路端とＧＮＤとの間に
接続されたＮ‐ｃｈ．ＭＯＳトランジスタ３４とを有す
る構成となっている。
１実施例を示す回路図である。この第１実施例に係る垂
直走査パルスドライバ１３は、例えばＰ‐ｃｈ．ＭＯＳ
トランジスタ３１およびＮ‐ｃｈ．ＭＯＳトランジスタ
３２からなり、電源側回路端が電源ＶＤＤに接続された
一般的なＣＭＯＳインバータ回路３３と、このＣＭＯＳ
インバータ回路３３のＧＮＤ側回路端とＧＮＤとの間に
接続されたＮ‐ｃｈ．ＭＯＳトランジスタ３４とを有す
る構成となっている。
【００３２】上記構成の垂直走査パルスドライバ１３に
おいて、ＣＭＯＳインバータ回路３３のゲート共通接続
点Ｇが、垂直リセット走査パルスφＶS m が入力される
回路入力端となり、ドレイン共通接続点Ｄには垂直リセ
ットライン２７が接続されることになる。Ｎ‐ｃｈ．Ｍ
ＯＳトランジスタ３４は、ゲートおよびドレインが共通
に接続されたダイオード接続構成となっている。Ｐ‐ｃ
ｈ．ＭＯＳトランジスタ３１のバックゲートは電源ＶＤ
Ｄに、Ｎ‐ｃｈ．ＭＯＳトランジスタ３２，３４の各バ
ックゲートはＧＮＤにそれぞれ接続されている。
おいて、ＣＭＯＳインバータ回路３３のゲート共通接続
点Ｇが、垂直リセット走査パルスφＶS m が入力される
回路入力端となり、ドレイン共通接続点Ｄには垂直リセ
ットライン２７が接続されることになる。Ｎ‐ｃｈ．Ｍ
ＯＳトランジスタ３４は、ゲートおよびドレインが共通
に接続されたダイオード接続構成となっている。Ｐ‐ｃ
ｈ．ＭＯＳトランジスタ３１のバックゲートは電源ＶＤ
Ｄに、Ｎ‐ｃｈ．ＭＯＳトランジスタ３２，３４の各バ
ックゲートはＧＮＤにそれぞれ接続されている。
【００３３】ここで、垂直走査パルスドライバ１３の回
路動作について説明する。Ｎ‐ｃｈ．ＭＯＳトランジス
タ３４に対してその閾値電圧ＶT を超えるドレイン電圧
ＶDが印加されたとすると、当該トランジスタ３４には
ドレイン電圧ＶD の２乗に比例したドレイン電流ＩD が
流れる。すなわち、ＭＯＳトランジスタ３４のチャネル
長をＬ、チャネル幅をＷ、ゲート酸化膜厚をｔox、その
誘電率をεox、比誘電率をεo 、電子の移動度をμとす
ると、ドレイン電流ＩD は次式で表される。
路動作について説明する。Ｎ‐ｃｈ．ＭＯＳトランジス
タ３４に対してその閾値電圧ＶT を超えるドレイン電圧
ＶDが印加されたとすると、当該トランジスタ３４には
ドレイン電圧ＶD の２乗に比例したドレイン電流ＩD が
流れる。すなわち、ＭＯＳトランジスタ３４のチャネル
長をＬ、チャネル幅をＷ、ゲート酸化膜厚をｔox、その
誘電率をεox、比誘電率をεo 、電子の移動度をμとす
ると、ドレイン電流ＩD は次式で表される。
【００３４】ＩD ＝〔μ・εox・εo ・Ｗ／ｔox・Ｌ〕
・〔（ＶD −ＶT ）2 ／２〕
・〔（ＶD −ＶT ）2 ／２〕
【００３５】このように、Ｎ‐ｃｈ．ＭＯＳトランジス
タ３４にはそのドレイン電圧ＶD が閾値電圧ＶT を超え
ると、ドレイン電圧ＶD の２乗に比例したドレイン電流
ＩDが流れるので、ＣＭＯＳインバータ回路３３のＧＮ
Ｄ側回路端の電位は、Ｎ‐ｃｈ．ＭＯＳトランジスタ３
４の閾値電圧ＶT 付近に安定し易い。その結果、ＣＭＯ
Ｓインバータ回路３３からは、“Ｌ”レベルがＮ‐ｃ
ｈ．ＭＯＳトランジスタ３４の閾値電圧ＶT に近い値に
なり、“Ｈ”レベルが電源電圧ＶＤＤとなる走査パルス
が出力されることになる。
タ３４にはそのドレイン電圧ＶD が閾値電圧ＶT を超え
ると、ドレイン電圧ＶD の２乗に比例したドレイン電流
ＩDが流れるので、ＣＭＯＳインバータ回路３３のＧＮ
Ｄ側回路端の電位は、Ｎ‐ｃｈ．ＭＯＳトランジスタ３
４の閾値電圧ＶT 付近に安定し易い。その結果、ＣＭＯ
Ｓインバータ回路３３からは、“Ｌ”レベルがＮ‐ｃ
ｈ．ＭＯＳトランジスタ３４の閾値電圧ＶT に近い値に
なり、“Ｈ”レベルが電源電圧ＶＤＤとなる走査パルス
が出力されることになる。
【００３６】上述したように、図１における垂直走査パ
ルスドライバ１３を、その基本回路とする例えばＣＭＯ
Ｓインバータ回路３３に対して、そのＧＮＤ側回路端と
ＧＮＤとの間にゲートおよびドレインが共通に接続され
たＮ‐ｃｈ．ＭＯＳトランジスタ３４を接続した回路構
成としたことにより、従来のようにボルテージレギュレ
ータを用いなくても、“Ｌ”レベルがＮ‐ｃｈ．ＭＯＳ
トランジスタ３４の閾値電圧ＶT に近い値の走査パルス
を生成できる。因みに、ＭＯＳトランジスタの閾値電圧
ＶT は、０．６Ｖ〜０．７Ｖ程度である。
ルスドライバ１３を、その基本回路とする例えばＣＭＯ
Ｓインバータ回路３３に対して、そのＧＮＤ側回路端と
ＧＮＤとの間にゲートおよびドレインが共通に接続され
たＮ‐ｃｈ．ＭＯＳトランジスタ３４を接続した回路構
成としたことにより、従来のようにボルテージレギュレ
ータを用いなくても、“Ｌ”レベルがＮ‐ｃｈ．ＭＯＳ
トランジスタ３４の閾値電圧ＶT に近い値の走査パルス
を生成できる。因みに、ＭＯＳトランジスタの閾値電圧
ＶT は、０．６Ｖ〜０．７Ｖ程度である。
【００３７】以上説明した第１実施例では、ＣＭＯＳイ
ンバータ回路３３のＧＮＤ側回路端とＧＮＤとの間にＮ
‐ｃｈ．ＭＯＳトランジスタ３４を接続した回路構成と
したが、図５（Ａ）に示すように、ＣＭＯＳインバータ
回路３３のＧＮＤ側回路端とＧＮＤとの間にＰ‐ｃｈ．
ＭＯＳトランジスタ３５を接続した回路構成とすること
も可能である。
ンバータ回路３３のＧＮＤ側回路端とＧＮＤとの間にＮ
‐ｃｈ．ＭＯＳトランジスタ３４を接続した回路構成と
したが、図５（Ａ）に示すように、ＣＭＯＳインバータ
回路３３のＧＮＤ側回路端とＧＮＤとの間にＰ‐ｃｈ．
ＭＯＳトランジスタ３５を接続した回路構成とすること
も可能である。
【００３８】図５（Ａ）に示す垂直走査パルスドライバ
１３Ａの場合には、Ｐ‐ｃｈ．ＭＯＳトランジスタ３５
のソースがＣＭＯＳインバータ回路３３のＧＮＤ側回路
端に接続される一方、ゲートおよびドレインがＧＮＤに
共通に接続され、さらにバックゲートが電源ＶＤＤに接
続された回路構成となっている。
１３Ａの場合には、Ｐ‐ｃｈ．ＭＯＳトランジスタ３５
のソースがＣＭＯＳインバータ回路３３のＧＮＤ側回路
端に接続される一方、ゲートおよびドレインがＧＮＤに
共通に接続され、さらにバックゲートが電源ＶＤＤに接
続された回路構成となっている。
【００３９】この回路例の場合には、図３の回路例に対
してＭＯＳトランジスタの極性が異なるのみであること
から、当該回路例の場合と同様の動作が行われ、その結
果、“Ｌ”レベルがＰ‐ｃｈ．ＭＯＳトランジスタ３５
の閾値電圧ＶT に近い値になり、“Ｈ”レベルが電源電
圧ＶＤＤとなる走査パルスを生成できる。
してＭＯＳトランジスタの極性が異なるのみであること
から、当該回路例の場合と同様の動作が行われ、その結
果、“Ｌ”レベルがＰ‐ｃｈ．ＭＯＳトランジスタ３５
の閾値電圧ＶT に近い値になり、“Ｈ”レベルが電源電
圧ＶＤＤとなる走査パルスを生成できる。
【００４０】垂直走査パルスドライバ１３Ａの変形例と
して、図５（Ｂ）に示すように、Ｐ‐ｃｈ．ＭＯＳトラ
ンジスタ３５のバックゲートに相当するＮ‐Ｗｅｌｌを
電源ＶＤＤではなく自身のソースに接続した回路構成と
することも可能である。この垂直走査パルスドライバ１
３Ｂの場合にも、基本動作は図３および図５（Ａ）の回
路例の場合と全く同じである。
して、図５（Ｂ）に示すように、Ｐ‐ｃｈ．ＭＯＳトラ
ンジスタ３５のバックゲートに相当するＮ‐Ｗｅｌｌを
電源ＶＤＤではなく自身のソースに接続した回路構成と
することも可能である。この垂直走査パルスドライバ１
３Ｂの場合にも、基本動作は図３および図５（Ａ）の回
路例の場合と全く同じである。
【００４１】ただし、垂直走査パルスドライバ１３Ｂの
場合は、Ｐ‐ｃｈ．ＭＯＳトランジスタ３５のバックゲ
ート効果により、図５（Ａ）の回路例の場合と比べてＭ
ＯＳトランジスタ３５の閾値電圧が低くなる。その結
果、垂直走査パルスドライバ１３Ｂから出力される走査
パルスの“Ｌ”レベルが、垂直走査パルスドライバ１３
Ａから出力される走査パルスの“Ｌ”レベルよりも低く
なる。したがって、走査パルスの“Ｌ”レベルを低く設
定したい場合に有効な回路例となる。
場合は、Ｐ‐ｃｈ．ＭＯＳトランジスタ３５のバックゲ
ート効果により、図５（Ａ）の回路例の場合と比べてＭ
ＯＳトランジスタ３５の閾値電圧が低くなる。その結
果、垂直走査パルスドライバ１３Ｂから出力される走査
パルスの“Ｌ”レベルが、垂直走査パルスドライバ１３
Ａから出力される走査パルスの“Ｌ”レベルよりも低く
なる。したがって、走査パルスの“Ｌ”レベルを低く設
定したい場合に有効な回路例となる。
【００４２】なお、上記実施形態では、単位画素１１を
構成する４つの画素トランジスタ２２〜２５としてＮ‐
ｃｈ．ＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子
１０に適用した場合を例にとって説明したが、画素トラ
ンジスタとしてＰ‐ｃｈ．ＭＯＳトランジスタを用いた
ＣＭＯＳ型撮像素子にも同様に適用可能である。
構成する４つの画素トランジスタ２２〜２５としてＮ‐
ｃｈ．ＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子
１０に適用した場合を例にとって説明したが、画素トラ
ンジスタとしてＰ‐ｃｈ．ＭＯＳトランジスタを用いた
ＣＭＯＳ型撮像素子にも同様に適用可能である。
【００４３】この場合は、走査パルスの“Ｌ”レベルを
ＧＮＤレベルよりも少し高い電圧に設定する場合の図３
および図５（Ａ），（Ｂ）の回路構成と対称的に、走査
パルスの“Ｈ”レベルを電源電圧ＶＤＤよりも少し低く
設定する回路構成となる。具体的には、図６（Ａ）〜
（Ｃ）に示すように、ゲートおよびドレインが共通に接
続されたＮ‐ｃｈ．あるいはＰ‐ｃｈ．のＭＯＳトラン
ジスタを、電源ＶＤＤとＣＭＯＳインバータ回路３３の
電源側回路端との間に接続する構成となる。
ＧＮＤレベルよりも少し高い電圧に設定する場合の図３
および図５（Ａ），（Ｂ）の回路構成と対称的に、走査
パルスの“Ｈ”レベルを電源電圧ＶＤＤよりも少し低く
設定する回路構成となる。具体的には、図６（Ａ）〜
（Ｃ）に示すように、ゲートおよびドレインが共通に接
続されたＮ‐ｃｈ．あるいはＰ‐ｃｈ．のＭＯＳトラン
ジスタを、電源ＶＤＤとＣＭＯＳインバータ回路３３の
電源側回路端との間に接続する構成となる。
【００４４】図６（Ａ），（Ｂ）は、Ｎ‐ｃｈ．のＭＯ
Ｓトランジスタ３６を接続した場合の回路例を、図６
（Ｃ）は、Ｐ‐ｃｈ．のＭＯＳトランジスタ３７を接続
した場合の回路例をそれぞれ示している。
Ｓトランジスタ３６を接続した場合の回路例を、図６
（Ｃ）は、Ｐ‐ｃｈ．のＭＯＳトランジスタ３７を接続
した場合の回路例をそれぞれ示している。
【００４５】Ｎ‐ｃｈ．のＭＯＳトランジスタ３６を接
続する垂直走査パルスドライバ１３Ｃ（Ａ），１３Ｄ
（Ｂ）の場合は、ゲートおよびドレインを電源ＶＤＤに
共通に接続し、ソースをＣＭＯＳインバータ回路３３の
電源側回路端に接続する。この場合、Ｎ‐ｃｈ．ＭＯＳ
トランジスタ３６のバックゲートに相当するＰ‐Ｗｅｌ
ｌをそれ自身のソースに接続する（Ａ）か、あるいはＧ
ＮＤに接続する（Ｂ）かにより、閾値電圧を細かく制御
することが可能となる。
続する垂直走査パルスドライバ１３Ｃ（Ａ），１３Ｄ
（Ｂ）の場合は、ゲートおよびドレインを電源ＶＤＤに
共通に接続し、ソースをＣＭＯＳインバータ回路３３の
電源側回路端に接続する。この場合、Ｎ‐ｃｈ．ＭＯＳ
トランジスタ３６のバックゲートに相当するＰ‐Ｗｅｌ
ｌをそれ自身のソースに接続する（Ａ）か、あるいはＧ
ＮＤに接続する（Ｂ）かにより、閾値電圧を細かく制御
することが可能となる。
【００４６】一方、Ｐ‐ｃｈ．のＭＯＳトランジスタ３
７を接続する垂直走査パルスドライバ１３Ｅ（Ｃ）の場
合は、ソースを電源ＶＤＤに接続するとともに、ゲート
およびドレインをＣＭＯＳインバータ回路３３の電源側
回路端に共通に接続する回路構成となる。
７を接続する垂直走査パルスドライバ１３Ｅ（Ｃ）の場
合は、ソースを電源ＶＤＤに接続するとともに、ゲート
およびドレインをＣＭＯＳインバータ回路３３の電源側
回路端に共通に接続する回路構成となる。
【００４７】以上説明した第１実施例およびその変形例
のうち、走査パルスの“Ｌ”レベルをＧＮＤレベルより
も少し高くする場合、即ち図３および図５（Ａ），
（Ｂ）の回路例の場合の入出力波形を図７に示す。な
お、図６（Ａ）〜（Ｃ）の回路例の場合には、出力パル
スの“Ｈ”レベルが電源電圧ＶＤＤよりもＭＯＳトラン
ジスタの閾値電圧ＶT に近い値だけ低くなる波形とな
る。
のうち、走査パルスの“Ｌ”レベルをＧＮＤレベルより
も少し高くする場合、即ち図３および図５（Ａ），
（Ｂ）の回路例の場合の入出力波形を図７に示す。な
お、図６（Ａ）〜（Ｃ）の回路例の場合には、出力パル
スの“Ｈ”レベルが電源電圧ＶＤＤよりもＭＯＳトラン
ジスタの閾値電圧ＶT に近い値だけ低くなる波形とな
る。
【００４８】図３および図５（Ａ），（Ｂ）の回路例の
場合には、入力パルスに対して出力パルスが通常のイン
バータと同じ位相関係を保ちつつ、“Ｌ”レベルがＧＮ
Ｄレベルよりも、ＣＭＯＳインバータ回路３３のＧＮＤ
側回路端とＧＮＤとの間に接続したＭＯＳトランジスタ
の閾値電圧ＶT に近い値だけ高くなる、目的とする走査
パルスを生成できる。
場合には、入力パルスに対して出力パルスが通常のイン
バータと同じ位相関係を保ちつつ、“Ｌ”レベルがＧＮ
Ｄレベルよりも、ＣＭＯＳインバータ回路３３のＧＮＤ
側回路端とＧＮＤとの間に接続したＭＯＳトランジスタ
の閾値電圧ＶT に近い値だけ高くなる、目的とする走査
パルスを生成できる。
【００４９】ここで、図７の波形図から明らかなよう
に、出力パルスの立ち下がりが少し遅くなっているの
は、出力波形が立ち下がって“Ｌ”レベルに近づくと、
ＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤ
との間に接続したＭＯＳトランジスタの動作点がサブス
レッシュホールド領域に入って、ＭＯＳトランジスタの
ソース・ドレイン間抵抗が極めて高くなるためである。
に、出力パルスの立ち下がりが少し遅くなっているの
は、出力波形が立ち下がって“Ｌ”レベルに近づくと、
ＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤ
との間に接続したＭＯＳトランジスタの動作点がサブス
レッシュホールド領域に入って、ＭＯＳトランジスタの
ソース・ドレイン間抵抗が極めて高くなるためである。
【００５０】図８は、垂直走査パルスドライバの第２実
施例を示す回路図である。この第２実施例に係る垂直走
査パルスドライバ１３′は、例えばＰ‐ｃｈ．ＭＯＳト
ランジスタ４１およびＮ‐ｃｈ．ＭＯＳトランジスタ４
２からなり、電源側回路端が電源ＶＤＤに接続された一
般的なＣＭＯＳインバータ回路４３と、このＣＭＯＳイ
ンバータ回路４３のＧＮＤ側回路端とＧＮＤとの間に接
続されたＮ‐ｃｈ．ＭＯＳトランジスタ４４と、ＣＭＯ
Ｓインバータ回路４３およびＮ‐ｃｈ．ＭＯＳトランジ
スタ４４の接続点と電源ＶＤＤとの間に接続されたＮ‐
ｃｈ．ＭＯＳトランジスタ４５とを有する構成となって
いる。
施例を示す回路図である。この第２実施例に係る垂直走
査パルスドライバ１３′は、例えばＰ‐ｃｈ．ＭＯＳト
ランジスタ４１およびＮ‐ｃｈ．ＭＯＳトランジスタ４
２からなり、電源側回路端が電源ＶＤＤに接続された一
般的なＣＭＯＳインバータ回路４３と、このＣＭＯＳイ
ンバータ回路４３のＧＮＤ側回路端とＧＮＤとの間に接
続されたＮ‐ｃｈ．ＭＯＳトランジスタ４４と、ＣＭＯ
Ｓインバータ回路４３およびＮ‐ｃｈ．ＭＯＳトランジ
スタ４４の接続点と電源ＶＤＤとの間に接続されたＮ‐
ｃｈ．ＭＯＳトランジスタ４５とを有する構成となって
いる。
【００５１】上記構成の垂直走査パルスドライバ１３′
において、Ｎ‐ｃｈ．ＭＯＳトランジスタ４５は電流源
として動作し、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４の動
作点が、そのサブスレッシュホールド領域に入ってソー
ス・ドレイン間抵抗が高くならない程度のバイアス電流
を、当該ＭＯＳトランジスタ４４に供給する。これによ
り、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４の動作点がサブ
スレッシュホールド領域外のリニア領域になるため、Ｎ
‐ｃｈ．ＭＯＳトランジスタ４４のソース・ドレイン間
抵抗が高くならない。
において、Ｎ‐ｃｈ．ＭＯＳトランジスタ４５は電流源
として動作し、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４の動
作点が、そのサブスレッシュホールド領域に入ってソー
ス・ドレイン間抵抗が高くならない程度のバイアス電流
を、当該ＭＯＳトランジスタ４４に供給する。これによ
り、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４の動作点がサブ
スレッシュホールド領域外のリニア領域になるため、Ｎ
‐ｃｈ．ＭＯＳトランジスタ４４のソース・ドレイン間
抵抗が高くならない。
【００５２】その結果、ＣＭＯＳインバータ回路４３の
負荷に大きな容量が付加されたとしても、ＣＭＯＳイン
バータ回路４３の出力が“Ｈ”レベルから“Ｌ”レベル
に変化する時点で、ソース・ドレイン間抵抗が低いＮ‐
ｃｈ．ＭＯＳトランジスタ４４によってＣＭＯＳインバ
ータ回路４３のＧＮＤ側電圧が大きく振られることがな
く、したがって安定な電圧に保たれる。
負荷に大きな容量が付加されたとしても、ＣＭＯＳイン
バータ回路４３の出力が“Ｈ”レベルから“Ｌ”レベル
に変化する時点で、ソース・ドレイン間抵抗が低いＮ‐
ｃｈ．ＭＯＳトランジスタ４４によってＣＭＯＳインバ
ータ回路４３のＧＮＤ側電圧が大きく振られることがな
く、したがって安定な電圧に保たれる。
【００５３】この垂直走査パルスドライバ１３′の入出
力波形を図９に示す。入力パルスに対して出力パルスが
通常のインバータと同じ位相関係を保ちつつ、“Ｌ”レ
ベルがＧＮＤレベルよりも、ＣＭＯＳインバータ回路４
３のＧＮＤ側回路端とＧＮＤとの間に接続したＮ‐ｃ
ｈ．ＭＯＳトランジスタ４４の閾値電圧ＶT に近い値だ
け高くなる、目的とする走査パルスを生成できる。
力波形を図９に示す。入力パルスに対して出力パルスが
通常のインバータと同じ位相関係を保ちつつ、“Ｌ”レ
ベルがＧＮＤレベルよりも、ＣＭＯＳインバータ回路４
３のＧＮＤ側回路端とＧＮＤとの間に接続したＮ‐ｃ
ｈ．ＭＯＳトランジスタ４４の閾値電圧ＶT に近い値だ
け高くなる、目的とする走査パルスを生成できる。
【００５４】しかも、電流源としてのＮ‐ｃｈ．ＭＯＳ
トランジスタ４５の作用により、Ｎ‐ｃｈ．ＭＯＳトラ
ンジスタ４４の動作点がサブスレッシュホールド領域外
のリニア領域になり、Ｎ‐ｃｈ．ＭＯＳトランジスタ４
４のソース・ドレイン間抵抗が高くならないため、図７
および図９の波形図の比較から明らかなように、パルス
応答の遅さを大幅に改善できる。その結果、通常のイン
バータだけのドライバと同等の立ち上がり、立ち下がり
スピードを実現できる。
トランジスタ４５の作用により、Ｎ‐ｃｈ．ＭＯＳトラ
ンジスタ４４の動作点がサブスレッシュホールド領域外
のリニア領域になり、Ｎ‐ｃｈ．ＭＯＳトランジスタ４
４のソース・ドレイン間抵抗が高くならないため、図７
および図９の波形図の比較から明らかなように、パルス
応答の遅さを大幅に改善できる。その結果、通常のイン
バータだけのドライバと同等の立ち上がり、立ち下がり
スピードを実現できる。
【００５５】なお、上述した第２実施例に係る垂直走査
パルスドライバ１３′は、第１実施例における図３の回
路例に対応した回路構成であるが、上記と同様の動作原
理のもとに、図５（Ａ），（Ｂ）の各回路例に対応した
回路構成とすることも可能であることは勿論である。
パルスドライバ１３′は、第１実施例における図３の回
路例に対応した回路構成であるが、上記と同様の動作原
理のもとに、図５（Ａ），（Ｂ）の各回路例に対応した
回路構成とすることも可能であることは勿論である。
【００５６】また、本実施例では、ＣＭＯＳインバータ
回路４３のＧＮＤ側回路端とＧＮＤとの間に単一のＮ‐
ｃｈ．ＭＯＳトランジスタ４４を接続する構成とした
が、図１０に示すように、２個のＮ‐ｃｈ．ＭＯＳトラ
ンジスタ４４1 ，４４2 、又はそれ以上接続した構成の
垂直走査パルスドライバ１３′Ａとすることも可能であ
る。
回路４３のＧＮＤ側回路端とＧＮＤとの間に単一のＮ‐
ｃｈ．ＭＯＳトランジスタ４４を接続する構成とした
が、図１０に示すように、２個のＮ‐ｃｈ．ＭＯＳトラ
ンジスタ４４1 ，４４2 、又はそれ以上接続した構成の
垂直走査パルスドライバ１３′Ａとすることも可能であ
る。
【００５７】図１１は、第２実施例に係る垂直走査パル
スドライバの他の変形例を示す回路図である。この他の
変形例に係る垂直走査パルスドライバ１３′Ｂは、画素
トランジスタとしてＰ‐ｃｈ．ＭＯＳトランジスタを用
いたＣＭＯＳ型撮像素子に適用した場合の回路構成を採
っている。この垂直走査パルスドライバ１３′Ａでは、
出力パルス（走査パルス）の“Ｌ”レベルがＧＮＤレベ
ルに、“Ｈ”レベル側が電源電圧ＶＤＤよりも少し低い
電圧に設定することになる。
スドライバの他の変形例を示す回路図である。この他の
変形例に係る垂直走査パルスドライバ１３′Ｂは、画素
トランジスタとしてＰ‐ｃｈ．ＭＯＳトランジスタを用
いたＣＭＯＳ型撮像素子に適用した場合の回路構成を採
っている。この垂直走査パルスドライバ１３′Ａでは、
出力パルス（走査パルス）の“Ｌ”レベルがＧＮＤレベ
ルに、“Ｈ”レベル側が電源電圧ＶＤＤよりも少し低い
電圧に設定することになる。
【００５８】具体的には、ＣＭＯＳインバータ回路４３
に対して、その電源側回路端と電源ＶＤＤとの間に、ゲ
ートおよびドレインが共通に接続されたＰ‐ｃｈ．ＭＯ
Ｓトランジスタ４６を接続し、さらにＣＭＯＳインバー
タ回路４３およびＰ‐ｃｈ．ＭＯＳトランジスタ４６の
接続点とＧＮＤとの間にＰ‐ｃｈ．ＭＯＳトランジスタ
４７を接続した回路構成となっている。
に対して、その電源側回路端と電源ＶＤＤとの間に、ゲ
ートおよびドレインが共通に接続されたＰ‐ｃｈ．ＭＯ
Ｓトランジスタ４６を接続し、さらにＣＭＯＳインバー
タ回路４３およびＰ‐ｃｈ．ＭＯＳトランジスタ４６の
接続点とＧＮＤとの間にＰ‐ｃｈ．ＭＯＳトランジスタ
４７を接続した回路構成となっている。
【００５９】上記構成の垂直走査パルスドライバ１３′
Ｂにおいて、Ｐ‐ｃｈ．ＭＯＳトランジスタ４７は電流
源として動作し、Ｐ‐ｃｈ．ＭＯＳトランジスタ４６の
動作点が、そのサブスレッシュホールド領域に入ってソ
ース・ドレイン間抵抗が高くならないように、当該ＭＯ
Ｓトランジスタ４６にバイアス電流を供給する。これに
より、出力パルスの応答の遅さを大幅に改善できるた
め、通常のインバータだけのドライバと同等の立ち上が
り、立ち下がりスピードを実現できる。
Ｂにおいて、Ｐ‐ｃｈ．ＭＯＳトランジスタ４７は電流
源として動作し、Ｐ‐ｃｈ．ＭＯＳトランジスタ４６の
動作点が、そのサブスレッシュホールド領域に入ってソ
ース・ドレイン間抵抗が高くならないように、当該ＭＯ
Ｓトランジスタ４６にバイアス電流を供給する。これに
より、出力パルスの応答の遅さを大幅に改善できるた
め、通常のインバータだけのドライバと同等の立ち上が
り、立ち下がりスピードを実現できる。
【００６０】なお、本変形例に係る垂直走査パルスドラ
イバ１３′Ｂは、第１実施例における図６（Ｃ）の回路
例に対応した回路構成であるが、上記と同様の動作原理
のもとに、図６（Ａ），（Ｂ）の各回路例に対応した回
路構成とすることも可能であることは勿論である。
イバ１３′Ｂは、第１実施例における図６（Ｃ）の回路
例に対応した回路構成であるが、上記と同様の動作原理
のもとに、図６（Ａ），（Ｂ）の各回路例に対応した回
路構成とすることも可能であることは勿論である。
【００６１】以上説明した第１，第２実施例およびその
変形例では、図１に示す構成のＣＭＯＳ型撮像素子１０
において、行単位で配線された垂直リセットライン２７
ごとに垂直走査パルスドライバ１３の回路全体を配置す
るとしたが、必ずしもこの構成に限られるものではな
い。
変形例では、図１に示す構成のＣＭＯＳ型撮像素子１０
において、行単位で配線された垂直リセットライン２７
ごとに垂直走査パルスドライバ１３の回路全体を配置す
るとしたが、必ずしもこの構成に限られるものではな
い。
【００６２】一例として、垂直走査パルスドライバ１３
として図８の回路構成を例にとった場合には、図１２に
示すように、垂直リセットライン２７1 ，２７2 ，…
…，２７M ごとにＣＭＯＳインバータ回路４３1 ，４３
2 ，……，４３M を配置する一方、これらＣＭＯＳイン
バータ回路の各ＧＮＤ側回路端とＧＮＤとの間に、ゲー
トおよびドレインが共通に接続されたＮ‐ｃｈ．ＭＯＳ
トランジスタ４４を接続し、さらにＣＭＯＳインバータ
回路４３1 ，４３2 ，……，４３M およびＮ‐ｃｈ．Ｍ
ＯＳトランジスタ４４の接続点と電源ＶＤＤとの間に、
電流源として動作するＮ‐ｃｈ．ＭＯＳトランジスタ４
５を接続するようにする。
として図８の回路構成を例にとった場合には、図１２に
示すように、垂直リセットライン２７1 ，２７2 ，…
…，２７M ごとにＣＭＯＳインバータ回路４３1 ，４３
2 ，……，４３M を配置する一方、これらＣＭＯＳイン
バータ回路の各ＧＮＤ側回路端とＧＮＤとの間に、ゲー
トおよびドレインが共通に接続されたＮ‐ｃｈ．ＭＯＳ
トランジスタ４４を接続し、さらにＣＭＯＳインバータ
回路４３1 ，４３2 ，……，４３M およびＮ‐ｃｈ．Ｍ
ＯＳトランジスタ４４の接続点と電源ＶＤＤとの間に、
電流源として動作するＮ‐ｃｈ．ＭＯＳトランジスタ４
５を接続するようにする。
【００６３】すなわち、特にＣＭＯＳ型撮像素子に代表
されるＸＹアドレス型撮像素子においては、走査パルス
は順次出力されるものであることから、Ｍ個のドライバ
のうちの１〜２個程度にしか印加されず、ドライバもＭ
個のうちの１〜２個しか同時に動作しない。したがっ
て、走査パルスの“Ｌ”レベルを決めるＮ‐ｃｈ．ＭＯ
Ｓトランジスタ４４と、これにバイアス電流を供給する
Ｎ‐ｃｈ．ＭＯＳトランジスタ４５として、それに見合
った数だけまたはサイズのものを配置しておけば良い。
されるＸＹアドレス型撮像素子においては、走査パルス
は順次出力されるものであることから、Ｍ個のドライバ
のうちの１〜２個程度にしか印加されず、ドライバもＭ
個のうちの１〜２個しか同時に動作しない。したがっ
て、走査パルスの“Ｌ”レベルを決めるＮ‐ｃｈ．ＭＯ
Ｓトランジスタ４４と、これにバイアス電流を供給する
Ｎ‐ｃｈ．ＭＯＳトランジスタ４５として、それに見合
った数だけまたはサイズのものを配置しておけば良い。
【００６４】上記の構成によれば、Ｍ個のＣＭＯＳイン
バータ回路４３1 ，４３2 ，……，４３M に対して、Ｎ
‐ｃｈ．ＭＯＳトランジスタ４４，４５をそれぞれ１個
だけ接続すれば良いため、回路構成を大幅に簡素化で
き、したがって回路規模の増大を抑えることができる。
バータ回路４３1 ，４３2 ，……，４３M に対して、Ｎ
‐ｃｈ．ＭＯＳトランジスタ４４，４５をそれぞれ１個
だけ接続すれば良いため、回路構成を大幅に簡素化で
き、したがって回路規模の増大を抑えることができる。
【００６５】なお、本例では、Ｎ‐ｃｈ．ＭＯＳトラン
ジスタ４４，４５をそれぞれ１個だけ接続した構成とし
ているが、Ｍ個のＣＭＯＳインバータ回路４３1 ，４３
2 ，……，４３M を複数のブロックに分割し、各ブロッ
クごとにＮ‐ｃｈ．ＭＯＳトランジスタ４４，４５を接
続する構成をとることも可能である。
ジスタ４４，４５をそれぞれ１個だけ接続した構成とし
ているが、Ｍ個のＣＭＯＳインバータ回路４３1 ，４３
2 ，……，４３M を複数のブロックに分割し、各ブロッ
クごとにＮ‐ｃｈ．ＭＯＳトランジスタ４４，４５を接
続する構成をとることも可能である。
【００６６】また、垂直走査パルスドライバ１３として
図８の回路構成を例にとった場合について説明したが、
図１１の回路構成、さらには電流源として動作するＭＯ
Ｓトランジスタを持たない図３、図５（Ａ），（Ｂ）、
図６（Ａ）〜（Ｃ）の各回路構成の垂直走査パルスドラ
イバの場合にも、同様に適用可能であることは言うまで
もない。
図８の回路構成を例にとった場合について説明したが、
図１１の回路構成、さらには電流源として動作するＭＯ
Ｓトランジスタを持たない図３、図５（Ａ），（Ｂ）、
図６（Ａ）〜（Ｃ）の各回路構成の垂直走査パルスドラ
イバの場合にも、同様に適用可能であることは言うまで
もない。
【００６７】ここまでは、本発明に係るレベルシフト回
路を、ＣＭＯＳ型撮像素子において、“Ｈ”レベルが電
源電圧ＶＤＤで、“Ｌ”レベル側がＧＮＤレベルよりも
少し高いレベルとなる走査パルス、あるいは“Ｌ”レベ
ルがＧＮＤレベルで、“Ｈ”レベル側が電源電圧ＶＤＤ
よりも少し低いレベルとなる走査パルスを生成する垂直
走査パルスドライバ１３として用いた場合を例にとって
説明してきたが、この適用例に限られるものではない。
路を、ＣＭＯＳ型撮像素子において、“Ｈ”レベルが電
源電圧ＶＤＤで、“Ｌ”レベル側がＧＮＤレベルよりも
少し高いレベルとなる走査パルス、あるいは“Ｌ”レベ
ルがＧＮＤレベルで、“Ｈ”レベル側が電源電圧ＶＤＤ
よりも少し低いレベルとなる走査パルスを生成する垂直
走査パルスドライバ１３として用いた場合を例にとって
説明してきたが、この適用例に限られるものではない。
【００６８】すなわち、２値の入力パルスに基づいて、
電源電圧ＶＤＤとＧＮＤレベルとの間の所定のレベルを
とる出力パルスを生成するクロックパルスドライバ全般
に適用可能である。
電源電圧ＶＤＤとＧＮＤレベルとの間の所定のレベルを
とる出力パルスを生成するクロックパルスドライバ全般
に適用可能である。
【００６９】例えば、ここまでの例では、レベルシフト
を担うダイオード接続構成のＭＯＳトランジスタを１個
だけ接続し、ＧＮＤレベルよりもＭＯＳトランジスタの
閾値電圧ＶT だけ高い、あるいは電源電圧ＶＤＤよりも
ＭＯＳトランジスタの閾値電圧ＶT だけ低いレベルのパ
ルスを生成するとしたが、レベルシフトを担うＭＯＳト
ランジスタを複数個直列に接続することで、ＭＯＳトラ
ンジスタの閾値電圧ＶT の整数倍のレベルシフト、ある
いは電源電圧ＶＤＤとＧＮＤレベルとの間の略１／２の
中間レベルの設定も可能となる。
を担うダイオード接続構成のＭＯＳトランジスタを１個
だけ接続し、ＧＮＤレベルよりもＭＯＳトランジスタの
閾値電圧ＶT だけ高い、あるいは電源電圧ＶＤＤよりも
ＭＯＳトランジスタの閾値電圧ＶT だけ低いレベルのパ
ルスを生成するとしたが、レベルシフトを担うＭＯＳト
ランジスタを複数個直列に接続することで、ＭＯＳトラ
ンジスタの閾値電圧ＶT の整数倍のレベルシフト、ある
いは電源電圧ＶＤＤとＧＮＤレベルとの間の略１／２の
中間レベルの設定も可能となる。
【００７０】また、“Ｌ”レベル側／“Ｈ”レベル側の
一方のみのレベルシフトを行うだけでなく、“Ｌ”レベ
ル側／“Ｈ”レベル側の両方を同時にレベルシフトする
ことも可能である。これを第３実施例として図１３に示
す。
一方のみのレベルシフトを行うだけでなく、“Ｌ”レベ
ル側／“Ｈ”レベル側の両方を同時にレベルシフトする
ことも可能である。これを第３実施例として図１３に示
す。
【００７１】図１３から明らかなように、Ｐ‐ｃｈ．Ｍ
ＯＳトランジスタ５１およびＮ‐ｃｈ．ＭＯＳトランジ
スタ５２からなる一般的なＣＭＯＳインバータ回路５３
に対して、その電源側回路端と電源ＶＤＤとの間にダイ
オード接続構成のＰ‐ｃｈ．ＭＯＳトランジスタ５４
を、そのＧＮＤ側回路端とＧＮＤとの間にダイオード接
続構成のＮ‐ｃｈ．ＭＯＳトランジスタ５５をそれぞれ
接続した構成をとるようにする。
ＯＳトランジスタ５１およびＮ‐ｃｈ．ＭＯＳトランジ
スタ５２からなる一般的なＣＭＯＳインバータ回路５３
に対して、その電源側回路端と電源ＶＤＤとの間にダイ
オード接続構成のＰ‐ｃｈ．ＭＯＳトランジスタ５４
を、そのＧＮＤ側回路端とＧＮＤとの間にダイオード接
続構成のＮ‐ｃｈ．ＭＯＳトランジスタ５５をそれぞれ
接続した構成をとるようにする。
【００７２】これにより、“Ｈ”レベル側が電源電圧Ｖ
ＤＤよりもＭＯＳトランジスタ５４の閾値電圧だけ低い
レベルで、“Ｌ”レベル側がＧＮＤレベルよりもＭＯＳ
トランジスタ５５の閾値電圧だけ高いレベルのパルスを
生成できる。この場合にも、図８および図１１において
説明した技術、即ちＭＯＳトランジスタ５４，５５に対
して電流源からバイアス電流を供給する技術を適用する
ことで、出力パルスの過渡応答の速度を速めることがで
きる。
ＤＤよりもＭＯＳトランジスタ５４の閾値電圧だけ低い
レベルで、“Ｌ”レベル側がＧＮＤレベルよりもＭＯＳ
トランジスタ５５の閾値電圧だけ高いレベルのパルスを
生成できる。この場合にも、図８および図１１において
説明した技術、即ちＭＯＳトランジスタ５４，５５に対
して電流源からバイアス電流を供給する技術を適用する
ことで、出力パルスの過渡応答の速度を速めることがで
きる。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
入力パルスに基づいてその出力ラインを駆動するドライ
バ回路に対して、ＧＮＤまたは電源との間にダイオード
接続構成の少なくとも１個のＭＯＳトランジスタを直列
に接続したことにより、電流供給能力の大きいボルテー
ジレギュレータを用いることなく、きわめて簡単な回路
構成で所望のレベルシフト動作を実現できるため、低消
費電力化に寄与できるとともに、回路規模の増大を抑え
ることができる。
入力パルスに基づいてその出力ラインを駆動するドライ
バ回路に対して、ＧＮＤまたは電源との間にダイオード
接続構成の少なくとも１個のＭＯＳトランジスタを直列
に接続したことにより、電流供給能力の大きいボルテー
ジレギュレータを用いることなく、きわめて簡単な回路
構成で所望のレベルシフト動作を実現できるため、低消
費電力化に寄与できるとともに、回路規模の増大を抑え
ることができる。
【図１】本発明の一実施形態に係るＣＭＯＳ型撮像素子
を示す概略構成図である。
を示す概略構成図である。
【図２】一実施形態に係るＣＭＯＳ型撮像素子の動作説
明のためのタイミングチャートである。
明のためのタイミングチャートである。
【図３】第１実施例に係るレベルシフト回路を示す回路
図である。
図である。
【図４】第１実施例に係るレベルシフト回路における電
流源の説明図である。
流源の説明図である。
【図５】第１実施例の変形例に係るレベルシフト回路を
示す回路図である。
示す回路図である。
【図６】第１実施例のさらに他の変形例に係るレベルシ
フト回路を示す回路図である。
フト回路を示す回路図である。
【図７】第１実施例に係るレベルシフト回路の入出力波
形図である。
形図である。
【図８】第２実施例に係るレベルシフト回路を示す回路
図である。
図である。
【図９】第２実施例に係るレベルシフト回路の入出力波
形図である。
形図である。
【図１０】第２実施例の変形例に係るレベルシフト回路
を示す回路図である。
を示す回路図である。
【図１１】第２実施例の他の変形例に係るレベルシフト
回路を示す回路図である。
回路を示す回路図である。
【図１２】第２実施例に係るレベルシフト回路を用いる
場合の構成の一例を示す回路図である。
場合の構成の一例を示す回路図である。
【図１３】第３実施例に係るレベルシフト回路を示す回
路図である。
路図である。
【図１４】従来技術が適用されたＣＭＯＳ型撮像素子を
示す概略構成図である。
示す概略構成図である。
【図１５】ＣＭＯＳインバータ構成のドライバの回路図
である。
である。
【図１６】電圧源（ボルテージレギュレータ）の回路構
成を示す回路図である。
成を示す回路図である。
１０…ＣＭＯＳ型撮像素子、１１…単位画素、１２…垂
直走査回路、１３，１３Ａ〜１３Ｅ，１３′，１３′…
垂直走査パルスドライバ、１４…水平選択トランジス
タ、１５…水平走査回路、２１…フォトダイオード、２
２…読み出しトランジスタ、２３…増幅トランジスタ、
２４…リセットトランジスタ、２５…ＸＹアドレストラ
ンジスタ、３３，４３，５３…ＣＭＯＳインバータ回路
直走査回路、１３，１３Ａ〜１３Ｅ，１３′，１３′…
垂直走査パルスドライバ、１４…水平選択トランジス
タ、１５…水平走査回路、２１…フォトダイオード、２
２…読み出しトランジスタ、２３…増幅トランジスタ、
２４…リセットトランジスタ、２５…ＸＹアドレストラ
ンジスタ、３３，４３，５３…ＣＭＯＳインバータ回路
Claims (8)
- 【請求項１】 入力パルスに基づいてその出力ラインを
駆動するドライバ回路と、 ドレインおよびゲートが共通に接続され、前記ドライバ
回路とグランドまたは電源との間に直列に接続された少
なくとも１個のＭＯＳトランジスタとを備えたことを特
徴とするレベルシフト回路。 - 【請求項２】 前記ドライバ回路がＣＭＯＳインバータ
回路からなることを特徴とする請求項１記載のレベルシ
フト回路。 - 【請求項３】 前記ドライバ回路と前記ＭＯＳトランジ
スタとの接続点に接続され、前記ＭＯＳトランジスタに
対してその動作点がサブスレッシュホールド領域に入ら
ない程度のバイアス電流を供給する電流源を有すること
を特徴とする請求項１記載のレベルシフト回路。 - 【請求項４】 入力パルスに基づいてその出力ラインを
駆動するドライバ回路と、 ドレインおよびゲートが共通に接続され、前記ドライバ
回路とグランドまたは電源との間に直列に接続された少
なくとも１個のＭＯＳトランジスタとを備えたレベルシ
フト回路をクロックパルスドライバとして用いたことを
特徴とする固体撮像素子。 - 【請求項５】 前記出力ラインが、行列状に２次元配置
された単位画素を行単位でリセットするための垂直リセ
ットラインであり、 前記入力パルスが、前記単位画素を行単位で選択する垂
直走査回路から順次出力される垂直リセット走査パルス
であることを特徴とする請求項４記載の固体撮像素子。 - 【請求項６】 前記ドライバ回路と前記ＭＯＳトランジ
スタとの接続点に接続され、前記ＭＯＳトランジスタに
対してその動作点がサブスレッシュホールド領域に入ら
ない程度のバイアス電流を供給する電流源を有すること
を特徴とする請求項４記載の固体撮像素子。 - 【請求項７】 前記ドライバ回路が行単位で設けられ、 これら複数行分のドライバ回路に対してグランドまたは
電源との間に前記少なくとも１個のＭＯＳトランジスタ
が少なくとも１組設けられていることを特徴とする請求
項４記載の固体撮像素子。 - 【請求項８】 前記ドライバ回路と前記ＭＯＳトランジ
スタとの接続点に接続され、前記ＭＯＳトランジスタに
対してその動作点がサブスレッシュホールド領域に入ら
ない程度のバイアス電流を供給する電流源を有すること
を特徴とする請求項７記載の固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25244899A JP4120108B2 (ja) | 1999-09-07 | 1999-09-07 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25244899A JP4120108B2 (ja) | 1999-09-07 | 1999-09-07 | 固体撮像素子 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008057143A Division JP4737211B2 (ja) | 2008-03-07 | 2008-03-07 | レベルシフト回路およびこれを用いた固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077684A true JP2001077684A (ja) | 2001-03-23 |
| JP4120108B2 JP4120108B2 (ja) | 2008-07-16 |
Family
ID=17237530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25244899A Expired - Fee Related JP4120108B2 (ja) | 1999-09-07 | 1999-09-07 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4120108B2 (ja) |
Cited By (6)
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|---|---|---|---|---|
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| JP2009258275A (ja) * | 2008-04-15 | 2009-11-05 | Sony Corp | 表示装置および出力バッファ回路 |
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| CN103178826A (zh) * | 2011-12-23 | 2013-06-26 | 株式会社半导体能源研究所 | 电平移位电路及半导体集成电路 |
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-
1999
- 1999-09-07 JP JP25244899A patent/JP4120108B2/ja not_active Expired - Fee Related
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| US9349320B2 (en) | 2008-04-15 | 2016-05-24 | Sony Corporation | Display device and output buffer circuit for driving the same |
| US8482550B2 (en) | 2008-04-15 | 2013-07-09 | Sony Corporation | Display device and output buffer circuit for driving the same |
| US9035928B2 (en) | 2008-04-15 | 2015-05-19 | Sony Corporation | Display device and output buffer circuit for driving the same |
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| DE102012224361A1 (de) | 2011-12-23 | 2013-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Pegelverschieberschaltung und integrierte Halbleiterschaltung |
| US8861288B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit and semiconductor integrated circuit |
| JP2013150313A (ja) * | 2011-12-23 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | レベルシフト回路及び半導体集積回路 |
| KR20130073825A (ko) | 2011-12-23 | 2013-07-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 레벨 시프트 회로 및 반도체 집적 회로 |
| CN103178826A (zh) * | 2011-12-23 | 2013-06-26 | 株式会社半导体能源研究所 | 电平移位电路及半导体集成电路 |
| TWI580189B (zh) * | 2011-12-23 | 2017-04-21 | 半導體能源研究所股份有限公司 | 位準位移電路及半導體積體電路 |
| CN103178826B (zh) * | 2011-12-23 | 2017-09-15 | 株式会社半导体能源研究所 | 电平移位电路及半导体集成电路 |
| JP2014036371A (ja) * | 2012-08-09 | 2014-02-24 | Lapis Semiconductor Co Ltd | データ同期回路及び半導体装置 |
| CN103577374A (zh) * | 2012-08-09 | 2014-02-12 | 拉碧斯半导体株式会社 | 数据同步电路及半导体装置 |
| WO2021131840A1 (ja) * | 2019-12-24 | 2021-07-01 | ソニーセミコンダクタソリューションズ株式会社 | 半導体素子 |
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| Publication number | Publication date |
|---|---|
| JP4120108B2 (ja) | 2008-07-16 |
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