JP4120108B2 - 固体撮像素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子に関し、特に電源およびグランド（以下、ＧＮＤと記す）間に接続されて動作し、電源電圧またはＧＮＤレベルを両者間の所定レベルにシフトするレベルシフト回路をクロックパルスドライバとして用いた固体撮像素子に関する。
【０００２】
【従来の技術】
固体撮像素子として、ＭＯＳ型撮像素子に代表されるＸＹアドレス型撮像素子や、ＣＣＤ(Charge Coupled Device) 型撮像素子に代表される電荷転送型撮像素子が知られている。これら固体撮像素子のうち、例えばＣＭＯＳ型撮像素子を従来例としてその構成の一例を図１４に示す。
【０００３】
図１４において、単位画素１０１がフォトダイオード１１１、読み出しトランジスタ１１２、増幅トランジスタ１１３、リセットトランジスタ１１４およびＸＹアドレストランジスタ１１５によって構成され、行列状に２次元配置されて撮像領域を形成している。ここでは、図面の簡略化のために、ｍ行ｎ列目の単位画素のみを示している。
【０００４】
この単位画素１０１では、増幅トランジスタ１１３のソースが垂直信号ライン１２１に直結され、この増幅トランジスタ１１３が選択トランジスタの機能を兼ねた４トランジスタ構成となっている。リセットトランジスタ１１４のゲートは、水平リセットライン１２２に接続されている。リセットトランジスタ１１４のドレインは、垂直リセットライン１２３に接続されている。また、ＸＹアドレストランジスタ１１５のゲートが垂直読み出しライン１２４に、そのドレインが水平読み出しライン１２５にそれぞれ接続されている。
【０００５】
撮像領域の外には、垂直走査回路１０２、垂直走査パルスドライバ１０３、水平選択トランジスタ１０４、水平走査回路１０５および電圧源１０６が配置されている。垂直走査回路１０２からは、垂直読み出し走査パルスφＶR m （φＶR 1 ，φＶR 2 ，…，φＶR m …，φＶR M ）および垂直リセット走査パルスφＶS m （φＶS 1 ，φＶS 2 ，…，φＶS m …，φＶS M ）が順次出力される。そして、垂直読み出し走査パルスφＶR m は、対応する行の垂直読み出しライン１２３に印加され、垂直リセット走査パルスφＶS m は、垂直走査パルスドライバ１０３を介して対応する行の垂直リセットライン１２３に印加される。
【０００６】
水平走査回路１０５からは、水平読み出し走査パルスφＨR n （φＨR 1 ，φＨR 2 ，…，φＨR n …，φＨR N ）、水平選択走査パルスφＨn （φＨ1 ，φＨ2 ，…，φＨn …，φＨN ）および水平リセット走査パルスφＨS n （φＨS 1 ，φＨS 2 ，…，φＨS n …，φＨS N ）が順次出力される。そして、水平読み出し走査パルスφＨR n が対応する列の水平リセットライン１２２に、水平リセット走査パルスφＨS n が対応する列の水平読み出しライン１２５にそれぞれ印加される。また、水平選択走査パルスφＨn は、対応する列の水平選択トランジスタ１０４のゲートに印加される。
【０００７】
上記の構成において、単位画素１０１では、読み出しトランジスタ１１２のドレインと増幅トランジスタ１１３のゲートとの接続部分であるＦＤ（フローティングディフュージョン）の電位を、リセットトランジスタ１１４によるリセット動作によって電源電圧ＶＤＤとＧＮＤレベル付近との間でスイングさせることにより、ソースが垂直信号ライン１２１に直結された増幅トランジスタ１１３に選択性（選択トランジスタの機能）を持たせている。
【０００８】
ここで、増幅トランジスタ１２１を動作させない非選択状態とするとき、ＦＤの電位をＧＮＤレベルにすると、ＦＤの電荷（ここでは、電子）が読み出しトランジスタ１１２を通してフォトダイオード１１１側に逆流することになる。そのため、ＦＤをリセットするバイアス電位（垂直リセットライン１２３の電位）をＧＮＤレベルよりも若干高めの電位、例えば０．５Ｖ〜０．８Ｖ程度に設定する必要がある。
【０００９】
このような観点から、垂直リセットライン１２３と垂直走査回路１０２との間に、ＧＮＤレベルを０．５Ｖ〜０．８Ｖ程度にレベルシフトして垂直リセットライン１２３に与えるための垂直走査パルスドライバ１０３が設けられている。この垂直走査パルスドライバ１０３としては、図１５に示す如き一般的なＣＭＯＳ論理回路で使われるＣＭＯＳインバータ構成のものが用いられている。そして、その電源側回路端が電源電圧ＶＤＤの電源ライン１０７に、ＧＮＤ側回路端が電圧源１０６の出力ライン１０８にそれぞれ接続されている。
【００１０】
図１６に、電圧源１０６の具体的な回路構成を示す。同図から明らかなように、電圧源１０６は、オペアンプ１３１、電圧制御用のＭＯＳトランジスタ１３２およびアイドリング電流を流す抵抗１３３からなるボルテージレギュレータ構成となっている。かかる構成の電圧源１０６では、オペアンプ１３１による帰還回路があるために、電圧が振られたときの収束性が悪く、振動し易かったり、あるいは高速に応答するためにアイドリング電流を流す抵抗１３３が小さくなり、無駄に電力を消費してしまうことがある。
【００１１】
【発明が解決しようとする課題】
上述したように、従来の固体撮像素子、例えばＣＭＯＳ型撮像素子では、走査パルスのうち、電源電圧ＶＤＤとＧＮＤレベル以外の電圧を必要とするパルスを生成するために、レベルシフト回路である垂直走査パルスドライバ１０３以外に電流供給能力の高い電圧源１０６を用いた構成を採っていたので、電圧源１０６としての回路規模が大きくなったり、電圧源１０６で消費される分だけ消費電力が増大するという問題があった。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電流供給能力の高いボルテージレギュレータを用いることなく、所望のレベルシフト動作が可能なレベルシフト回路をクロックパルスドライバとして用いた固体撮像素子を提供することにある。
【００１４】
本発明による固体撮像素子は、
入力パルスに基づいてその出力ラインを駆動するドライバ回路と、
ドレインおよびゲートが共通に接続され、前記ドライバ回路とグランドまたは電源との間に直列に接続された少なくとも１個のＭＯＳトランジスタとを備え、
前記ドライバ回路が行単位で設けられ、
これら複数行分のドライバ回路に対してグランドまたは電源との間に前記少なくとも１個のＭＯＳトランジスタが少なくとも１組設けられている
レベルシフト回路をクロックパルスドライバ、例えば単位画素が行列状に２次元配置されてなる撮像領域に行単位で配線されたリセットラインを駆動するリセットドライバとして用いた構成を採っている。
【００１５】
上記構成の固体撮像素子において、ダイオード接続構成のＭＯＳトランジスタに対してその閾値電圧を超えるドレイン電圧が印加されると、当該ＭＯＳトランジスタにはドレイン電圧の２乗に比例したドレイン電流が流れる。これにより、ドライバ回路のＧＮＤ側回路端または電源側回路端の電位が、ＭＯＳトランジスタの閾値電圧付近に安定する。その結果、ＭＯＳトランジスタを１個接続した場合には、ドライバ回路からは、低レベル（以下、“Ｌ”レベルと記す）側がＧＮＤレベルよりもＭＯＳトランジスタの閾値電圧分だけ高い、または高レベル（以下、“Ｈ”レベルと記す）が電源レベルよりもＭＯＳトランジスタの閾値電圧分だけ低いパルスが出力される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る固体撮像素子、例えばＣＭＯＳ型撮像素子を示す概略構成図である。
【００１７】
図１において、本実施形態に係るＣＭＯＳ型撮像素子１０は、行列状に２次元配置されて撮像領域を形成する単位画素１１と、撮像領域外に設けられた垂直走査回路１２、垂直走査パルスドライバ１３、水平選択トランジスタ１４および水平走査回路１５とを有する構成となっている。
【００１８】
単位画素１１は、フォトダイオード２１、読み出しトランジスタ２２、増幅トランジスタ２３、リセットトランジスタ２４およびＸＹアドレストランジスタ２５を有する４トランジスタ構成となっている。各画素トランジスタ２２〜２５としては、例えばＮ‐ｃｈ．ＭＯＳトランジスタが用いられている。なお、ここでは、図面の簡略化のために、ｍ行ｎ列目の単位画素のみを示している。
【００１９】
この単位画素１１において、読み出しトランジスタ２２はソースがフォトダイオード１１のカソードに、ドレインが増幅トランジスタ２３のゲートにそれぞれ接続されている。この読み出しトランジスタ２２のドレインと増幅トランジスタ２３のゲートとの接続部分がＦＤ（Floating Diffusion Amplifier）となっている。増幅トランジスタ２３はドレインが電源ＶＤＤに、ソースが垂直信号ライン２６にそれぞれ接続されている。
【００２０】
リセットトランジスタ２４は、ドレインが垂直リセットライン２７に、ソースが読み出しトランジスタ２２のドレインと増幅トランジスタ２３のゲートとの接続部（ＦＤ）に、ゲートが水平リセットライン２８にそれぞれ接続されている。ＸＹアドレストランジスタ２５は、ゲートが垂直読み出しライン２９に、ドレインが水平読み出しライン３０に、ソースが読み出しトランジスタ２５のゲートにそれぞれ接続されている。
【００２１】
撮像領域外において、垂直走査回路１２からは、垂直読み出し走査パルスφＶR m （φＶR 1 ，φＶR 2 ，…，φＶR m …，φＶR M ）および垂直リセット走査パルスφＶS m （φＶS 1 ，φＶS 2 ，…，φＶS m …，φＶS M ）が順次出力される。そして、垂直読み出し走査パルスφＶR m は、対応する行の垂直読み出しライン２９に印加され、垂直リセット走査パルスφＶS m は、垂直走査パルスドライバ１３を介して対応する行の垂直リセットライン２７に印加される。
【００２２】
垂直走査パルスドライバ１３は、電源側回路端が電源電圧ＶＤＤの電源ライン３１に、ＧＮＤ側回路端がＧＮＤライン３２にそれぞれ接続され、垂直走査回路１２から与えられる垂直リセット走査パルスφＶS m に基づいて垂直リセットライン２７を駆動する。この垂直走査パルスドライバ１３は、垂直リセット走査パルスφＶS m が“Ｌ”レベルのときに、ＧＮＤライン３２のＧＮＤレベルを０．５Ｖ〜０．８Ｖ程度にレベルシフトして垂直リセットライン２７に与える。垂直走査パルスドライバ１３の具体的な回路構成等の詳細については後述する。
【００２３】
水平走査回路１５からは、水平読み出し走査パルスφＨR n （φＨR 1 ，φＨR 2 ，…，φＨR n …，φＨR N ）、水平選択走査パルスφＨn （φＨ1 ，φＨ2 ，…，φＨn …，φＨN ）および水平リセット走査パルスφＨS n （φＨS 1 ，φＨS 2 ，…，φＨS n …，φＨS N ）が順次出力される。そして、水平読み出し走査パルスφＨR n が対応する列の水平リセットライン３０に、水平リセット走査パルスφＨS n が対応する列の水平読み出しライン２８にそれぞれ印加される。
【００２４】
また、水平選択走査パルスφＨn は、対応する列の水平選択トランジスタ１４のゲートに印加される。水平選択トランジスタ１４は、各列ごとに垂直信号ライン２６の一端と水平信号ライン３１との間に接続されている。
【００２５】
次に、上記構成のＣＭＯＳ型撮像素子１０の動作について、図２のタイミングチャートを用いて説明する。
【００２６】
垂直走査回路１２によってｍ行目が選択されると、垂直読み出し走査パルスφＶR m-1 および垂直リセット走査パルスφＶS m-1 が立ち下がり、代わって垂直読み出し走査パルスφＶR m および垂直リセット走査パルスφＶS m が立ち上がる。このとき、垂直読み出し走査パルスφＶR m-1 ，φＶR m はＧＮＤレベルと電源レベル（ＶＤＤ）との間で変化（スイング）するが、垂直リセット走査パルスφＶS m-1 ，φＶS m は中間レベル（０．５Ｖ〜０．８Ｖ程度）と電源レベルとの間で変化する。
【００２７】
ｍ行目が選択されると、続いて水平走査回路１５によって水平走査が開始される。これにより、ｍ行目の１画素目（１列目）から順次走査が行われ、ｎ列目が選択されると、その１画素期間中に、水平選択走査パルスφＨn 、水平読み出し走査パルスφＨR n および水平リセット走査パルスφＨS n が、図２に示す位相関係をもって発生する。すなわち、水平選択走査パルスφＨn は１画素期間中電源レベルを維持し、水平リセット走査パルスφＨS n は１画素期間の最初に、水平読み出し走査パルスφＨR n は１画素期間の中頃にそれぞれ発生する。
【００２８】
このようにして、垂直走査回路１２によってｍ行目が、水平走査回路１５によってｎ列目がそれぞれ選択されると、その１画素期間中の最初に水平リセット走査パルスφＨS n が発生するので、この水平リセット走査パルスφＨS n に応答してリセットトランジスタ２４が導通状態となる。これにより、単位画素１１中における読み出しトランジスタ２２のドレインと増幅トランジスタ２３のゲートの接続部にあたるＦＤが、垂直リセット走査パルスφＶS m のレベル、即ち電源レベルにリセットされる。ＦＤのリセットが完了すると、その直後に画素のリセットレベル信号が出力される。
【００２９】
１画素期間の中程では、水平読み出し走査パルスφＨR n が発生するので、垂直読み出し走査パルスφＶR m によって導通状態になっているＸＹアドレストランジスタ２５を通して水平読み出し走査パルスφＨR n が読み出しトランジスタ２２のゲートに与えられる。これにより、読み出しトランジスタ２２が導通状態となってフォトダイオード２１からＦＤに信号電荷を読み出す。その結果、ＦＤの電位がリセットレベルから信号電荷の電荷量に応じて変化する。このＦＤの電位は増幅トランジスタ２３によって増幅されて信号電流として垂直信号ライン２６に出力される。
【００３０】
次に、本発明によるレベルシフト回路である垂直走査パルスドライバ１３の具体的な回路例について説明する。
【００３１】
図３は、垂直走査パルスドライバ１３の第１実施例を示す回路図である。この第１実施例に係る垂直走査パルスドライバ１３は、例えばＰ‐ｃｈ．ＭＯＳトランジスタ３１およびＮ‐ｃｈ．ＭＯＳトランジスタ３２からなり、電源側回路端が電源ＶＤＤに接続された一般的なＣＭＯＳインバータ回路３３と、このＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤとの間に接続されたＮ‐ｃｈ．ＭＯＳトランジスタ３４とを有する構成となっている。
【００３２】
上記構成の垂直走査パルスドライバ１３において、ＣＭＯＳインバータ回路３３のゲート共通接続点Ｇが、垂直リセット走査パルスφＶS m が入力される回路入力端となり、ドレイン共通接続点Ｄには垂直リセットライン２７が接続されることになる。Ｎ‐ｃｈ．ＭＯＳトランジスタ３４は、ゲートおよびドレインが共通に接続されたダイオード接続構成となっている。Ｐ‐ｃｈ．ＭＯＳトランジスタ３１のバックゲートは電源ＶＤＤに、Ｎ‐ｃｈ．ＭＯＳトランジスタ３２，３４の各バックゲートはＧＮＤにそれぞれ接続されている。
【００３３】
ここで、垂直走査パルスドライバ１３の回路動作について説明する。Ｎ‐ｃｈ．ＭＯＳトランジスタ３４に対してその閾値電圧ＶT を超えるドレイン電圧ＶD が印加されたとすると、当該トランジスタ３４にはドレイン電圧ＶD の２乗に比例したドレイン電流ＩD が流れる。すなわち、ＭＯＳトランジスタ３４のチャネル長をＬ、チャネル幅をＷ、ゲート酸化膜厚をｔox、その誘電率をεox、比誘電率をεo 、電子の移動度をμとすると、ドレイン電流ＩD は次式で表される。
【００３４】
ＩD ＝〔μ・εox・εo ・Ｗ／ｔox・Ｌ〕
・〔（ＶD −ＶT ）2 ／２〕
【００３５】
このように、Ｎ‐ｃｈ．ＭＯＳトランジスタ３４にはそのドレイン電圧ＶD が閾値電圧ＶT を超えると、ドレイン電圧ＶD の２乗に比例したドレイン電流ＩD が流れるので、ＣＭＯＳインバータ回路３３のＧＮＤ側回路端の電位は、Ｎ‐ｃｈ．ＭＯＳトランジスタ３４の閾値電圧ＶT 付近に安定し易い。その結果、ＣＭＯＳインバータ回路３３からは、“Ｌ”レベルがＮ‐ｃｈ．ＭＯＳトランジスタ３４の閾値電圧ＶT に近い値になり、“Ｈ”レベルが電源電圧ＶＤＤとなる走査パルスが出力されることになる。
【００３６】
上述したように、図１における垂直走査パルスドライバ１３を、その基本回路とする例えばＣＭＯＳインバータ回路３３に対して、そのＧＮＤ側回路端とＧＮＤとの間にゲートおよびドレインが共通に接続されたＮ‐ｃｈ．ＭＯＳトランジスタ３４を接続した回路構成としたことにより、従来のようにボルテージレギュレータを用いなくても、“Ｌ”レベルがＮ‐ｃｈ．ＭＯＳトランジスタ３４の閾値電圧ＶT に近い値の走査パルスを生成できる。因みに、ＭＯＳトランジスタの閾値電圧ＶT は、０．６Ｖ〜０．７Ｖ程度である。
【００３７】
以上説明した第１実施例では、ＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤとの間にＮ‐ｃｈ．ＭＯＳトランジスタ３４を接続した回路構成としたが、図５（Ａ）に示すように、ＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤとの間にＰ‐ｃｈ．ＭＯＳトランジスタ３５を接続した回路構成とすることも可能である。
【００３８】
図５（Ａ）に示す垂直走査パルスドライバ１３Ａの場合には、Ｐ‐ｃｈ．ＭＯＳトランジスタ３５のソースがＣＭＯＳインバータ回路３３のＧＮＤ側回路端に接続される一方、ゲートおよびドレインがＧＮＤに共通に接続され、さらにバックゲートが電源ＶＤＤに接続された回路構成となっている。
【００３９】
この回路例の場合には、図３の回路例に対してＭＯＳトランジスタの極性が異なるのみであることから、当該回路例の場合と同様の動作が行われ、その結果、“Ｌ”レベルがＰ‐ｃｈ．ＭＯＳトランジスタ３５の閾値電圧ＶT に近い値になり、“Ｈ”レベルが電源電圧ＶＤＤとなる走査パルスを生成できる。
【００４０】
垂直走査パルスドライバ１３Ａの変形例として、図５（Ｂ）に示すように、Ｐ‐ｃｈ．ＭＯＳトランジスタ３５のバックゲートに相当するＮ‐Ｗｅｌｌを電源ＶＤＤではなく自身のソースに接続した回路構成とすることも可能である。この垂直走査パルスドライバ１３Ｂの場合にも、基本動作は図３および図５（Ａ）の回路例の場合と全く同じである。
【００４１】
ただし、垂直走査パルスドライバ１３Ｂの場合は、Ｐ‐ｃｈ．ＭＯＳトランジスタ３５のバックゲート効果により、図５（Ａ）の回路例の場合と比べてＭＯＳトランジスタ３５の閾値電圧が低くなる。その結果、垂直走査パルスドライバ１３Ｂから出力される走査パルスの“Ｌ”レベルが、垂直走査パルスドライバ１３Ａから出力される走査パルスの“Ｌ”レベルよりも低くなる。したがって、走査パルスの“Ｌ”レベルを低く設定したい場合に有効な回路例となる。
【００４２】
なお、上記実施形態では、単位画素１１を構成する４つの画素トランジスタ２２〜２５としてＮ‐ｃｈ．ＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子１０に適用した場合を例にとって説明したが、画素トランジスタとしてＰ‐ｃｈ．ＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子にも同様に適用可能である。
【００４３】
この場合は、走査パルスの“Ｌ”レベルをＧＮＤレベルよりも少し高い電圧に設定する場合の図３および図５（Ａ），（Ｂ）の回路構成と対称的に、走査パルスの“Ｈ”レベルを電源電圧ＶＤＤよりも少し低く設定する回路構成となる。具体的には、図６（Ａ）〜（Ｃ）に示すように、ゲートおよびドレインが共通に接続されたＮ‐ｃｈ．あるいはＰ‐ｃｈ．のＭＯＳトランジスタを、電源ＶＤＤとＣＭＯＳインバータ回路３３の電源側回路端との間に接続する構成となる。
【００４４】
図６（Ａ），（Ｂ）は、Ｎ‐ｃｈ．のＭＯＳトランジスタ３６を接続した場合の回路例を、図６（Ｃ）は、Ｐ‐ｃｈ．のＭＯＳトランジスタ３７を接続した場合の回路例をそれぞれ示している。
【００４５】
Ｎ‐ｃｈ．のＭＯＳトランジスタ３６を接続する垂直走査パルスドライバ１３Ｃ（Ａ），１３Ｄ（Ｂ）の場合は、ゲートおよびドレインを電源ＶＤＤに共通に接続し、ソースをＣＭＯＳインバータ回路３３の電源側回路端に接続する。この場合、Ｎ‐ｃｈ．ＭＯＳトランジスタ３６のバックゲートに相当するＰ‐Ｗｅｌｌをそれ自身のソースに接続する（Ａ）か、あるいはＧＮＤに接続する（Ｂ）かにより、閾値電圧を細かく制御することが可能となる。
【００４６】
一方、Ｐ‐ｃｈ．のＭＯＳトランジスタ３７を接続する垂直走査パルスドライバ１３Ｅ（Ｃ）の場合は、ソースを電源ＶＤＤに接続するとともに、ゲートおよびドレインをＣＭＯＳインバータ回路３３の電源側回路端に共通に接続する回路構成となる。
【００４７】
以上説明した第１実施例およびその変形例のうち、走査パルスの“Ｌ”レベルをＧＮＤレベルよりも少し高くする場合、即ち図３および図５（Ａ），（Ｂ）の回路例の場合の入出力波形を図７に示す。なお、図６（Ａ）〜（Ｃ）の回路例の場合には、出力パルスの“Ｈ”レベルが電源電圧ＶＤＤよりもＭＯＳトランジスタの閾値電圧ＶT に近い値だけ低くなる波形となる。
【００４８】
図３および図５（Ａ），（Ｂ）の回路例の場合には、入力パルスに対して出力パルスが通常のインバータと同じ位相関係を保ちつつ、“Ｌ”レベルがＧＮＤレベルよりも、ＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤとの間に接続したＭＯＳトランジスタの閾値電圧ＶT に近い値だけ高くなる、目的とする走査パルスを生成できる。
【００４９】
ここで、図７の波形図から明らかなように、出力パルスの立ち下がりが少し遅くなっているのは、出力波形が立ち下がって“Ｌ”レベルに近づくと、ＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤとの間に接続したＭＯＳトランジスタの動作点がサブスレッシュホールド領域に入って、ＭＯＳトランジスタのソース・ドレイン間抵抗が極めて高くなるためである。
【００５０】
図８は、垂直走査パルスドライバの第２実施例を示す回路図である。この第２実施例に係る垂直走査パルスドライバ１３′は、例えばＰ‐ｃｈ．ＭＯＳトランジスタ４１およびＮ‐ｃｈ．ＭＯＳトランジスタ４２からなり、電源側回路端が電源ＶＤＤに接続された一般的なＣＭＯＳインバータ回路４３と、このＣＭＯＳインバータ回路４３のＧＮＤ側回路端とＧＮＤとの間に接続されたＮ‐ｃｈ．ＭＯＳトランジスタ４４と、ＣＭＯＳインバータ回路４３およびＮ‐ｃｈ．ＭＯＳトランジスタ４４の接続点と電源ＶＤＤとの間に接続されたＮ‐ｃｈ．ＭＯＳトランジスタ４５とを有する構成となっている。
【００５１】
上記構成の垂直走査パルスドライバ１３′において、Ｎ‐ｃｈ．ＭＯＳトランジスタ４５は電流源として動作し、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４の動作点が、そのサブスレッシュホールド領域に入ってソース・ドレイン間抵抗が高くならない程度のバイアス電流を、当該ＭＯＳトランジスタ４４に供給する。これにより、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４の動作点がサブスレッシュホールド領域外のリニア領域になるため、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４のソース・ドレイン間抵抗が高くならない。
【００５２】
その結果、ＣＭＯＳインバータ回路４３の負荷に大きな容量が付加されたとしても、ＣＭＯＳインバータ回路４３の出力が“Ｈ”レベルから“Ｌ”レベルに変化する時点で、ソース・ドレイン間抵抗が低いＮ‐ｃｈ．ＭＯＳトランジスタ４４によってＣＭＯＳインバータ回路４３のＧＮＤ側電圧が大きく振られることがなく、したがって安定な電圧に保たれる。
【００５３】
この垂直走査パルスドライバ１３′の入出力波形を図９に示す。入力パルスに対して出力パルスが通常のインバータと同じ位相関係を保ちつつ、“Ｌ”レベルがＧＮＤレベルよりも、ＣＭＯＳインバータ回路４３のＧＮＤ側回路端とＧＮＤとの間に接続したＮ‐ｃｈ．ＭＯＳトランジスタ４４の閾値電圧ＶT に近い値だけ高くなる、目的とする走査パルスを生成できる。
【００５４】
しかも、電流源としてのＮ‐ｃｈ．ＭＯＳトランジスタ４５の作用により、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４の動作点がサブスレッシュホールド領域外のリニア領域になり、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４のソース・ドレイン間抵抗が高くならないため、図７および図９の波形図の比較から明らかなように、パルス応答の遅さを大幅に改善できる。その結果、通常のインバータだけのドライバと同等の立ち上がり、立ち下がりスピードを実現できる。
【００５５】
なお、上述した第２実施例に係る垂直走査パルスドライバ１３′は、第１実施例における図３の回路例に対応した回路構成であるが、上記と同様の動作原理のもとに、図５（Ａ），（Ｂ）の各回路例に対応した回路構成とすることも可能であることは勿論である。
【００５６】
また、本実施例では、ＣＭＯＳインバータ回路４３のＧＮＤ側回路端とＧＮＤとの間に単一のＮ‐ｃｈ．ＭＯＳトランジスタ４４を接続する構成としたが、図１０に示すように、２個のＮ‐ｃｈ．ＭＯＳトランジスタ４４1 ，４４2 、又はそれ以上接続した構成の垂直走査パルスドライバ１３′Ａとすることも可能である。
【００５７】
図１１は、第２実施例に係る垂直走査パルスドライバの他の変形例を示す回路図である。この他の変形例に係る垂直走査パルスドライバ１３′Ｂは、画素トランジスタとしてＰ‐ｃｈ．ＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子に適用した場合の回路構成を採っている。この垂直走査パルスドライバ１３′Ａでは、出力パルス（走査パルス）の“Ｌ”レベルがＧＮＤレベルに、“Ｈ”レベル側が電源電圧ＶＤＤよりも少し低い電圧に設定することになる。
【００５８】
具体的には、ＣＭＯＳインバータ回路４３に対して、その電源側回路端と電源ＶＤＤとの間に、ゲートおよびドレインが共通に接続されたＰ‐ｃｈ．ＭＯＳトランジスタ４６を接続し、さらにＣＭＯＳインバータ回路４３およびＰ‐ｃｈ．ＭＯＳトランジスタ４６の接続点とＧＮＤとの間にＰ‐ｃｈ．ＭＯＳトランジスタ４７を接続した回路構成となっている。
【００５９】
上記構成の垂直走査パルスドライバ１３′Ｂにおいて、Ｐ‐ｃｈ．ＭＯＳトランジスタ４７は電流源として動作し、Ｐ‐ｃｈ．ＭＯＳトランジスタ４６の動作点が、そのサブスレッシュホールド領域に入ってソース・ドレイン間抵抗が高くならないように、当該ＭＯＳトランジスタ４６にバイアス電流を供給する。これにより、出力パルスの応答の遅さを大幅に改善できるため、通常のインバータだけのドライバと同等の立ち上がり、立ち下がりスピードを実現できる。
【００６０】
なお、本変形例に係る垂直走査パルスドライバ１３′Ｂは、第１実施例における図６（Ｃ）の回路例に対応した回路構成であるが、上記と同様の動作原理のもとに、図６（Ａ），（Ｂ）の各回路例に対応した回路構成とすることも可能であることは勿論である。
【００６１】
以上説明した第１，第２実施例およびその変形例では、図１に示す構成のＣＭＯＳ型撮像素子１０において、行単位で配線された垂直リセットライン２７ごとに垂直走査パルスドライバ１３の回路全体を配置するとしたが、必ずしもこの構成に限られるものではない。
【００６２】
一例として、垂直走査パルスドライバ１３として図８の回路構成を例にとった場合には、図１２に示すように、垂直リセットライン２７1 ，２７2 ，……，２７M ごとにＣＭＯＳインバータ回路４３1 ，４３2 ，……，４３M を配置する一方、これらＣＭＯＳインバータ回路の各ＧＮＤ側回路端とＧＮＤとの間に、ゲートおよびドレインが共通に接続されたＮ‐ｃｈ．ＭＯＳトランジスタ４４を接続し、さらにＣＭＯＳインバータ回路４３1 ，４３2 ，……，４３M およびＮ‐ｃｈ．ＭＯＳトランジスタ４４の接続点と電源ＶＤＤとの間に、電流源として動作するＮ‐ｃｈ．ＭＯＳトランジスタ４５を接続するようにする。
【００６３】
すなわち、特にＣＭＯＳ型撮像素子に代表されるＸＹアドレス型撮像素子においては、走査パルスは順次出力されるものであることから、Ｍ個のドライバのうちの１〜２個程度にしか印加されず、ドライバもＭ個のうちの１〜２個しか同時に動作しない。したがって、走査パルスの“Ｌ”レベルを決めるＮ‐ｃｈ．ＭＯＳトランジスタ４４と、これにバイアス電流を供給するＮ‐ｃｈ．ＭＯＳトランジスタ４５として、それに見合った数だけまたはサイズのものを配置しておけば良い。
【００６４】
上記の構成によれば、Ｍ個のＣＭＯＳインバータ回路４３1 ，４３2 ，……，４３M に対して、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４，４５をそれぞれ１個だけ接続すれば良いため、回路構成を大幅に簡素化でき、したがって回路規模の増大を抑えることができる。
【００６５】
なお、本例では、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４，４５をそれぞれ１個だけ接続した構成としているが、Ｍ個のＣＭＯＳインバータ回路４３1 ，４３2 ，……，４３M を複数のブロックに分割し、各ブロックごとにＮ‐ｃｈ．ＭＯＳトランジスタ４４，４５を接続する構成をとることも可能である。
【００６６】
また、垂直走査パルスドライバ１３として図８の回路構成を例にとった場合について説明したが、図１１の回路構成、さらには電流源として動作するＭＯＳトランジスタを持たない図３、図５（Ａ），（Ｂ）、図６（Ａ）〜（Ｃ）の各回路構成の垂直走査パルスドライバの場合にも、同様に適用可能であることは言うまでもない。
【００６７】
ここまでは、本発明に係るレベルシフト回路を、ＣＭＯＳ型撮像素子において、“Ｈ”レベルが電源電圧ＶＤＤで、“Ｌ”レベル側がＧＮＤレベルよりも少し高いレベルとなる走査パルス、あるいは“Ｌ”レベルがＧＮＤレベルで、“Ｈ”レベル側が電源電圧ＶＤＤよりも少し低いレベルとなる走査パルスを生成する垂直走査パルスドライバ１３として用いた場合を例にとって説明してきたが、この適用例に限られるものではない。
【００６８】
すなわち、２値の入力パルスに基づいて、電源電圧ＶＤＤとＧＮＤレベルとの間の所定のレベルをとる出力パルスを生成するクロックパルスドライバ全般に適用可能である。
【００６９】
例えば、ここまでの例では、レベルシフトを担うダイオード接続構成のＭＯＳトランジスタを１個だけ接続し、ＧＮＤレベルよりもＭＯＳトランジスタの閾値電圧ＶT だけ高い、あるいは電源電圧ＶＤＤよりもＭＯＳトランジスタの閾値電圧ＶT だけ低いレベルのパルスを生成するとしたが、レベルシフトを担うＭＯＳトランジスタを複数個直列に接続することで、ＭＯＳトランジスタの閾値電圧ＶT の整数倍のレベルシフト、あるいは電源電圧ＶＤＤとＧＮＤレベルとの間の略１／２の中間レベルの設定も可能となる。
【００７０】
また、“Ｌ”レベル側／“Ｈ”レベル側の一方のみのレベルシフトを行うだけでなく、“Ｌ”レベル側／“Ｈ”レベル側の両方を同時にレベルシフトすることも可能である。これを第３実施例として図１３に示す。
【００７１】
図１３から明らかなように、Ｐ‐ｃｈ．ＭＯＳトランジスタ５１およびＮ‐ｃｈ．ＭＯＳトランジスタ５２からなる一般的なＣＭＯＳインバータ回路５３に対して、その電源側回路端と電源ＶＤＤとの間にダイオード接続構成のＰ‐ｃｈ．ＭＯＳトランジスタ５４を、そのＧＮＤ側回路端とＧＮＤとの間にダイオード接続構成のＮ‐ｃｈ．ＭＯＳトランジスタ５５をそれぞれ接続した構成をとるようにする。
【００７２】
これにより、“Ｈ”レベル側が電源電圧ＶＤＤよりもＭＯＳトランジスタ５４の閾値電圧だけ低いレベルで、“Ｌ”レベル側がＧＮＤレベルよりもＭＯＳトランジスタ５５の閾値電圧だけ高いレベルのパルスを生成できる。この場合にも、図８および図１１において説明した技術、即ちＭＯＳトランジスタ５４，５５に対して電流源からバイアス電流を供給する技術を適用することで、出力パルスの過渡応答の速度を速めることができる。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、入力パルスに基づいてその出力ラインを駆動するドライバ回路に対して、ＧＮＤまたは電源との間にダイオード接続構成の少なくとも１個のＭＯＳトランジスタを直列に接続したことにより、電流供給能力の大きいボルテージレギュレータを用いることなく、きわめて簡単な回路構成で所望のレベルシフト動作を実現できるため、低消費電力化に寄与できるとともに、回路規模の増大を抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＣＭＯＳ型撮像素子を示す概略構成図である。
【図２】一実施形態に係るＣＭＯＳ型撮像素子の動作説明のためのタイミングチャートである。
【図３】第１実施例に係るレベルシフト回路を示す回路図である。
【図４】第１実施例に係るレベルシフト回路における電流源の説明図である。
【図５】第１実施例の変形例に係るレベルシフト回路を示す回路図である。
【図６】第１実施例のさらに他の変形例に係るレベルシフト回路を示す回路図である。
【図７】第１実施例に係るレベルシフト回路の入出力波形図である。
【図８】第２実施例に係るレベルシフト回路を示す回路図である。
【図９】第２実施例に係るレベルシフト回路の入出力波形図である。
【図１０】第２実施例の変形例に係るレベルシフト回路を示す回路図である。
【図１１】第２実施例の他の変形例に係るレベルシフト回路を示す回路図である。
【図１２】第２実施例に係るレベルシフト回路を用いる場合の構成の一例を示す回路図である。
【図１３】第３実施例に係るレベルシフト回路を示す回路図である。
【図１４】従来技術が適用されたＣＭＯＳ型撮像素子を示す概略構成図である。
【図１５】ＣＭＯＳインバータ構成のドライバの回路図である。
【図１６】電圧源（ボルテージレギュレータ）の回路構成を示す回路図である。
【符号の説明】
１０…ＣＭＯＳ型撮像素子、１１…単位画素、１２…垂直走査回路、１３，１３Ａ〜１３Ｅ，１３′，１３′…垂直走査パルスドライバ、１４…水平選択トランジスタ、１５…水平走査回路、２１…フォトダイオード、２２…読み出しトランジスタ、２３…増幅トランジスタ、２４…リセットトランジスタ、２５…ＸＹアドレストランジスタ、３３，４３，５３…ＣＭＯＳインバータ回路
【発明の属する技術分野】
本発明は、固体撮像素子に関し、特に電源およびグランド（以下、ＧＮＤと記す）間に接続されて動作し、電源電圧またはＧＮＤレベルを両者間の所定レベルにシフトするレベルシフト回路をクロックパルスドライバとして用いた固体撮像素子に関する。
【０００２】
【従来の技術】
固体撮像素子として、ＭＯＳ型撮像素子に代表されるＸＹアドレス型撮像素子や、ＣＣＤ(Charge Coupled Device) 型撮像素子に代表される電荷転送型撮像素子が知られている。これら固体撮像素子のうち、例えばＣＭＯＳ型撮像素子を従来例としてその構成の一例を図１４に示す。
【０００３】
図１４において、単位画素１０１がフォトダイオード１１１、読み出しトランジスタ１１２、増幅トランジスタ１１３、リセットトランジスタ１１４およびＸＹアドレストランジスタ１１５によって構成され、行列状に２次元配置されて撮像領域を形成している。ここでは、図面の簡略化のために、ｍ行ｎ列目の単位画素のみを示している。
【０００４】
この単位画素１０１では、増幅トランジスタ１１３のソースが垂直信号ライン１２１に直結され、この増幅トランジスタ１１３が選択トランジスタの機能を兼ねた４トランジスタ構成となっている。リセットトランジスタ１１４のゲートは、水平リセットライン１２２に接続されている。リセットトランジスタ１１４のドレインは、垂直リセットライン１２３に接続されている。また、ＸＹアドレストランジスタ１１５のゲートが垂直読み出しライン１２４に、そのドレインが水平読み出しライン１２５にそれぞれ接続されている。
【０００５】
撮像領域の外には、垂直走査回路１０２、垂直走査パルスドライバ１０３、水平選択トランジスタ１０４、水平走査回路１０５および電圧源１０６が配置されている。垂直走査回路１０２からは、垂直読み出し走査パルスφＶR m （φＶR 1 ，φＶR 2 ，…，φＶR m …，φＶR M ）および垂直リセット走査パルスφＶS m （φＶS 1 ，φＶS 2 ，…，φＶS m …，φＶS M ）が順次出力される。そして、垂直読み出し走査パルスφＶR m は、対応する行の垂直読み出しライン１２３に印加され、垂直リセット走査パルスφＶS m は、垂直走査パルスドライバ１０３を介して対応する行の垂直リセットライン１２３に印加される。
【０００６】
水平走査回路１０５からは、水平読み出し走査パルスφＨR n （φＨR 1 ，φＨR 2 ，…，φＨR n …，φＨR N ）、水平選択走査パルスφＨn （φＨ1 ，φＨ2 ，…，φＨn …，φＨN ）および水平リセット走査パルスφＨS n （φＨS 1 ，φＨS 2 ，…，φＨS n …，φＨS N ）が順次出力される。そして、水平読み出し走査パルスφＨR n が対応する列の水平リセットライン１２２に、水平リセット走査パルスφＨS n が対応する列の水平読み出しライン１２５にそれぞれ印加される。また、水平選択走査パルスφＨn は、対応する列の水平選択トランジスタ１０４のゲートに印加される。
【０００７】
上記の構成において、単位画素１０１では、読み出しトランジスタ１１２のドレインと増幅トランジスタ１１３のゲートとの接続部分であるＦＤ（フローティングディフュージョン）の電位を、リセットトランジスタ１１４によるリセット動作によって電源電圧ＶＤＤとＧＮＤレベル付近との間でスイングさせることにより、ソースが垂直信号ライン１２１に直結された増幅トランジスタ１１３に選択性（選択トランジスタの機能）を持たせている。
【０００８】
ここで、増幅トランジスタ１２１を動作させない非選択状態とするとき、ＦＤの電位をＧＮＤレベルにすると、ＦＤの電荷（ここでは、電子）が読み出しトランジスタ１１２を通してフォトダイオード１１１側に逆流することになる。そのため、ＦＤをリセットするバイアス電位（垂直リセットライン１２３の電位）をＧＮＤレベルよりも若干高めの電位、例えば０．５Ｖ〜０．８Ｖ程度に設定する必要がある。
【０００９】
このような観点から、垂直リセットライン１２３と垂直走査回路１０２との間に、ＧＮＤレベルを０．５Ｖ〜０．８Ｖ程度にレベルシフトして垂直リセットライン１２３に与えるための垂直走査パルスドライバ１０３が設けられている。この垂直走査パルスドライバ１０３としては、図１５に示す如き一般的なＣＭＯＳ論理回路で使われるＣＭＯＳインバータ構成のものが用いられている。そして、その電源側回路端が電源電圧ＶＤＤの電源ライン１０７に、ＧＮＤ側回路端が電圧源１０６の出力ライン１０８にそれぞれ接続されている。
【００１０】
図１６に、電圧源１０６の具体的な回路構成を示す。同図から明らかなように、電圧源１０６は、オペアンプ１３１、電圧制御用のＭＯＳトランジスタ１３２およびアイドリング電流を流す抵抗１３３からなるボルテージレギュレータ構成となっている。かかる構成の電圧源１０６では、オペアンプ１３１による帰還回路があるために、電圧が振られたときの収束性が悪く、振動し易かったり、あるいは高速に応答するためにアイドリング電流を流す抵抗１３３が小さくなり、無駄に電力を消費してしまうことがある。
【００１１】
【発明が解決しようとする課題】
上述したように、従来の固体撮像素子、例えばＣＭＯＳ型撮像素子では、走査パルスのうち、電源電圧ＶＤＤとＧＮＤレベル以外の電圧を必要とするパルスを生成するために、レベルシフト回路である垂直走査パルスドライバ１０３以外に電流供給能力の高い電圧源１０６を用いた構成を採っていたので、電圧源１０６としての回路規模が大きくなったり、電圧源１０６で消費される分だけ消費電力が増大するという問題があった。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電流供給能力の高いボルテージレギュレータを用いることなく、所望のレベルシフト動作が可能なレベルシフト回路をクロックパルスドライバとして用いた固体撮像素子を提供することにある。
【００１４】
本発明による固体撮像素子は、
入力パルスに基づいてその出力ラインを駆動するドライバ回路と、
ドレインおよびゲートが共通に接続され、前記ドライバ回路とグランドまたは電源との間に直列に接続された少なくとも１個のＭＯＳトランジスタとを備え、
前記ドライバ回路が行単位で設けられ、
これら複数行分のドライバ回路に対してグランドまたは電源との間に前記少なくとも１個のＭＯＳトランジスタが少なくとも１組設けられている
レベルシフト回路をクロックパルスドライバ、例えば単位画素が行列状に２次元配置されてなる撮像領域に行単位で配線されたリセットラインを駆動するリセットドライバとして用いた構成を採っている。
【００１５】
上記構成の固体撮像素子において、ダイオード接続構成のＭＯＳトランジスタに対してその閾値電圧を超えるドレイン電圧が印加されると、当該ＭＯＳトランジスタにはドレイン電圧の２乗に比例したドレイン電流が流れる。これにより、ドライバ回路のＧＮＤ側回路端または電源側回路端の電位が、ＭＯＳトランジスタの閾値電圧付近に安定する。その結果、ＭＯＳトランジスタを１個接続した場合には、ドライバ回路からは、低レベル（以下、“Ｌ”レベルと記す）側がＧＮＤレベルよりもＭＯＳトランジスタの閾値電圧分だけ高い、または高レベル（以下、“Ｈ”レベルと記す）が電源レベルよりもＭＯＳトランジスタの閾値電圧分だけ低いパルスが出力される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る固体撮像素子、例えばＣＭＯＳ型撮像素子を示す概略構成図である。
【００１７】
図１において、本実施形態に係るＣＭＯＳ型撮像素子１０は、行列状に２次元配置されて撮像領域を形成する単位画素１１と、撮像領域外に設けられた垂直走査回路１２、垂直走査パルスドライバ１３、水平選択トランジスタ１４および水平走査回路１５とを有する構成となっている。
【００１８】
単位画素１１は、フォトダイオード２１、読み出しトランジスタ２２、増幅トランジスタ２３、リセットトランジスタ２４およびＸＹアドレストランジスタ２５を有する４トランジスタ構成となっている。各画素トランジスタ２２〜２５としては、例えばＮ‐ｃｈ．ＭＯＳトランジスタが用いられている。なお、ここでは、図面の簡略化のために、ｍ行ｎ列目の単位画素のみを示している。
【００１９】
この単位画素１１において、読み出しトランジスタ２２はソースがフォトダイオード１１のカソードに、ドレインが増幅トランジスタ２３のゲートにそれぞれ接続されている。この読み出しトランジスタ２２のドレインと増幅トランジスタ２３のゲートとの接続部分がＦＤ（Floating Diffusion Amplifier）となっている。増幅トランジスタ２３はドレインが電源ＶＤＤに、ソースが垂直信号ライン２６にそれぞれ接続されている。
【００２０】
リセットトランジスタ２４は、ドレインが垂直リセットライン２７に、ソースが読み出しトランジスタ２２のドレインと増幅トランジスタ２３のゲートとの接続部（ＦＤ）に、ゲートが水平リセットライン２８にそれぞれ接続されている。ＸＹアドレストランジスタ２５は、ゲートが垂直読み出しライン２９に、ドレインが水平読み出しライン３０に、ソースが読み出しトランジスタ２５のゲートにそれぞれ接続されている。
【００２１】
撮像領域外において、垂直走査回路１２からは、垂直読み出し走査パルスφＶR m （φＶR 1 ，φＶR 2 ，…，φＶR m …，φＶR M ）および垂直リセット走査パルスφＶS m （φＶS 1 ，φＶS 2 ，…，φＶS m …，φＶS M ）が順次出力される。そして、垂直読み出し走査パルスφＶR m は、対応する行の垂直読み出しライン２９に印加され、垂直リセット走査パルスφＶS m は、垂直走査パルスドライバ１３を介して対応する行の垂直リセットライン２７に印加される。
【００２２】
垂直走査パルスドライバ１３は、電源側回路端が電源電圧ＶＤＤの電源ライン３１に、ＧＮＤ側回路端がＧＮＤライン３２にそれぞれ接続され、垂直走査回路１２から与えられる垂直リセット走査パルスφＶS m に基づいて垂直リセットライン２７を駆動する。この垂直走査パルスドライバ１３は、垂直リセット走査パルスφＶS m が“Ｌ”レベルのときに、ＧＮＤライン３２のＧＮＤレベルを０．５Ｖ〜０．８Ｖ程度にレベルシフトして垂直リセットライン２７に与える。垂直走査パルスドライバ１３の具体的な回路構成等の詳細については後述する。
【００２３】
水平走査回路１５からは、水平読み出し走査パルスφＨR n （φＨR 1 ，φＨR 2 ，…，φＨR n …，φＨR N ）、水平選択走査パルスφＨn （φＨ1 ，φＨ2 ，…，φＨn …，φＨN ）および水平リセット走査パルスφＨS n （φＨS 1 ，φＨS 2 ，…，φＨS n …，φＨS N ）が順次出力される。そして、水平読み出し走査パルスφＨR n が対応する列の水平リセットライン３０に、水平リセット走査パルスφＨS n が対応する列の水平読み出しライン２８にそれぞれ印加される。
【００２４】
また、水平選択走査パルスφＨn は、対応する列の水平選択トランジスタ１４のゲートに印加される。水平選択トランジスタ１４は、各列ごとに垂直信号ライン２６の一端と水平信号ライン３１との間に接続されている。
【００２５】
次に、上記構成のＣＭＯＳ型撮像素子１０の動作について、図２のタイミングチャートを用いて説明する。
【００２６】
垂直走査回路１２によってｍ行目が選択されると、垂直読み出し走査パルスφＶR m-1 および垂直リセット走査パルスφＶS m-1 が立ち下がり、代わって垂直読み出し走査パルスφＶR m および垂直リセット走査パルスφＶS m が立ち上がる。このとき、垂直読み出し走査パルスφＶR m-1 ，φＶR m はＧＮＤレベルと電源レベル（ＶＤＤ）との間で変化（スイング）するが、垂直リセット走査パルスφＶS m-1 ，φＶS m は中間レベル（０．５Ｖ〜０．８Ｖ程度）と電源レベルとの間で変化する。
【００２７】
ｍ行目が選択されると、続いて水平走査回路１５によって水平走査が開始される。これにより、ｍ行目の１画素目（１列目）から順次走査が行われ、ｎ列目が選択されると、その１画素期間中に、水平選択走査パルスφＨn 、水平読み出し走査パルスφＨR n および水平リセット走査パルスφＨS n が、図２に示す位相関係をもって発生する。すなわち、水平選択走査パルスφＨn は１画素期間中電源レベルを維持し、水平リセット走査パルスφＨS n は１画素期間の最初に、水平読み出し走査パルスφＨR n は１画素期間の中頃にそれぞれ発生する。
【００２８】
このようにして、垂直走査回路１２によってｍ行目が、水平走査回路１５によってｎ列目がそれぞれ選択されると、その１画素期間中の最初に水平リセット走査パルスφＨS n が発生するので、この水平リセット走査パルスφＨS n に応答してリセットトランジスタ２４が導通状態となる。これにより、単位画素１１中における読み出しトランジスタ２２のドレインと増幅トランジスタ２３のゲートの接続部にあたるＦＤが、垂直リセット走査パルスφＶS m のレベル、即ち電源レベルにリセットされる。ＦＤのリセットが完了すると、その直後に画素のリセットレベル信号が出力される。
【００２９】
１画素期間の中程では、水平読み出し走査パルスφＨR n が発生するので、垂直読み出し走査パルスφＶR m によって導通状態になっているＸＹアドレストランジスタ２５を通して水平読み出し走査パルスφＨR n が読み出しトランジスタ２２のゲートに与えられる。これにより、読み出しトランジスタ２２が導通状態となってフォトダイオード２１からＦＤに信号電荷を読み出す。その結果、ＦＤの電位がリセットレベルから信号電荷の電荷量に応じて変化する。このＦＤの電位は増幅トランジスタ２３によって増幅されて信号電流として垂直信号ライン２６に出力される。
【００３０】
次に、本発明によるレベルシフト回路である垂直走査パルスドライバ１３の具体的な回路例について説明する。
【００３１】
図３は、垂直走査パルスドライバ１３の第１実施例を示す回路図である。この第１実施例に係る垂直走査パルスドライバ１３は、例えばＰ‐ｃｈ．ＭＯＳトランジスタ３１およびＮ‐ｃｈ．ＭＯＳトランジスタ３２からなり、電源側回路端が電源ＶＤＤに接続された一般的なＣＭＯＳインバータ回路３３と、このＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤとの間に接続されたＮ‐ｃｈ．ＭＯＳトランジスタ３４とを有する構成となっている。
【００３２】
上記構成の垂直走査パルスドライバ１３において、ＣＭＯＳインバータ回路３３のゲート共通接続点Ｇが、垂直リセット走査パルスφＶS m が入力される回路入力端となり、ドレイン共通接続点Ｄには垂直リセットライン２７が接続されることになる。Ｎ‐ｃｈ．ＭＯＳトランジスタ３４は、ゲートおよびドレインが共通に接続されたダイオード接続構成となっている。Ｐ‐ｃｈ．ＭＯＳトランジスタ３１のバックゲートは電源ＶＤＤに、Ｎ‐ｃｈ．ＭＯＳトランジスタ３２，３４の各バックゲートはＧＮＤにそれぞれ接続されている。
【００３３】
ここで、垂直走査パルスドライバ１３の回路動作について説明する。Ｎ‐ｃｈ．ＭＯＳトランジスタ３４に対してその閾値電圧ＶT を超えるドレイン電圧ＶD が印加されたとすると、当該トランジスタ３４にはドレイン電圧ＶD の２乗に比例したドレイン電流ＩD が流れる。すなわち、ＭＯＳトランジスタ３４のチャネル長をＬ、チャネル幅をＷ、ゲート酸化膜厚をｔox、その誘電率をεox、比誘電率をεo 、電子の移動度をμとすると、ドレイン電流ＩD は次式で表される。
【００３４】
ＩD ＝〔μ・εox・εo ・Ｗ／ｔox・Ｌ〕
・〔（ＶD −ＶT ）2 ／２〕
【００３５】
このように、Ｎ‐ｃｈ．ＭＯＳトランジスタ３４にはそのドレイン電圧ＶD が閾値電圧ＶT を超えると、ドレイン電圧ＶD の２乗に比例したドレイン電流ＩD が流れるので、ＣＭＯＳインバータ回路３３のＧＮＤ側回路端の電位は、Ｎ‐ｃｈ．ＭＯＳトランジスタ３４の閾値電圧ＶT 付近に安定し易い。その結果、ＣＭＯＳインバータ回路３３からは、“Ｌ”レベルがＮ‐ｃｈ．ＭＯＳトランジスタ３４の閾値電圧ＶT に近い値になり、“Ｈ”レベルが電源電圧ＶＤＤとなる走査パルスが出力されることになる。
【００３６】
上述したように、図１における垂直走査パルスドライバ１３を、その基本回路とする例えばＣＭＯＳインバータ回路３３に対して、そのＧＮＤ側回路端とＧＮＤとの間にゲートおよびドレインが共通に接続されたＮ‐ｃｈ．ＭＯＳトランジスタ３４を接続した回路構成としたことにより、従来のようにボルテージレギュレータを用いなくても、“Ｌ”レベルがＮ‐ｃｈ．ＭＯＳトランジスタ３４の閾値電圧ＶT に近い値の走査パルスを生成できる。因みに、ＭＯＳトランジスタの閾値電圧ＶT は、０．６Ｖ〜０．７Ｖ程度である。
【００３７】
以上説明した第１実施例では、ＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤとの間にＮ‐ｃｈ．ＭＯＳトランジスタ３４を接続した回路構成としたが、図５（Ａ）に示すように、ＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤとの間にＰ‐ｃｈ．ＭＯＳトランジスタ３５を接続した回路構成とすることも可能である。
【００３８】
図５（Ａ）に示す垂直走査パルスドライバ１３Ａの場合には、Ｐ‐ｃｈ．ＭＯＳトランジスタ３５のソースがＣＭＯＳインバータ回路３３のＧＮＤ側回路端に接続される一方、ゲートおよびドレインがＧＮＤに共通に接続され、さらにバックゲートが電源ＶＤＤに接続された回路構成となっている。
【００３９】
この回路例の場合には、図３の回路例に対してＭＯＳトランジスタの極性が異なるのみであることから、当該回路例の場合と同様の動作が行われ、その結果、“Ｌ”レベルがＰ‐ｃｈ．ＭＯＳトランジスタ３５の閾値電圧ＶT に近い値になり、“Ｈ”レベルが電源電圧ＶＤＤとなる走査パルスを生成できる。
【００４０】
垂直走査パルスドライバ１３Ａの変形例として、図５（Ｂ）に示すように、Ｐ‐ｃｈ．ＭＯＳトランジスタ３５のバックゲートに相当するＮ‐Ｗｅｌｌを電源ＶＤＤではなく自身のソースに接続した回路構成とすることも可能である。この垂直走査パルスドライバ１３Ｂの場合にも、基本動作は図３および図５（Ａ）の回路例の場合と全く同じである。
【００４１】
ただし、垂直走査パルスドライバ１３Ｂの場合は、Ｐ‐ｃｈ．ＭＯＳトランジスタ３５のバックゲート効果により、図５（Ａ）の回路例の場合と比べてＭＯＳトランジスタ３５の閾値電圧が低くなる。その結果、垂直走査パルスドライバ１３Ｂから出力される走査パルスの“Ｌ”レベルが、垂直走査パルスドライバ１３Ａから出力される走査パルスの“Ｌ”レベルよりも低くなる。したがって、走査パルスの“Ｌ”レベルを低く設定したい場合に有効な回路例となる。
【００４２】
なお、上記実施形態では、単位画素１１を構成する４つの画素トランジスタ２２〜２５としてＮ‐ｃｈ．ＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子１０に適用した場合を例にとって説明したが、画素トランジスタとしてＰ‐ｃｈ．ＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子にも同様に適用可能である。
【００４３】
この場合は、走査パルスの“Ｌ”レベルをＧＮＤレベルよりも少し高い電圧に設定する場合の図３および図５（Ａ），（Ｂ）の回路構成と対称的に、走査パルスの“Ｈ”レベルを電源電圧ＶＤＤよりも少し低く設定する回路構成となる。具体的には、図６（Ａ）〜（Ｃ）に示すように、ゲートおよびドレインが共通に接続されたＮ‐ｃｈ．あるいはＰ‐ｃｈ．のＭＯＳトランジスタを、電源ＶＤＤとＣＭＯＳインバータ回路３３の電源側回路端との間に接続する構成となる。
【００４４】
図６（Ａ），（Ｂ）は、Ｎ‐ｃｈ．のＭＯＳトランジスタ３６を接続した場合の回路例を、図６（Ｃ）は、Ｐ‐ｃｈ．のＭＯＳトランジスタ３７を接続した場合の回路例をそれぞれ示している。
【００４５】
Ｎ‐ｃｈ．のＭＯＳトランジスタ３６を接続する垂直走査パルスドライバ１３Ｃ（Ａ），１３Ｄ（Ｂ）の場合は、ゲートおよびドレインを電源ＶＤＤに共通に接続し、ソースをＣＭＯＳインバータ回路３３の電源側回路端に接続する。この場合、Ｎ‐ｃｈ．ＭＯＳトランジスタ３６のバックゲートに相当するＰ‐Ｗｅｌｌをそれ自身のソースに接続する（Ａ）か、あるいはＧＮＤに接続する（Ｂ）かにより、閾値電圧を細かく制御することが可能となる。
【００４６】
一方、Ｐ‐ｃｈ．のＭＯＳトランジスタ３７を接続する垂直走査パルスドライバ１３Ｅ（Ｃ）の場合は、ソースを電源ＶＤＤに接続するとともに、ゲートおよびドレインをＣＭＯＳインバータ回路３３の電源側回路端に共通に接続する回路構成となる。
【００４７】
以上説明した第１実施例およびその変形例のうち、走査パルスの“Ｌ”レベルをＧＮＤレベルよりも少し高くする場合、即ち図３および図５（Ａ），（Ｂ）の回路例の場合の入出力波形を図７に示す。なお、図６（Ａ）〜（Ｃ）の回路例の場合には、出力パルスの“Ｈ”レベルが電源電圧ＶＤＤよりもＭＯＳトランジスタの閾値電圧ＶT に近い値だけ低くなる波形となる。
【００４８】
図３および図５（Ａ），（Ｂ）の回路例の場合には、入力パルスに対して出力パルスが通常のインバータと同じ位相関係を保ちつつ、“Ｌ”レベルがＧＮＤレベルよりも、ＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤとの間に接続したＭＯＳトランジスタの閾値電圧ＶT に近い値だけ高くなる、目的とする走査パルスを生成できる。
【００４９】
ここで、図７の波形図から明らかなように、出力パルスの立ち下がりが少し遅くなっているのは、出力波形が立ち下がって“Ｌ”レベルに近づくと、ＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤとの間に接続したＭＯＳトランジスタの動作点がサブスレッシュホールド領域に入って、ＭＯＳトランジスタのソース・ドレイン間抵抗が極めて高くなるためである。
【００５０】
図８は、垂直走査パルスドライバの第２実施例を示す回路図である。この第２実施例に係る垂直走査パルスドライバ１３′は、例えばＰ‐ｃｈ．ＭＯＳトランジスタ４１およびＮ‐ｃｈ．ＭＯＳトランジスタ４２からなり、電源側回路端が電源ＶＤＤに接続された一般的なＣＭＯＳインバータ回路４３と、このＣＭＯＳインバータ回路４３のＧＮＤ側回路端とＧＮＤとの間に接続されたＮ‐ｃｈ．ＭＯＳトランジスタ４４と、ＣＭＯＳインバータ回路４３およびＮ‐ｃｈ．ＭＯＳトランジスタ４４の接続点と電源ＶＤＤとの間に接続されたＮ‐ｃｈ．ＭＯＳトランジスタ４５とを有する構成となっている。
【００５１】
上記構成の垂直走査パルスドライバ１３′において、Ｎ‐ｃｈ．ＭＯＳトランジスタ４５は電流源として動作し、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４の動作点が、そのサブスレッシュホールド領域に入ってソース・ドレイン間抵抗が高くならない程度のバイアス電流を、当該ＭＯＳトランジスタ４４に供給する。これにより、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４の動作点がサブスレッシュホールド領域外のリニア領域になるため、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４のソース・ドレイン間抵抗が高くならない。
【００５２】
その結果、ＣＭＯＳインバータ回路４３の負荷に大きな容量が付加されたとしても、ＣＭＯＳインバータ回路４３の出力が“Ｈ”レベルから“Ｌ”レベルに変化する時点で、ソース・ドレイン間抵抗が低いＮ‐ｃｈ．ＭＯＳトランジスタ４４によってＣＭＯＳインバータ回路４３のＧＮＤ側電圧が大きく振られることがなく、したがって安定な電圧に保たれる。
【００５３】
この垂直走査パルスドライバ１３′の入出力波形を図９に示す。入力パルスに対して出力パルスが通常のインバータと同じ位相関係を保ちつつ、“Ｌ”レベルがＧＮＤレベルよりも、ＣＭＯＳインバータ回路４３のＧＮＤ側回路端とＧＮＤとの間に接続したＮ‐ｃｈ．ＭＯＳトランジスタ４４の閾値電圧ＶT に近い値だけ高くなる、目的とする走査パルスを生成できる。
【００５４】
しかも、電流源としてのＮ‐ｃｈ．ＭＯＳトランジスタ４５の作用により、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４の動作点がサブスレッシュホールド領域外のリニア領域になり、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４のソース・ドレイン間抵抗が高くならないため、図７および図９の波形図の比較から明らかなように、パルス応答の遅さを大幅に改善できる。その結果、通常のインバータだけのドライバと同等の立ち上がり、立ち下がりスピードを実現できる。
【００５５】
なお、上述した第２実施例に係る垂直走査パルスドライバ１３′は、第１実施例における図３の回路例に対応した回路構成であるが、上記と同様の動作原理のもとに、図５（Ａ），（Ｂ）の各回路例に対応した回路構成とすることも可能であることは勿論である。
【００５６】
また、本実施例では、ＣＭＯＳインバータ回路４３のＧＮＤ側回路端とＧＮＤとの間に単一のＮ‐ｃｈ．ＭＯＳトランジスタ４４を接続する構成としたが、図１０に示すように、２個のＮ‐ｃｈ．ＭＯＳトランジスタ４４1 ，４４2 、又はそれ以上接続した構成の垂直走査パルスドライバ１３′Ａとすることも可能である。
【００５７】
図１１は、第２実施例に係る垂直走査パルスドライバの他の変形例を示す回路図である。この他の変形例に係る垂直走査パルスドライバ１３′Ｂは、画素トランジスタとしてＰ‐ｃｈ．ＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子に適用した場合の回路構成を採っている。この垂直走査パルスドライバ１３′Ａでは、出力パルス（走査パルス）の“Ｌ”レベルがＧＮＤレベルに、“Ｈ”レベル側が電源電圧ＶＤＤよりも少し低い電圧に設定することになる。
【００５８】
具体的には、ＣＭＯＳインバータ回路４３に対して、その電源側回路端と電源ＶＤＤとの間に、ゲートおよびドレインが共通に接続されたＰ‐ｃｈ．ＭＯＳトランジスタ４６を接続し、さらにＣＭＯＳインバータ回路４３およびＰ‐ｃｈ．ＭＯＳトランジスタ４６の接続点とＧＮＤとの間にＰ‐ｃｈ．ＭＯＳトランジスタ４７を接続した回路構成となっている。
【００５９】
上記構成の垂直走査パルスドライバ１３′Ｂにおいて、Ｐ‐ｃｈ．ＭＯＳトランジスタ４７は電流源として動作し、Ｐ‐ｃｈ．ＭＯＳトランジスタ４６の動作点が、そのサブスレッシュホールド領域に入ってソース・ドレイン間抵抗が高くならないように、当該ＭＯＳトランジスタ４６にバイアス電流を供給する。これにより、出力パルスの応答の遅さを大幅に改善できるため、通常のインバータだけのドライバと同等の立ち上がり、立ち下がりスピードを実現できる。
【００６０】
なお、本変形例に係る垂直走査パルスドライバ１３′Ｂは、第１実施例における図６（Ｃ）の回路例に対応した回路構成であるが、上記と同様の動作原理のもとに、図６（Ａ），（Ｂ）の各回路例に対応した回路構成とすることも可能であることは勿論である。
【００６１】
以上説明した第１，第２実施例およびその変形例では、図１に示す構成のＣＭＯＳ型撮像素子１０において、行単位で配線された垂直リセットライン２７ごとに垂直走査パルスドライバ１３の回路全体を配置するとしたが、必ずしもこの構成に限られるものではない。
【００６２】
一例として、垂直走査パルスドライバ１３として図８の回路構成を例にとった場合には、図１２に示すように、垂直リセットライン２７1 ，２７2 ，……，２７M ごとにＣＭＯＳインバータ回路４３1 ，４３2 ，……，４３M を配置する一方、これらＣＭＯＳインバータ回路の各ＧＮＤ側回路端とＧＮＤとの間に、ゲートおよびドレインが共通に接続されたＮ‐ｃｈ．ＭＯＳトランジスタ４４を接続し、さらにＣＭＯＳインバータ回路４３1 ，４３2 ，……，４３M およびＮ‐ｃｈ．ＭＯＳトランジスタ４４の接続点と電源ＶＤＤとの間に、電流源として動作するＮ‐ｃｈ．ＭＯＳトランジスタ４５を接続するようにする。
【００６３】
すなわち、特にＣＭＯＳ型撮像素子に代表されるＸＹアドレス型撮像素子においては、走査パルスは順次出力されるものであることから、Ｍ個のドライバのうちの１〜２個程度にしか印加されず、ドライバもＭ個のうちの１〜２個しか同時に動作しない。したがって、走査パルスの“Ｌ”レベルを決めるＮ‐ｃｈ．ＭＯＳトランジスタ４４と、これにバイアス電流を供給するＮ‐ｃｈ．ＭＯＳトランジスタ４５として、それに見合った数だけまたはサイズのものを配置しておけば良い。
【００６４】
上記の構成によれば、Ｍ個のＣＭＯＳインバータ回路４３1 ，４３2 ，……，４３M に対して、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４，４５をそれぞれ１個だけ接続すれば良いため、回路構成を大幅に簡素化でき、したがって回路規模の増大を抑えることができる。
【００６５】
なお、本例では、Ｎ‐ｃｈ．ＭＯＳトランジスタ４４，４５をそれぞれ１個だけ接続した構成としているが、Ｍ個のＣＭＯＳインバータ回路４３1 ，４３2 ，……，４３M を複数のブロックに分割し、各ブロックごとにＮ‐ｃｈ．ＭＯＳトランジスタ４４，４５を接続する構成をとることも可能である。
【００６６】
また、垂直走査パルスドライバ１３として図８の回路構成を例にとった場合について説明したが、図１１の回路構成、さらには電流源として動作するＭＯＳトランジスタを持たない図３、図５（Ａ），（Ｂ）、図６（Ａ）〜（Ｃ）の各回路構成の垂直走査パルスドライバの場合にも、同様に適用可能であることは言うまでもない。
【００６７】
ここまでは、本発明に係るレベルシフト回路を、ＣＭＯＳ型撮像素子において、“Ｈ”レベルが電源電圧ＶＤＤで、“Ｌ”レベル側がＧＮＤレベルよりも少し高いレベルとなる走査パルス、あるいは“Ｌ”レベルがＧＮＤレベルで、“Ｈ”レベル側が電源電圧ＶＤＤよりも少し低いレベルとなる走査パルスを生成する垂直走査パルスドライバ１３として用いた場合を例にとって説明してきたが、この適用例に限られるものではない。
【００６８】
すなわち、２値の入力パルスに基づいて、電源電圧ＶＤＤとＧＮＤレベルとの間の所定のレベルをとる出力パルスを生成するクロックパルスドライバ全般に適用可能である。
【００６９】
例えば、ここまでの例では、レベルシフトを担うダイオード接続構成のＭＯＳトランジスタを１個だけ接続し、ＧＮＤレベルよりもＭＯＳトランジスタの閾値電圧ＶT だけ高い、あるいは電源電圧ＶＤＤよりもＭＯＳトランジスタの閾値電圧ＶT だけ低いレベルのパルスを生成するとしたが、レベルシフトを担うＭＯＳトランジスタを複数個直列に接続することで、ＭＯＳトランジスタの閾値電圧ＶT の整数倍のレベルシフト、あるいは電源電圧ＶＤＤとＧＮＤレベルとの間の略１／２の中間レベルの設定も可能となる。
【００７０】
また、“Ｌ”レベル側／“Ｈ”レベル側の一方のみのレベルシフトを行うだけでなく、“Ｌ”レベル側／“Ｈ”レベル側の両方を同時にレベルシフトすることも可能である。これを第３実施例として図１３に示す。
【００７１】
図１３から明らかなように、Ｐ‐ｃｈ．ＭＯＳトランジスタ５１およびＮ‐ｃｈ．ＭＯＳトランジスタ５２からなる一般的なＣＭＯＳインバータ回路５３に対して、その電源側回路端と電源ＶＤＤとの間にダイオード接続構成のＰ‐ｃｈ．ＭＯＳトランジスタ５４を、そのＧＮＤ側回路端とＧＮＤとの間にダイオード接続構成のＮ‐ｃｈ．ＭＯＳトランジスタ５５をそれぞれ接続した構成をとるようにする。
【００７２】
これにより、“Ｈ”レベル側が電源電圧ＶＤＤよりもＭＯＳトランジスタ５４の閾値電圧だけ低いレベルで、“Ｌ”レベル側がＧＮＤレベルよりもＭＯＳトランジスタ５５の閾値電圧だけ高いレベルのパルスを生成できる。この場合にも、図８および図１１において説明した技術、即ちＭＯＳトランジスタ５４，５５に対して電流源からバイアス電流を供給する技術を適用することで、出力パルスの過渡応答の速度を速めることができる。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、入力パルスに基づいてその出力ラインを駆動するドライバ回路に対して、ＧＮＤまたは電源との間にダイオード接続構成の少なくとも１個のＭＯＳトランジスタを直列に接続したことにより、電流供給能力の大きいボルテージレギュレータを用いることなく、きわめて簡単な回路構成で所望のレベルシフト動作を実現できるため、低消費電力化に寄与できるとともに、回路規模の増大を抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＣＭＯＳ型撮像素子を示す概略構成図である。
【図２】一実施形態に係るＣＭＯＳ型撮像素子の動作説明のためのタイミングチャートである。
【図３】第１実施例に係るレベルシフト回路を示す回路図である。
【図４】第１実施例に係るレベルシフト回路における電流源の説明図である。
【図５】第１実施例の変形例に係るレベルシフト回路を示す回路図である。
【図６】第１実施例のさらに他の変形例に係るレベルシフト回路を示す回路図である。
【図７】第１実施例に係るレベルシフト回路の入出力波形図である。
【図８】第２実施例に係るレベルシフト回路を示す回路図である。
【図９】第２実施例に係るレベルシフト回路の入出力波形図である。
【図１０】第２実施例の変形例に係るレベルシフト回路を示す回路図である。
【図１１】第２実施例の他の変形例に係るレベルシフト回路を示す回路図である。
【図１２】第２実施例に係るレベルシフト回路を用いる場合の構成の一例を示す回路図である。
【図１３】第３実施例に係るレベルシフト回路を示す回路図である。
【図１４】従来技術が適用されたＣＭＯＳ型撮像素子を示す概略構成図である。
【図１５】ＣＭＯＳインバータ構成のドライバの回路図である。
【図１６】電圧源（ボルテージレギュレータ）の回路構成を示す回路図である。
【符号の説明】
１０…ＣＭＯＳ型撮像素子、１１…単位画素、１２…垂直走査回路、１３，１３Ａ〜１３Ｅ，１３′，１３′…垂直走査パルスドライバ、１４…水平選択トランジスタ、１５…水平走査回路、２１…フォトダイオード、２２…読み出しトランジスタ、２３…増幅トランジスタ、２４…リセットトランジスタ、２５…ＸＹアドレストランジスタ、３３，４３，５３…ＣＭＯＳインバータ回路
Claims (4)
- 入力パルスに基づいてその出力ラインを駆動するドライバ回路と、
ドレインおよびゲートが共通に接続され、前記ドライバ回路とグランドまたは電源との間に直列に接続された少なくとも１個のＭＯＳトランジスタとを備え、
前記ドライバ回路が行単位で設けられ、
これら複数行分のドライバ回路に対してグランドまたは電源との間に前記少なくとも１個のＭＯＳトランジスタが少なくとも１組設けられている
レベルシフト回路をクロックパルスドライバとして用いた
ことを特徴とする固体撮像素子。 - 前記出力ラインが、行列状に２次元配置された単位画素を行単位でリセットするための垂直リセットラインであり、
前記入力パルスが、前記単位画素を行単位で選択する垂直走査回路から順次出力される垂直リセット走査パルスである
ことを特徴とする請求項１記載の固体撮像素子。 - 前記ドライバ回路と前記ＭＯＳトランジスタとの接続点に接続され、前記ＭＯＳトランジスタに対してその動作点がサブスレッシュホールド領域に入らない程度のバイアス電流を供給する電流源を有する
ことを特徴とする請求項１記載の固体撮像素子。 - 前記ドライバ回路と前記ＭＯＳトランジスタとの接続点に接続され、前記ＭＯＳトランジスタに対してその動作点がサブスレッシュホールド領域に入らない程度のバイアス電流を供給する電流源を有する
ことを特徴とする請求項１記載の固体撮像素子。
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