JPH0951485A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH0951485A JPH0951485A JP7198338A JP19833895A JPH0951485A JP H0951485 A JPH0951485 A JP H0951485A JP 7198338 A JP7198338 A JP 7198338A JP 19833895 A JP19833895 A JP 19833895A JP H0951485 A JPH0951485 A JP H0951485A
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Abstract
(57)【要約】
【目的】 高速駆動、低消費電力化、高集積化と単一電
源パルス駆動を可能とする駆動回路内蔵ＣＣＤ型固体撮
像素子を実現する。 【構成】 垂直電荷電荷転送をタイミング発生手段3と
負値パルスを発生する駆動パルス発生手段4で行ない、
垂直走査を行選択制御手段6と高電圧の転送パルスを選
択行に印加する転送パルス発生手段7で行ない、各垂直
転送手段2毎に設けた11から18よりなる増幅手段で電荷
を増幅保持した後水平走査回路19で水平走査を行なう。
また、垂直電荷転送手段2は2-2から2-4よりなる電荷転
送制御部を有し、リセットスイッチ12からの不要電荷は
きだしと増幅器11の帯域制限の両立を実現した。
源パルス駆動を可能とする駆動回路内蔵ＣＣＤ型固体撮
像素子を実現する。 【構成】 垂直電荷電荷転送をタイミング発生手段3と
負値パルスを発生する駆動パルス発生手段4で行ない、
垂直走査を行選択制御手段6と高電圧の転送パルスを選
択行に印加する転送パルス発生手段7で行ない、各垂直
転送手段2毎に設けた11から18よりなる増幅手段で電荷
を増幅保持した後水平走査回路19で水平走査を行なう。
また、垂直電荷転送手段2は2-2から2-4よりなる電荷転
送制御部を有し、リセットスイッチ12からの不要電荷は
きだしと増幅器11の帯域制限の両立を実現した。
Description
【０００１】
【産業上の利用分野】本発明は、駆動回路を内蔵したＣ
ＣＤ型固体撮像素子に関し、高速駆動、低消費電力化、
高集積化と単一電源駆動を可能とする駆動回路の回路構
成、駆動回路に用いるタイミング発生手段、パルス電圧
変換器、デバイス構造に関するものである。
ＣＤ型固体撮像素子に関し、高速駆動、低消費電力化、
高集積化と単一電源駆動を可能とする駆動回路の回路構
成、駆動回路に用いるタイミング発生手段、パルス電圧
変換器、デバイス構造に関するものである。
【０００２】
【従来の技術】現在カメラ一体型ビデオテープレコーダ
ー等に用いられる撮像デバイスとしては主としてインタ
ーライン方式ＣＣＤ型固体撮像素子が用いられている。
このインターライン方式ＣＣＤ型撮像素子の飽和信号電
荷量の増加、スメア抑圧、2行同時独立読みだし化を実
現するために、本願発明者は特開昭61-184975号公報お
よび特開昭62-126383号公報において図14に示す駆動回
路を内蔵したＣＣＤ型固体撮像素子を提案した。図14
で、125は２次元状に配置された光電変換を行なうホト
ダイオード、129はホトダイオード125の列間に設けられ
た信号電荷を垂直方向に転送するための埋め込み型チャ
ネル構造を有する垂直電荷転送手段である。127はホト
ダイオード125の信号電荷を一水平行ずつ垂直電荷転送
手段129に転送するための転送パルスを供給する行選択
手段で、行選択を行なうシフトレジスタとシフトレジス
タからの出力パルスから一水平走査期間に同時に読み出
される2行の組の選択を行なうインターレス回路からな
る。128はインターレス回路から出力される転送パルス
を同一行の転送ゲート126に伝達するための転送パルス
線、126は転送パルスにより開閉する転送ゲートであ
る。また、130は垂直電荷転送のための駆動パルスを順
次供給するための駆動手段で、駆動パルス列を発生する
シフトレジスタとシフトレジスタから出力されるパルス
列を反転するための反転回路からなるバッファ回路で構
成される。131はバッファ回路から出力される駆動パル
スを垂直電荷転送手段129の各電極に伝達する駆動パル
ス線である。さらに、132から125により水平走査手段が
構成され、132、133はそれぞれスメア電荷を素子外部に
はきだすためのはきだしゲートとはきだしドレイン、13
4-1〜１３４−３はそれぞれ第１の信号電荷、第2の信号
電荷、スメア電荷を読み出す第1から第3の水平電荷転送
素子、135-1〜135-3はそれぞれ第1から第3の水平電荷転
送素子134-1〜134-3の出力回路、136-1〜136-3はそれぞ
れ垂直電荷転送手段129と第1の水平電荷転送素子134-1
の間、第1の水平電荷転送素子134-1と第2の水平電荷転
送素子134-2、第2の水平電荷転送素子134-2と第3の水平
電荷転送素子128-3各水平電荷転送素子間を仕切るゲー
トである。なお、上記垂直電荷転送手段129の図中横実
線で仕切られた１転送要素は互いに電気的に接続された
２層のポリシリコン電極137、138からなり、かつ2電極
下電位は電位差を持っている。行選択手段と駆動手段を
構成するシフトレジスタは、特公昭62-045638号公報に
記載の2相レシオレス ダイナミック シフトレジスタ
で、行選択手段を構成するインターレス回路は、特公昭
61-061586号公報に記載の回路からなる。
ー等に用いられる撮像デバイスとしては主としてインタ
ーライン方式ＣＣＤ型固体撮像素子が用いられている。
このインターライン方式ＣＣＤ型撮像素子の飽和信号電
荷量の増加、スメア抑圧、2行同時独立読みだし化を実
現するために、本願発明者は特開昭61-184975号公報お
よび特開昭62-126383号公報において図14に示す駆動回
路を内蔵したＣＣＤ型固体撮像素子を提案した。図14
で、125は２次元状に配置された光電変換を行なうホト
ダイオード、129はホトダイオード125の列間に設けられ
た信号電荷を垂直方向に転送するための埋め込み型チャ
ネル構造を有する垂直電荷転送手段である。127はホト
ダイオード125の信号電荷を一水平行ずつ垂直電荷転送
手段129に転送するための転送パルスを供給する行選択
手段で、行選択を行なうシフトレジスタとシフトレジス
タからの出力パルスから一水平走査期間に同時に読み出
される2行の組の選択を行なうインターレス回路からな
る。128はインターレス回路から出力される転送パルス
を同一行の転送ゲート126に伝達するための転送パルス
線、126は転送パルスにより開閉する転送ゲートであ
る。また、130は垂直電荷転送のための駆動パルスを順
次供給するための駆動手段で、駆動パルス列を発生する
シフトレジスタとシフトレジスタから出力されるパルス
列を反転するための反転回路からなるバッファ回路で構
成される。131はバッファ回路から出力される駆動パル
スを垂直電荷転送手段129の各電極に伝達する駆動パル
ス線である。さらに、132から125により水平走査手段が
構成され、132、133はそれぞれスメア電荷を素子外部に
はきだすためのはきだしゲートとはきだしドレイン、13
4-1〜１３４−３はそれぞれ第１の信号電荷、第2の信号
電荷、スメア電荷を読み出す第1から第3の水平電荷転送
素子、135-1〜135-3はそれぞれ第1から第3の水平電荷転
送素子134-1〜134-3の出力回路、136-1〜136-3はそれぞ
れ垂直電荷転送手段129と第1の水平電荷転送素子134-1
の間、第1の水平電荷転送素子134-1と第2の水平電荷転
送素子134-2、第2の水平電荷転送素子134-2と第3の水平
電荷転送素子128-3各水平電荷転送素子間を仕切るゲー
トである。なお、上記垂直電荷転送手段129の図中横実
線で仕切られた１転送要素は互いに電気的に接続された
２層のポリシリコン電極137、138からなり、かつ2電極
下電位は電位差を持っている。行選択手段と駆動手段を
構成するシフトレジスタは、特公昭62-045638号公報に
記載の2相レシオレス ダイナミック シフトレジスタ
で、行選択手段を構成するインターレス回路は、特公昭
61-061586号公報に記載の回路からなる。
【０００３】本回路の動作は、特開昭61-184975号公報
および特開昭62-126383号公報に詳しく説明されている
ので、ここでは簡単に述べるにとどめる。まず、駆動手
段127を構成するシフトレジスタに4つの走査開始パルス
をシフトレジスタの２相シフトパルスの周期の整数倍の
間隔で入力すると、このパルスがシフトレジスタ内をシ
フトし各行に出力される。この出力は駆動手段127を構
成するバッファ回路で反転され、転送パルス線128を介
して垂直電荷転送手段129の各電極に印加される。この
結果、各垂直電荷転送手段129内に電位障壁で分離され
た複数の電極に渡る4種の電位の井戸が形成移動され
る。この4種の電位の井戸は、それぞれ、はきだされる
スメア電荷、信号電荷と同時に読み出されるスメア電
荷、第1の信号電荷、第2の信号電荷を転送するためのも
のである。第2の信号転送用の電位の井戸が行選択手段
により選択された2行の内第ｎ行目の近傍を通過すると
きに第ｎ行目の転送パルス線131に転送パルスを印加
し、第ｎ行の信号電荷をホトダイオード125から第2の信
号電荷転送用の電位井戸に転送する。ついで同様にして
第ｎ+1行の信号電荷を第1の信号電荷転送用の電位井戸
に転送する。他の2種の空の電位井戸にはきだされるス
メア電荷と信号と同時に読み出されるスメア電荷が垂直
電荷転送手段内を電位井戸が移動するに従って蓄積され
ていく。これら4種の電荷は水平ブランキング期間には
きだしゲート132とゲート136-1〜136-3並びに水平電荷
転送素子134-1〜134-3の動作により、はきだされるスミ
ア電荷ははきだしドレイン133ヘはきだされ、スメア電
荷は第3の水平電荷転送素子134-3ヘ、第ｎ行の信号電荷
は第2の水平電荷転送素子134-2ヘ、第ｎ+1行の信号は第
1の水平電荷転送素子134-1に転送される。次いで、水平
走査期間には第1から第3の水平電荷転送素子134-1〜134
-3内を電荷が転送され出力回路135-1〜135-3で増幅され
出力される。このようにして出力された第ｎ行の信号並
びに第ｎ+1行の信号からスメア信号を差し引くことによ
り、スメア信号の混入しない真の信号を得る。なお、次
のフィールドでは、ｎ-1行とｎ行を同時に読み出すこと
によりインターレス走査を行なう。このような切り替え
は行選択手段を構成するインターレス回路に入力される
２相インターレスパルスにより行なわれる。
および特開昭62-126383号公報に詳しく説明されている
ので、ここでは簡単に述べるにとどめる。まず、駆動手
段127を構成するシフトレジスタに4つの走査開始パルス
をシフトレジスタの２相シフトパルスの周期の整数倍の
間隔で入力すると、このパルスがシフトレジスタ内をシ
フトし各行に出力される。この出力は駆動手段127を構
成するバッファ回路で反転され、転送パルス線128を介
して垂直電荷転送手段129の各電極に印加される。この
結果、各垂直電荷転送手段129内に電位障壁で分離され
た複数の電極に渡る4種の電位の井戸が形成移動され
る。この4種の電位の井戸は、それぞれ、はきだされる
スメア電荷、信号電荷と同時に読み出されるスメア電
荷、第1の信号電荷、第2の信号電荷を転送するためのも
のである。第2の信号転送用の電位の井戸が行選択手段
により選択された2行の内第ｎ行目の近傍を通過すると
きに第ｎ行目の転送パルス線131に転送パルスを印加
し、第ｎ行の信号電荷をホトダイオード125から第2の信
号電荷転送用の電位井戸に転送する。ついで同様にして
第ｎ+1行の信号電荷を第1の信号電荷転送用の電位井戸
に転送する。他の2種の空の電位井戸にはきだされるス
メア電荷と信号と同時に読み出されるスメア電荷が垂直
電荷転送手段内を電位井戸が移動するに従って蓄積され
ていく。これら4種の電荷は水平ブランキング期間には
きだしゲート132とゲート136-1〜136-3並びに水平電荷
転送素子134-1〜134-3の動作により、はきだされるスミ
ア電荷ははきだしドレイン133ヘはきだされ、スメア電
荷は第3の水平電荷転送素子134-3ヘ、第ｎ行の信号電荷
は第2の水平電荷転送素子134-2ヘ、第ｎ+1行の信号は第
1の水平電荷転送素子134-1に転送される。次いで、水平
走査期間には第1から第3の水平電荷転送素子134-1〜134
-3内を電荷が転送され出力回路135-1〜135-3で増幅され
出力される。このようにして出力された第ｎ行の信号並
びに第ｎ+1行の信号からスメア信号を差し引くことによ
り、スメア信号の混入しない真の信号を得る。なお、次
のフィールドでは、ｎ-1行とｎ行を同時に読み出すこと
によりインターレス走査を行なう。このような切り替え
は行選択手段を構成するインターレス回路に入力される
２相インターレスパルスにより行なわれる。
【０００４】一方、公表特許公報昭60-500396号には、
通例のインターライン方式ＣＣＤの各垂直電荷転送素子
毎に増幅器を設けこの出力を多重化する事により、水平
ＣＣＤによる速度の制限をなくする事が示されている。
また、本発明者は、上記方式において、特開昭62-18547
1号公報にて提案を行なった各増幅器毎に2容量を設け増
幅器の通過帯域を下げ雑音低減を行なう回路を適用する
ことを特開平6-97414号公報に示した。
通例のインターライン方式ＣＣＤの各垂直電荷転送素子
毎に増幅器を設けこの出力を多重化する事により、水平
ＣＣＤによる速度の制限をなくする事が示されている。
また、本発明者は、上記方式において、特開昭62-18547
1号公報にて提案を行なった各増幅器毎に2容量を設け増
幅器の通過帯域を下げ雑音低減を行なう回路を適用する
ことを特開平6-97414号公報に示した。
【０００５】さらに、特開昭57-72375号公報（特公平2-
52424号公報）には、ＣＣＤ型撮像素子で信号電荷を容
量帰還型増幅器で電圧に変換する事が提案されている。
52424号公報）には、ＣＣＤ型撮像素子で信号電荷を容
量帰還型増幅器で電圧に変換する事が提案されている。
【０００６】なお、特開昭57-78167号公報（特公昭61-1
7152号公報）、特開昭60-98774号公報には、図14の従来
例と同様の駆動パルスを順次供給する駆動手段と、行選
択手段の双方を備え、駆動手段がスミア電荷をはきだす
ため電荷転送手段の中に分離された複数個の電位の井戸
を形成移動し、行選択手段が複数の電位井戸の内信号電
荷を転送するための1電極からなる電位の井戸に信号電
荷を転送し、かつ、転送ゲート126が垂直電荷転送手段1
29の電極と共用され、駆動パルス線128と転送パルス線1
31が共通になった従来例が示されている。また、特開昭
63-62480号公報（特公平４−４６５０４号公報）、特開
昭６４−５４８７９号公報には垂直電荷転送を通例の電
荷転送素子と同様の多相の外部パルスで行なう点で相違
はあるものの、図14の従来例と同様の行選択手段を備
え、複数個の電荷を転送するために電荷転送手段の中に
複数電極に渡る分離された複数個の電位の井戸を形成移
動し、行選択手段は複数の電位井戸の内信号電荷を転送
するための電位の井戸に信号電荷を転送し、かつ、転送
ゲート126が垂直電荷転送手段129の電極と共用され駆動
パルス線128と転送パルス線131が共通になった従来例が
示されている。さらに、特開昭62-38677号公報（特公平
3-74997号公報）には、複数個の電荷を転送するという
点ではことなるものの、他の点では以上の従来例と同様
の特徴を有し、かつ、ホトダイオード125から垂直電荷
転送手段129への転送を複数回行なった従来例が示され
ている。
7152号公報）、特開昭60-98774号公報には、図14の従来
例と同様の駆動パルスを順次供給する駆動手段と、行選
択手段の双方を備え、駆動手段がスミア電荷をはきだす
ため電荷転送手段の中に分離された複数個の電位の井戸
を形成移動し、行選択手段が複数の電位井戸の内信号電
荷を転送するための1電極からなる電位の井戸に信号電
荷を転送し、かつ、転送ゲート126が垂直電荷転送手段1
29の電極と共用され、駆動パルス線128と転送パルス線1
31が共通になった従来例が示されている。また、特開昭
63-62480号公報（特公平４−４６５０４号公報）、特開
昭６４−５４８７９号公報には垂直電荷転送を通例の電
荷転送素子と同様の多相の外部パルスで行なう点で相違
はあるものの、図14の従来例と同様の行選択手段を備
え、複数個の電荷を転送するために電荷転送手段の中に
複数電極に渡る分離された複数個の電位の井戸を形成移
動し、行選択手段は複数の電位井戸の内信号電荷を転送
するための電位の井戸に信号電荷を転送し、かつ、転送
ゲート126が垂直電荷転送手段129の電極と共用され駆動
パルス線128と転送パルス線131が共通になった従来例が
示されている。さらに、特開昭62-38677号公報（特公平
3-74997号公報）には、複数個の電荷を転送するという
点ではことなるものの、他の点では以上の従来例と同様
の特徴を有し、かつ、ホトダイオード125から垂直電荷
転送手段129への転送を複数回行なった従来例が示され
ている。
【０００７】また、特開昭61-157188号公報、特開昭61-
214871号公報には、シフトレジスタの一つの出力により
開く複数個のスイッチを設けて、シフトレジスタのシフ
ト周期以上の幅を持つパルスを得るパルス幅伸長器が示
されている。
214871号公報には、シフトレジスタの一つの出力により
開く複数個のスイッチを設けて、シフトレジスタのシフ
ト周期以上の幅を持つパルスを得るパルス幅伸長器が示
されている。
【０００８】なお、特開平1-103861号公報には、電荷転
送素子を駆動するための駆動パルス発生回路を内蔵した
固体撮像素子において、駆動パルス発生回路のゲート酸
化膜厚を電荷転送素子のゲート酸化膜厚より薄くした従
来例が示されている。
送素子を駆動するための駆動パルス発生回路を内蔵した
固体撮像素子において、駆動パルス発生回路のゲート酸
化膜厚を電荷転送素子のゲート酸化膜厚より薄くした従
来例が示されている。
【０００９】さらに、特開昭61-234670号公報には、図1
4に示した従来例と同様の駆動手段と行選択手段を備え
た素子において、駆動手段127と行選択手段130と出力回
路135-1から135-2を他の部分より高濃度のウエル内に形
成した従来例が示されている。また、特開昭61-145974
号公報には、駆動手段127のウエルを他の部分のウエル
と分離し、他の部分より低いバイアス電圧を与える事が
示されている。
4に示した従来例と同様の駆動手段と行選択手段を備え
た素子において、駆動手段127と行選択手段130と出力回
路135-1から135-2を他の部分より高濃度のウエル内に形
成した従来例が示されている。また、特開昭61-145974
号公報には、駆動手段127のウエルを他の部分のウエル
と分離し、他の部分より低いバイアス電圧を与える事が
示されている。
【００１０】さらにまた、特開平5-283614号公報は、感
知ノードを非感知ノードで挟む事により、外部ノイズ源
又は基板半導体から隔離された遮蔽プレートを提供す
る。
知ノードを非感知ノードで挟む事により、外部ノイズ源
又は基板半導体から隔離された遮蔽プレートを提供す
る。
【００１１】一方、本発明者は、特開平5-103272号公報
にて、ＣＣＤ型撮像素子でタイミング発生器からの単一
電源値を持つパルスをトリガと２電源を供給することに
より所定の電圧レベルのパルスを発生させるバッファ回
路と所定の直流電圧を発生させる昇圧もしくは降圧回路
を内蔵して、ドライバチップをなくしとＤＣ−ＤＣ変換
器の数を減らす事により、ＣＣＤ型撮像素子の使い勝手
を向上させ、撮像装置の低消費電力化を図る事を提案し
た。
にて、ＣＣＤ型撮像素子でタイミング発生器からの単一
電源値を持つパルスをトリガと２電源を供給することに
より所定の電圧レベルのパルスを発生させるバッファ回
路と所定の直流電圧を発生させる昇圧もしくは降圧回路
を内蔵して、ドライバチップをなくしとＤＣ−ＤＣ変換
器の数を減らす事により、ＣＣＤ型撮像素子の使い勝手
を向上させ、撮像装置の低消費電力化を図る事を提案し
た。
【００１２】また、特開昭52-149022号公報、特公平5-2
4711号公報には、ブランキング期間に相当するシフトレ
ジスタを設けリングカウンターを構成し、ブランンキン
グ期間のシフトレジスタ出力から各種信号を得る事が記
載されている。
4711号公報には、ブランキング期間に相当するシフトレ
ジスタを設けリングカウンターを構成し、ブランンキン
グ期間のシフトレジスタ出力から各種信号を得る事が記
載されている。
【００１３】
【発明が解決しようとする課題】図14の従来例では、行
選択手段127は一行の転送パルス線128に転送パルスを、
駆動手段130は例えば特開昭61-184975号公報の駆動法を
行なう場合には4つの駆動パルス線に駆動パルスを供給
するだけであるので、負荷容量が小さく、高速駆動に適
するという利点を持つ。しかし、水平走査手段が132か
ら135により構成されているため、水平電荷転送素子134
-1〜134-3の持つ大きな容量により水平電荷転送素子の
クロックの立ち上がりが制限され高速の駆動が困難であ
り、かつ、消費電力も大きいという課題を有する。一
方、公表特許公報昭60-500396号には、通例のインター
ライン方式ＣＣＤの各垂直電荷転送素子毎に増幅器を設
けこの出力を多重化する事により、水平電荷転送素子の
クロックの立ち上がりによる速度の制限をなくす事が示
されている。しかし、垂直電荷転送素子の大きな容量に
よりクロックの立ち上がりが制限され高速駆動が困難に
なる点については何等考慮がなされていない。近年、ハ
イビジョンの次世代を担う超高精細撮像システムが提案
されているが、このシステムに用いる撮像素子には、ハ
イビジョン撮像素子の約4倍以上の高速駆動が必要とさ
れ、上記した課題により、いずれの素子を用いても実現
が困難である。従って、本発明の第1の目的は、素子の
高速駆動を可能とし、超高精細撮像素子の様な超高速駆
動素子を実現する事にある。
選択手段127は一行の転送パルス線128に転送パルスを、
駆動手段130は例えば特開昭61-184975号公報の駆動法を
行なう場合には4つの駆動パルス線に駆動パルスを供給
するだけであるので、負荷容量が小さく、高速駆動に適
するという利点を持つ。しかし、水平走査手段が132か
ら135により構成されているため、水平電荷転送素子134
-1〜134-3の持つ大きな容量により水平電荷転送素子の
クロックの立ち上がりが制限され高速の駆動が困難であ
り、かつ、消費電力も大きいという課題を有する。一
方、公表特許公報昭60-500396号には、通例のインター
ライン方式ＣＣＤの各垂直電荷転送素子毎に増幅器を設
けこの出力を多重化する事により、水平電荷転送素子の
クロックの立ち上がりによる速度の制限をなくす事が示
されている。しかし、垂直電荷転送素子の大きな容量に
よりクロックの立ち上がりが制限され高速駆動が困難に
なる点については何等考慮がなされていない。近年、ハ
イビジョンの次世代を担う超高精細撮像システムが提案
されているが、このシステムに用いる撮像素子には、ハ
イビジョン撮像素子の約4倍以上の高速駆動が必要とさ
れ、上記した課題により、いずれの素子を用いても実現
が困難である。従って、本発明の第1の目的は、素子の
高速駆動を可能とし、超高精細撮像素子の様な超高速駆
動素子を実現する事にある。
【００１４】さらに、図14の従来例では、スメア電荷を
素子外部にはきだすためのはきだしゲート132とはきだ
しドレイン133があるため、水平走査手段の高集積化が
図れないという課題がある。また、垂直電荷転送手段12
9の不要電荷のはきだしと信号読み出しの分岐点となる
Ｘの部分で、電荷転送チャネル内の電位の山谷が生じ転
送効率不良が発生するという課題がある。一方、公表特
許公報昭60-500396号、特開平6-97414号公報は、通例の
インターライン方式ＣＣＤの水平走査手段の高速低消費
電力化を意図したものであり、図14の従来例の持つ上記
2つの課題については何等考慮されていない。従って、
本発明の第2の目的は、はきだしゲート132とはきだしド
レイン133をなくし、高集積で転送効率不良が起こらな
い水平走査手段を実現する事にある。
素子外部にはきだすためのはきだしゲート132とはきだ
しドレイン133があるため、水平走査手段の高集積化が
図れないという課題がある。また、垂直電荷転送手段12
9の不要電荷のはきだしと信号読み出しの分岐点となる
Ｘの部分で、電荷転送チャネル内の電位の山谷が生じ転
送効率不良が発生するという課題がある。一方、公表特
許公報昭60-500396号、特開平6-97414号公報は、通例の
インターライン方式ＣＣＤの水平走査手段の高速低消費
電力化を意図したものであり、図14の従来例の持つ上記
2つの課題については何等考慮されていない。従って、
本発明の第2の目的は、はきだしゲート132とはきだしド
レイン133をなくし、高集積で転送効率不良が起こらな
い水平走査手段を実現する事にある。
【００１５】さて、通例のインターライン方式ＣＣＤ型
撮像素子では、2次元状に配置されたホトダイオード125
と垂直電荷転送手段129をｎ型基板上のｐウエル内に形
成し、ｐウエルの電位を接地電位とし垂直電荷転送手段
の各電極に印加される駆動パルスの低レベルを負値とす
ることにより、低レベル電圧印加時にｐウエルと逆導電
型の不純物層からなる埋め込チャネルの表面に反転層
（ｐウエルの不純物層と同導電型）を誘起し、垂直電荷
転送手段129で発生する暗電流を抑圧する技術は周知で
ある。この方法を図14の従来例で実施するには、タイミ
ング発生チップで発生した正の単一電源値を持つ駆動信
号から低レベルを負値とする駆動手段127を構成するシ
フトレジスタを駆動するための2相シフトパルスおよび
走査開始パルスの3つのパルスを発生するドライバを素
子外もしくは素子内に設け、シフトレジスタ内の比較的
大きなパルス線を駆動する必要がある。なかでも、シフ
トレジスタを駆動する2相シフトパルスは高速のパルス
であるためドライバにおいて消費される電力が大きく、
撮像装置の低消費電力化を阻む要因になっていた。従っ
て、本発明の第3の目的は、シフトレジスタ内の比較的
大きなパルス線を駆動する2相シフパルスを発生するド
ライバをなくし、撮像装置の低消費電力化を図る事にあ
る。
撮像素子では、2次元状に配置されたホトダイオード125
と垂直電荷転送手段129をｎ型基板上のｐウエル内に形
成し、ｐウエルの電位を接地電位とし垂直電荷転送手段
の各電極に印加される駆動パルスの低レベルを負値とす
ることにより、低レベル電圧印加時にｐウエルと逆導電
型の不純物層からなる埋め込チャネルの表面に反転層
（ｐウエルの不純物層と同導電型）を誘起し、垂直電荷
転送手段129で発生する暗電流を抑圧する技術は周知で
ある。この方法を図14の従来例で実施するには、タイミ
ング発生チップで発生した正の単一電源値を持つ駆動信
号から低レベルを負値とする駆動手段127を構成するシ
フトレジスタを駆動するための2相シフトパルスおよび
走査開始パルスの3つのパルスを発生するドライバを素
子外もしくは素子内に設け、シフトレジスタ内の比較的
大きなパルス線を駆動する必要がある。なかでも、シフ
トレジスタを駆動する2相シフトパルスは高速のパルス
であるためドライバにおいて消費される電力が大きく、
撮像装置の低消費電力化を阻む要因になっていた。従っ
て、本発明の第3の目的は、シフトレジスタ内の比較的
大きなパルス線を駆動する2相シフパルスを発生するド
ライバをなくし、撮像装置の低消費電力化を図る事にあ
る。
【００１６】一方、図14に示す従来例では、通例のイン
ターライン方式ＣＣＤ型撮像素子と同様に、ホトダイオ
ード125に蓄積される信号電荷量を大きくし、かつ、残
像現象の発生を防止するために、転送ゲート126には15
Ｖ程度の高い電圧振幅を持つ転送パルスが印加される。
このために、図14の従来例では、タイミング発生器で発
生された正の単一電源値を持つ駆動信号から転送パルス
と同じ高い電圧振幅を持つ行選択手段127を構成するシ
フトレジスタを駆動するための2相シフトパルスと走査
開始パルス、インターレス回路を駆動するための2相イ
ンターレスパルスと2個の転送パルス線に供給される転
送パルスを発生するドライバを素子外部あるいは素子内
部に設け、行選択手段127を駆動していた。しかし、こ
のような大きな電圧振幅を持つ回路を微細なトランジス
タで構成する事は困難であるためにシフトレジスタとイ
ンターレス回路で構成される行選択手段127を高集積化
できなかった。さらに、素子内部あるいは素子外部にも
うけられたドライバは大面積を持つものとならざるを得
ず装置の小型化を阻んでいた。従って、本発明の第4の
目的は、行選択手段内の大きな電圧振幅を持つ部分をわ
ずかにして行選択手段127の高集積化を図るとともに、
転送パルスを除く5つのパルスを発生する高い電圧振幅
を持つドライバをなくし装置の小型化を図る事にある。
ターライン方式ＣＣＤ型撮像素子と同様に、ホトダイオ
ード125に蓄積される信号電荷量を大きくし、かつ、残
像現象の発生を防止するために、転送ゲート126には15
Ｖ程度の高い電圧振幅を持つ転送パルスが印加される。
このために、図14の従来例では、タイミング発生器で発
生された正の単一電源値を持つ駆動信号から転送パルス
と同じ高い電圧振幅を持つ行選択手段127を構成するシ
フトレジスタを駆動するための2相シフトパルスと走査
開始パルス、インターレス回路を駆動するための2相イ
ンターレスパルスと2個の転送パルス線に供給される転
送パルスを発生するドライバを素子外部あるいは素子内
部に設け、行選択手段127を駆動していた。しかし、こ
のような大きな電圧振幅を持つ回路を微細なトランジス
タで構成する事は困難であるためにシフトレジスタとイ
ンターレス回路で構成される行選択手段127を高集積化
できなかった。さらに、素子内部あるいは素子外部にも
うけられたドライバは大面積を持つものとならざるを得
ず装置の小型化を阻んでいた。従って、本発明の第4の
目的は、行選択手段内の大きな電圧振幅を持つ部分をわ
ずかにして行選択手段127の高集積化を図るとともに、
転送パルスを除く5つのパルスを発生する高い電圧振幅
を持つドライバをなくし装置の小型化を図る事にある。
【００１７】また一方、図14の従来例においては、高い
飽和信号電荷量を実現しつつ、スメアの掃きだし、スメ
アの差動、2行同時独立読みだしを行なうために、電荷
転送手段129の中に分離された複数個の電位の井戸を形
成移動し、複数の電位井戸の内信号電荷を転送するため
の電位の井戸が選択行の近傍を通過する時に転送パルス
を印加し垂直電荷転送手段に信号電荷を転送している。
このため、転送パルスと垂直電荷転送手段129の駆動パ
ルスの印加タイミングを時間的に明確に分離できず、通
例のインターライン方式ＣＣＤ型撮像素子で行なわれて
いる様に、転送ゲート126と垂直電荷転送手段129の電
極、および、駆動パルス線128と転送パルス線131を共通
にし、3値パルスを共通線に与える事により画素部の高
集積化を図る事が困難であるという課題があった。この
課題を解決する従来例としては特開昭57-78167号公報
（特公昭61-17152号公報）、特開昭60-98774号公報があ
げられる。しかし、特開昭57-78167号公報（特公昭61-1
7152号公報）に記載されたシフトレジスタ出力をゲート
に入力するＭＯＳトランジスタと抵抗により多値パルス
を発生させる方法では、ＭＯＳトランジスタがオン時に
貫通電流が流れるという課題がある。しかも、各ＭＯＳ
トランジスタは容量の大きな転送パルスと共通化された
駆動パルス線を高速にダイレクトに駆動するため、上記
貫通電流を小さくする事ができない。この結果、消費電
力が大きくなるという課題を有する。一方、特開昭60-9
8774に記載された駆動手段と駆動パルス線間に直列に同
時に動作する第1のスイッチと、電源と駆動パルス線間
に行選択手段の出力により制御される第2のスイッチを
設け、第1のスイッチをオフし、第2のスイッチをオンす
る事により転送パルスを駆動パルス線に供給し、他の期
間においては第1のスイッチをオン、第2のスイッチをオ
フし、駆動パルスを駆動パルス線に印加する方法によれ
ば、貫通電流が流れる事はない。しかし、第1のスイッ
チがオンオフする前後で駆動パルスの電圧値が変化し電
荷の取り残しが発生しない様にするために、転送パルス
の印加時間は駆動パルスのシフト周期以下とする必要が
ある。なお、特開昭63-62480号公報（特公平4-46504号
公報）、特開昭64-54879号公報でも同様の転送パルスの
印加方法がなされている。この結果、転送パルスが充分
に立ち上がらず、残像が発生するという課題が生じる。
従って、本発明の第5の目的は、図14の従来例におい
て、消費電力の増加もなく、印加される転送パルスを駆
動パルスのシフト周期以上にする事により残像の発生も
なく、転送ゲート126と垂直電荷転送手段129の電極、お
よび、駆動パルス線128と転送パルス線131を共通にする
事により画素部の高集積化を図る事にある。
飽和信号電荷量を実現しつつ、スメアの掃きだし、スメ
アの差動、2行同時独立読みだしを行なうために、電荷
転送手段129の中に分離された複数個の電位の井戸を形
成移動し、複数の電位井戸の内信号電荷を転送するため
の電位の井戸が選択行の近傍を通過する時に転送パルス
を印加し垂直電荷転送手段に信号電荷を転送している。
このため、転送パルスと垂直電荷転送手段129の駆動パ
ルスの印加タイミングを時間的に明確に分離できず、通
例のインターライン方式ＣＣＤ型撮像素子で行なわれて
いる様に、転送ゲート126と垂直電荷転送手段129の電
極、および、駆動パルス線128と転送パルス線131を共通
にし、3値パルスを共通線に与える事により画素部の高
集積化を図る事が困難であるという課題があった。この
課題を解決する従来例としては特開昭57-78167号公報
（特公昭61-17152号公報）、特開昭60-98774号公報があ
げられる。しかし、特開昭57-78167号公報（特公昭61-1
7152号公報）に記載されたシフトレジスタ出力をゲート
に入力するＭＯＳトランジスタと抵抗により多値パルス
を発生させる方法では、ＭＯＳトランジスタがオン時に
貫通電流が流れるという課題がある。しかも、各ＭＯＳ
トランジスタは容量の大きな転送パルスと共通化された
駆動パルス線を高速にダイレクトに駆動するため、上記
貫通電流を小さくする事ができない。この結果、消費電
力が大きくなるという課題を有する。一方、特開昭60-9
8774に記載された駆動手段と駆動パルス線間に直列に同
時に動作する第1のスイッチと、電源と駆動パルス線間
に行選択手段の出力により制御される第2のスイッチを
設け、第1のスイッチをオフし、第2のスイッチをオンす
る事により転送パルスを駆動パルス線に供給し、他の期
間においては第1のスイッチをオン、第2のスイッチをオ
フし、駆動パルスを駆動パルス線に印加する方法によれ
ば、貫通電流が流れる事はない。しかし、第1のスイッ
チがオンオフする前後で駆動パルスの電圧値が変化し電
荷の取り残しが発生しない様にするために、転送パルス
の印加時間は駆動パルスのシフト周期以下とする必要が
ある。なお、特開昭63-62480号公報（特公平4-46504号
公報）、特開昭64-54879号公報でも同様の転送パルスの
印加方法がなされている。この結果、転送パルスが充分
に立ち上がらず、残像が発生するという課題が生じる。
従って、本発明の第5の目的は、図14の従来例におい
て、消費電力の増加もなく、印加される転送パルスを駆
動パルスのシフト周期以上にする事により残像の発生も
なく、転送ゲート126と垂直電荷転送手段129の電極、お
よび、駆動パルス線128と転送パルス線131を共通にする
事により画素部の高集積化を図る事にある。
【００１８】さらに、図14の従来例で転送ゲート126と
垂直電荷転送手段129の電極、および、駆動パルス線128
と転送パルス線131を共通化するには、駆動パルス線へ
の負値電圧の印加により行選択手段127の出力を構成す
るインターレス回路内の転送パルススイッチがオンして
無効な電流が流れ無効電力が発生しない様に行選択手段
127の駆動パルスの低レベルを負値電圧としなければな
らない。このため、タイミング発生器で発生された正の
単一電源値を持つ駆動信号から低レベルを負値とする行
選択手段127を構成するシフトレジスタを駆動するため
の2相シフトパルスと走査開始パルス、インターレス回
路を駆動する2相インターレスパルスと2個の転送パルス
線に供給される転送パルスを発生するドライバを素子外
部あるいは素子内部に設け、行選択手段127を駆動して
いた。この結果、行選択手段127の駆動電圧振幅は、駆
動パルス線128と転送パルス線131を共通化しない時の電
圧に駆動パルスの電圧を足したものとなり行選択手段の
高集積化を阻んでいた。なお、以上の課題は特開昭57-7
8167号公報（特公昭61-17152号公報）や特開昭62-38677
号公報（特公平3-74997号公報）に記載の素子でも同様
である。従って、本発明の第6の目的は、駆動パルス線1
28と転送パルス線131を共通化しても、低レベルを負値
に持つパルスの印加箇所をわずかにして、行選択手段12
7の駆動電圧振幅の高い部分を低減することにより行選
択手段の高集積化を図る事にある。
垂直電荷転送手段129の電極、および、駆動パルス線128
と転送パルス線131を共通化するには、駆動パルス線へ
の負値電圧の印加により行選択手段127の出力を構成す
るインターレス回路内の転送パルススイッチがオンして
無効な電流が流れ無効電力が発生しない様に行選択手段
127の駆動パルスの低レベルを負値電圧としなければな
らない。このため、タイミング発生器で発生された正の
単一電源値を持つ駆動信号から低レベルを負値とする行
選択手段127を構成するシフトレジスタを駆動するため
の2相シフトパルスと走査開始パルス、インターレス回
路を駆動する2相インターレスパルスと2個の転送パルス
線に供給される転送パルスを発生するドライバを素子外
部あるいは素子内部に設け、行選択手段127を駆動して
いた。この結果、行選択手段127の駆動電圧振幅は、駆
動パルス線128と転送パルス線131を共通化しない時の電
圧に駆動パルスの電圧を足したものとなり行選択手段の
高集積化を阻んでいた。なお、以上の課題は特開昭57-7
8167号公報（特公昭61-17152号公報）や特開昭62-38677
号公報（特公平3-74997号公報）に記載の素子でも同様
である。従って、本発明の第6の目的は、駆動パルス線1
28と転送パルス線131を共通化しても、低レベルを負値
に持つパルスの印加箇所をわずかにして、行選択手段12
7の駆動電圧振幅の高い部分を低減することにより行選
択手段の高集積化を図る事にある。
【００１９】さらにまた、図14の従来例において、転送
ゲート126と垂直電荷転送手段129の電極、および、駆動
パルス線128と転送パルス線131を共通には、転送パルス
振幅と駆動パルス振幅を足した高電圧が駆動手段の出力
部となるバッファ回路に印加される事になりバッファ回
路が破壊もしくは長期に渡る使用に耐えられなくなると
いう課題も生じる。従って、本発明の第7の目的は、駆
動パルス線128と転送パルス線131を共通にしても、駆動
手段の出力部に高い電圧がかかることなく高い信頼性を
持つ駆動手段を実現する事にある。
ゲート126と垂直電荷転送手段129の電極、および、駆動
パルス線128と転送パルス線131を共通には、転送パルス
振幅と駆動パルス振幅を足した高電圧が駆動手段の出力
部となるバッファ回路に印加される事になりバッファ回
路が破壊もしくは長期に渡る使用に耐えられなくなると
いう課題も生じる。従って、本発明の第7の目的は、駆
動パルス線128と転送パルス線131を共通にしても、駆動
手段の出力部に高い電圧がかかることなく高い信頼性を
持つ駆動手段を実現する事にある。
【００２０】
【課題を解決するための手段】上記第1の目的を達成す
るために、本発明の固体撮像素子は、同一半導体基板上
に、2次元状に配置した光電変換素子と、該光電変換素
子間に設けられた信号電荷を垂直方向に転送するための
複数の電極を有する垂直電荷転送手段と、該垂直電荷転
送手段の一水平行の電極を結ぶ駆動パルス線に垂直電荷
転送のための駆動パルスを順次供給する駆動手段と、該
光電変換素子の信号電荷を一水平行ずつ該垂直電荷転送
手段に転送するための転送パルスを該駆動パルス線に供
給する行選択手段と、上記垂直電荷転送手段の各出力端
毎に設けられた増幅手段と、該増幅手段の出力を選択し
て出力する水平走査回路からなる水平走査手段とを備え
る事を特徴としている。
るために、本発明の固体撮像素子は、同一半導体基板上
に、2次元状に配置した光電変換素子と、該光電変換素
子間に設けられた信号電荷を垂直方向に転送するための
複数の電極を有する垂直電荷転送手段と、該垂直電荷転
送手段の一水平行の電極を結ぶ駆動パルス線に垂直電荷
転送のための駆動パルスを順次供給する駆動手段と、該
光電変換素子の信号電荷を一水平行ずつ該垂直電荷転送
手段に転送するための転送パルスを該駆動パルス線に供
給する行選択手段と、上記垂直電荷転送手段の各出力端
毎に設けられた増幅手段と、該増幅手段の出力を選択し
て出力する水平走査回路からなる水平走査手段とを備え
る事を特徴としている。
【００２１】上記第2の目的を達成するために、本発明
の水平走査手段は、垂直電荷転送手段の出力端子毎に設
けられた少なくとも増幅器と該増幅器の入力端子に接続
された不要電荷のはきだしゲートと兼用されたリセット
スイッチと増幅器の出力を保持する出力保持容量を有す
る増幅手段と、出力保持容量に保持された出力を選択し
て出力する水平走査回路とを備えることを特徴としてい
る。
の水平走査手段は、垂直電荷転送手段の出力端子毎に設
けられた少なくとも増幅器と該増幅器の入力端子に接続
された不要電荷のはきだしゲートと兼用されたリセット
スイッチと増幅器の出力を保持する出力保持容量を有す
る増幅手段と、出力保持容量に保持された出力を選択し
て出力する水平走査回路とを備えることを特徴としてい
る。
【００２２】上記第3の目的を達成するために本発明の
固体撮像素子の駆動手段は、正の単一電源駆動信号で動
作するシフトレジスタを有するタイミング発生手段と、
該タイミング信号に基ずき負値の電圧を低レベルに持つ
駆動パルスを駆動パルス線に供給する負電源を有する駆
動パルス発生手段とを有することを特徴としている。
固体撮像素子の駆動手段は、正の単一電源駆動信号で動
作するシフトレジスタを有するタイミング発生手段と、
該タイミング信号に基ずき負値の電圧を低レベルに持つ
駆動パルスを駆動パルス線に供給する負電源を有する駆
動パルス発生手段とを有することを特徴としている。
【００２３】上記第4の目的を達成するために、本発明
の固体撮像素子の選択手段は選択行を特定するための制
御信号を発生する正の単一電源駆動信号で動作する行選
択制御手段と、該制御信号に基ずき転送パルス印加線に
印加された該正の電源の電圧値より高い第2の電圧値を
高レベルに持つ転送パルスを選択行の転送パルス線に出
力する転送パルス発生手段とを有することを特徴として
いる。
の固体撮像素子の選択手段は選択行を特定するための制
御信号を発生する正の単一電源駆動信号で動作する行選
択制御手段と、該制御信号に基ずき転送パルス印加線に
印加された該正の電源の電圧値より高い第2の電圧値を
高レベルに持つ転送パルスを選択行の転送パルス線に出
力する転送パルス発生手段とを有することを特徴として
いる。
【００２４】上記第5の目的を達成するために、本発明
の固体撮像素子では、駆動手段が駆動パルスのタイミン
グ信号を発生するために少なくともシフトレジスタを備
えるタイミング発生手段と、該駆動パルス線毎に該タイ
ミング信号に基ずき開閉する該駆動パルス線を一端とし
第1の電源を他端とする第1のスイッチと該駆動パルス線
を一端とし第2の電源を他端とする第2のスイッチとを備
え、行選択手段が非選択行においては常にオフし選択行
において第1、第2のスイッチが共にオフの時にオンする
駆動パルス線を一端とする第3のスイッチを備えること
を特徴としている。
の固体撮像素子では、駆動手段が駆動パルスのタイミン
グ信号を発生するために少なくともシフトレジスタを備
えるタイミング発生手段と、該駆動パルス線毎に該タイ
ミング信号に基ずき開閉する該駆動パルス線を一端とし
第1の電源を他端とする第1のスイッチと該駆動パルス線
を一端とし第2の電源を他端とする第2のスイッチとを備
え、行選択手段が非選択行においては常にオフし選択行
において第1、第2のスイッチが共にオフの時にオンする
駆動パルス線を一端とする第3のスイッチを備えること
を特徴としている。
【００２５】上記第6の目的を達成するために、本発明
の固体撮像素子の行選択手段は低レベルが接地電圧で動
作する行選択制御手段と、転送パルスが印加されていな
い期間の選択行と非選択行に負値電圧を発生する負電源
を有する前置転送パルス電圧変換器と、前置転送パルス
電圧変換器の出力部をゲートとし上記駆動パルス線をソ
ースとする転送パルススイッチＭＯＳトランジスタとか
らなる転送パルス発生手段とからなる転送パルス発生手
段を有することを特徴としている。
の固体撮像素子の行選択手段は低レベルが接地電圧で動
作する行選択制御手段と、転送パルスが印加されていな
い期間の選択行と非選択行に負値電圧を発生する負電源
を有する前置転送パルス電圧変換器と、前置転送パルス
電圧変換器の出力部をゲートとし上記駆動パルス線をソ
ースとする転送パルススイッチＭＯＳトランジスタとか
らなる転送パルス発生手段とからなる転送パルス発生手
段を有することを特徴としている。
【００２６】上記第7の目的を達成するために、本発明
の固体撮像素子の駆動手段は駆動パルス線との間にゲー
トが直流電圧に接続された高耐圧化ＭＯＳトランジスタ
を有することを特徴としている。
の固体撮像素子の駆動手段は駆動パルス線との間にゲー
トが直流電圧に接続された高耐圧化ＭＯＳトランジスタ
を有することを特徴としている。
【００２７】
【作用】第1の目的を達成する手段によれば、行選択手
段と駆動手段は選択された行にだけパルスを印加するた
め負荷容量が小さく、かつ、水平走査手段も増幅手段の
出力を選択的に出力するため負荷容量が小さい。従っ
て、素子を駆動する行選択手段、駆動手段、水平走査手
段の駆動パルスの立ち上がりによる速度制限は解消され
素子の全ての部分の高速駆動が可能となり、超高精細撮
像素子の様な高速駆動素子を実現できる。
段と駆動手段は選択された行にだけパルスを印加するた
め負荷容量が小さく、かつ、水平走査手段も増幅手段の
出力を選択的に出力するため負荷容量が小さい。従っ
て、素子を駆動する行選択手段、駆動手段、水平走査手
段の駆動パルスの立ち上がりによる速度制限は解消され
素子の全ての部分の高速駆動が可能となり、超高精細撮
像素子の様な高速駆動素子を実現できる。
【００２８】さらに、第2の目的を達成する手段によれ
ば、リセットスイッチがオフの時、垂直電荷転送手段内
に形成された第1の電位井戸により転送されてきた信号
電荷が増幅器入力端子に転送され、電圧に変換され出力
保持容量に保持される。一方、リセットスイッチがオン
の時垂直電荷転送手段2内に形成された第2の電位井戸に
より転送された不要電荷が、出力の終った信号電荷と共
にリセットスイッチを経て素子外部に掃きだされる。出
力保持容量に保持された出力は水平走査回路により選択
され素子外部に出力される。このようにして、はきだし
ゲートとはきだしドレインが不要となるので、高集積化
が可能となり、かつ、信号電荷と不要電荷が電荷転送経
路で分かれる事がなくなり転送効率不良が起こる事はな
い。 第3の目的を達成する手段によれば、シフトレジ
スタを備えるタイミング発生手段は、タイミング発生チ
ップからの正の単一電源値を持つ駆動信号により直接駆
動されタイミング信号を各行に発生する。駆動パルス発
生手段は、タイミング信号と負値電源から低レベルが負
値の駆動パルスを駆動パルス線に供給する。このように
してシフトレジスタ内の比較的大きなパルス線を駆動す
る高速の2相シフトパルスを発生するドライバは必要な
くなり、撮像装置の低消費電力化が図れる。第4の目的
を達成する手段によれば、行選択制御手段は、タイミン
グ発生チップからの正の単一電源を値を持つ駆動信号に
より直接駆動され行選択制御信号を発生する。転送パル
ス発生手段は、制御信号に基ずき転送パルス印加線に印
加される正の電源の電圧値より高い第2の電圧値を高レ
ベルに持つ転送パルスを選択された行の転送パルス線に
出力する。このようにして、行選択手段内の大きな電圧
が印加されるのは転送パルス発生手段内の転送パルス線
並びに転送パルス印加線に接続された部分だけにするこ
とができるので行選択手段の高集積化ができ、かつ、転
送パルスを除く5つの転送パルスと同じ高い電圧値を持
つ行選択手段の駆動パルスを発生するためのドライバは
不要となり装置の小型化が図れる。 さらに、第5の目
的を達成する手段によれば、駆動手段を構成する第1の
スイッチと第2のスイッチは、タイミング発生手段から
のタイミング信号に基ずき、それぞれ、駆動パルスの立
ち上がりと立ち下がり時間にだけオンし駆動パルス線を
第1の電源もしくは第2の電源に接続し、他の期間におい
てはオフとなっている。一方、行選択手段を構成する第
3のスイッチは、非選択行の全期間と転送パルスの印加
時間を除く期間においてオフしている。従って、駆動パ
ルス線に転送パルスを出力する期間を駆動パルスの立ち
下がりと立ち下がり期間の間とし、かつ、駆動パルスの
立ち上がりと立ち下がりの間を駆動パルスのシフト周期
のｎ倍にすることにより、貫通電流が流れる事なく、転
送パルスの印加時間を駆動パルスのシフト周期のｎ倍以
下の任意の時間に設定できる。このようにして、消費電
力の増加もなく、印加される転送パルスを駆動パルスの
シフト周期以上にする事により残像の発生もなく、転送
ゲート126と垂直電荷転送手段129の電極、および、駆動
パルス線128と転送パルス線131を共通にし画素部の高集
積化ができる。
ば、リセットスイッチがオフの時、垂直電荷転送手段内
に形成された第1の電位井戸により転送されてきた信号
電荷が増幅器入力端子に転送され、電圧に変換され出力
保持容量に保持される。一方、リセットスイッチがオン
の時垂直電荷転送手段2内に形成された第2の電位井戸に
より転送された不要電荷が、出力の終った信号電荷と共
にリセットスイッチを経て素子外部に掃きだされる。出
力保持容量に保持された出力は水平走査回路により選択
され素子外部に出力される。このようにして、はきだし
ゲートとはきだしドレインが不要となるので、高集積化
が可能となり、かつ、信号電荷と不要電荷が電荷転送経
路で分かれる事がなくなり転送効率不良が起こる事はな
い。 第3の目的を達成する手段によれば、シフトレジ
スタを備えるタイミング発生手段は、タイミング発生チ
ップからの正の単一電源値を持つ駆動信号により直接駆
動されタイミング信号を各行に発生する。駆動パルス発
生手段は、タイミング信号と負値電源から低レベルが負
値の駆動パルスを駆動パルス線に供給する。このように
してシフトレジスタ内の比較的大きなパルス線を駆動す
る高速の2相シフトパルスを発生するドライバは必要な
くなり、撮像装置の低消費電力化が図れる。第4の目的
を達成する手段によれば、行選択制御手段は、タイミン
グ発生チップからの正の単一電源を値を持つ駆動信号に
より直接駆動され行選択制御信号を発生する。転送パル
ス発生手段は、制御信号に基ずき転送パルス印加線に印
加される正の電源の電圧値より高い第2の電圧値を高レ
ベルに持つ転送パルスを選択された行の転送パルス線に
出力する。このようにして、行選択手段内の大きな電圧
が印加されるのは転送パルス発生手段内の転送パルス線
並びに転送パルス印加線に接続された部分だけにするこ
とができるので行選択手段の高集積化ができ、かつ、転
送パルスを除く5つの転送パルスと同じ高い電圧値を持
つ行選択手段の駆動パルスを発生するためのドライバは
不要となり装置の小型化が図れる。 さらに、第5の目
的を達成する手段によれば、駆動手段を構成する第1の
スイッチと第2のスイッチは、タイミング発生手段から
のタイミング信号に基ずき、それぞれ、駆動パルスの立
ち上がりと立ち下がり時間にだけオンし駆動パルス線を
第1の電源もしくは第2の電源に接続し、他の期間におい
てはオフとなっている。一方、行選択手段を構成する第
3のスイッチは、非選択行の全期間と転送パルスの印加
時間を除く期間においてオフしている。従って、駆動パ
ルス線に転送パルスを出力する期間を駆動パルスの立ち
下がりと立ち下がり期間の間とし、かつ、駆動パルスの
立ち上がりと立ち下がりの間を駆動パルスのシフト周期
のｎ倍にすることにより、貫通電流が流れる事なく、転
送パルスの印加時間を駆動パルスのシフト周期のｎ倍以
下の任意の時間に設定できる。このようにして、消費電
力の増加もなく、印加される転送パルスを駆動パルスの
シフト周期以上にする事により残像の発生もなく、転送
ゲート126と垂直電荷転送手段129の電極、および、駆動
パルス線128と転送パルス線131を共通にし画素部の高集
積化ができる。
【００２９】また、第6の目的を達成する手段によれ
ば、行選択制御手段は、低レベルが接地電圧値を持つ駆
動信号により直接駆動され、行選択制御信号を発生す
る。前置転送パルス電圧変換器は、転送パルスが印加さ
れていない期間の選択行と非選択行に負値電圧を駆動パ
ルス線をソースとする転送パルススイッチＭＯＳトラン
ジスタのゲートに印加する。この様にして、駆動パルス
線128と転送パルス線131を共通化しても、低レベルを負
値に持つ行選択手段の駆動パルスは前置転送パルスだけ
にでき、行選択手段127の駆動電圧振幅の高い部分を低
減することにより行選択手段の高集積化が図れる。
ば、行選択制御手段は、低レベルが接地電圧値を持つ駆
動信号により直接駆動され、行選択制御信号を発生す
る。前置転送パルス電圧変換器は、転送パルスが印加さ
れていない期間の選択行と非選択行に負値電圧を駆動パ
ルス線をソースとする転送パルススイッチＭＯＳトラン
ジスタのゲートに印加する。この様にして、駆動パルス
線128と転送パルス線131を共通化しても、低レベルを負
値に持つ行選択手段の駆動パルスは前置転送パルスだけ
にでき、行選択手段127の駆動電圧振幅の高い部分を低
減することにより行選択手段の高集積化が図れる。
【００３０】一方、第7の目的を達成する手段によれ
ば、ゲートが直流電圧に接続された高耐圧化ＭＯＳトラ
ンジスタにより、駆動パルス線に高い電圧を持つ転送パ
ルスが印加されても、駆動手段の出力部電圧は、ＭＯＳ
トランジスタのゲートに印加された直流電圧とＭＯＳト
ランジスタのしきい値電圧により決る所定値以上に上昇
する事はない。従って、駆動パルス線128と転送パルス
線131を共通にしても、駆動手段の出力部に高い電圧が
かかることなく高い信頼性を実現する事ができる。
ば、ゲートが直流電圧に接続された高耐圧化ＭＯＳトラ
ンジスタにより、駆動パルス線に高い電圧を持つ転送パ
ルスが印加されても、駆動手段の出力部電圧は、ＭＯＳ
トランジスタのゲートに印加された直流電圧とＭＯＳト
ランジスタのしきい値電圧により決る所定値以上に上昇
する事はない。従って、駆動パルス線128と転送パルス
線131を共通にしても、駆動手段の出力部に高い電圧が
かかることなく高い信頼性を実現する事ができる。
【００３１】
第１の実施例 本発明の第１の実施例を図1から図13により説明する。
図1は，第1の実施例の全体回路構成を示す図、図2は図1
の素子の駆動パルスタイミング図である。図3（ａ）
は、タイミング発生手段3と駆動パルス発生手段4からな
る駆動手段の第1の実施例の回路構成図、同図（ｂ）は
同図（ａ）の回路の駆動パルスタイミング図である。図
（ａ）で破線内が駆動パルス発生手段4の一行毎にもう
けられた回路部分を示す。図4（ａ）は、駆動手段の第2
の実施例の回路構成図、同図（ｂ）は同図（ａ）の回路
の駆動パルスタイミング図である。図4（ａ）で破線内
がタイミング発生手段3の一部をなすパルス幅伸長器の
一行分の回路と駆動パルス発生手段4の一行毎にもうけ
られた回路部分を示す。図5は、駆動手段の第3の実施例
の回路構成図である。図5で破線内がタイミング発生手
段3の一部をなすパルス幅伸長器と駆動パルス発生手段4
の一行分の回路を示す。図6は、駆動手段の第4の実施例
の回路構成図である。図6で破線内が破線内がタイミン
グ発生手段3の一部をなすパルス幅伸長器と駆動パルス
発生手段4の一行分の回路を示す。図7（ａ）は、行選択
制御手段6と転送パルス発生手段7からなる行選択手段の
第1の実施例の回路構成図、同図（ｂ）は同図（ａ）の
回路の駆動パルスタイミング図である。図（ａ）で破線
内が行選択制御手段6の一部をなすインターレス回路の
一行分の回路と転送パルス発生手段7の一行毎にもうけ
られた回路部分を示す。図8（ａ）は、行選択制御手段6
と転送パルス発生手段7からなる行選択手段の第2の実施
例の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動
パルスタイミング図である。図8（ａ）で破線内が行選
択制御手段6の一部をなすインターレス回路と転送パル
ス発生手段7の一行分の回路を示す。図9は厚いゲート酸
化膜を持ち低濃度の第1の不純物層内に形成された垂直
電荷転送手段2の断面構造図である。本構造の不純物分
布は、本願発明者が特開平03-289173号公報にて提案し
た低スメア化、高飽和化、低暗電流化を可能とするパン
チスルー構造からなる。図10は垂直電荷転送手段2と同
じ厚いゲート酸化膜厚を持ち、他の部分より表面濃度の
低い第3の不純物層内に形成されたｎＭＯＳトランジス
タである。図11はソースドレインｎ型拡散層をフィール
ドｐ層オフセットをかけて形成した垂直電荷転送手段2
と同じ厚いゲート酸化膜厚を持ち、他の部分より表面濃
度の低い第3の不純物層内に形成されたｎＭＯＳトラン
ジスタである。図12は、高速高集積化を可能にする垂直
電荷転送手段2より薄いゲート酸化膜を持ち高濃度の第2
の不純物層内に形成されたＭＯＳトランジスタの構造図
である。図13は第2導電型の不純物層内に設けられた光
電変換素子を構成する第1導電型の不純物層を備える不
純物層で構成された電極を持つ容量である。
図1は，第1の実施例の全体回路構成を示す図、図2は図1
の素子の駆動パルスタイミング図である。図3（ａ）
は、タイミング発生手段3と駆動パルス発生手段4からな
る駆動手段の第1の実施例の回路構成図、同図（ｂ）は
同図（ａ）の回路の駆動パルスタイミング図である。図
（ａ）で破線内が駆動パルス発生手段4の一行毎にもう
けられた回路部分を示す。図4（ａ）は、駆動手段の第2
の実施例の回路構成図、同図（ｂ）は同図（ａ）の回路
の駆動パルスタイミング図である。図4（ａ）で破線内
がタイミング発生手段3の一部をなすパルス幅伸長器の
一行分の回路と駆動パルス発生手段4の一行毎にもうけ
られた回路部分を示す。図5は、駆動手段の第3の実施例
の回路構成図である。図5で破線内がタイミング発生手
段3の一部をなすパルス幅伸長器と駆動パルス発生手段4
の一行分の回路を示す。図6は、駆動手段の第4の実施例
の回路構成図である。図6で破線内が破線内がタイミン
グ発生手段3の一部をなすパルス幅伸長器と駆動パルス
発生手段4の一行分の回路を示す。図7（ａ）は、行選択
制御手段6と転送パルス発生手段7からなる行選択手段の
第1の実施例の回路構成図、同図（ｂ）は同図（ａ）の
回路の駆動パルスタイミング図である。図（ａ）で破線
内が行選択制御手段6の一部をなすインターレス回路の
一行分の回路と転送パルス発生手段7の一行毎にもうけ
られた回路部分を示す。図8（ａ）は、行選択制御手段6
と転送パルス発生手段7からなる行選択手段の第2の実施
例の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動
パルスタイミング図である。図8（ａ）で破線内が行選
択制御手段6の一部をなすインターレス回路と転送パル
ス発生手段7の一行分の回路を示す。図9は厚いゲート酸
化膜を持ち低濃度の第1の不純物層内に形成された垂直
電荷転送手段2の断面構造図である。本構造の不純物分
布は、本願発明者が特開平03-289173号公報にて提案し
た低スメア化、高飽和化、低暗電流化を可能とするパン
チスルー構造からなる。図10は垂直電荷転送手段2と同
じ厚いゲート酸化膜厚を持ち、他の部分より表面濃度の
低い第3の不純物層内に形成されたｎＭＯＳトランジス
タである。図11はソースドレインｎ型拡散層をフィール
ドｐ層オフセットをかけて形成した垂直電荷転送手段2
と同じ厚いゲート酸化膜厚を持ち、他の部分より表面濃
度の低い第3の不純物層内に形成されたｎＭＯＳトラン
ジスタである。図12は、高速高集積化を可能にする垂直
電荷転送手段2より薄いゲート酸化膜を持ち高濃度の第2
の不純物層内に形成されたＭＯＳトランジスタの構造図
である。図13は第2導電型の不純物層内に設けられた光
電変換素子を構成する第1導電型の不純物層を備える不
純物層で構成された電極を持つ容量である。
【００３２】以下、まず、図1、図2を用い全体構成と動
作及び水平走査手段について説明する。
作及び水平走査手段について説明する。
【００３３】（1）全体構成と水平走査手段 図1では説明を簡単にするために光電変換素子が3x3のマ
トリックスの場合を示す。図１で、1は2次元状に配置し
たホトダイオードからなる光電変換素子、2はホトダイ
オード1の列間に設けられた信号電荷を垂直方向に転送
するための埋め込み型チャネル構造を有する垂直電荷転
送手段である。垂直電荷転送手段2は電極2-1で構成され
る繰り返し部と2-2から2-4からなる電荷転送制御部から
なり、2-1が繰り返し部を構成する電極、ｆが繰り返し
部最終電極、2-2が垂直電荷転送手段2と電荷蓄積ゲート
2-3を仕切るゲート、2-3が電荷蓄積ゲート、2-4が電荷
蓄積ゲート2-3と増幅器11を仕切る出力ゲートである。
3、4は駆動手段を構成するもので、3が正の単一電源駆
動信号が入力されるシフトレジスタを有するタイミング
発生手段、4がタイミング信号と負電源から負値の電圧
を低レベルに持つ駆動パルスを駆動パルス線5に供給す
る駆動パルス発生手段、5は転送パルス線と共通の駆動
パルス線、6、７は行選択手段を構成するもので、6が正
の単一電源駆動信号が入力される選択行を特定するため
のシフトレジスタとインターレス回路からなる行選択制
御手段、7が特定された選択行に正の電源の電圧値より
高い第2の電圧値を高レベルに持つ転送パルスを出力し
転送パルスが印加されていない期間の選択行と非選択行
に負値電圧を発生し駆動パルス線をソースとする転送パ
ルススイッチＭＯＳトランジスタのゲートに印加する転
送パルス発生手段である。8、9はそれぞれ端子ＳＢ、端
子ＳＴから電荷転送制御部を構成するゲート2-2、電荷
蓄積ゲート2-3に印加される駆動パルスを伝えるための
電荷転送制御部駆動線で、10は端子ＯＧに印加される直
流電圧を出力ゲート2-4に伝える電荷転送制御部駆動線
である。また、11から19で走査手段が構成される。11か
ら18で増幅手段が構成され、11が垂直電荷転送手段2の
出力端子毎に設けられた高電圧利得を持ち正の単一電源
で動作するＰチャネルトランジスタをドライバとする反
転増幅回路からなる増幅器、12が増幅器11の入力端子と
出力端子間に設けられた不要電荷はきだしゲートと兼用
されたｐチャネルＭＯＳトランジスタからなるリセット
スイッチ、13が帰還容量である。14から18は特開昭62-1
85471号公報にて本発明者が提案を行なった増幅器の通
過帯域を下げ雑音低減を行なった後の信号出力を保持す
る出力保持手段で、14が増幅器入力端子リセット時の増
幅器の第1出力を保持する第1出力保持容量、17-1が増幅
器入力端子ヘ第1の信号入力時の増幅器の第1の第2出力
と増幅器入力端子リセット時の増幅器の第1の第1出力20
との差分値を保持する第1の第2出力保持容量、17-2が増
幅器入力端子ヘ第2の信号入力時の増幅器の第2の第2出
力と増幅器入力端子リセット時の増幅器の第2の第1出力
20との差分値を保持する第2の第2出力保持容量、15は第
1出力保持容量14の出力端子側電圧をクランプし差分処
理を行なうクランプスイッチ、16-1、16-2はそれぞれ第
1、第2の第2出力保持容量への信号書き込みスイッチ、1
8-1、18-2はそれぞれ第1、第2の第2出力保持容量からの
信号読みだしスイッチである。19は読みだしスイッチ18
-1、18-2を順次開閉し各第2出力保持手段に保持された
差分値を選択的に読み出すための水平走査回路である。
Ｔ１、Ｔ２、ＴＩＮはタイミング発生手段4内のシフト
レジスタを駆動するための単一正電源値駆動信号入力端
子で、Ｔ１、Ｔ２が２相シフトパルス入力端子、ＴＩＮ
が走査開始パルス入力端子、ＶＬは転送パルスの低レベ
ル電圧と等しい負電源電圧入力端子、ＶＭは転送パルス
の高レベル電圧入力端子、Ｖｃｃは正電源電圧値入力端
子、ＧＮＤは接地端子、Ｖ１、Ｖ2、ＶＩＮは行選択制
御手段6内のシフトレジスタを駆動するための単一正電
源値駆動信号入力端子で、Ｖ１、Ｖ2が２相シフトパル
ス入力端子、ＶＩＮが走査開始パルス入力端子、ＦＡ、
ＦＢはインターレス回路を駆動するための単一正電源値
駆動信号である２相インターレスパルス入力端子、Ｖ
３、Ｖ４は正の電源の電圧値より高い第2の電圧値を高
レベルに持つ転送パルス印加端子、Ｖ３Ｌ、Ｖ４Ｌは高
レベルが正の電源電圧値ｖｃｃより高く第2の電圧値よ
り低い第3の電圧値を高レベルに持つ前置転送パルス印
加端子、ＳＢはゲート2-2の駆動パルス印加端子、ＳＴ
は電荷蓄積ゲート2-3の駆動パルス印加端子、ＯＧは出
力ゲート2-4への直流電圧印加端子、ＲＧ、ＣＰ、ＳＨ
1、ＳＨ２は、増幅手段を駆動するための正の単一電源
駆動信号で、ＲＧはリセットスイッチ12へのリセットパ
ルス入力端子、ＣＰはクランプスイッチ15へのクランプ
パルス印加端子、ＳＨ１、ＳＨ２はそれぞれ読み込みス
イッチ16-1、16-2へのサンプルホールドパルス印加端
子、ＶＣは直流クランプ電圧入力端子、Ｏ１、Ｏ２は信
号出力端子、Ｈ１、Ｈ２、ＨＩＮは水平走査回路19を駆
動するための正の単一電源駆動信号で、Ｈ1、Ｈ２が水
平走査回路19の２相シフトパルス入力端子、ＨＩＮが水
平走査回路19の走査開始パルス入力端子である。水平走
査回路19は特公昭62-045638号公報に記載の2相レシオレ
ス ダイナミック シフトレジスタからなる。なお、上
記垂直電荷転送手段2の図中横実線は垂直電荷転送手段2
を構成する電極の区切りを示し、垂直電荷転送手段は本
願出願人が既に特開平03-60158で提案した単層電極構造
からなる埋め込み型チャネル構造を有している。図2に
おいて、ＨＢＬは水平帰線期間を、φＶ１、φＶ2、φ
Ｖ３、Ｖ４、φＶ３Ｌ、Ｖ４Ｌ、φＴＩＮ、φＴ１、φ
Ｔ２、φＳＢ、φＳＴ、φＲＧ、φＣＰ、φＳＨ１、φ
ＳＨ２、φＨＩＮ、φＨ１、φＨ２は、それぞれ図1の
端子Ｖ１、Ｖ2、Ｖ３、Ｖ４、Ｖ３Ｌ、Ｖ４Ｌ、ＴＩ
Ｎ、Ｔ１、Ｔ２、ＳＢ、ＳＴ、ＲＧ、ＣＰ、ＳＨ１、Ｓ
Ｈ２、ＨＩＮ、Ｈ１、Ｈ２に印加されるパルス電圧を示
す。さらに、ｖｌ、ｖｍはそれぞれ垂直電荷転送手段2
の駆動パルスの低レベル電圧値と高レベル電圧値、ｖｈ
は正電源電圧値ｖｃｃより高い第2の電圧値、ｖｈｍは
正電源電圧値より高く第2の電圧値より低い第3の電圧値
を示し、φＶ１、φＶ2、φＴＩＮ、φＴ１、φＴ２、
φＲＧ、φＣＰ、φＳＨ１、φＳＨ２、φＨＩＮ、φＨ
１、φＨ２の低レベルは接地電圧、高レベルが正電源電
圧値ｖｃｃである。なお、図2には図示はしていない
が、図1のＶＩＮ、ＦＡ、ＦＢ端子の印加電圧も同様で
ある。さらに、図1のＯＧ端子にはｖｍとｖｌの中間の
直流電圧、Ｏ1、Ｏ２端子には所定の直流バイアスが印
加されている。また、ＶＣ端子とＯ1、Ｏ２端子の直流
バイアスは、不用なオフセットの発生を防ぐために同一
となっている。また、第2出力保持容量17-1、17-2に印
加される電圧を下げるためこの直流バイアス電圧は0Ｖ
とする。一方、ｓ、ｎ1、ｎ2はそれぞれ、第1の信号電
荷もしくは第2の信号電荷、第1の不要電荷、第2の不要
電荷を転送する電位井戸をつくるために入力される端子
Ｔ１に印加される走査開始パルスの時間間隔で、Ｔは端
子Ｔ１、Ｔ２に2相シフトパルスの一水平ブランキング
期間内の印加時間を示す。特開昭62-126383号公報と同
様に、各時間間隔は２相シフトパルスの周期の整数倍の
値を有し、Ｔ＝2ｓ+ｎ1+ｎ2の関係を満たす。さらに、
φＶ３、Ｖ４、φＶ３Ｌ、Ｖ４Ｌが高レベルとなるタイ
ミングは読みだし行により異なるが、水平ブランキング
期間内にある。Ｔｓ1、Ｔｓ2は、それぞれ、増幅器入力
端子リセット時の増幅器の第1出力を保持する第1出力保
持容量14への第1出力書き込み時間、増幅器入力端子ヘ
信号入力時の増幅器の第2出力と増幅器入力端子リセッ
ト時の増幅器の第1出力との差分値を保持する第2出力保
持容量17-1、17-2への差分値書き込み時間、Ｔｎは不要
電荷の掃きだし時間である。なお、増幅手段を動作させ
るパルス電圧φＣＰ、φＳＨ１、φＳＨ２は、駆動手段
を動作させるパルス電圧φＴ１、φＴ２に同期しており
第1保持容量14への第1出力の書き込み時刻と第2保持容
量14への第2出力の書き込み時刻のφＴ１、φＴ２の第
1、第2出力への飛び込み雑音の影響が緩和されている。
さらに、端子Ｔ１、Ｔ２に印加されるタイミング発生手
段3の２相シフトパルスと端子Ｈ１、Ｈ２に印加される
水平走査回路19の２相シフトパルスは同期した同一周波
数のパルスであり、駆動信号発生の簡略化を図ってい
る。
トリックスの場合を示す。図１で、1は2次元状に配置し
たホトダイオードからなる光電変換素子、2はホトダイ
オード1の列間に設けられた信号電荷を垂直方向に転送
するための埋め込み型チャネル構造を有する垂直電荷転
送手段である。垂直電荷転送手段2は電極2-1で構成され
る繰り返し部と2-2から2-4からなる電荷転送制御部から
なり、2-1が繰り返し部を構成する電極、ｆが繰り返し
部最終電極、2-2が垂直電荷転送手段2と電荷蓄積ゲート
2-3を仕切るゲート、2-3が電荷蓄積ゲート、2-4が電荷
蓄積ゲート2-3と増幅器11を仕切る出力ゲートである。
3、4は駆動手段を構成するもので、3が正の単一電源駆
動信号が入力されるシフトレジスタを有するタイミング
発生手段、4がタイミング信号と負電源から負値の電圧
を低レベルに持つ駆動パルスを駆動パルス線5に供給す
る駆動パルス発生手段、5は転送パルス線と共通の駆動
パルス線、6、７は行選択手段を構成するもので、6が正
の単一電源駆動信号が入力される選択行を特定するため
のシフトレジスタとインターレス回路からなる行選択制
御手段、7が特定された選択行に正の電源の電圧値より
高い第2の電圧値を高レベルに持つ転送パルスを出力し
転送パルスが印加されていない期間の選択行と非選択行
に負値電圧を発生し駆動パルス線をソースとする転送パ
ルススイッチＭＯＳトランジスタのゲートに印加する転
送パルス発生手段である。8、9はそれぞれ端子ＳＢ、端
子ＳＴから電荷転送制御部を構成するゲート2-2、電荷
蓄積ゲート2-3に印加される駆動パルスを伝えるための
電荷転送制御部駆動線で、10は端子ＯＧに印加される直
流電圧を出力ゲート2-4に伝える電荷転送制御部駆動線
である。また、11から19で走査手段が構成される。11か
ら18で増幅手段が構成され、11が垂直電荷転送手段2の
出力端子毎に設けられた高電圧利得を持ち正の単一電源
で動作するＰチャネルトランジスタをドライバとする反
転増幅回路からなる増幅器、12が増幅器11の入力端子と
出力端子間に設けられた不要電荷はきだしゲートと兼用
されたｐチャネルＭＯＳトランジスタからなるリセット
スイッチ、13が帰還容量である。14から18は特開昭62-1
85471号公報にて本発明者が提案を行なった増幅器の通
過帯域を下げ雑音低減を行なった後の信号出力を保持す
る出力保持手段で、14が増幅器入力端子リセット時の増
幅器の第1出力を保持する第1出力保持容量、17-1が増幅
器入力端子ヘ第1の信号入力時の増幅器の第1の第2出力
と増幅器入力端子リセット時の増幅器の第1の第1出力20
との差分値を保持する第1の第2出力保持容量、17-2が増
幅器入力端子ヘ第2の信号入力時の増幅器の第2の第2出
力と増幅器入力端子リセット時の増幅器の第2の第1出力
20との差分値を保持する第2の第2出力保持容量、15は第
1出力保持容量14の出力端子側電圧をクランプし差分処
理を行なうクランプスイッチ、16-1、16-2はそれぞれ第
1、第2の第2出力保持容量への信号書き込みスイッチ、1
8-1、18-2はそれぞれ第1、第2の第2出力保持容量からの
信号読みだしスイッチである。19は読みだしスイッチ18
-1、18-2を順次開閉し各第2出力保持手段に保持された
差分値を選択的に読み出すための水平走査回路である。
Ｔ１、Ｔ２、ＴＩＮはタイミング発生手段4内のシフト
レジスタを駆動するための単一正電源値駆動信号入力端
子で、Ｔ１、Ｔ２が２相シフトパルス入力端子、ＴＩＮ
が走査開始パルス入力端子、ＶＬは転送パルスの低レベ
ル電圧と等しい負電源電圧入力端子、ＶＭは転送パルス
の高レベル電圧入力端子、Ｖｃｃは正電源電圧値入力端
子、ＧＮＤは接地端子、Ｖ１、Ｖ2、ＶＩＮは行選択制
御手段6内のシフトレジスタを駆動するための単一正電
源値駆動信号入力端子で、Ｖ１、Ｖ2が２相シフトパル
ス入力端子、ＶＩＮが走査開始パルス入力端子、ＦＡ、
ＦＢはインターレス回路を駆動するための単一正電源値
駆動信号である２相インターレスパルス入力端子、Ｖ
３、Ｖ４は正の電源の電圧値より高い第2の電圧値を高
レベルに持つ転送パルス印加端子、Ｖ３Ｌ、Ｖ４Ｌは高
レベルが正の電源電圧値ｖｃｃより高く第2の電圧値よ
り低い第3の電圧値を高レベルに持つ前置転送パルス印
加端子、ＳＢはゲート2-2の駆動パルス印加端子、ＳＴ
は電荷蓄積ゲート2-3の駆動パルス印加端子、ＯＧは出
力ゲート2-4への直流電圧印加端子、ＲＧ、ＣＰ、ＳＨ
1、ＳＨ２は、増幅手段を駆動するための正の単一電源
駆動信号で、ＲＧはリセットスイッチ12へのリセットパ
ルス入力端子、ＣＰはクランプスイッチ15へのクランプ
パルス印加端子、ＳＨ１、ＳＨ２はそれぞれ読み込みス
イッチ16-1、16-2へのサンプルホールドパルス印加端
子、ＶＣは直流クランプ電圧入力端子、Ｏ１、Ｏ２は信
号出力端子、Ｈ１、Ｈ２、ＨＩＮは水平走査回路19を駆
動するための正の単一電源駆動信号で、Ｈ1、Ｈ２が水
平走査回路19の２相シフトパルス入力端子、ＨＩＮが水
平走査回路19の走査開始パルス入力端子である。水平走
査回路19は特公昭62-045638号公報に記載の2相レシオレ
ス ダイナミック シフトレジスタからなる。なお、上
記垂直電荷転送手段2の図中横実線は垂直電荷転送手段2
を構成する電極の区切りを示し、垂直電荷転送手段は本
願出願人が既に特開平03-60158で提案した単層電極構造
からなる埋め込み型チャネル構造を有している。図2に
おいて、ＨＢＬは水平帰線期間を、φＶ１、φＶ2、φ
Ｖ３、Ｖ４、φＶ３Ｌ、Ｖ４Ｌ、φＴＩＮ、φＴ１、φ
Ｔ２、φＳＢ、φＳＴ、φＲＧ、φＣＰ、φＳＨ１、φ
ＳＨ２、φＨＩＮ、φＨ１、φＨ２は、それぞれ図1の
端子Ｖ１、Ｖ2、Ｖ３、Ｖ４、Ｖ３Ｌ、Ｖ４Ｌ、ＴＩ
Ｎ、Ｔ１、Ｔ２、ＳＢ、ＳＴ、ＲＧ、ＣＰ、ＳＨ１、Ｓ
Ｈ２、ＨＩＮ、Ｈ１、Ｈ２に印加されるパルス電圧を示
す。さらに、ｖｌ、ｖｍはそれぞれ垂直電荷転送手段2
の駆動パルスの低レベル電圧値と高レベル電圧値、ｖｈ
は正電源電圧値ｖｃｃより高い第2の電圧値、ｖｈｍは
正電源電圧値より高く第2の電圧値より低い第3の電圧値
を示し、φＶ１、φＶ2、φＴＩＮ、φＴ１、φＴ２、
φＲＧ、φＣＰ、φＳＨ１、φＳＨ２、φＨＩＮ、φＨ
１、φＨ２の低レベルは接地電圧、高レベルが正電源電
圧値ｖｃｃである。なお、図2には図示はしていない
が、図1のＶＩＮ、ＦＡ、ＦＢ端子の印加電圧も同様で
ある。さらに、図1のＯＧ端子にはｖｍとｖｌの中間の
直流電圧、Ｏ1、Ｏ２端子には所定の直流バイアスが印
加されている。また、ＶＣ端子とＯ1、Ｏ２端子の直流
バイアスは、不用なオフセットの発生を防ぐために同一
となっている。また、第2出力保持容量17-1、17-2に印
加される電圧を下げるためこの直流バイアス電圧は0Ｖ
とする。一方、ｓ、ｎ1、ｎ2はそれぞれ、第1の信号電
荷もしくは第2の信号電荷、第1の不要電荷、第2の不要
電荷を転送する電位井戸をつくるために入力される端子
Ｔ１に印加される走査開始パルスの時間間隔で、Ｔは端
子Ｔ１、Ｔ２に2相シフトパルスの一水平ブランキング
期間内の印加時間を示す。特開昭62-126383号公報と同
様に、各時間間隔は２相シフトパルスの周期の整数倍の
値を有し、Ｔ＝2ｓ+ｎ1+ｎ2の関係を満たす。さらに、
φＶ３、Ｖ４、φＶ３Ｌ、Ｖ４Ｌが高レベルとなるタイ
ミングは読みだし行により異なるが、水平ブランキング
期間内にある。Ｔｓ1、Ｔｓ2は、それぞれ、増幅器入力
端子リセット時の増幅器の第1出力を保持する第1出力保
持容量14への第1出力書き込み時間、増幅器入力端子ヘ
信号入力時の増幅器の第2出力と増幅器入力端子リセッ
ト時の増幅器の第1出力との差分値を保持する第2出力保
持容量17-1、17-2への差分値書き込み時間、Ｔｎは不要
電荷の掃きだし時間である。なお、増幅手段を動作させ
るパルス電圧φＣＰ、φＳＨ１、φＳＨ２は、駆動手段
を動作させるパルス電圧φＴ１、φＴ２に同期しており
第1保持容量14への第1出力の書き込み時刻と第2保持容
量14への第2出力の書き込み時刻のφＴ１、φＴ２の第
1、第2出力への飛び込み雑音の影響が緩和されている。
さらに、端子Ｔ１、Ｔ２に印加されるタイミング発生手
段3の２相シフトパルスと端子Ｈ１、Ｈ２に印加される
水平走査回路19の２相シフトパルスは同期した同一周波
数のパルスであり、駆動信号発生の簡略化を図ってい
る。
【００３４】以下、図1、図2を用い全体の動作を説明す
る。まず、端子Ｔ１、Ｔ２に2相シフトパルスを印加し
端子ＴＩＮに走査開始パルスをｓ、ｎ1、ｓ、ｎ2の時間
間隔で入力すると、タイミング発生手段3から発せられ
たタイミング信号から駆動パルス発生手段により低レベ
ルを負値に持つ駆動パルスが駆動パルス線5に出力さ
れ、各垂直電荷転送手段2内に電位障壁で分離された複
数の電極に渡る4種の電位の井戸が形成移動する。この4
種の電位の井戸は、第1の信号電荷、第1の不要電荷、第
2の信号電荷、第2の不要電荷を転送する。一方、端子Ｖ
１、Ｖ２に2相シフトパルスを印加し端子ＴＩＮに走査
開始パルスを印加すると行選択制御手段7が各水平走査
期間毎に順次隣接したｎ行とｎ＋１行の2行を同時に選
択する。この2行の組みあわせは端子ＦＡ、ＦＢに印加
される2相パルスにより動作するインターレス回路によ
りフィールド毎に切り替わる。このようにして選択され
た2行の内第ｎ行目の近傍に第1の信号転送用の電位の井
戸が通過するときに端子Ｖ３ＬとＶ３に前置転送パルス
と転送パルスを印加すると転送パルス発生手段7が第ｎ
行目の駆動パルス線5に正電源電圧より遥かに高い転送
パルスを出力し、第ｎ行の信号電荷をホトダイオード1
から第1の信号電荷転送用の電位井戸に転送する。つい
で端子Ｖ４ＬとＶ４に前置転送パルスと転送パルスを印
加し同様にして第ｎ+1行の信号電荷を第2の信号電荷転
送用の電位井戸に転送する。他の2種の電位井戸にスメ
ア電荷等の不要電荷が垂直電荷転送手段2内を電位井戸
が移動するに従って蓄積されていく。一方、以上の3、4
からなる駆動手段による垂直電荷転送手段2内の電荷転
送と6、7からなる行選択手段の光電変換素子1から垂直
電荷転送手段2への信号読みだしと並列に、垂直電荷転
送手段2内のfから2-4と11から18よりなる増幅手段によ
り、不要電荷のはきだしと信号電荷の出力が行なわれ
る。水平ブランキング期間の始まりには、まず、前行の
第2の不要電荷がリセットスイッチ12からはきだされ
る。即ち、前行の第2の不要電荷を転送する電位井戸と
第1の信号電荷を仕切る電位障壁がゲート2-2の直前に到
達した後、端子ＳＢの印加電圧φＳＢを低くしゲート2-
2をオフし、ついで、端子ＳＴの印加電圧φＳＴを低く
すると、電荷蓄積ゲート2-3に蓄えられた前行の第2の不
要電荷が出力ゲート2-4を経て増幅器11の入力端子に転
送され、直ちにオン状態にあるリセットスイッチ12から
増幅器11の出力端子にはきだされる。（図2時刻ｔ1）こ
の後、第1の信号電荷による信号電圧の第1の第2出力保
持容量17-1への書き込みが行なわれる。即ち、端子ＳＴ
の印加電圧φＳＴを再び高くし電荷蓄積ゲート2-4に電
荷が蓄積できる状態にする。一方、時刻ｔ1以降、第1の
信号電荷を転送する電位井戸と第1の不要電荷を仕切る
電位障壁がゲート2-2に向って移動し、第1の信号電荷は
垂直電荷転送手段2の繰り返し部最終電極fに集められ
る。この電位障壁が最終電極fに到達し最終電極f下チャ
ネル電位が低くなる前に端子ＳＢの印加電圧φＳＢを高
くしゲート2-2をオンする。次いで、最終電極fのチャネ
ル電位が低くなり、端子ＳＢの印加電圧φＳＢを低くし
再びゲート2-2をオフすると、第1の信号電荷を転送する
電位井戸内を転送されてきた信号電荷が全て電荷蓄積ゲ
ート2-3に転送保持される。この後、ゲート2-2は第1の
信号電荷の第1の第2出力保持容量への書き込みが終了す
るまで開く事はなく、第1の不要電荷が第1の信号に混入
する事はない。なお、最終電極fは他の電極に較べ電荷
容量が大きく第1の信号電荷全てを蓄積することができ
る。一電極で蓄積容量が不足する場合には、φＳＢを高
くするタイミングを早め、垂直電荷転送手段2の繰り返
し部の複数電極に電荷を蓄積すれば良い。さらに、φＳ
Ｔの高レベルをｖｍより高いｖｃｃとして、蓄積ゲート
2-3の単位面積あたりに保持できる電荷量をふやして電
荷蓄積ゲート2-3の長さをみじかくしてもよい。また、
端子Ｔ１、Ｔ２に印加される2相シフトパルスの一水平
ブランキング期間内の印加時間Ｔと、タイミング発生手
段3の最終電極までの段数とを考慮して、端子ＴＩＮに
入力されるパルスの水平ブランキング内の位相を決定す
れば、電位障壁の最終電極への到達時刻を所定の時刻に
設定するのは容易である。（図2時刻ｔ2）一方では、端
子ＲＧの電圧φＲＧを高くしてリセットスイッチ12をオ
フした後、Ｔｓ1時間後に端子ＣＰの印加電圧φＣＰが
低くなるとクランプスイッチ15が閉じ、増幅器11の入力
端子リセット時の増幅器11の第1出力が第1出力保持容量
14へ書き込まれ、この時刻以降の増幅器11の出力端子の
電位変動が第1の第2出力保持容量17-1に伝達されること
になる。また、この際、増幅器11の出力抵抗と第1出力
保持容量14の容量により増幅器11の通過帯域は１／Ｔｓ
1程度に小さく制限されている。（図2時刻ｔ3）この状
態で、端子ＳＴの印加電圧φＳＴを低くすると、電荷蓄
積ゲート2-3に保持されていた第1の信号電荷が増幅器11
の入力端子に転送される。（図2時刻ｔ4）この信号電荷
は、増幅器11と帰還容量13により信号電圧に変換され、
増幅器11の出力端子に電位変動を生じさせる。この電位
変動、即ち、増幅器入力端子ヘ信号入力時の増幅器の第
2出力と増幅器入力端子リセット時の増幅器の第1出力と
の差分値が、信号転送後Ｔｓ2時間後に端子ＳＨ１の印
加電圧φＳＨ１が低くなり信号書き込みスイッチ16-1が
オフする事により、第1の第2出力保持容量17-1に書き込
まれ保持される。また、この際、増幅器11の出力抵抗と
第1出力保持容量14と第2出力保持容量17-1の直列容量に
より増幅器11の通過帯域は１／Ｔｓ2程度に小さく制限
されている。以上のようにして、増幅器11の通過帯域を
さげながら、リセットスイッチがオフする際に生じるリ
セット雑音と各増幅器の直流電圧のばらつきによる固定
パターン雑音が除去された信号電荷による電圧変動を出
力可能としている。（図2時刻ｔ5）次いで、第2の不要
電荷がリセットスイッチ12からはきだされる。即ち、端
子ＳＴの印加電圧φＳＴを再び高くし電荷蓄積ゲート2-
4に電荷が蓄積できる状態にする。時刻ｔ2以降、第1の
不要電荷を転送する電位井戸と第2の信号電荷を転送す
る電位井戸を仕切る電位障壁がゲート2-2に向って移動
し、第1の不要電荷は垂直電荷転送手段2の繰り返し部最
終電極fに集められる。この電位障壁が垂直最終電極fに
到達し最終電極f下チャネル電位が低くなる前に端子Ｓ
Ｂの印加電圧φＳＢを高くしゲート8をオンする。次い
で、最終電極fのチャネル電位が低くなり、端子ＳＢの
印加電圧φＳＢを低くし再びゲート2-2をオフし、端子
ＳＴの印加電圧φＳＴを低くすると第1の不要電荷がリ
セットスイッチ12から増幅器11の出力端子にはきだされ
る。なお、最終電極fは他の電極に較べ電荷容量が大き
く第1の不要電荷全てを蓄積することができる事は第1の
信号の読みだし時と同様である。（図2時刻ｔ6）この
後、時刻ｔ2からｔ5の動作により、第2の信号電荷によ
る信号電圧の第2の第2出力保持容量17-2への書き込みが
行なわれる。（図2時刻ｔ7）水平走査期間に入ると、水
平走査回路19の端子ＨＩＮに走査開始パルスが入力さ
れ、端子Ｈ１、Ｈ２に印加されている２相の駆動パルス
によりこのパルスが水平走査回路内をシフトし順次信号
読みだしスイッチ18-1、18-2がオンオフしｎ行の信号が
端子Ｏ1よりｎ+1行の信号が端子Ｏ2より順次出力され
る。
る。まず、端子Ｔ１、Ｔ２に2相シフトパルスを印加し
端子ＴＩＮに走査開始パルスをｓ、ｎ1、ｓ、ｎ2の時間
間隔で入力すると、タイミング発生手段3から発せられ
たタイミング信号から駆動パルス発生手段により低レベ
ルを負値に持つ駆動パルスが駆動パルス線5に出力さ
れ、各垂直電荷転送手段2内に電位障壁で分離された複
数の電極に渡る4種の電位の井戸が形成移動する。この4
種の電位の井戸は、第1の信号電荷、第1の不要電荷、第
2の信号電荷、第2の不要電荷を転送する。一方、端子Ｖ
１、Ｖ２に2相シフトパルスを印加し端子ＴＩＮに走査
開始パルスを印加すると行選択制御手段7が各水平走査
期間毎に順次隣接したｎ行とｎ＋１行の2行を同時に選
択する。この2行の組みあわせは端子ＦＡ、ＦＢに印加
される2相パルスにより動作するインターレス回路によ
りフィールド毎に切り替わる。このようにして選択され
た2行の内第ｎ行目の近傍に第1の信号転送用の電位の井
戸が通過するときに端子Ｖ３ＬとＶ３に前置転送パルス
と転送パルスを印加すると転送パルス発生手段7が第ｎ
行目の駆動パルス線5に正電源電圧より遥かに高い転送
パルスを出力し、第ｎ行の信号電荷をホトダイオード1
から第1の信号電荷転送用の電位井戸に転送する。つい
で端子Ｖ４ＬとＶ４に前置転送パルスと転送パルスを印
加し同様にして第ｎ+1行の信号電荷を第2の信号電荷転
送用の電位井戸に転送する。他の2種の電位井戸にスメ
ア電荷等の不要電荷が垂直電荷転送手段2内を電位井戸
が移動するに従って蓄積されていく。一方、以上の3、4
からなる駆動手段による垂直電荷転送手段2内の電荷転
送と6、7からなる行選択手段の光電変換素子1から垂直
電荷転送手段2への信号読みだしと並列に、垂直電荷転
送手段2内のfから2-4と11から18よりなる増幅手段によ
り、不要電荷のはきだしと信号電荷の出力が行なわれ
る。水平ブランキング期間の始まりには、まず、前行の
第2の不要電荷がリセットスイッチ12からはきだされ
る。即ち、前行の第2の不要電荷を転送する電位井戸と
第1の信号電荷を仕切る電位障壁がゲート2-2の直前に到
達した後、端子ＳＢの印加電圧φＳＢを低くしゲート2-
2をオフし、ついで、端子ＳＴの印加電圧φＳＴを低く
すると、電荷蓄積ゲート2-3に蓄えられた前行の第2の不
要電荷が出力ゲート2-4を経て増幅器11の入力端子に転
送され、直ちにオン状態にあるリセットスイッチ12から
増幅器11の出力端子にはきだされる。（図2時刻ｔ1）こ
の後、第1の信号電荷による信号電圧の第1の第2出力保
持容量17-1への書き込みが行なわれる。即ち、端子ＳＴ
の印加電圧φＳＴを再び高くし電荷蓄積ゲート2-4に電
荷が蓄積できる状態にする。一方、時刻ｔ1以降、第1の
信号電荷を転送する電位井戸と第1の不要電荷を仕切る
電位障壁がゲート2-2に向って移動し、第1の信号電荷は
垂直電荷転送手段2の繰り返し部最終電極fに集められ
る。この電位障壁が最終電極fに到達し最終電極f下チャ
ネル電位が低くなる前に端子ＳＢの印加電圧φＳＢを高
くしゲート2-2をオンする。次いで、最終電極fのチャネ
ル電位が低くなり、端子ＳＢの印加電圧φＳＢを低くし
再びゲート2-2をオフすると、第1の信号電荷を転送する
電位井戸内を転送されてきた信号電荷が全て電荷蓄積ゲ
ート2-3に転送保持される。この後、ゲート2-2は第1の
信号電荷の第1の第2出力保持容量への書き込みが終了す
るまで開く事はなく、第1の不要電荷が第1の信号に混入
する事はない。なお、最終電極fは他の電極に較べ電荷
容量が大きく第1の信号電荷全てを蓄積することができ
る。一電極で蓄積容量が不足する場合には、φＳＢを高
くするタイミングを早め、垂直電荷転送手段2の繰り返
し部の複数電極に電荷を蓄積すれば良い。さらに、φＳ
Ｔの高レベルをｖｍより高いｖｃｃとして、蓄積ゲート
2-3の単位面積あたりに保持できる電荷量をふやして電
荷蓄積ゲート2-3の長さをみじかくしてもよい。また、
端子Ｔ１、Ｔ２に印加される2相シフトパルスの一水平
ブランキング期間内の印加時間Ｔと、タイミング発生手
段3の最終電極までの段数とを考慮して、端子ＴＩＮに
入力されるパルスの水平ブランキング内の位相を決定す
れば、電位障壁の最終電極への到達時刻を所定の時刻に
設定するのは容易である。（図2時刻ｔ2）一方では、端
子ＲＧの電圧φＲＧを高くしてリセットスイッチ12をオ
フした後、Ｔｓ1時間後に端子ＣＰの印加電圧φＣＰが
低くなるとクランプスイッチ15が閉じ、増幅器11の入力
端子リセット時の増幅器11の第1出力が第1出力保持容量
14へ書き込まれ、この時刻以降の増幅器11の出力端子の
電位変動が第1の第2出力保持容量17-1に伝達されること
になる。また、この際、増幅器11の出力抵抗と第1出力
保持容量14の容量により増幅器11の通過帯域は１／Ｔｓ
1程度に小さく制限されている。（図2時刻ｔ3）この状
態で、端子ＳＴの印加電圧φＳＴを低くすると、電荷蓄
積ゲート2-3に保持されていた第1の信号電荷が増幅器11
の入力端子に転送される。（図2時刻ｔ4）この信号電荷
は、増幅器11と帰還容量13により信号電圧に変換され、
増幅器11の出力端子に電位変動を生じさせる。この電位
変動、即ち、増幅器入力端子ヘ信号入力時の増幅器の第
2出力と増幅器入力端子リセット時の増幅器の第1出力と
の差分値が、信号転送後Ｔｓ2時間後に端子ＳＨ１の印
加電圧φＳＨ１が低くなり信号書き込みスイッチ16-1が
オフする事により、第1の第2出力保持容量17-1に書き込
まれ保持される。また、この際、増幅器11の出力抵抗と
第1出力保持容量14と第2出力保持容量17-1の直列容量に
より増幅器11の通過帯域は１／Ｔｓ2程度に小さく制限
されている。以上のようにして、増幅器11の通過帯域を
さげながら、リセットスイッチがオフする際に生じるリ
セット雑音と各増幅器の直流電圧のばらつきによる固定
パターン雑音が除去された信号電荷による電圧変動を出
力可能としている。（図2時刻ｔ5）次いで、第2の不要
電荷がリセットスイッチ12からはきだされる。即ち、端
子ＳＴの印加電圧φＳＴを再び高くし電荷蓄積ゲート2-
4に電荷が蓄積できる状態にする。時刻ｔ2以降、第1の
不要電荷を転送する電位井戸と第2の信号電荷を転送す
る電位井戸を仕切る電位障壁がゲート2-2に向って移動
し、第1の不要電荷は垂直電荷転送手段2の繰り返し部最
終電極fに集められる。この電位障壁が垂直最終電極fに
到達し最終電極f下チャネル電位が低くなる前に端子Ｓ
Ｂの印加電圧φＳＢを高くしゲート8をオンする。次い
で、最終電極fのチャネル電位が低くなり、端子ＳＢの
印加電圧φＳＢを低くし再びゲート2-2をオフし、端子
ＳＴの印加電圧φＳＴを低くすると第1の不要電荷がリ
セットスイッチ12から増幅器11の出力端子にはきだされ
る。なお、最終電極fは他の電極に較べ電荷容量が大き
く第1の不要電荷全てを蓄積することができる事は第1の
信号の読みだし時と同様である。（図2時刻ｔ6）この
後、時刻ｔ2からｔ5の動作により、第2の信号電荷によ
る信号電圧の第2の第2出力保持容量17-2への書き込みが
行なわれる。（図2時刻ｔ7）水平走査期間に入ると、水
平走査回路19の端子ＨＩＮに走査開始パルスが入力さ
れ、端子Ｈ１、Ｈ２に印加されている２相の駆動パルス
によりこのパルスが水平走査回路内をシフトし順次信号
読みだしスイッチ18-1、18-2がオンオフしｎ行の信号が
端子Ｏ1よりｎ+1行の信号が端子Ｏ2より順次出力され
る。
【００３５】本実施例によれば、第1に、タイミング発
生手段3と駆動パルス発生手段4からなる駆動手段は垂直
電荷転送手段2の一部に順次駆動パルスを出力しており
負荷容量が小さく、行選択制御手段6と転送パルス発生
手段7からなる行選択手段は一行に転送パルスを出力す
るので行選択手段の負荷容量も小さく、また、垂直電荷
転送手段2からの信号電荷を11から18よりなる増幅手段
で増幅した後水平走査回路により増幅手段の出力となる
第2出力保持手段17-1、17-2を選択して出力しているの
で平走査回路の負荷容量も小さい。この結果、駆動手段
の駆動パルス入力端子Ｔ１、Ｔ２、ＴＩＮ、駆動パルス
入力端子Ｖ１、Ｖ２、ＶＩＮ、Ｖ３Ｌ、Ｖ４Ｌ、Ｖ３、
Ｖ４、ＦＡ、ＦＢ、水平走査手段の駆動パルス入力端子
ＳＢ、ＳＴ、ＲＧ、ＣＰ、ＳＨ1、ＳＨ２、ＨＩＮ、Ｈ
１、Ｈ２の負荷容量は水平もしくは垂直の一ラインのパ
ルス線だけになり駆動パルスの立ち上がりによる速度制
限はなく高速駆動ができる。
生手段3と駆動パルス発生手段4からなる駆動手段は垂直
電荷転送手段2の一部に順次駆動パルスを出力しており
負荷容量が小さく、行選択制御手段6と転送パルス発生
手段7からなる行選択手段は一行に転送パルスを出力す
るので行選択手段の負荷容量も小さく、また、垂直電荷
転送手段2からの信号電荷を11から18よりなる増幅手段
で増幅した後水平走査回路により増幅手段の出力となる
第2出力保持手段17-1、17-2を選択して出力しているの
で平走査回路の負荷容量も小さい。この結果、駆動手段
の駆動パルス入力端子Ｔ１、Ｔ２、ＴＩＮ、駆動パルス
入力端子Ｖ１、Ｖ２、ＶＩＮ、Ｖ３Ｌ、Ｖ４Ｌ、Ｖ３、
Ｖ４、ＦＡ、ＦＢ、水平走査手段の駆動パルス入力端子
ＳＢ、ＳＴ、ＲＧ、ＣＰ、ＳＨ1、ＳＨ２、ＨＩＮ、Ｈ
１、Ｈ２の負荷容量は水平もしくは垂直の一ラインのパ
ルス線だけになり駆動パルスの立ち上がりによる速度制
限はなく高速駆動ができる。
【００３６】第2に、本実施例によれば、リセットスイ
ッチ12がはきだしゲートと兼用されているので、はきだ
しゲートとはきだしドレインが不要となり、高集積化で
転送効率の良い水平走査手段を提供できる。即ち、リセ
ットスイッチ12がオフの時間Ｔｓ2内に、垂直電荷転送
手段2内に形成された第1の電位井戸により転送されてき
た信号電荷が増幅器11の入力端子に転送され、電圧に変
換され出力保持容量17-1もしくは17-2に保持される。一
方、リセットスイッチがオンの時間Ｔｎ内に、垂直電荷
転送手段2内に形成された第2の電位井戸により転送され
た不要電荷が、出力の終った信号電荷と共にリセットス
イッチ12を経て素子外部に掃きだされる。出力保持容量
17-1、17-2に保持された出力は水平走査回路19により選
択され端子Ｏ1，Ｏ２から素子外部に出力される。この
ようにして、はきだしゲートとはきだしドレインが不要
となるので、高集積化が可能となり、かつ、信号電荷と
不要電荷が電荷転送経路で分かれる事がなくなり転送効
率不良が起こる事はない。なお、この効果は、垂直電荷
転送手段2の2-2から2-4からなる電荷転送制御部をなく
し、垂直電荷転送手段の最終電極ｆに高レベル印加時の
電極下電位を増幅器11の入力端子の電位より低くして、
垂直電荷転送手段2から信号が転送される時にはリセッ
トスイッチ12をオフし信号を出力し保持容量17-1もしく
は17-2に保持し、垂直電荷転送手段2から不要電荷が転
送される時にはリセットスイッチ12をオンして不要電荷
をはきだしても同様に得られる。さらに、この際、第1
出力保持容量14とクランプスイッチ15をなくしてもよ
い。
ッチ12がはきだしゲートと兼用されているので、はきだ
しゲートとはきだしドレインが不要となり、高集積化で
転送効率の良い水平走査手段を提供できる。即ち、リセ
ットスイッチ12がオフの時間Ｔｓ2内に、垂直電荷転送
手段2内に形成された第1の電位井戸により転送されてき
た信号電荷が増幅器11の入力端子に転送され、電圧に変
換され出力保持容量17-1もしくは17-2に保持される。一
方、リセットスイッチがオンの時間Ｔｎ内に、垂直電荷
転送手段2内に形成された第2の電位井戸により転送され
た不要電荷が、出力の終った信号電荷と共にリセットス
イッチ12を経て素子外部に掃きだされる。出力保持容量
17-1、17-2に保持された出力は水平走査回路19により選
択され端子Ｏ1，Ｏ２から素子外部に出力される。この
ようにして、はきだしゲートとはきだしドレインが不要
となるので、高集積化が可能となり、かつ、信号電荷と
不要電荷が電荷転送経路で分かれる事がなくなり転送効
率不良が起こる事はない。なお、この効果は、垂直電荷
転送手段2の2-2から2-4からなる電荷転送制御部をなく
し、垂直電荷転送手段の最終電極ｆに高レベル印加時の
電極下電位を増幅器11の入力端子の電位より低くして、
垂直電荷転送手段2から信号が転送される時にはリセッ
トスイッチ12をオフし信号を出力し保持容量17-1もしく
は17-2に保持し、垂直電荷転送手段2から不要電荷が転
送される時にはリセットスイッチ12をオンして不要電荷
をはきだしても同様に得られる。さらに、この際、第1
出力保持容量14とクランプスイッチ15をなくしてもよ
い。
【００３７】さらに、リセットスイッチ12からスメアの
はきだしを行なう際、垂直電荷転送手段2が増幅器11の
入力端子間に2-2から2-4からなる電荷転送制御部を備え
る事により、増幅器雑音低減効果を損なう事なく、充分
な掃きだしによるスメア抑圧効果を得る事ができる。即
ち、2-2から2-4よりなる電荷転送制御部は垂直電荷転送
手段2内の複数電極にわたる第2の電位井戸内を分散して
転送された不要電荷を垂直電荷転送手段2の最終電極fに
集めた後、一括して増幅器11の入力端子に転送しリセッ
トスイッチ12をへてはきだす。この結果、リセットゲー
ト12をオンにする必要のある期間は最終電極fに集めら
れた不要電荷をはきだすために必要な期間Ｔｎとなり、
他の全ての期間をリセットゲート12をオフし信号電荷を
電圧に変換し保持容量17-1もしくは17-2にするための増
幅器11の動作期間とできる。このようにして、リセット
スイッチ12からはきだしを行なう際に、保持容量への書
き込み時間Ｔｓ1＋Ｔｓ2を長くし増幅器11の通過帯域を
低くして増幅器雑音を低減すると共に、全シフト時間Ｔ
の中の時間ｎ1+ｎ2の時間を長くしはきだしによるスメ
ア抑圧効果を高める事ができる。さらに、2-2から2-4か
らなる電荷転送制御部は、垂直電荷転送手段2内の複数
電極にわたる第1の電位井戸内を分散して転送された信
号電荷を垂直電荷転送手段2の最終電極fに集めた後、一
括して増幅器11の入力端子に転送している。この結果、
信号電荷は増幅器11の入力端子には第1の電位井戸内の
移動に必要な時間ｓより短時間で入力でき、増幅器11の
通過帯域を制限しても、充分な信号電圧を得る事ができ
る。なお、以上の効果は、電荷転送制御部をゲート2-2
だけで構成し、かつ、端子ＳＢに印加される電圧の高レ
ベルをｖｍから図1の出力ゲート2-4への印加電圧に等し
い値にするか、もしくは電荷転送制御部を出力ゲート2-
4だけで構成し、φＣＰのオフする時刻を時刻ｔ2より前
にすれば同様に得られる。
はきだしを行なう際、垂直電荷転送手段2が増幅器11の
入力端子間に2-2から2-4からなる電荷転送制御部を備え
る事により、増幅器雑音低減効果を損なう事なく、充分
な掃きだしによるスメア抑圧効果を得る事ができる。即
ち、2-2から2-4よりなる電荷転送制御部は垂直電荷転送
手段2内の複数電極にわたる第2の電位井戸内を分散して
転送された不要電荷を垂直電荷転送手段2の最終電極fに
集めた後、一括して増幅器11の入力端子に転送しリセッ
トスイッチ12をへてはきだす。この結果、リセットゲー
ト12をオンにする必要のある期間は最終電極fに集めら
れた不要電荷をはきだすために必要な期間Ｔｎとなり、
他の全ての期間をリセットゲート12をオフし信号電荷を
電圧に変換し保持容量17-1もしくは17-2にするための増
幅器11の動作期間とできる。このようにして、リセット
スイッチ12からはきだしを行なう際に、保持容量への書
き込み時間Ｔｓ1＋Ｔｓ2を長くし増幅器11の通過帯域を
低くして増幅器雑音を低減すると共に、全シフト時間Ｔ
の中の時間ｎ1+ｎ2の時間を長くしはきだしによるスメ
ア抑圧効果を高める事ができる。さらに、2-2から2-4か
らなる電荷転送制御部は、垂直電荷転送手段2内の複数
電極にわたる第1の電位井戸内を分散して転送された信
号電荷を垂直電荷転送手段2の最終電極fに集めた後、一
括して増幅器11の入力端子に転送している。この結果、
信号電荷は増幅器11の入力端子には第1の電位井戸内の
移動に必要な時間ｓより短時間で入力でき、増幅器11の
通過帯域を制限しても、充分な信号電圧を得る事ができ
る。なお、以上の効果は、電荷転送制御部をゲート2-2
だけで構成し、かつ、端子ＳＢに印加される電圧の高レ
ベルをｖｍから図1の出力ゲート2-4への印加電圧に等し
い値にするか、もしくは電荷転送制御部を出力ゲート2-
4だけで構成し、φＣＰのオフする時刻を時刻ｔ2より前
にすれば同様に得られる。
【００３８】さらにまた、電荷転送制御部をゲート2-2
と電荷蓄積ゲート2-3と出力ゲート2-4で構成する事によ
り、リセット雑音や増幅器の直流電圧のばらつきによる
固定パターン雑音の除去を行なう際に、増幅器の通過帯
域の低減効果を向上できる。即ち、電荷蓄積ゲート2-3
と出力ゲート2-4がなくゲート2-2だけの場合もしくは出
力ゲート2-4だけの場合には不要電荷の混入や信号電荷
の読み残しを防ぐために第1出力保持容量14の書き込み
時間Ｔｓ1が時間ｓと同一にならざるを得ない。一方、
スメアはきだしによるスメア抑圧効果を高めるためには
時間ｓを短くしなければならない。この結果、第1保持
容量14への増幅器入力端子リセット時の増幅器出力の書
き込み時間が短くなり、書き込の時の増幅器の通過帯域
を大きくせざるを得ず、増幅器雑音が大きくなる。これ
に対し、本実施例では、電荷転送制御部をゲート2-2と
電荷蓄積ゲート2-3と出力ゲート2-4で構成する事によ
り、第1の電位井戸で転送されてきた信号電荷を電荷蓄
積ゲート2-3に一時保持した後、増幅器入力端子に転送
している。この結果、第1出力保持容量14の書き込み時
間Ｔｓ1を時間ｓと同一とする必要がなく、Ｔｓ1を長く
し増幅器雑音を低減できる。
と電荷蓄積ゲート2-3と出力ゲート2-4で構成する事によ
り、リセット雑音や増幅器の直流電圧のばらつきによる
固定パターン雑音の除去を行なう際に、増幅器の通過帯
域の低減効果を向上できる。即ち、電荷蓄積ゲート2-3
と出力ゲート2-4がなくゲート2-2だけの場合もしくは出
力ゲート2-4だけの場合には不要電荷の混入や信号電荷
の読み残しを防ぐために第1出力保持容量14の書き込み
時間Ｔｓ1が時間ｓと同一にならざるを得ない。一方、
スメアはきだしによるスメア抑圧効果を高めるためには
時間ｓを短くしなければならない。この結果、第1保持
容量14への増幅器入力端子リセット時の増幅器出力の書
き込み時間が短くなり、書き込の時の増幅器の通過帯域
を大きくせざるを得ず、増幅器雑音が大きくなる。これ
に対し、本実施例では、電荷転送制御部をゲート2-2と
電荷蓄積ゲート2-3と出力ゲート2-4で構成する事によ
り、第1の電位井戸で転送されてきた信号電荷を電荷蓄
積ゲート2-3に一時保持した後、増幅器入力端子に転送
している。この結果、第1出力保持容量14の書き込み時
間Ｔｓ1を時間ｓと同一とする必要がなく、Ｔｓ1を長く
し増幅器雑音を低減できる。
【００３９】なお、本実施例では、増幅器雑音を低減し
つつリセット雑音や増幅器の直流電圧のばらつきによる
固定パターン雑音の除去を、増幅器入力端子リセット時
の増幅器の第1出力を保持する第1出力保持容量14と第1
出力保持容量に保持された第1出力と増幅器入力端子へ
の信号電荷入力時の上記増幅器の第2出力との差分値を
保持する第2出力保持容量17-1、17-2と第2出力保持容量
に保持された差分値を選択して出力する水平走査回路19
で行なったが、本実施例で述べた効果は具体的回路方式
によらず実施できる。即ち、特開昭6f85471号公報にて
本発明者が提案を行なったもう一つの回路形式、増幅器
11の入力端子がリセットされた後の増幅器出力と信号電
荷が有る時の増幅器出力をそれぞれ独立の保持容量に保
持した後水平走査を行ない素子内部あるいは素子外部に
設けられた差動器により差分処理を行なっても同様に得
られる。さらに、以上述べた回路方式の具体的形態は例
えば、特開昭64-39880号公報、特開平4-32379号公報、
特開平5-500891号公報等に記載されたもの等様々なもの
があるが、同様に本発明は実施できる。
つつリセット雑音や増幅器の直流電圧のばらつきによる
固定パターン雑音の除去を、増幅器入力端子リセット時
の増幅器の第1出力を保持する第1出力保持容量14と第1
出力保持容量に保持された第1出力と増幅器入力端子へ
の信号電荷入力時の上記増幅器の第2出力との差分値を
保持する第2出力保持容量17-1、17-2と第2出力保持容量
に保持された差分値を選択して出力する水平走査回路19
で行なったが、本実施例で述べた効果は具体的回路方式
によらず実施できる。即ち、特開昭6f85471号公報にて
本発明者が提案を行なったもう一つの回路形式、増幅器
11の入力端子がリセットされた後の増幅器出力と信号電
荷が有る時の増幅器出力をそれぞれ独立の保持容量に保
持した後水平走査を行ない素子内部あるいは素子外部に
設けられた差動器により差分処理を行なっても同様に得
られる。さらに、以上述べた回路方式の具体的形態は例
えば、特開昭64-39880号公報、特開平4-32379号公報、
特開平5-500891号公報等に記載されたもの等様々なもの
があるが、同様に本発明は実施できる。
【００４０】第3に、本実施例によれば、図14の従来例
と同様に垂直電荷転送手段2の中に複数の信号電荷を運
ぶ複数の分離された電位井戸を形成し、かつ、各垂直電
荷転送手段2毎に複数の増幅器出力保持容量17-1、17-2
を設ける事により増幅器の通過帯域を下げ増幅器雑音を
低減しつつ2行同時独立読みだしを実現できる。
と同様に垂直電荷転送手段2の中に複数の信号電荷を運
ぶ複数の分離された電位井戸を形成し、かつ、各垂直電
荷転送手段2毎に複数の増幅器出力保持容量17-1、17-2
を設ける事により増幅器の通過帯域を下げ増幅器雑音を
低減しつつ2行同時独立読みだしを実現できる。
【００４１】なお、本実施例では、いままで述べた帯域
制限は、増幅器11の出力抵抗と第1出力保持容量14もし
くは増幅器11の出力抵抗と第1出力保持容量14と第2出力
保持容量17-1、17-2の直列容量により行なわれている
が、他の方法を用いてもよい。即ち、クランプスイッチ
15と信号書き込スイッチ16-1、16-2のオン抵抗を大きく
することにより増幅器出力の低周波成分だけを通過させ
る様にしても良いし、特開昭62-185471号公報で本発明
者が提案した電荷転送型の低域フィルタを増幅器11と第
1出力保持容量14の間に設ける様にしても良い。さら
に、クランプスイッチ15と信号書き込スイッチ16-1、16
-2のチャネルに誘起される電荷が各スイッチが閉じる時
に信号に混入する事により生じる固定パターン雑音が問
題となる時には、特開平02-224481で本発明者が提案し
た様に各スイッチの高インピーダンスとなる端子側に直
列に高抵抗を設けチャネル電荷を信号に混入させない様
にすれば良い。この高抵抗は、ゲートに直流電圧の印加
されたＭＯＳトランジスタやノンドープポリシリコンで
構成される。また、水平方向の画素数と同数の増幅器11
が並列に動作する為に消費電力が問題となる時には、特
開平1-279681号公報で本発明者が提案した様に水平帰線
期間期間だけに増幅器を動作させる様にすれば良い。こ
の時第1出力保持容量に不要な電圧が印加されない様に
増幅器11の非動作期間の出力は0ｖになる様に増幅器11
に印加されるバイアス電圧をパルス動作する。例えば、
増幅器が周知のカスコードアンプからなる時には、ドラ
イバ側のｐＭＯＳカスコードＭＯＳのゲート電圧をｖｃ
ｃとすればよい。更に、増幅器11の並列動作により増幅
器11の接地線もしくは電源線に大電流が流れ電圧降下に
より、シェーデイング等の擬信号が発生する場合には、
特開平1-243462号公報で本発明者が提案した様に各増幅
器毎に電源線を基板と接続し、接地線を遮光膜と接続す
ることにより、接地線と電源線の抵抗を下げればよい。
また、増幅器11のドライバに本発明者が特開昭63-31887
4号公報、特開平2-224480、特開平2-224481で提案した
様なリセット雑音の発生しない入力端子が空乏化した素
子を用いてより一層の低雑音化を図っても良い。
制限は、増幅器11の出力抵抗と第1出力保持容量14もし
くは増幅器11の出力抵抗と第1出力保持容量14と第2出力
保持容量17-1、17-2の直列容量により行なわれている
が、他の方法を用いてもよい。即ち、クランプスイッチ
15と信号書き込スイッチ16-1、16-2のオン抵抗を大きく
することにより増幅器出力の低周波成分だけを通過させ
る様にしても良いし、特開昭62-185471号公報で本発明
者が提案した電荷転送型の低域フィルタを増幅器11と第
1出力保持容量14の間に設ける様にしても良い。さら
に、クランプスイッチ15と信号書き込スイッチ16-1、16
-2のチャネルに誘起される電荷が各スイッチが閉じる時
に信号に混入する事により生じる固定パターン雑音が問
題となる時には、特開平02-224481で本発明者が提案し
た様に各スイッチの高インピーダンスとなる端子側に直
列に高抵抗を設けチャネル電荷を信号に混入させない様
にすれば良い。この高抵抗は、ゲートに直流電圧の印加
されたＭＯＳトランジスタやノンドープポリシリコンで
構成される。また、水平方向の画素数と同数の増幅器11
が並列に動作する為に消費電力が問題となる時には、特
開平1-279681号公報で本発明者が提案した様に水平帰線
期間期間だけに増幅器を動作させる様にすれば良い。こ
の時第1出力保持容量に不要な電圧が印加されない様に
増幅器11の非動作期間の出力は0ｖになる様に増幅器11
に印加されるバイアス電圧をパルス動作する。例えば、
増幅器が周知のカスコードアンプからなる時には、ドラ
イバ側のｐＭＯＳカスコードＭＯＳのゲート電圧をｖｃ
ｃとすればよい。更に、増幅器11の並列動作により増幅
器11の接地線もしくは電源線に大電流が流れ電圧降下に
より、シェーデイング等の擬信号が発生する場合には、
特開平1-243462号公報で本発明者が提案した様に各増幅
器毎に電源線を基板と接続し、接地線を遮光膜と接続す
ることにより、接地線と電源線の抵抗を下げればよい。
また、増幅器11のドライバに本発明者が特開昭63-31887
4号公報、特開平2-224480、特開平2-224481で提案した
様なリセット雑音の発生しない入力端子が空乏化した素
子を用いてより一層の低雑音化を図っても良い。
【００４２】第4に、本実施例では、以下の3点の理由に
より増幅器の電源電圧を下げ増幅手段の低消費電力化低
電圧化ができる。第1に、増幅器入力端子に接続するゲ
ート2-2と電荷蓄積ゲート2-3と出力ゲート2-4を設け、
かつ、垂直電荷転送手段2内の出力ゲート2-4の直前の転
送電極である電荷蓄積ゲート2-3を低レベルが負値の駆
動パルスで駆動することにより、増幅器11の入力端子電
圧を低くでき、増幅器11の電源電圧を下げられる。即
ち、電荷蓄積ゲート2-3の印加電圧の低レベルは電極下
にチャネル層と反導電型の反転層を誘起する負値電圧で
あるので、電荷蓄積ゲート2-3に低レベル電圧が印加さ
れた時のチャネル電圧をチャネルが取り得る最低の電圧
とできる。更に、周知の様に、出力ゲート2-4を設ける
事により、（出力ゲート2-4の直前の転送電極に低レベ
ルを印加したときのチャネル電圧）＜（出力ゲート2-4
のチャネル電圧）＜（増幅器11の入力端子のリセット電
圧値）という関係を満たす事により電荷転送ができる。
従って、増幅器11の入力端子電圧を低くでき、増幅器11
の電源電圧を下げられる。なお、先に述べた電荷転送制
御部が高レベルが出力ゲート2-4と同じパルスで駆動さ
れるゲート2-2だけで構成される場合、もしくは従来の
インターライン型ＣＣＤと同様に直流電圧の印加された
出力ゲート2-4だけで構成される場合には、3、4からな
る駆動手段を低レベルが電極下にチャネル層と反導電型
の反転層を誘起する負値電圧を持つ駆動パルスで駆動す
れば同様の効果が得られる。第2に、信号電荷が垂直電
荷転送手段2の複数の電極にわたり形成される電位井戸
内を転送されるので、チャネル濃度を低くし出力ゲート
2-4の直前の転送電極に低レベルを印加したときのチャ
ネル電圧を低くでき、さらなる低電圧化が可能になって
いる。第3に、信号電荷の電圧への変換を11から13より
なる容量帰還型電荷電圧変換器で構成する事により、一
層の低電圧化を実現している。即ち、増幅器11は高利得
の反転増幅回路で構成されており、その入出力端子間に
は帰還容量13が設けられているので、増幅器11の入力端
子は仮想接地点となり、信号電荷が入力されても電圧変
動は起こらない。以上の3点の結果、電荷転送に悪影響
を及ぼす事なく増幅器11の電源電圧を下げ増幅手段の低
消費電力化低電圧化ができる。更に、増幅器11の電源は
正電源電圧値を持ち、電源数の減少を実現している。ま
た、信号電荷による電圧変動は高々1から2ｖ程度なので
増幅器11を通例のインターライン型ＣＣＤ撮像素子で行
なわれている様にソースフォロワー回路で構成し、帰還
容量13をなくし、リセットスイッチを正電源に接続され
たｎＭＯＳとしても第1と第2の効果により低電圧化は可
能である。
より増幅器の電源電圧を下げ増幅手段の低消費電力化低
電圧化ができる。第1に、増幅器入力端子に接続するゲ
ート2-2と電荷蓄積ゲート2-3と出力ゲート2-4を設け、
かつ、垂直電荷転送手段2内の出力ゲート2-4の直前の転
送電極である電荷蓄積ゲート2-3を低レベルが負値の駆
動パルスで駆動することにより、増幅器11の入力端子電
圧を低くでき、増幅器11の電源電圧を下げられる。即
ち、電荷蓄積ゲート2-3の印加電圧の低レベルは電極下
にチャネル層と反導電型の反転層を誘起する負値電圧で
あるので、電荷蓄積ゲート2-3に低レベル電圧が印加さ
れた時のチャネル電圧をチャネルが取り得る最低の電圧
とできる。更に、周知の様に、出力ゲート2-4を設ける
事により、（出力ゲート2-4の直前の転送電極に低レベ
ルを印加したときのチャネル電圧）＜（出力ゲート2-4
のチャネル電圧）＜（増幅器11の入力端子のリセット電
圧値）という関係を満たす事により電荷転送ができる。
従って、増幅器11の入力端子電圧を低くでき、増幅器11
の電源電圧を下げられる。なお、先に述べた電荷転送制
御部が高レベルが出力ゲート2-4と同じパルスで駆動さ
れるゲート2-2だけで構成される場合、もしくは従来の
インターライン型ＣＣＤと同様に直流電圧の印加された
出力ゲート2-4だけで構成される場合には、3、4からな
る駆動手段を低レベルが電極下にチャネル層と反導電型
の反転層を誘起する負値電圧を持つ駆動パルスで駆動す
れば同様の効果が得られる。第2に、信号電荷が垂直電
荷転送手段2の複数の電極にわたり形成される電位井戸
内を転送されるので、チャネル濃度を低くし出力ゲート
2-4の直前の転送電極に低レベルを印加したときのチャ
ネル電圧を低くでき、さらなる低電圧化が可能になって
いる。第3に、信号電荷の電圧への変換を11から13より
なる容量帰還型電荷電圧変換器で構成する事により、一
層の低電圧化を実現している。即ち、増幅器11は高利得
の反転増幅回路で構成されており、その入出力端子間に
は帰還容量13が設けられているので、増幅器11の入力端
子は仮想接地点となり、信号電荷が入力されても電圧変
動は起こらない。以上の3点の結果、電荷転送に悪影響
を及ぼす事なく増幅器11の電源電圧を下げ増幅手段の低
消費電力化低電圧化ができる。更に、増幅器11の電源は
正電源電圧値を持ち、電源数の減少を実現している。ま
た、信号電荷による電圧変動は高々1から2ｖ程度なので
増幅器11を通例のインターライン型ＣＣＤ撮像素子で行
なわれている様にソースフォロワー回路で構成し、帰還
容量13をなくし、リセットスイッチを正電源に接続され
たｎＭＯＳとしても第1と第2の効果により低電圧化は可
能である。
【００４３】一方、11から13よりなる容量帰還型増幅器
によれば、電荷電圧の変換係数は増幅器11の入力端子に
付随する寄生容量によらず帰還容量値だけで決り、帰還
容量を高精度に形成する事により、電荷電圧変換係数の
ばらつきによる固定パターン雑音を低減できる。更に、
増幅器11を構成する増幅器入力端子にゲートの接続され
たドライバとリセットスイッチを信号電荷と極性の逆の
ＰＭＯＳで構成する事により、特開昭63-294182号公報
に記載の様に増幅器のダイナミックレンジ向上が図れ
る。
によれば、電荷電圧の変換係数は増幅器11の入力端子に
付随する寄生容量によらず帰還容量値だけで決り、帰還
容量を高精度に形成する事により、電荷電圧変換係数の
ばらつきによる固定パターン雑音を低減できる。更に、
増幅器11を構成する増幅器入力端子にゲートの接続され
たドライバとリセットスイッチを信号電荷と極性の逆の
ＰＭＯＳで構成する事により、特開昭63-294182号公報
に記載の様に増幅器のダイナミックレンジ向上が図れ
る。
【００４４】なお、本実施例では、説明を簡単にするた
め図14に述べたスメア差動は実施していない。もちろ
ん、垂直電荷転送手段2の中にスメア差動用のもう一つ
の分離された電位井戸を形成し、各垂直電荷転送手段2
毎にスメア電荷保持用の第3の第2出力手段を設けること
により、垂直電荷転送手段2内にあるスミア等の疑似信
号と疑似信号の混入した信号を各水平走査期間ごとに独
立に出力した後、2信号の差分処理により真の信号を検
知して、スメア差動を行ない、スミアを更に低減でき
る。また、既に本発明者が特開昭62-185471号公報に提
案したクランプ回路の様な差動手段を増幅器11ごとに設
け、差動処理後の真の信号を水平走査してもよい。更
に、スミア差動に伴うランダム雑音の増加が問題となる
場合には、スミア電荷を転送する電位井戸の形成されて
いる段数ｍｓを、信号電荷を転送する電位井戸の形成さ
れている段数ｍ1、ｍ2より大きくすることにより、スミ
ア信号だけを取り出す場合のスミア電荷量を信号に混入
するスミア電荷量より多くすることにより、スミア差動
に伴うランダム雑音の増加を防ぐことができる。
め図14に述べたスメア差動は実施していない。もちろ
ん、垂直電荷転送手段2の中にスメア差動用のもう一つ
の分離された電位井戸を形成し、各垂直電荷転送手段2
毎にスメア電荷保持用の第3の第2出力手段を設けること
により、垂直電荷転送手段2内にあるスミア等の疑似信
号と疑似信号の混入した信号を各水平走査期間ごとに独
立に出力した後、2信号の差分処理により真の信号を検
知して、スメア差動を行ない、スミアを更に低減でき
る。また、既に本発明者が特開昭62-185471号公報に提
案したクランプ回路の様な差動手段を増幅器11ごとに設
け、差動処理後の真の信号を水平走査してもよい。更
に、スミア差動に伴うランダム雑音の増加が問題となる
場合には、スミア電荷を転送する電位井戸の形成されて
いる段数ｍｓを、信号電荷を転送する電位井戸の形成さ
れている段数ｍ1、ｍ2より大きくすることにより、スミ
ア信号だけを取り出す場合のスミア電荷量を信号に混入
するスミア電荷量より多くすることにより、スミア差動
に伴うランダム雑音の増加を防ぐことができる。
【００４５】また、本実施例では、駆動信号発生の簡略
化のため、端子Ｔ１、Ｔ２に印加されるタイミング発生
手段3の２相シフトパルスと端子Ｈ１、Ｈ２に印加され
る水平走査回路19の２相シフトパルスは同期した同一周
波数のパルスとした。しかし、3、4からなる駆動手段は
一水平行の垂直電荷転送手段の電極を駆動しており、水
平走査回路より負荷容量が大きい。この結果、垂直電荷
転送手段2の電荷転送の転送効率が劣化する等の問題が
生じる時には、タイミング発生手段3の2相シフトパルス
を水平走査回路19の2相シフトパルスの周波数より低く
すれば良い。この際、図2に示したφＴ１、φＴ２とφ
Ｈ１、φＨ２のオーバーラップ部分がないようにすれ
ば、増幅器11の通過帯域は端子Ｏ1，Ｏ２に順次出力さ
れる映像信号出力の帯域以下なので、タイミング発生手
段3の2相シフトパルスを映像信号帯域以下にしても何等
問題は生じない。
化のため、端子Ｔ１、Ｔ２に印加されるタイミング発生
手段3の２相シフトパルスと端子Ｈ１、Ｈ２に印加され
る水平走査回路19の２相シフトパルスは同期した同一周
波数のパルスとした。しかし、3、4からなる駆動手段は
一水平行の垂直電荷転送手段の電極を駆動しており、水
平走査回路より負荷容量が大きい。この結果、垂直電荷
転送手段2の電荷転送の転送効率が劣化する等の問題が
生じる時には、タイミング発生手段3の2相シフトパルス
を水平走査回路19の2相シフトパルスの周波数より低く
すれば良い。この際、図2に示したφＴ１、φＴ２とφ
Ｈ１、φＨ２のオーバーラップ部分がないようにすれ
ば、増幅器11の通過帯域は端子Ｏ1，Ｏ２に順次出力さ
れる映像信号出力の帯域以下なので、タイミング発生手
段3の2相シフトパルスを映像信号帯域以下にしても何等
問題は生じない。
【００４６】以上、本発明の全体構成を図1の実施例に
即し述べたが、本発明は以下の変形が可能である。
即し述べたが、本発明は以下の変形が可能である。
【００４７】垂直電荷転送手段の一水平行の電極を結ぶ
駆動パルス線に垂直電荷転送のための駆動パルスを順次
供給する駆動手段と、該光電変換素子の信号電荷を光電
変換素子の信号電荷を一水平行ずつ該垂直電荷転送手段
に転送するための転送パルスを該光電変換素子の一水平
行毎に設けられた転送パルス線に供給する行選択手段
と、上記垂直電荷転送手段の出力端子毎に設けられた増
幅器と該増幅器の入力端子に接続されたリセットスイッ
チを有する増幅手段と、該増幅手段の出力を選択して出
力する水平走査回路からなる水平走査手段とを備える事
により駆動手段、行選択手段、水平走査手段の駆動パル
スの立ち上がりによる速度制限を解消し素子の全ての部
分の高速駆動が可能として、超高精細撮像素子の様な高
速駆動素子を実現する事は、駆動手段、行選択手段、水
平走査手段が上記特徴を持てばその具体的形態によらず
実施できる。例えば、図14で示した従来技術の駆動手段
と選択手段を用いても良い。更に、行選択手段、水平走
査手段がランダムアクセスのできるデコーダで構成され
ても良い。また、水平走査手段内の増幅手段は既に述べ
た様な変形が可能であり、保持容量を用いない特開昭62
-122372号公報に記載された増幅器の直流電圧のばらつ
きによる固定パターン雑音の除去回路を使用しても良
い。さらに、垂直電荷転送手段が電荷制御部を持たなく
てもよい。
駆動パルス線に垂直電荷転送のための駆動パルスを順次
供給する駆動手段と、該光電変換素子の信号電荷を光電
変換素子の信号電荷を一水平行ずつ該垂直電荷転送手段
に転送するための転送パルスを該光電変換素子の一水平
行毎に設けられた転送パルス線に供給する行選択手段
と、上記垂直電荷転送手段の出力端子毎に設けられた増
幅器と該増幅器の入力端子に接続されたリセットスイッ
チを有する増幅手段と、該増幅手段の出力を選択して出
力する水平走査回路からなる水平走査手段とを備える事
により駆動手段、行選択手段、水平走査手段の駆動パル
スの立ち上がりによる速度制限を解消し素子の全ての部
分の高速駆動が可能として、超高精細撮像素子の様な高
速駆動素子を実現する事は、駆動手段、行選択手段、水
平走査手段が上記特徴を持てばその具体的形態によらず
実施できる。例えば、図14で示した従来技術の駆動手段
と選択手段を用いても良い。更に、行選択手段、水平走
査手段がランダムアクセスのできるデコーダで構成され
ても良い。また、水平走査手段内の増幅手段は既に述べ
た様な変形が可能であり、保持容量を用いない特開昭62
-122372号公報に記載された増幅器の直流電圧のばらつ
きによる固定パターン雑音の除去回路を使用しても良
い。さらに、垂直電荷転送手段が電荷制御部を持たなく
てもよい。
【００４８】また、水平走査手段を、垂直電荷転送手段
の出力端子毎に設けられた増幅器と該増幅器の入力端子
に接続された不要電荷のはきだしゲートと兼用されたリ
セットスイッチと増幅器の出力を保持する出力保持容量
を有する増幅手段と、出力保持容量に保持された出力を
選択して出力する水平走査回路とで構成する事により、
はきだしゲート132とはきだしドレイン133をなくし、高
集積で転送効率不良が起こらない水平走査手段を実現す
る事は、駆動手段が垂直電荷転送手段内に信号電荷を保
持しつつ転送するための第1の電位井戸と上記垂直電荷
転送手段内に流入するスメア電荷等の不要電荷を保持し
つつ転送するための上記垂直電荷転送手段の複数電極に
渡る第2の電位井戸を同時に形成させ、増幅手段が少な
くとも一つの保持容量を持てば、駆動手段、行選択手
段、水平走査手段の具体的構成やその駆動方法によらず
実施できる。例えば、駆動手段や行選択手段は本発明と
同様だが信号電荷が一電極下に限定された特開昭57-781
67号公報に記載された素子、行選択手段が図1と同様に
一水平行を選択するものであるが、駆動がインターライ
ン型ＣＣＤと同様の多相の外部パルスにより行なわれる
特開昭60-247382号公報、特開昭62-230270号公報、特開
昭63-62480号公報、特開昭64-54879号公報記載の素子で
実施できる。さらに、図1と同じ様に駆動手段が順次駆
動パルスを供給するものであるが、選択手段が通例のイ
ンターラインＣＣＤと同様に垂直電荷転送素子への転送
を一括して行なう特開昭62-237871号公報、特開平4-286
282号公報に記載の素子でも実施できる。また、図14で
示した従来技術の駆動手段と選択手段を用いても良い。
更に、行選択手段、水平走査手段がランダムアクセスの
できるデコーダで構成されても良い。また、水平走査手
段内の増幅手段は先に述べた様々な変形が可能である。
さらに、垂直電荷転送手段が電荷転送制御部を持たない
場合にも実施できる。
の出力端子毎に設けられた増幅器と該増幅器の入力端子
に接続された不要電荷のはきだしゲートと兼用されたリ
セットスイッチと増幅器の出力を保持する出力保持容量
を有する増幅手段と、出力保持容量に保持された出力を
選択して出力する水平走査回路とで構成する事により、
はきだしゲート132とはきだしドレイン133をなくし、高
集積で転送効率不良が起こらない水平走査手段を実現す
る事は、駆動手段が垂直電荷転送手段内に信号電荷を保
持しつつ転送するための第1の電位井戸と上記垂直電荷
転送手段内に流入するスメア電荷等の不要電荷を保持し
つつ転送するための上記垂直電荷転送手段の複数電極に
渡る第2の電位井戸を同時に形成させ、増幅手段が少な
くとも一つの保持容量を持てば、駆動手段、行選択手
段、水平走査手段の具体的構成やその駆動方法によらず
実施できる。例えば、駆動手段や行選択手段は本発明と
同様だが信号電荷が一電極下に限定された特開昭57-781
67号公報に記載された素子、行選択手段が図1と同様に
一水平行を選択するものであるが、駆動がインターライ
ン型ＣＣＤと同様の多相の外部パルスにより行なわれる
特開昭60-247382号公報、特開昭62-230270号公報、特開
昭63-62480号公報、特開昭64-54879号公報記載の素子で
実施できる。さらに、図1と同じ様に駆動手段が順次駆
動パルスを供給するものであるが、選択手段が通例のイ
ンターラインＣＣＤと同様に垂直電荷転送素子への転送
を一括して行なう特開昭62-237871号公報、特開平4-286
282号公報に記載の素子でも実施できる。また、図14で
示した従来技術の駆動手段と選択手段を用いても良い。
更に、行選択手段、水平走査手段がランダムアクセスの
できるデコーダで構成されても良い。また、水平走査手
段内の増幅手段は先に述べた様々な変形が可能である。
さらに、垂直電荷転送手段が電荷転送制御部を持たない
場合にも実施できる。
【００４９】以上、本発明の全体構成を説明したが、以
下ではタイミング発生手段3と駆動パルス発生手段4から
構成される駆動手段の4つの実施例の詳細な回路構成と
動作を図3から図6を用いて、また、行選択制御手段6と転
送パルス発生手段7から構成される行選択手段の2つの実
施例の詳細な回路構成と動作を図7と図8を用いて説明
し、図9から図13により以上の回路に用いられるデバイス
の構造について説明する。
下ではタイミング発生手段3と駆動パルス発生手段4から
構成される駆動手段の4つの実施例の詳細な回路構成と
動作を図3から図6を用いて、また、行選択制御手段6と転
送パルス発生手段7から構成される行選択手段の2つの実
施例の詳細な回路構成と動作を図7と図8を用いて説明
し、図9から図13により以上の回路に用いられるデバイス
の構造について説明する。
【００５０】（2）駆動手段 （イ）駆動手段の第1の実施例 図3（ａ）は、タイミング発生手段3と駆動パルス発生手
段4からなる駆動手段の第1の実施例の回路構成図、同図
（ｂ）は同図（ａ）の回路の駆動パルスタイミング図で
ある。図（ａ）中21はタイミング発生手段3を構成する
単一の正電源で動作する従来と同様の2相レシオレス
ダイナミック シフトレジスタである。シフトレジスタ
21の中の実線は1段の区切りを示し、本実施例では一行
毎に一段が設けられている。20、22から29により負値の
電圧を低レベルに持つ駆動パルスを駆動パルス線に供給
する駆動パルス発生手段4が構成され、破線内が駆動パ
ルス発生手段4の一行毎にもうけられた回路部分を示
す。20、22、23、27でタイミング信号の低レベルを負値
にシフトする前置駆動パルス電圧変換器が構成され、20
が配列の外に設けられ図1に示した行選択制御手段6の端
子ＶＩＮに印加される単一正電源値の走査開始パルスの
低レベルを負値にシフトする走査開始パルス電圧変換器
20である。走査開始パルス電圧変換器20は例えば図5に
示す41から43からなる電圧変換器でバッファｎＭＯＳ41
をなくしてＰＭＯＳ42のソースとなるｃ点に端子ＶＩＮ
を接続する。また、22-1、22-2はタイミング信号を伝達
するための第1と第2の結合容量、23-1、23-2はバイアス
電圧設定スイッチ、27は駆動パルスの低レベル電圧を供
給する負電源線である。また、24から27で負値の駆動パ
ルスを駆動パルス線に供給するドライバが構成され、25
は駆動パルスの高レベル電圧を供給する電源線、24は負
電源線27の電圧を駆動パルス線5に伝えるための第1のス
イッチ、26は電源線25の電圧を駆動パルス線5に伝える
ための第2のスイッチである。28は高耐圧化ＭＯＳトラ
ンジスタ、29はシフトレジスタ21を駆動する単一の正電
源駆動信号と同じ電圧値を持つ正電源線、5は駆動パル
ス線である。また、Ｔ１、Ｔ２、ＴＩＮ、ＶＩＮ、Ｖ
Ｌ、ＶＭ、Ｖｃｃ、ＧＮＤは図1と同様である。なお、
更にまた、φｎ、φｎ+1はシフトレジスタ21のｎ行、ｎ
+1行出力を示す。一方、図3（ｂ）において、ｖｌ、ｖ
ｍ、ｖｃｃは図2と同じである。ｆｃはシフトレジスタ2
1の2相シフトパルスのシフト周波数、ｔｆは駆動パルス
線電圧の立ち下がり時間、ｔｒは駆動パルス線電圧の立
ち下がり時間である。以下、動作を説明する。
段4からなる駆動手段の第1の実施例の回路構成図、同図
（ｂ）は同図（ａ）の回路の駆動パルスタイミング図で
ある。図（ａ）中21はタイミング発生手段3を構成する
単一の正電源で動作する従来と同様の2相レシオレス
ダイナミック シフトレジスタである。シフトレジスタ
21の中の実線は1段の区切りを示し、本実施例では一行
毎に一段が設けられている。20、22から29により負値の
電圧を低レベルに持つ駆動パルスを駆動パルス線に供給
する駆動パルス発生手段4が構成され、破線内が駆動パ
ルス発生手段4の一行毎にもうけられた回路部分を示
す。20、22、23、27でタイミング信号の低レベルを負値
にシフトする前置駆動パルス電圧変換器が構成され、20
が配列の外に設けられ図1に示した行選択制御手段6の端
子ＶＩＮに印加される単一正電源値の走査開始パルスの
低レベルを負値にシフトする走査開始パルス電圧変換器
20である。走査開始パルス電圧変換器20は例えば図5に
示す41から43からなる電圧変換器でバッファｎＭＯＳ41
をなくしてＰＭＯＳ42のソースとなるｃ点に端子ＶＩＮ
を接続する。また、22-1、22-2はタイミング信号を伝達
するための第1と第2の結合容量、23-1、23-2はバイアス
電圧設定スイッチ、27は駆動パルスの低レベル電圧を供
給する負電源線である。また、24から27で負値の駆動パ
ルスを駆動パルス線に供給するドライバが構成され、25
は駆動パルスの高レベル電圧を供給する電源線、24は負
電源線27の電圧を駆動パルス線5に伝えるための第1のス
イッチ、26は電源線25の電圧を駆動パルス線5に伝える
ための第2のスイッチである。28は高耐圧化ＭＯＳトラ
ンジスタ、29はシフトレジスタ21を駆動する単一の正電
源駆動信号と同じ電圧値を持つ正電源線、5は駆動パル
ス線である。また、Ｔ１、Ｔ２、ＴＩＮ、ＶＩＮ、Ｖ
Ｌ、ＶＭ、Ｖｃｃ、ＧＮＤは図1と同様である。なお、
更にまた、φｎ、φｎ+1はシフトレジスタ21のｎ行、ｎ
+1行出力を示す。一方、図3（ｂ）において、ｖｌ、ｖ
ｍ、ｖｃｃは図2と同じである。ｆｃはシフトレジスタ2
1の2相シフトパルスのシフト周波数、ｔｆは駆動パルス
線電圧の立ち下がり時間、ｔｒは駆動パルス線電圧の立
ち下がり時間である。以下、動作を説明する。
【００５１】垂直帰線期間内に端子ＶＩＮに行選択制御
手段6の走査開始パルスがシフトレジスタ21に入力され
ると全段の出力が接地電圧にリセットされる。この時、
同時に走査開始パルス電圧変換器20からの出力パルスに
より、バイアス電圧設定スイッチ23-1、23-2がオンし、
第1と第2のスイッチ24、26のゲート端子電圧が端子ＶＬ
に印加されている負電圧値ｖｌに設定され、第1と第2の
スイッチ24、26がオフし、各行の駆動パルス線5はフロ
ーテイング状態になる。次いで、スイッチ23-1、23-2が
オフし、第1と第2のスイッチ24、26のゲート端子電圧は
負電圧値ｖｌに保持される。この後、２相シフトパルス
が端子Ｔ１、Ｔ２に印加されている状態で1つめの走査
開始パルスがＴＩＮに印加されると、2相シフトパルス
の周波数ｆｃの逆数の時間間隔でパルスがシフトレジス
タ21内をシフトしていく。このパルスがｎ行目に到達し
シフトレジスタ21のｎ行目出力φｎが接地電圧から正電
圧ｖｃｃになると、第1の結合容量22-1介して、第1のス
イッチ24のゲート端子が負電圧値ｖｌから正方向に変化
し、スイッチ26がオンし、ｎ行の駆動パルス線5の電圧
はｖｍから負電源線27に印加された負電圧値ｖｌに立ち
下がる。（図3（ｂ）時刻ｔ1）次いで、1/2ｆｃ時間後
には、ｎ行目の出力φｎが接地電圧になり、第1のスイ
ッチ24のゲート端子電圧は再びｖｌとなり、スイッチ24
がオフし、ｎ行の駆動パルス線5の電圧は負電圧値ｖｌ
に保持される。（図3（ｂ）時刻Ｔ２）更に、1/ｆｃ時
間後に、ｎ+1行目出力φｎ+1が接地電圧から正電圧ｖｃ
ｃになると、第2の結合容量22-2を介して、第2のスイッ
チ26のゲート端子電圧が負電圧値ｖｌから正方向に変化
し、スイッチ26がオンし、ｎ行の駆動パルス線5の電圧
はｖｌから電源線25に印加されたｖｍに立ち上がる。
（図3（ｂ）時刻ｔ3）3/2＊1/ｆｃ時間後にｎ+1行目φ
ｎ+1が接地電圧になると、第2のスイッチ26のゲート端
子電圧は再びｖｌとなり、スイッチ26がオフし、ｎ行の
駆動パルス線5の電圧はｖｍに保持される。（図3（ｂ）
時刻ｔ4）この状態は次ぎの走査開始パルスがｎ行目に
到達するまで保持される。以上の動作が各走査開始パル
スに対し行なわれ、垂直電荷転送手段2内に所望の電位
井戸が形成される。後述する行選択手段の動作により発
生した転送パルスを駆動パルス線5に印加する事によ
り、信号はホトダイオードからこのようにして形成され
た電位の井戸に転送される。ｎ行目の転送パルスは、第
1のスイッチ24と第2のスイッチ26が共にオフ状態にあ
る、ｎ行目の信号を転送するための電位井戸を形成する
ための第1の走査開始パルスがｎ行目に到達した後の図3
（ｂ）のｔ3以降以降で、第2の走査パルスがｎ行目に到
達するまでの時刻までの間に印加される。この際、転送
パルスが図3（ａ）の駆動パルス線5に図の左側から印加
されると、第1のスイッチ24と第2のスイッチ26の駆動パ
ルス出力点Ａの電圧もｖｍから転送パルスの高レベル電
圧値に向って上昇する。しかし、高耐圧化ＭＯＳトラン
ジスタ28のゲート端子電圧はｖｃｃに固定されているの
で、Ａ点電圧はｖｃｃ-ｖｔｈｄ以上に上昇する事はな
い。ここに、ｖｔｈｄはトランジスタ28を構成する図11
のデプレッション型ｎＭＯＳのしきい電圧である。従っ
て、転送パルスの高レベルとｖｌもしくはｖｍ間の電圧
は、高耐圧化ＭＯＳトランジスタ28と第1のスイッチ24
もしくは第2のスイッチで分圧され各トランジスタのソ
ースドレイン間に印加される。
手段6の走査開始パルスがシフトレジスタ21に入力され
ると全段の出力が接地電圧にリセットされる。この時、
同時に走査開始パルス電圧変換器20からの出力パルスに
より、バイアス電圧設定スイッチ23-1、23-2がオンし、
第1と第2のスイッチ24、26のゲート端子電圧が端子ＶＬ
に印加されている負電圧値ｖｌに設定され、第1と第2の
スイッチ24、26がオフし、各行の駆動パルス線5はフロ
ーテイング状態になる。次いで、スイッチ23-1、23-2が
オフし、第1と第2のスイッチ24、26のゲート端子電圧は
負電圧値ｖｌに保持される。この後、２相シフトパルス
が端子Ｔ１、Ｔ２に印加されている状態で1つめの走査
開始パルスがＴＩＮに印加されると、2相シフトパルス
の周波数ｆｃの逆数の時間間隔でパルスがシフトレジス
タ21内をシフトしていく。このパルスがｎ行目に到達し
シフトレジスタ21のｎ行目出力φｎが接地電圧から正電
圧ｖｃｃになると、第1の結合容量22-1介して、第1のス
イッチ24のゲート端子が負電圧値ｖｌから正方向に変化
し、スイッチ26がオンし、ｎ行の駆動パルス線5の電圧
はｖｍから負電源線27に印加された負電圧値ｖｌに立ち
下がる。（図3（ｂ）時刻ｔ1）次いで、1/2ｆｃ時間後
には、ｎ行目の出力φｎが接地電圧になり、第1のスイ
ッチ24のゲート端子電圧は再びｖｌとなり、スイッチ24
がオフし、ｎ行の駆動パルス線5の電圧は負電圧値ｖｌ
に保持される。（図3（ｂ）時刻Ｔ２）更に、1/ｆｃ時
間後に、ｎ+1行目出力φｎ+1が接地電圧から正電圧ｖｃ
ｃになると、第2の結合容量22-2を介して、第2のスイッ
チ26のゲート端子電圧が負電圧値ｖｌから正方向に変化
し、スイッチ26がオンし、ｎ行の駆動パルス線5の電圧
はｖｌから電源線25に印加されたｖｍに立ち上がる。
（図3（ｂ）時刻ｔ3）3/2＊1/ｆｃ時間後にｎ+1行目φ
ｎ+1が接地電圧になると、第2のスイッチ26のゲート端
子電圧は再びｖｌとなり、スイッチ26がオフし、ｎ行の
駆動パルス線5の電圧はｖｍに保持される。（図3（ｂ）
時刻ｔ4）この状態は次ぎの走査開始パルスがｎ行目に
到達するまで保持される。以上の動作が各走査開始パル
スに対し行なわれ、垂直電荷転送手段2内に所望の電位
井戸が形成される。後述する行選択手段の動作により発
生した転送パルスを駆動パルス線5に印加する事によ
り、信号はホトダイオードからこのようにして形成され
た電位の井戸に転送される。ｎ行目の転送パルスは、第
1のスイッチ24と第2のスイッチ26が共にオフ状態にあ
る、ｎ行目の信号を転送するための電位井戸を形成する
ための第1の走査開始パルスがｎ行目に到達した後の図3
（ｂ）のｔ3以降以降で、第2の走査パルスがｎ行目に到
達するまでの時刻までの間に印加される。この際、転送
パルスが図3（ａ）の駆動パルス線5に図の左側から印加
されると、第1のスイッチ24と第2のスイッチ26の駆動パ
ルス出力点Ａの電圧もｖｍから転送パルスの高レベル電
圧値に向って上昇する。しかし、高耐圧化ＭＯＳトラン
ジスタ28のゲート端子電圧はｖｃｃに固定されているの
で、Ａ点電圧はｖｃｃ-ｖｔｈｄ以上に上昇する事はな
い。ここに、ｖｔｈｄはトランジスタ28を構成する図11
のデプレッション型ｎＭＯＳのしきい電圧である。従っ
て、転送パルスの高レベルとｖｌもしくはｖｍ間の電圧
は、高耐圧化ＭＯＳトランジスタ28と第1のスイッチ24
もしくは第2のスイッチで分圧され各トランジスタのソ
ースドレイン間に印加される。
【００５２】本実施例によれば、第1に、タイミング発
生チップから単一正電源値駆動信号が端子Ｔ１、Ｔ２、
ＴＩＮに印加されると、シフトレジスタ21がｎ行、ｎ+1
行にタイミング信号となるφｎ、φｎ+1を出力する。こ
のタイミング信号と、負電源入力端子ＶＬに印加された
負電源とから、20、22から29からなる駆動パルス発生手
段が低レベルが負値の電圧値を低レベルに有する駆動パ
ルスを駆動パルス線5に供給する。この結果、シフトレ
ジスタ21内の比較的大きなパルス線を駆動する2相シフ
パルスを発生するドライバが不要になり、撮像装置の低
消費電力化が可能となるという効果を有する。なお、前
置駆動パルス電圧変換器20を設けず外部から負値パルス
をバイアス設定スイッチ23-1、23-2に与えるようにして
も、バイアス設定スイッチ23-1、23-2は一フィールドに
一回動作するだけなので、撮像装置の低消費電力化とい
う効果には変りはない。
生チップから単一正電源値駆動信号が端子Ｔ１、Ｔ２、
ＴＩＮに印加されると、シフトレジスタ21がｎ行、ｎ+1
行にタイミング信号となるφｎ、φｎ+1を出力する。こ
のタイミング信号と、負電源入力端子ＶＬに印加された
負電源とから、20、22から29からなる駆動パルス発生手
段が低レベルが負値の電圧値を低レベルに有する駆動パ
ルスを駆動パルス線5に供給する。この結果、シフトレ
ジスタ21内の比較的大きなパルス線を駆動する2相シフ
パルスを発生するドライバが不要になり、撮像装置の低
消費電力化が可能となるという効果を有する。なお、前
置駆動パルス電圧変換器20を設けず外部から負値パルス
をバイアス設定スイッチ23-1、23-2に与えるようにして
も、バイアス設定スイッチ23-1、23-2は一フィールドに
一回動作するだけなので、撮像装置の低消費電力化とい
う効果には変りはない。
【００５３】また、端子ＶＭに印加されている駆動パル
スの高レベル電圧を通例のインターライン型ＣＣＤで行
なわれている様に接地電圧とすることにより、駆動手段
を動作させるための電源数を低減でき、端子ＶＭと端子
ＧＮＤは共通化できる。
スの高レベル電圧を通例のインターライン型ＣＣＤで行
なわれている様に接地電圧とすることにより、駆動手段
を動作させるための電源数を低減でき、端子ＶＭと端子
ＧＮＤは共通化できる。
【００５４】さらに、通例、単一正電源で動作する微細
なｎＭＯＳが形成されるｐウエルには、基板効果係数の
低減、フィールドの寄生ＭＯＳのしきい電圧の確保、接
合容量の低減のため負値のバックバイアスｖｂｂが印加
される。このバックバイアス電圧と、端子ＶＬに印加さ
れている駆動パルスの低レベル電圧を等しい値にして、
駆動手段を動作させるための電源数を低減し、端子ＶＬ
をバックバイアス印加端子（図示せず）は共通としても
よい。
なｎＭＯＳが形成されるｐウエルには、基板効果係数の
低減、フィールドの寄生ＭＯＳのしきい電圧の確保、接
合容量の低減のため負値のバックバイアスｖｂｂが印加
される。このバックバイアス電圧と、端子ＶＬに印加さ
れている駆動パルスの低レベル電圧を等しい値にして、
駆動手段を動作させるための電源数を低減し、端子ＶＬ
をバックバイアス印加端子（図示せず）は共通としても
よい。
【００５５】以上述べた2つの電源数低減を本実施例で
実施する事により、駆動手段の全てを、単一の正電圧値
を持つ駆動信号と、駆動信号と等しい電圧値を持つ正電
源並びに一負電源とにより駆動できる。第2に、本実施
例によれば、シフトレジスタ21の出力φｎ、φｎ+1に基
ずき第1のスイッチ24と第2のスイッチ26をオンオフし、
負電源線27に印加された負電圧と電源線25に印加された
駆動パルスの高レベル電圧を切り変える事により、駆動
パルスを駆動パルス線5に発生させているので、駆動パ
ルス線5は駆動パルスの立ち上がり期間ｔｆ、立ち下が
り期間ｔｒを除く全ての期間でフローテイング状態とな
る。従って、走査開始パルスの印加時間間隔を駆動パル
スのシフト周期のｎ倍とし、転送パルスの印加時間をこ
の時間間隔以下の充分な時間に設定すれば、貫通電流が
流れることによる消費電力の増加や、残像の発生もな
く、駆動パルス線と転送パルスの共通化し、画素部を高
集積化できるという効果を有する。
実施する事により、駆動手段の全てを、単一の正電圧値
を持つ駆動信号と、駆動信号と等しい電圧値を持つ正電
源並びに一負電源とにより駆動できる。第2に、本実施
例によれば、シフトレジスタ21の出力φｎ、φｎ+1に基
ずき第1のスイッチ24と第2のスイッチ26をオンオフし、
負電源線27に印加された負電圧と電源線25に印加された
駆動パルスの高レベル電圧を切り変える事により、駆動
パルスを駆動パルス線5に発生させているので、駆動パ
ルス線5は駆動パルスの立ち上がり期間ｔｆ、立ち下が
り期間ｔｒを除く全ての期間でフローテイング状態とな
る。従って、走査開始パルスの印加時間間隔を駆動パル
スのシフト周期のｎ倍とし、転送パルスの印加時間をこ
の時間間隔以下の充分な時間に設定すれば、貫通電流が
流れることによる消費電力の増加や、残像の発生もな
く、駆動パルス線と転送パルスの共通化し、画素部を高
集積化できるという効果を有する。
【００５６】第3に、本実施例によれば、ゲート端子電
圧がｖｃｃに設定された高耐圧化ＭＯＳトランジスタ28
により、駆動パルス線5と負電源線27間の転送パルスの
高レベル電圧ｖｈと負電圧ｖｌの電圧もしくは駆動パル
ス線5と電源線5間の転送パルスの高レベル電圧ｖｈと電
圧ｖｍの電圧は、高耐圧化ＭＯＳトランジスタ28と第1
のスイッチ24もしくは第2のスイッチで分圧され各トラ
ンジスタのソースドレイン間に印加されるので、駆動パ
ルス発生手段の高信頼度化を図れるという効果がある。
しかも、トランジスタ28のしきい電圧を負としそのゲー
トに正電圧ｖｃｃが印加されているので、駆動パルスの
駆動線5への印加速度への影響は少なくできる。
圧がｖｃｃに設定された高耐圧化ＭＯＳトランジスタ28
により、駆動パルス線5と負電源線27間の転送パルスの
高レベル電圧ｖｈと負電圧ｖｌの電圧もしくは駆動パル
ス線5と電源線5間の転送パルスの高レベル電圧ｖｈと電
圧ｖｍの電圧は、高耐圧化ＭＯＳトランジスタ28と第1
のスイッチ24もしくは第2のスイッチで分圧され各トラ
ンジスタのソースドレイン間に印加されるので、駆動パ
ルス発生手段の高信頼度化を図れるという効果がある。
しかも、トランジスタ28のしきい電圧を負としそのゲー
トに正電圧ｖｃｃが印加されているので、駆動パルスの
駆動線5への印加速度への影響は少なくできる。
【００５７】なお、本実施例では一行毎にシフトレジス
タ21の一段を設けたが、シフトレジスタ21の各段から2
相シフトパルスの双方に同期して180度位相のずれたパ
ルスを出力させ、この双方をタイミング信号として用い
て、2行にシフトレジスタ21の1段を設ける様にして、シ
フトレジスタ21を構成する素子数を1/2にしてもよい。 （ロ）駆動手段の第2の実施例 通例のインターライン型ＣＣＤでは、2次元状に配置さ
れたホトダイオード1と垂直電荷転送手段2をｐウエル内
に形成し、ｎ基板に正電圧を行なう事によりホトダイオ
ードの過剰電荷を排出している。しかし、オーバーフロ
ーのための電圧が与えられる基板電圧は基板濃度等のば
らつきにより各チップでばらつく。この結果、ｎ基板上
にｐＭＯＳを直接形成するとそのバックバイアスがチッ
プ毎に変化することになるため、ｐＭＯＳを用いた回路
にはこの変化を考慮した裕度をとらなくてはならないと
いう課題が生じる。第1の実施例において用いた2相のレ
シオレスダイナミックシフトレジスタはウエル内に形成
されたｎＭＯＳだけで構成されるため、以上述べた課題
は存在しない。しかし、ｎ行の出力φｎが2相シフトパ
ルスの内片方に同期して出力されるため、第1の実施例
の構成では駆動パルスのｔｆ、ｔｒをシフトレジスタシ
フト周期１/ｆｃの1/2程度にしかできず、ｆｃが高い場
合に駆動パルスの振幅が低下する。一方、特開昭61-157
188号公報、特開昭61-214871号公報に記載されたパルス
幅伸長器は、伸長のために必要なスイッチの数が多く、
高集積化が困難である。本実施例は、以上の課題を解決
するために、タイミング発生手段を2相ダイナミック型
シフトレジスタと、第1のシフトレジスタの出力により
オンし正電源線と出力を接続する第1のスイッチと該第1
の出力よりシフト周期の1/2のＮ倍（Ｎは2以上の整数）
だけ遅れたシフトレジスタの第2の出力によりオンし接
地線と出力を接続する第2のスイッチからなるパルス幅
伸長器で構成したものである。図4（ａ）は、タイミン
グ発生手段3と駆動パルス発生手段4からなる駆動手段の
第2の実施例の回路構成図、同図（ｂ）は同図（ａ）の
回路の駆動パルスタイミング図である。図（ａ）で破線
内がタイミング発生手段3の一部を構成するパルス幅伸
長器の一行分の回路と駆動パルス発生手段4の一行毎に
もうけられた回路部分を示す。図4（ａ）中21から33に
よりタイミング発生手段3が構成され、21は図3（ａ）と
同様、29から33でパルス幅伸長器が構成され、30、31は
スイッチ、32はバイアス設定用スイッチ、33は接地線で
ある。また、20、22から29は図3（ａ）と同様で駆動パ
ルス発生手段を構成する。5、Ｔ１、Ｔ２、ＴＩＮ、Ｖ
ＩＮ、ＶＬ、ＶＭ、Ｖｃｃ、ＧＮＤは図3（ａ）と同様
である。更にまた、φｎ、φｎ+1、φｎ+2、φｎ+3はシ
フトレジスタ21のｎ行、ｎ+1行、ｎ+2行、ｎ+3行出力を
示す。一方、図4（ｂ）において、ｖｌ、ｖｍ、ｖｃ
ｃ、ｆｃ、ｔｆ、ｔｒは図3（ｂ）と同様である。以
下、駆動パルスのｔｆ、ｔｒをシフトレジスタシフト周
期１/2ｆｃ以上にするための動作を説明する。
タ21の一段を設けたが、シフトレジスタ21の各段から2
相シフトパルスの双方に同期して180度位相のずれたパ
ルスを出力させ、この双方をタイミング信号として用い
て、2行にシフトレジスタ21の1段を設ける様にして、シ
フトレジスタ21を構成する素子数を1/2にしてもよい。 （ロ）駆動手段の第2の実施例 通例のインターライン型ＣＣＤでは、2次元状に配置さ
れたホトダイオード1と垂直電荷転送手段2をｐウエル内
に形成し、ｎ基板に正電圧を行なう事によりホトダイオ
ードの過剰電荷を排出している。しかし、オーバーフロ
ーのための電圧が与えられる基板電圧は基板濃度等のば
らつきにより各チップでばらつく。この結果、ｎ基板上
にｐＭＯＳを直接形成するとそのバックバイアスがチッ
プ毎に変化することになるため、ｐＭＯＳを用いた回路
にはこの変化を考慮した裕度をとらなくてはならないと
いう課題が生じる。第1の実施例において用いた2相のレ
シオレスダイナミックシフトレジスタはウエル内に形成
されたｎＭＯＳだけで構成されるため、以上述べた課題
は存在しない。しかし、ｎ行の出力φｎが2相シフトパ
ルスの内片方に同期して出力されるため、第1の実施例
の構成では駆動パルスのｔｆ、ｔｒをシフトレジスタシ
フト周期１/ｆｃの1/2程度にしかできず、ｆｃが高い場
合に駆動パルスの振幅が低下する。一方、特開昭61-157
188号公報、特開昭61-214871号公報に記載されたパルス
幅伸長器は、伸長のために必要なスイッチの数が多く、
高集積化が困難である。本実施例は、以上の課題を解決
するために、タイミング発生手段を2相ダイナミック型
シフトレジスタと、第1のシフトレジスタの出力により
オンし正電源線と出力を接続する第1のスイッチと該第1
の出力よりシフト周期の1/2のＮ倍（Ｎは2以上の整数）
だけ遅れたシフトレジスタの第2の出力によりオンし接
地線と出力を接続する第2のスイッチからなるパルス幅
伸長器で構成したものである。図4（ａ）は、タイミン
グ発生手段3と駆動パルス発生手段4からなる駆動手段の
第2の実施例の回路構成図、同図（ｂ）は同図（ａ）の
回路の駆動パルスタイミング図である。図（ａ）で破線
内がタイミング発生手段3の一部を構成するパルス幅伸
長器の一行分の回路と駆動パルス発生手段4の一行毎に
もうけられた回路部分を示す。図4（ａ）中21から33に
よりタイミング発生手段3が構成され、21は図3（ａ）と
同様、29から33でパルス幅伸長器が構成され、30、31は
スイッチ、32はバイアス設定用スイッチ、33は接地線で
ある。また、20、22から29は図3（ａ）と同様で駆動パ
ルス発生手段を構成する。5、Ｔ１、Ｔ２、ＴＩＮ、Ｖ
ＩＮ、ＶＬ、ＶＭ、Ｖｃｃ、ＧＮＤは図3（ａ）と同様
である。更にまた、φｎ、φｎ+1、φｎ+2、φｎ+3はシ
フトレジスタ21のｎ行、ｎ+1行、ｎ+2行、ｎ+3行出力を
示す。一方、図4（ｂ）において、ｖｌ、ｖｍ、ｖｃ
ｃ、ｆｃ、ｔｆ、ｔｒは図3（ｂ）と同様である。以
下、駆動パルスのｔｆ、ｔｒをシフトレジスタシフト周
期１/2ｆｃ以上にするための動作を説明する。
【００５８】第1の実施例と同様に、垂直帰線期間内に
端子ＶＩＮに行選択制御手段6の走査開始パルスがシフ
トレジスタ21に入力されると全段の出力が接地電圧にリ
セットされるとともに、走査開始パルス電圧変換器20か
らの出力パルスにより、バイアス電圧設定スイッチ23-
1、23-2がオンし、第1と第2のスイッチ24、26のゲート
端子電圧が負電源線27に印加された負電圧値ｖｌにリセ
ットされる。これと同時に、端子ＶＩＮに印加された行
選択制御手段6の走査開始パルスによりバイアス設定用
スイッチ32がオンし、結合容量22-1、22-2の他端子Ｂも
接地線33に印加された接地電圧にバイアスされる。この
後、ｎ行目の出力φｎが接地電圧からｖｃｃになると、
スイッチ30がオンし端子Ｂの電圧が接地電圧から上昇
し、（図4（ｂ）時刻ｔ1）次いで、ｎ+1行目の出力φｎ
+1がｖｃｃになると、スイッチ31がオンし端子Ｂの電圧
が接地電圧になる。（図4（ｂ）時刻Ｔ２）このように
して端子Ｂに発生した1/ｆｃの幅を持つ第1のタイミン
グ信号により、スイッチ24がオンし、ｎ行の駆動パルス
線電圧は1/ｆｃの時間内にｖｍからｖｌに立ち下がる。
この後、同様にして、φｎ+2とφｎ+3から第ｎ+2行目の
パルス幅伸長器により、1/ｆｃの幅を持つ第2のタイミ
ング信号が発生し、（図4（ｂ）時刻ｔ3からｔ4）第2の
スイッチ26がオンし、ｎ行の駆動パルス線電圧は1/ｆｃ
の時間内にｖｌからｖｍに立ちあがる。
端子ＶＩＮに行選択制御手段6の走査開始パルスがシフ
トレジスタ21に入力されると全段の出力が接地電圧にリ
セットされるとともに、走査開始パルス電圧変換器20か
らの出力パルスにより、バイアス電圧設定スイッチ23-
1、23-2がオンし、第1と第2のスイッチ24、26のゲート
端子電圧が負電源線27に印加された負電圧値ｖｌにリセ
ットされる。これと同時に、端子ＶＩＮに印加された行
選択制御手段6の走査開始パルスによりバイアス設定用
スイッチ32がオンし、結合容量22-1、22-2の他端子Ｂも
接地線33に印加された接地電圧にバイアスされる。この
後、ｎ行目の出力φｎが接地電圧からｖｃｃになると、
スイッチ30がオンし端子Ｂの電圧が接地電圧から上昇
し、（図4（ｂ）時刻ｔ1）次いで、ｎ+1行目の出力φｎ
+1がｖｃｃになると、スイッチ31がオンし端子Ｂの電圧
が接地電圧になる。（図4（ｂ）時刻Ｔ２）このように
して端子Ｂに発生した1/ｆｃの幅を持つ第1のタイミン
グ信号により、スイッチ24がオンし、ｎ行の駆動パルス
線電圧は1/ｆｃの時間内にｖｍからｖｌに立ち下がる。
この後、同様にして、φｎ+2とφｎ+3から第ｎ+2行目の
パルス幅伸長器により、1/ｆｃの幅を持つ第2のタイミ
ング信号が発生し、（図4（ｂ）時刻ｔ3からｔ4）第2の
スイッチ26がオンし、ｎ行の駆動パルス線電圧は1/ｆｃ
の時間内にｖｌからｖｍに立ちあがる。
【００５９】本実施例によれば、第1に、2相のレシオレ
スダイナミックシフトレジスタ21と2つスイッチ30、31
で構成されるパルス幅伸長器を設けることにより、タイ
ミング発生手段にｐＭＯＳを用いる事なく、また、集積
度を損なう事なく、駆動パルス線の駆動パルス電圧の立
ち上がり立ち下がり時間を1/ｆｃにする事ができ、シフ
トレジスタの高速走査を行なっても、充分な立ち上がり
立ち下がり特性を得る事ができる。
スダイナミックシフトレジスタ21と2つスイッチ30、31
で構成されるパルス幅伸長器を設けることにより、タイ
ミング発生手段にｐＭＯＳを用いる事なく、また、集積
度を損なう事なく、駆動パルス線の駆動パルス電圧の立
ち上がり立ち下がり時間を1/ｆｃにする事ができ、シフ
トレジスタの高速走査を行なっても、充分な立ち上がり
立ち下がり特性を得る事ができる。
【００６０】第2に、本実施例によれば、ｎ行目の駆動
パルス線電圧を立ち下げるタイミング信号を発生するパ
ルス幅伸長器とｎ+2行目の駆動パルス線電圧を立ちあげ
るタイミング信号を発生するパルス幅伸長器を共用化す
る事により、パルス幅伸長器を構成するトランジスタ数
を減らせるという効果がある。
パルス線電圧を立ち下げるタイミング信号を発生するパ
ルス幅伸長器とｎ+2行目の駆動パルス線電圧を立ちあげ
るタイミング信号を発生するパルス幅伸長器を共用化す
る事により、パルス幅伸長器を構成するトランジスタ数
を減らせるという効果がある。
【００６１】なお、本実施例では、タイミング信号を1/
ｆｃに伸長した例を示したが、シフトレジスタのシフト
周期の1/2のＮ倍（Ｎは2以上の整数）のパルス幅であれ
ば、任意の幅であればよい。シフトレジスタのシフト周
期の非整数倍のパルス幅を得るためには、実施例の様に
シフトレジスタの2相シフトパルスの片方に同期した出
力だけを用いるのでなく2相シフトパルスの双方に同期
する出力も用いればよい。
ｆｃに伸長した例を示したが、シフトレジスタのシフト
周期の1/2のＮ倍（Ｎは2以上の整数）のパルス幅であれ
ば、任意の幅であればよい。シフトレジスタのシフト周
期の非整数倍のパルス幅を得るためには、実施例の様に
シフトレジスタの2相シフトパルスの片方に同期した出
力だけを用いるのでなく2相シフトパルスの双方に同期
する出力も用いればよい。
【００６２】以上、本実施例で図1の電荷転送手段2の駆
動パルスを発生するために用いた、2相ダイナミック型
シフトレジスタと、シフトレジスタの第1の出力により
オンし正電源線と出力を接続する第1のスイッチとシフ
トレジスタの第2の出力によりオンし接地線と出力を接
続する第2のスイッチからなるパルス幅伸長器を有する
タイミング発生手段は、2つのトランジスタを付加する
だけで、ｎＭＯＳからなる2相のダイナミックシフトレ
ジスタシフトを用いシフト周期の1/2のＮ倍（Ｎは2以上
の整数）のパルス幅を持つ発生できるという効果を有
し、広く実施できる。
動パルスを発生するために用いた、2相ダイナミック型
シフトレジスタと、シフトレジスタの第1の出力により
オンし正電源線と出力を接続する第1のスイッチとシフ
トレジスタの第2の出力によりオンし接地線と出力を接
続する第2のスイッチからなるパルス幅伸長器を有する
タイミング発生手段は、2つのトランジスタを付加する
だけで、ｎＭＯＳからなる2相のダイナミックシフトレ
ジスタシフトを用いシフト周期の1/2のＮ倍（Ｎは2以上
の整数）のパルス幅を持つ発生できるという効果を有
し、広く実施できる。
【００６３】(ハ)駆動手段の第3の実施例 第1、第2の実施例では、前置駆動パルス電圧変換器内の
結合容量22-1、22-2によりタイミング信号の低レベル電
圧を負値にシフトした前置駆動パルスを発生し、これに
より第1と、第2のスイッチ24、26を駆動している。この
ような容量結合による低レベル電圧を負値にシフトする
前置駆動パルスの発生方法は、以下の3つの課題を有す
る。第1に駆動パルス線5の電圧を制御する第1と第2のス
イッチ24、26のゲート端子がほとんどの期間フローテイ
ング状態にあるため、ノイズにより各スイッチがオンし
駆動パルス線電圧に不用の電圧変化もたらす場合があ
る。第2に第1と第2のスイッチ24、26のゲート端子の電
圧振幅は前置駆動パルスの電圧振幅ｖｃｃ以下であり、
第1と第2のスイッチ24、26の駆動パルス線の駆動能力が
低い。第3に、バイアス電圧設定スイッチ23-1、23-2に
低レベルを負値とするパルスを印加しなければならず、
単一正電源値駆動信号の走査開始パルスの低レベルを負
値にシフトするための走査開始パルス電圧変換器20を必
要とする。本実施例は、前置駆動パルス電圧変換器をタ
イミング発生手段の正電圧出力パルスをソースに入力す
る負のしきい電圧値を持つＰＭＯＳトランジスタと、Ｐ
ＭＯＳのドレインをドレインとし上記負の電源線をソー
スとし常時オン状態にあるｎＭＯＳトランジスタを構成
する事により以上の課題を解決するものである。図5
は、タイミング発生手段3と駆動パルス発生手段4からな
る駆動手段の第3の実施例の回路構成図である。図5で破
線内がタイミング発生手段3の一部をなすパルス幅伸長
器と駆動パルス発生手段4の一行分の回路を示す。図中2
1、29から31、33は図4（ａ）と同様でタイミング発生手
段を構成する。41から43、24から28により駆動パルス発
生手段が構成され、41から43で前置駆動パルス電圧変換
器が構成され、41はパルス幅伸長器の出力保持するため
のバッファｎＭＯＳトランジスタ、42はＰＭＯＳトラン
ジスタ、43は負のしきい電圧値ｖｔｈｄを持ち常時オン
しているｎＭＯＳトランジスタで、24から28は図4
（ａ）と同様である。5、Ｔ１、Ｔ２、ＴＩＮ、ＶＩ
Ｎ、ＶＬ、ＶＭ、Ｖｃｃ、ＧＮＤ、φｎ、φｎ+1、φｎ
+2、φｎ+3は図4（ａ）と同様である。以下、本実施例
における低レベル電圧を負値にシフトした前置駆動パル
スの発生のための動作を説明する。 本実施例ではＰＭ
ＯＳ42のゲートが接地され、ＰＭＯＳのしきい値電圧が
負なので、タイミング信号を発生するパルス幅伸長器の
出力が接地電圧の時にはＰＭＯＳ42はかならずオフして
いる。即ち、パルス幅伸長器の出力が接地電圧の時には
バッファｎＭＯＳ41がオフし、正電圧がＰＭＯＳ42のソ
ースとなるＣ点がＰＭＯＳがオンする正電圧になる事は
ないからである。従って、パルス幅伸長器の出力が接地
電圧の時には負電源線27をソースとし常時オン状態にあ
るｎＭＯＳ43を介して、第1のスイッチ24のゲート端子
には負電源線27の負電圧値が印加される。一方、パルス
幅伸長器の出力が正電圧になると、まず、バッファｎＭ
ＯＳ41がオンし、Ｃ点電圧にはパルス幅伸長器の出力よ
りバッファｎＭＯＳ41のしきい値電圧分だけ低い電圧が
印加される。この結果、ＰＭＯＳ42がオンし、第1のス
イッチ24のゲート端子が正電圧となる。この後、パルス
幅伸長器の出力が再度接地電圧になると、バッファｎＭ
ＯＳ41がオフし、オン状態にあるｎＭＯＳ43により第1
のスイッチ24のゲート端子が負電源線27に印加された負
電圧値になる。以上のようにして、タイミング信号の低
レベルを負値にシフトした前置駆動パルスを発生してい
る。
結合容量22-1、22-2によりタイミング信号の低レベル電
圧を負値にシフトした前置駆動パルスを発生し、これに
より第1と、第2のスイッチ24、26を駆動している。この
ような容量結合による低レベル電圧を負値にシフトする
前置駆動パルスの発生方法は、以下の3つの課題を有す
る。第1に駆動パルス線5の電圧を制御する第1と第2のス
イッチ24、26のゲート端子がほとんどの期間フローテイ
ング状態にあるため、ノイズにより各スイッチがオンし
駆動パルス線電圧に不用の電圧変化もたらす場合があ
る。第2に第1と第2のスイッチ24、26のゲート端子の電
圧振幅は前置駆動パルスの電圧振幅ｖｃｃ以下であり、
第1と第2のスイッチ24、26の駆動パルス線の駆動能力が
低い。第3に、バイアス電圧設定スイッチ23-1、23-2に
低レベルを負値とするパルスを印加しなければならず、
単一正電源値駆動信号の走査開始パルスの低レベルを負
値にシフトするための走査開始パルス電圧変換器20を必
要とする。本実施例は、前置駆動パルス電圧変換器をタ
イミング発生手段の正電圧出力パルスをソースに入力す
る負のしきい電圧値を持つＰＭＯＳトランジスタと、Ｐ
ＭＯＳのドレインをドレインとし上記負の電源線をソー
スとし常時オン状態にあるｎＭＯＳトランジスタを構成
する事により以上の課題を解決するものである。図5
は、タイミング発生手段3と駆動パルス発生手段4からな
る駆動手段の第3の実施例の回路構成図である。図5で破
線内がタイミング発生手段3の一部をなすパルス幅伸長
器と駆動パルス発生手段4の一行分の回路を示す。図中2
1、29から31、33は図4（ａ）と同様でタイミング発生手
段を構成する。41から43、24から28により駆動パルス発
生手段が構成され、41から43で前置駆動パルス電圧変換
器が構成され、41はパルス幅伸長器の出力保持するため
のバッファｎＭＯＳトランジスタ、42はＰＭＯＳトラン
ジスタ、43は負のしきい電圧値ｖｔｈｄを持ち常時オン
しているｎＭＯＳトランジスタで、24から28は図4
（ａ）と同様である。5、Ｔ１、Ｔ２、ＴＩＮ、ＶＩ
Ｎ、ＶＬ、ＶＭ、Ｖｃｃ、ＧＮＤ、φｎ、φｎ+1、φｎ
+2、φｎ+3は図4（ａ）と同様である。以下、本実施例
における低レベル電圧を負値にシフトした前置駆動パル
スの発生のための動作を説明する。 本実施例ではＰＭ
ＯＳ42のゲートが接地され、ＰＭＯＳのしきい値電圧が
負なので、タイミング信号を発生するパルス幅伸長器の
出力が接地電圧の時にはＰＭＯＳ42はかならずオフして
いる。即ち、パルス幅伸長器の出力が接地電圧の時には
バッファｎＭＯＳ41がオフし、正電圧がＰＭＯＳ42のソ
ースとなるＣ点がＰＭＯＳがオンする正電圧になる事は
ないからである。従って、パルス幅伸長器の出力が接地
電圧の時には負電源線27をソースとし常時オン状態にあ
るｎＭＯＳ43を介して、第1のスイッチ24のゲート端子
には負電源線27の負電圧値が印加される。一方、パルス
幅伸長器の出力が正電圧になると、まず、バッファｎＭ
ＯＳ41がオンし、Ｃ点電圧にはパルス幅伸長器の出力よ
りバッファｎＭＯＳ41のしきい値電圧分だけ低い電圧が
印加される。この結果、ＰＭＯＳ42がオンし、第1のス
イッチ24のゲート端子が正電圧となる。この後、パルス
幅伸長器の出力が再度接地電圧になると、バッファｎＭ
ＯＳ41がオフし、オン状態にあるｎＭＯＳ43により第1
のスイッチ24のゲート端子が負電源線27に印加された負
電圧値になる。以上のようにして、タイミング信号の低
レベルを負値にシフトした前置駆動パルスを発生してい
る。
【００６４】本実施例によれば、41から43からなるパル
ス電圧変換器で前置駆動パルス電圧変換器を構成する事
により、パルスタイミング信号の低レベルを負値にシフ
トした前置駆動パルスを発生する際に、駆動パルス線5
の電圧を制御する第1と第2のスイッチ24、26のゲート端
子がフローテイング状態になることがなく、駆動パルス
線電圧に不用の電圧変化が発生する事はない。また、第
1と第2のスイッチ24、26のゲート端子の電圧振幅はｖｃ
ｃ-ｖｌ-2ｖｔｈ程度となり、タイミング信号の電圧振
幅ｖｃｃ以上にできる。さらに走査開始パルスの低レベ
ルを負値にシフトするための走査開始パルス電圧変換器
20も必要なくなる。なお、パルス幅伸長を行なわない場
合にはスイッチ30、31とバッファｎＭＯＳ41をなくし、
直接シフトレジスタ21の出力φｎをＰＭＯＳ42のソース
に入力すればよい。
ス電圧変換器で前置駆動パルス電圧変換器を構成する事
により、パルスタイミング信号の低レベルを負値にシフ
トした前置駆動パルスを発生する際に、駆動パルス線5
の電圧を制御する第1と第2のスイッチ24、26のゲート端
子がフローテイング状態になることがなく、駆動パルス
線電圧に不用の電圧変化が発生する事はない。また、第
1と第2のスイッチ24、26のゲート端子の電圧振幅はｖｃ
ｃ-ｖｌ-2ｖｔｈ程度となり、タイミング信号の電圧振
幅ｖｃｃ以上にできる。さらに走査開始パルスの低レベ
ルを負値にシフトするための走査開始パルス電圧変換器
20も必要なくなる。なお、パルス幅伸長を行なわない場
合にはスイッチ30、31とバッファｎＭＯＳ41をなくし、
直接シフトレジスタ21の出力φｎをＰＭＯＳ42のソース
に入力すればよい。
【００６５】なお、本実施例では、駆動パルス線が第1
と第2のスイッチで駆動されているが、上記した本発明
の効果は駆動パルス線を駆動するための具体的回路構成
によらず得られる。例えば、従来例と同様の反転回路で
駆動パルス線を駆動するものでもよい。
と第2のスイッチで駆動されているが、上記した本発明
の効果は駆動パルス線を駆動するための具体的回路構成
によらず得られる。例えば、従来例と同様の反転回路で
駆動パルス線を駆動するものでもよい。
【００６６】(ニ)駆動手段の第4の実施例 第3の実施例では、ｎＭＯＳ43に流れる電流値により第1
もしくは第2スイッチ24、26のゲート端子の放電が起き
第1もしくは第2のスイッチがオフする。この放電のスピ
ードを早めるためには、ｎＭＯＳ43に流れる電流値を大
きくする必要があり、パルス幅伸長器の出力が正電圧に
なりＰＭＯＳ42がオンした時の正電圧線29と負電源線27
間には貫通電流を小さくできないという課題がある。本
実施例は、パルス幅伸長器の出力が接地電圧になりＰＭ
ＯＳがオフすると同時に、負の電源線をソースとするｎ
ＭＯＳトランジスタのゲート端子に正電圧を与える事に
より、この課題を解決するものである。図6は、タイミン
グ発生手段3と駆動パルス発生手段4からなる駆動手段の
第4の実施例の回路構成図である。図6で破線内が破線内
がタイミング発生手段3の一部をなすパルス幅伸長器と
駆動パルス発生手段4の一行分の回路を示す。図6中51が
バッファｎＭＯＳ41をオフすると同時にゲート端子によ
り正の電圧が与えられるｎＭＯＳトランジスタでそのゲ
ートにはスイッチ31と同じシフトレジスタ21の出力パル
スが印加される。5、21、24から31、33、41、42、Ｔ
１、Ｔ２、ＴＩＮ、ＶＬ、ＶＭ、Ｖｃｃ、ＧＮＤ、φ
ｎ、φｎ+1、φｎ+2、φｎ+3は図5と同様である。以
下、ｎ行の第1スイッチ24のゲート端子の放電が起き第1
のスイッチ24がオフする動作を例に取り説明する。
もしくは第2スイッチ24、26のゲート端子の放電が起き
第1もしくは第2のスイッチがオフする。この放電のスピ
ードを早めるためには、ｎＭＯＳ43に流れる電流値を大
きくする必要があり、パルス幅伸長器の出力が正電圧に
なりＰＭＯＳ42がオンした時の正電圧線29と負電源線27
間には貫通電流を小さくできないという課題がある。本
実施例は、パルス幅伸長器の出力が接地電圧になりＰＭ
ＯＳがオフすると同時に、負の電源線をソースとするｎ
ＭＯＳトランジスタのゲート端子に正電圧を与える事に
より、この課題を解決するものである。図6は、タイミン
グ発生手段3と駆動パルス発生手段4からなる駆動手段の
第4の実施例の回路構成図である。図6で破線内が破線内
がタイミング発生手段3の一部をなすパルス幅伸長器と
駆動パルス発生手段4の一行分の回路を示す。図6中51が
バッファｎＭＯＳ41をオフすると同時にゲート端子によ
り正の電圧が与えられるｎＭＯＳトランジスタでそのゲ
ートにはスイッチ31と同じシフトレジスタ21の出力パル
スが印加される。5、21、24から31、33、41、42、Ｔ
１、Ｔ２、ＴＩＮ、ＶＬ、ＶＭ、Ｖｃｃ、ＧＮＤ、φ
ｎ、φｎ+1、φｎ+2、φｎ+3は図5と同様である。以
下、ｎ行の第1スイッチ24のゲート端子の放電が起き第1
のスイッチ24がオフする動作を例に取り説明する。
【００６７】シフトレジスタ21が出力パルスφｎ+1を出
力するとスイッチ31がオンしパルス幅伸長器の出力が接
地電圧になりバッファｎＭＯＳ41がオフしＰＭＯＳ42が
オフする。これと同時に、ｎＭＯＳトランジスタ51のゲ
ートは正電圧ｖｃｃとなり、第1のスイッチ24のゲート
端子が負電源線27に印加された負電圧値に高速に放電さ
れる。この大きな放電電流は出力φｎ+1がｖｃｃになっ
ている1/2ｆｃ期間だけ流れ、他の期間においては、ｎ
ＭＯＳ51のゲート端子には接地電圧になっている。従っ
て、第1のスイッチ24のゲート端子と正電圧線29の間の
電流経路がオンした時の貫通電流を小さくできる。な
お、パルス幅伸長を行なわない場合にはスイッチ30、31
とバッファｎＭＯＳ41をなくし、直接シフトレジスタ21
の出力φｎをＰＭＯＳ42のソースに入力すればよい。
力するとスイッチ31がオンしパルス幅伸長器の出力が接
地電圧になりバッファｎＭＯＳ41がオフしＰＭＯＳ42が
オフする。これと同時に、ｎＭＯＳトランジスタ51のゲ
ートは正電圧ｖｃｃとなり、第1のスイッチ24のゲート
端子が負電源線27に印加された負電圧値に高速に放電さ
れる。この大きな放電電流は出力φｎ+1がｖｃｃになっ
ている1/2ｆｃ期間だけ流れ、他の期間においては、ｎ
ＭＯＳ51のゲート端子には接地電圧になっている。従っ
て、第1のスイッチ24のゲート端子と正電圧線29の間の
電流経路がオンした時の貫通電流を小さくできる。な
お、パルス幅伸長を行なわない場合にはスイッチ30、31
とバッファｎＭＯＳ41をなくし、直接シフトレジスタ21
の出力φｎをＰＭＯＳ42のソースに入力すればよい。
【００６８】本実施例によれば、前置駆動パルス電圧変
換器の負の電源線をソースとし常時オン状態にあるｎＭ
ＯＳトランジスタ51のゲートにＰＭＯＳ42がオフすると
同時にに正電圧が与えられるので、ｎＭＯＳトランジス
タ51による放電のスピードが早く、かつ、ＰＭＯＳ42が
オンした時にはｎＭＯＳ51のゲート電圧は接地電圧なの
で正電圧線29と負電源線27間には貫通電流を小さくでき
る。
換器の負の電源線をソースとし常時オン状態にあるｎＭ
ＯＳトランジスタ51のゲートにＰＭＯＳ42がオフすると
同時にに正電圧が与えられるので、ｎＭＯＳトランジス
タ51による放電のスピードが早く、かつ、ＰＭＯＳ42が
オンした時にはｎＭＯＳ51のゲート電圧は接地電圧なの
で正電圧線29と負電源線27間には貫通電流を小さくでき
る。
【００６９】以上第3、第4の実施例で述べた前置駆動パ
ルス電圧変換器を構成する低レベルが接地電圧で高レベ
ルが正の電圧を持つパルス入力部をソースとし、接地線
をゲートとする負のしきい電圧値を持つＰＭＯＳトラン
ジスタと、出力となるＰＭＯＳのドレインをドレインと
し負の電源線をソースとし常時オン状態にあるｎＭＯＳ
トランジスタとを備えることを特徴とするパルス電圧変
換器は、フローテイング端子がなく、かつ、その端子を
リセットするための負値パルスを必要とせず、電圧変換
後のパルス振幅も大きいという優れた効果を有するもの
であり、低レベルが接地電圧で高レベルが正の電圧を持
つパルスの低レベルを負値に変換する際に広く用いる事
ができる。
ルス電圧変換器を構成する低レベルが接地電圧で高レベ
ルが正の電圧を持つパルス入力部をソースとし、接地線
をゲートとする負のしきい電圧値を持つＰＭＯＳトラン
ジスタと、出力となるＰＭＯＳのドレインをドレインと
し負の電源線をソースとし常時オン状態にあるｎＭＯＳ
トランジスタとを備えることを特徴とするパルス電圧変
換器は、フローテイング端子がなく、かつ、その端子を
リセットするための負値パルスを必要とせず、電圧変換
後のパルス振幅も大きいという優れた効果を有するもの
であり、低レベルが接地電圧で高レベルが正の電圧を持
つパルスの低レベルを負値に変換する際に広く用いる事
ができる。
【００７０】以上、本発明の駆動手段の4つの実施例
を、図1で述べた全体構成と駆動方式を持つ素子に適用
した場合について述べたが、本発明の適用範囲は図1の
素子に限定されるものではなく、以下に述べる変形が可
能である。
を、図1で述べた全体構成と駆動方式を持つ素子に適用
した場合について述べたが、本発明の適用範囲は図1の
素子に限定されるものではなく、以下に述べる変形が可
能である。
【００７１】駆動手段が正の単一電源で動作するシフト
レジスタを有するタイミング発生手段と、タイミング信
号に基ずき負値の電圧を低レベルに持つ駆動パルスを駆
動パルス線に供給する負電源を有する駆動パルス発生手
段備える事により、シフトレジスタ内の比較的大きなパ
ルス線を駆動する2相シフトパルスを発生するドライバ
をなくし、撮像装置の低消費電力化を図る事は、駆動手
段が垂直電荷転送手段の一水平行を結ぶ駆動パルス線に
駆動パルスを順次供給するものであれば、駆動手段の駆
動方法、選択手段、水平走査手段の具体的構成動作によ
らず実施できる。例えば、水平走査手段が図14と同様に
電荷転送素子で構成され、図1と同じ様に順次駆動パル
スを供給する駆動手段と行選択手段を共に持つが駆動法
の異なる例として、特開昭58-188156号公報に記載され
た一水平走査期間に一つの信号しか運ばないもの、特開
昭57-78167号公報に記載された信号電荷が一電極下に限
定されたものがあげられる。さらに、行選択手段が通例
のインターラインＣＣＤと同様に垂直電荷転送素子への
転送を一括して行なう特開昭62-237871号公報に記載の
素子でも実施できる。
レジスタを有するタイミング発生手段と、タイミング信
号に基ずき負値の電圧を低レベルに持つ駆動パルスを駆
動パルス線に供給する負電源を有する駆動パルス発生手
段備える事により、シフトレジスタ内の比較的大きなパ
ルス線を駆動する2相シフトパルスを発生するドライバ
をなくし、撮像装置の低消費電力化を図る事は、駆動手
段が垂直電荷転送手段の一水平行を結ぶ駆動パルス線に
駆動パルスを順次供給するものであれば、駆動手段の駆
動方法、選択手段、水平走査手段の具体的構成動作によ
らず実施できる。例えば、水平走査手段が図14と同様に
電荷転送素子で構成され、図1と同じ様に順次駆動パル
スを供給する駆動手段と行選択手段を共に持つが駆動法
の異なる例として、特開昭58-188156号公報に記載され
た一水平走査期間に一つの信号しか運ばないもの、特開
昭57-78167号公報に記載された信号電荷が一電極下に限
定されたものがあげられる。さらに、行選択手段が通例
のインターラインＣＣＤと同様に垂直電荷転送素子への
転送を一括して行なう特開昭62-237871号公報に記載の
素子でも実施できる。
【００７２】駆動手段が駆動パルス線との間にゲートが
直流電圧に接続された高耐圧化ＭＯＳトランジスタを設
け、駆動手段の出力部に高い電圧がかかることなく高い
信頼性を持つ駆動手段を実現する事は、駆動パルス線12
8と転送パルス線131が共通化した素子であれば、駆動手
段、行選択手段や水平走査手段の具体的構成によらず実
施できる。例えば、水平走査手段が図14と同様に電荷転
送素子で構成され、行選択手段が図1と同様に一水平行
を選択するものであるが、駆動がインターライン型ＣＣ
Ｄと同様の多相の外部パルスにより行なわれる特開昭57
-207486号公報、特開昭58-107670号公報、特開昭63-624
80号公報、特開昭64-54879号公報記載の素子に適用でき
る。さらに、図1と同じ様に駆動手段が順次駆動パルス
を供給するものであるが、選択手段が通例のインターラ
インＣＣＤと同様に垂直電荷転送素子への転送を一括し
て行なう特開昭62-237871号公報、特開平4-286282号公
報に記載の素子でも実施できる。
直流電圧に接続された高耐圧化ＭＯＳトランジスタを設
け、駆動手段の出力部に高い電圧がかかることなく高い
信頼性を持つ駆動手段を実現する事は、駆動パルス線12
8と転送パルス線131が共通化した素子であれば、駆動手
段、行選択手段や水平走査手段の具体的構成によらず実
施できる。例えば、水平走査手段が図14と同様に電荷転
送素子で構成され、行選択手段が図1と同様に一水平行
を選択するものであるが、駆動がインターライン型ＣＣ
Ｄと同様の多相の外部パルスにより行なわれる特開昭57
-207486号公報、特開昭58-107670号公報、特開昭63-624
80号公報、特開昭64-54879号公報記載の素子に適用でき
る。さらに、図1と同じ様に駆動手段が順次駆動パルス
を供給するものであるが、選択手段が通例のインターラ
インＣＣＤと同様に垂直電荷転送素子への転送を一括し
て行なう特開昭62-237871号公報、特開平4-286282号公
報に記載の素子でも実施できる。
【００７３】（3）行選択手段 （イ）行選択手段の第1の実施例 図7（ａ）は、行選択制御手段6と転送パルス発生手段7か
らなる行選択手段の第1の実施例の回路構成図、同図
（ｂ）は同図（ａ）の回路の駆動パルスタイミング図で
ある。図（ａ）で破線内が行選択制御手段6の一部をな
すインターレス回路の一行分の回路と転送パルス発生手
段7の一行毎にもうけられた回路部分を示す。図中61か
ら65により正の単一電源で動作する行選択制御手段6が
構成される。61は従来と同様の2相レシオレス ダイナ
ミック シフトレジスタで、シフトレジスタ61の中の実
線は1段の区切りを示し、2行毎に一段が設けられてい
る。62から65は従来と同様のインターレス回路を構成す
るスイッチである。また、60、66から73により転送パル
ス印加線75に印加された正の電源の電圧値より高い第2
の電圧値を高レベルに持つ転送パルスを転送パルス線と
共用化された駆動パルス線5に出力する転送パルス発生
手段が構成される。内、60、66から68により制御信号に
基ずき端子Ｖ３ＬもしくはＶ４Ｌに印加された正の電源
の電圧値ｖｃｃより高く第2の電圧値ｖｈより低い第3の
電圧値ｖｈｍを高レベルに有する前置転送パルスから正
の電源の電圧値ｖｃｃより高く第3の電圧値ｖｈｍより
低い第4の電圧値ｖｃｃ-ｖｔｈｄを高レベルに有し、転
送パルスが印加されていない期間の選択行と非選択行に
低レベルが負値電圧のパルスを発生する前置転送パルス
電圧変換器が構成される。60は配列の外に設けられたＶ
３ＬもしくはＶ４Ｌ端子に印加される前置転送パルスの
低レベルを負値にシフトする前置転送パルス負値電圧変
換器で、例えば図5に示す一行分の41から43からなる電
圧変換器でバッファｎＭＯＳ41をなくして、ＰＭＯＳ42
のソースとなるｃ点に端子Ｖ３ＬもしくはＶ４Ｌを接続
して構成する。66から68は前置転送パルス電圧変換器の
うち各行毎に設けられた回路部分で、66は前置転送パル
ススイッチのブートストラップ容量、67は前置転送パル
ススイッチＭＯＳ、68はブートストラップ用ＭＯＳであ
る。69は転送パルススイッチＭＯＳ、70は転送パルスス
イッチＭＯＳのブートストラップ容量、71から73は転送
パルススイッチＭＯＳの耐圧を向上させるためのもの
で、71は転送パルススイッチＭＯＳ高耐圧化ＭＯＳ、72
は高耐圧化ＭＯＳ71のブートストラップ用容量、73は高
耐圧化ＭＯＳ71のブートストラップ用ＭＯＳである。74
は前置転送パルス印加線、75は転送パルス印加線であ
る。5、29は図3と同様である。また、Ｖ１、Ｖ２、ＶＩ
Ｎ、ＦＡ、ＦＢ、Ｖ３Ｌ、Ｖ４Ｌ、Ｖ３、Ｖ４、ＧＮ
Ｄ、ＶＬ、Ｖｃｃは図1と同様、イは転送パルススイッ
チＭＯＳ69のゲート端子、ロは転送パルススイッチＭＯ
Ｓ高耐圧化ＭＯＳ71のゲート端子である。また、図7
（ｂ）において、ｖｍ、ｖｌ、ｖｃｃ、ｖｈ、ｖｈｍは
図2と同様、ｖｈ’はゲート端子イの最大電圧値、ｖ
ｈ”はゲート端子ロの最大電圧値、ｖｔｈｄはブートス
トラップ用ＭＯＳ68を構成する図11のデプレッション型
ｎＭＯＳのしきい値電圧（負値）、ｖｔｈｅはブートス
トラップ用ＭＯＳ73を構成する図11のエンハンスメント
型ｎＭＯＳのしきい値電圧である。なお、68、71のトラ
ンジスタのしきい電圧はｖｔｈｄで、62から65、67、7
3、69のトランジスタのしきい電圧はすべてｖｔｈｅで
ある。更に、ｎ行とｎ+1行では、インターレス回路を構
成するスイッチの配線が異なり、また、2本の転送パル
ス線75、前置転送パルス線74に一行おきに接続される
が、説明を簡単にするためここではｎ行の回路の詳細だ
けを示した。以下、ｎ行を例に取り本実施例の動作を説
明する。
らなる行選択手段の第1の実施例の回路構成図、同図
（ｂ）は同図（ａ）の回路の駆動パルスタイミング図で
ある。図（ａ）で破線内が行選択制御手段6の一部をな
すインターレス回路の一行分の回路と転送パルス発生手
段7の一行毎にもうけられた回路部分を示す。図中61か
ら65により正の単一電源で動作する行選択制御手段6が
構成される。61は従来と同様の2相レシオレス ダイナ
ミック シフトレジスタで、シフトレジスタ61の中の実
線は1段の区切りを示し、2行毎に一段が設けられてい
る。62から65は従来と同様のインターレス回路を構成す
るスイッチである。また、60、66から73により転送パル
ス印加線75に印加された正の電源の電圧値より高い第2
の電圧値を高レベルに持つ転送パルスを転送パルス線と
共用化された駆動パルス線5に出力する転送パルス発生
手段が構成される。内、60、66から68により制御信号に
基ずき端子Ｖ３ＬもしくはＶ４Ｌに印加された正の電源
の電圧値ｖｃｃより高く第2の電圧値ｖｈより低い第3の
電圧値ｖｈｍを高レベルに有する前置転送パルスから正
の電源の電圧値ｖｃｃより高く第3の電圧値ｖｈｍより
低い第4の電圧値ｖｃｃ-ｖｔｈｄを高レベルに有し、転
送パルスが印加されていない期間の選択行と非選択行に
低レベルが負値電圧のパルスを発生する前置転送パルス
電圧変換器が構成される。60は配列の外に設けられたＶ
３ＬもしくはＶ４Ｌ端子に印加される前置転送パルスの
低レベルを負値にシフトする前置転送パルス負値電圧変
換器で、例えば図5に示す一行分の41から43からなる電
圧変換器でバッファｎＭＯＳ41をなくして、ＰＭＯＳ42
のソースとなるｃ点に端子Ｖ３ＬもしくはＶ４Ｌを接続
して構成する。66から68は前置転送パルス電圧変換器の
うち各行毎に設けられた回路部分で、66は前置転送パル
ススイッチのブートストラップ容量、67は前置転送パル
ススイッチＭＯＳ、68はブートストラップ用ＭＯＳであ
る。69は転送パルススイッチＭＯＳ、70は転送パルスス
イッチＭＯＳのブートストラップ容量、71から73は転送
パルススイッチＭＯＳの耐圧を向上させるためのもの
で、71は転送パルススイッチＭＯＳ高耐圧化ＭＯＳ、72
は高耐圧化ＭＯＳ71のブートストラップ用容量、73は高
耐圧化ＭＯＳ71のブートストラップ用ＭＯＳである。74
は前置転送パルス印加線、75は転送パルス印加線であ
る。5、29は図3と同様である。また、Ｖ１、Ｖ２、ＶＩ
Ｎ、ＦＡ、ＦＢ、Ｖ３Ｌ、Ｖ４Ｌ、Ｖ３、Ｖ４、ＧＮ
Ｄ、ＶＬ、Ｖｃｃは図1と同様、イは転送パルススイッ
チＭＯＳ69のゲート端子、ロは転送パルススイッチＭＯ
Ｓ高耐圧化ＭＯＳ71のゲート端子である。また、図7
（ｂ）において、ｖｍ、ｖｌ、ｖｃｃ、ｖｈ、ｖｈｍは
図2と同様、ｖｈ’はゲート端子イの最大電圧値、ｖ
ｈ”はゲート端子ロの最大電圧値、ｖｔｈｄはブートス
トラップ用ＭＯＳ68を構成する図11のデプレッション型
ｎＭＯＳのしきい値電圧（負値）、ｖｔｈｅはブートス
トラップ用ＭＯＳ73を構成する図11のエンハンスメント
型ｎＭＯＳのしきい値電圧である。なお、68、71のトラ
ンジスタのしきい電圧はｖｔｈｄで、62から65、67、7
3、69のトランジスタのしきい電圧はすべてｖｔｈｅで
ある。更に、ｎ行とｎ+1行では、インターレス回路を構
成するスイッチの配線が異なり、また、2本の転送パル
ス線75、前置転送パルス線74に一行おきに接続される
が、説明を簡単にするためここではｎ行の回路の詳細だ
けを示した。以下、ｎ行を例に取り本実施例の動作を説
明する。
【００７４】従来と同様にシフトレジスタ61とスイッチ
62から65からなるインターレス回路で選択行が特定さ
れ、選択行の前置転送パルススイッチＭＯＳ67のゲート
端子がｖｃｃ-ｖｔｈｅの電圧になる。また、非選択行
のシフトレジスタ61の出力は全て接地電圧となっている
ので前置転送パルススイッチＭＯＳ67のゲート端子は全
て接地電圧となっている。端子Ｖ３Ｌに印加されている
前置転送パルスの低レベルは前置転送パルス負値電圧変
換器60により負値にシフトされ前置転送パルス印加線74
に印加されているので、全ての前置転送パルススイッチ
ＭＯＳ67が全てオンし、転送パルスイッチ69のゲート端
子イの電圧は、駆動パルスの低レベルと同じ負電圧値ｖ
ｌとなっている。従って、駆動パルス線5に駆動手段か
ら負値の低レベル電圧ｖｌが印加されても全ての転送パ
ルススイッチＭＯＳがオンする事はない。（図7（ｂ）
時刻ｔ1）次いで、端子Ｖ３Ｌに印加されている前置転
送パルスの印加電圧が0から正の電源電圧値ｖｃｃより
高く第2の電圧値ｖｈより第3の電圧値ｖｈｍになると、
前置転送パルス負値電圧変換器60の出力である前置転送
パルス印加線74もｖｈｍとなる。この時、選択行におい
ては、インターレス回路のスイッチ63がオフしているの
で、第1のブートストラップ容量66により前置転送パル
ススイッチＭＯＳ67のゲート端子はｖｈｍ以上に昇圧さ
れ、前置転送パルススイッチＭＯＳ67のソース端子はｖ
ｈｍに上昇する。ｖｈｍの電圧値は正電圧ｖｃｃの印加
されたブートストラップ用ＭＯＳ68下の電位ｖｃｃ-ｖ
ｔｈｄ（ｖｔｈｄは負値）より高く設定されているの
で、ブートストラップＭＯＳ68がオフし転送パルスイッ
チ69のゲート端子イの電圧は第4の電圧値ｖｃｃ-ｖｔｈ
ｄになり、選択行の転送パルススイッチＭＯＳ69はオン
する。一方、非選択行においても、前置転送パルススイ
ッチＭＯＳ67のソース端子は上昇する。しかし、前置転
送パルススイッチＭＯＳ67の接地電圧に接続されている
ので、第1のブートストラップ容量66による前置転送パ
ルススイッチＭＯＳ67のゲート端子の昇圧は起こらな
い。この結果、前置転送パルススイッチＭＯＳ67のソー
ス端子は−ｖｔｈｅまでしか上昇せず、転送パルスイッ
チ69のゲート端子イの電圧もこの電圧値になる。転送パ
ルススイッチＭＯＳ69のしきい電圧と前置転送パルスス
イッチＭＯＳ67のしきい電圧の和2ｖｔｈｅは駆動パル
スの低レベル電圧値ｖｌの絶対値より大きく設定されて
いるので、駆動手段から駆動パルス線5に低レベル電圧
値ｖｌが印加されている行においても転送パルススイッ
チＭＯＳが開く事はない。（図7（ｂ）時刻ｔ２）さら
に、端子Ｖ３、Ｖ４の印加電圧がｖｍからｖｈになる。
この時、選択行においては、転送パルススイッチＭＯＳ
69がオンし、ブートストラップＭＯＳ68がオフしている
ので、ブートストラップ容量70により、転送パルススイ
ッチＭＯＳ67のゲート端子イの電圧はｖｈより高いｖ
ｈ’電圧まで昇圧され、駆動パルス線5の電圧はｖｈに
上昇する。この際、高耐圧化ＭＯＳのブートストラップ
用ＭＯＳ73がオフしているので、高耐圧化ＭＯＳ71のゲ
ート端子ロも、ブートストラップ容量72によりｖｃｃ-
ｖｔｈｅからｖｈ”まで昇圧され、駆動パルス線5の電
圧上昇を妨げる事はない。一方、非選択行においては、
転送パルススイッチＭＯＳ69がオフしているので、駆動
パルス線5の電圧は、転送パルス印加線75の電圧がｖｍ
からｖｈになっても何等影響を受けない。ただし、端子
ハの電圧は、ｖｃｃ-ｖｔｈｅ-ｖｔｈｄとなり、転送パ
ルス印加線75に印加された転送パルスの高レベルｖｈと
駆動パルス線5に印加された駆動パルスのｖｌもしくは
ｖｍ間の電圧は、高耐圧化ＭＯＳトランジスタ71と転送
パルススイッチＭＯＳ24で分圧され各トランジスタのソ
ースドレイン間に印加される。（図7（ｂ）時刻ｔ3）次
ぎに、端子Ｖ３の印加電圧がｖｈからｖｍになると、選
択行では、駆動パルス線5の電圧がｖｍになり、容量結
合により上昇していた端子イ、ロの電圧も、時刻ｔ2の
電圧に戻る。（図7（ｂ）時刻ｔ4）最後に、端子Ｖ３Ｌ
の印加電圧が0になると、前置駆動パルス印加線74の電
圧がｖｌとなり、選択行、非選択行の端子イの電圧、前
置転送パルススイッチＭＯＳ67のソース端子が全てｖｌ
になり、前置転送パルススイッチＭＯＳ67のゲート端子
も時刻ｔ1の電圧に戻る。（図7（ｂ）時刻ｔ5）なお、
以上の動作は、選択行における選択手段の第1と第2のス
イッチ24、26がオフとなり、駆動パルス線5がｖｍの時
に行なわれる。
62から65からなるインターレス回路で選択行が特定さ
れ、選択行の前置転送パルススイッチＭＯＳ67のゲート
端子がｖｃｃ-ｖｔｈｅの電圧になる。また、非選択行
のシフトレジスタ61の出力は全て接地電圧となっている
ので前置転送パルススイッチＭＯＳ67のゲート端子は全
て接地電圧となっている。端子Ｖ３Ｌに印加されている
前置転送パルスの低レベルは前置転送パルス負値電圧変
換器60により負値にシフトされ前置転送パルス印加線74
に印加されているので、全ての前置転送パルススイッチ
ＭＯＳ67が全てオンし、転送パルスイッチ69のゲート端
子イの電圧は、駆動パルスの低レベルと同じ負電圧値ｖ
ｌとなっている。従って、駆動パルス線5に駆動手段か
ら負値の低レベル電圧ｖｌが印加されても全ての転送パ
ルススイッチＭＯＳがオンする事はない。（図7（ｂ）
時刻ｔ1）次いで、端子Ｖ３Ｌに印加されている前置転
送パルスの印加電圧が0から正の電源電圧値ｖｃｃより
高く第2の電圧値ｖｈより第3の電圧値ｖｈｍになると、
前置転送パルス負値電圧変換器60の出力である前置転送
パルス印加線74もｖｈｍとなる。この時、選択行におい
ては、インターレス回路のスイッチ63がオフしているの
で、第1のブートストラップ容量66により前置転送パル
ススイッチＭＯＳ67のゲート端子はｖｈｍ以上に昇圧さ
れ、前置転送パルススイッチＭＯＳ67のソース端子はｖ
ｈｍに上昇する。ｖｈｍの電圧値は正電圧ｖｃｃの印加
されたブートストラップ用ＭＯＳ68下の電位ｖｃｃ-ｖ
ｔｈｄ（ｖｔｈｄは負値）より高く設定されているの
で、ブートストラップＭＯＳ68がオフし転送パルスイッ
チ69のゲート端子イの電圧は第4の電圧値ｖｃｃ-ｖｔｈ
ｄになり、選択行の転送パルススイッチＭＯＳ69はオン
する。一方、非選択行においても、前置転送パルススイ
ッチＭＯＳ67のソース端子は上昇する。しかし、前置転
送パルススイッチＭＯＳ67の接地電圧に接続されている
ので、第1のブートストラップ容量66による前置転送パ
ルススイッチＭＯＳ67のゲート端子の昇圧は起こらな
い。この結果、前置転送パルススイッチＭＯＳ67のソー
ス端子は−ｖｔｈｅまでしか上昇せず、転送パルスイッ
チ69のゲート端子イの電圧もこの電圧値になる。転送パ
ルススイッチＭＯＳ69のしきい電圧と前置転送パルスス
イッチＭＯＳ67のしきい電圧の和2ｖｔｈｅは駆動パル
スの低レベル電圧値ｖｌの絶対値より大きく設定されて
いるので、駆動手段から駆動パルス線5に低レベル電圧
値ｖｌが印加されている行においても転送パルススイッ
チＭＯＳが開く事はない。（図7（ｂ）時刻ｔ２）さら
に、端子Ｖ３、Ｖ４の印加電圧がｖｍからｖｈになる。
この時、選択行においては、転送パルススイッチＭＯＳ
69がオンし、ブートストラップＭＯＳ68がオフしている
ので、ブートストラップ容量70により、転送パルススイ
ッチＭＯＳ67のゲート端子イの電圧はｖｈより高いｖ
ｈ’電圧まで昇圧され、駆動パルス線5の電圧はｖｈに
上昇する。この際、高耐圧化ＭＯＳのブートストラップ
用ＭＯＳ73がオフしているので、高耐圧化ＭＯＳ71のゲ
ート端子ロも、ブートストラップ容量72によりｖｃｃ-
ｖｔｈｅからｖｈ”まで昇圧され、駆動パルス線5の電
圧上昇を妨げる事はない。一方、非選択行においては、
転送パルススイッチＭＯＳ69がオフしているので、駆動
パルス線5の電圧は、転送パルス印加線75の電圧がｖｍ
からｖｈになっても何等影響を受けない。ただし、端子
ハの電圧は、ｖｃｃ-ｖｔｈｅ-ｖｔｈｄとなり、転送パ
ルス印加線75に印加された転送パルスの高レベルｖｈと
駆動パルス線5に印加された駆動パルスのｖｌもしくは
ｖｍ間の電圧は、高耐圧化ＭＯＳトランジスタ71と転送
パルススイッチＭＯＳ24で分圧され各トランジスタのソ
ースドレイン間に印加される。（図7（ｂ）時刻ｔ3）次
ぎに、端子Ｖ３の印加電圧がｖｈからｖｍになると、選
択行では、駆動パルス線5の電圧がｖｍになり、容量結
合により上昇していた端子イ、ロの電圧も、時刻ｔ2の
電圧に戻る。（図7（ｂ）時刻ｔ4）最後に、端子Ｖ３Ｌ
の印加電圧が0になると、前置駆動パルス印加線74の電
圧がｖｌとなり、選択行、非選択行の端子イの電圧、前
置転送パルススイッチＭＯＳ67のソース端子が全てｖｌ
になり、前置転送パルススイッチＭＯＳ67のゲート端子
も時刻ｔ1の電圧に戻る。（図7（ｂ）時刻ｔ5）なお、
以上の動作は、選択行における選択手段の第1と第2のス
イッチ24、26がオフとなり、駆動パルス線5がｖｍの時
に行なわれる。
【００７５】本実施例によれば、第1に、タイミング発
生チップから正の単一電源駆動信号を端子Ｖ１、Ｖ2、
ＶＩＮ、ＦＡ、ＦＢに印加すると、シフトレジスタ61と
62から65からなるインターレス回路で構成される行選択
制御手段が選択行を特定するための制御信号を発生し、
この制御信号に基ずき66から73よりなる転送パルス発生
手段が転送パルス印加線75に印加された正の電源の電圧
値ｖｃｃより高い第2の電圧値ｖｈを高レベルに持つ転
送パルスを選択行の駆動パルス線5に出力する。この結
果、転送パルスの高レベルｖｈ以上の印加される箇所を
転送パルス印加線75と駆動パルス線5に直接接続された
転送パルススイッチＭＯＳ69とその高耐圧化ＭＯＳ71と
およびそのゲート端子イ、ロに接続されたブートストラ
ップ用ＭＯＳ73ブートストラップＭＯＳ68だけにする事
ができるので行選択手段の高集積化を図る事ができ、か
つ、転送パルスＶ３、Ｖ４、Ｖ３Ｌ、Ｖ４Ｌを除く行選
択手段の駆動パルスを発生するためのドライバチップは
不要となり装置の小型化が図れる。なお、以上の効果
は、行選択制御手段の具体的構成によらず得られるもの
で、例えば、ランダムアクセスを行なう時には、シフト
レジスタ61の変りにデコーダを使ってもよい。
生チップから正の単一電源駆動信号を端子Ｖ１、Ｖ2、
ＶＩＮ、ＦＡ、ＦＢに印加すると、シフトレジスタ61と
62から65からなるインターレス回路で構成される行選択
制御手段が選択行を特定するための制御信号を発生し、
この制御信号に基ずき66から73よりなる転送パルス発生
手段が転送パルス印加線75に印加された正の電源の電圧
値ｖｃｃより高い第2の電圧値ｖｈを高レベルに持つ転
送パルスを選択行の駆動パルス線5に出力する。この結
果、転送パルスの高レベルｖｈ以上の印加される箇所を
転送パルス印加線75と駆動パルス線5に直接接続された
転送パルススイッチＭＯＳ69とその高耐圧化ＭＯＳ71と
およびそのゲート端子イ、ロに接続されたブートストラ
ップ用ＭＯＳ73ブートストラップＭＯＳ68だけにする事
ができるので行選択手段の高集積化を図る事ができ、か
つ、転送パルスＶ３、Ｖ４、Ｖ３Ｌ、Ｖ４Ｌを除く行選
択手段の駆動パルスを発生するためのドライバチップは
不要となり装置の小型化が図れる。なお、以上の効果
は、行選択制御手段の具体的構成によらず得られるもの
で、例えば、ランダムアクセスを行なう時には、シフト
レジスタ61の変りにデコーダを使ってもよい。
【００７６】さらに、66から68からなる前置転送パルス
電圧変換器が、前置転送パルス線74に印加された正の電
源の電圧値ｖｃｃより高く第2の電圧値ｖｈより低い第3
の電圧値ｈｍを高レベルに有する前置転送パルスを選択
行に出力し転送パルススイッチＭＯＳ69のゲート端子イ
の電圧を正の電源の電圧値ｖｃｃより高く第3の電圧値
ｖｈｍより低い第4の電圧値ｖｃｃ-ｖｔｈｄとした後
に、転送パルスを印加する事によりブートストラップ容
量70により転送パルススイッチＭＯＳ69のゲート端子イ
の電圧を昇圧している。この転送パルス発生手段の構成
により、従来の1段のブートストラップでは出力が不可
能であった正の電源の電圧ｖｃｃの3倍以上の電圧を持
つ転送パルスを、正の電源の電圧値ｖｃｃ以下の制御信
号をトリガーとして選択行に出力する事が可能になって
いる。なお、ブートストラップの段数は必要なら3段以
上にしてもよい。また、本構成では、ｎＭＯＳだけで回
路が構成されているので、基板電圧より高い転送パルス
を選択行に出力する事が可能になっている。
電圧変換器が、前置転送パルス線74に印加された正の電
源の電圧値ｖｃｃより高く第2の電圧値ｖｈより低い第3
の電圧値ｈｍを高レベルに有する前置転送パルスを選択
行に出力し転送パルススイッチＭＯＳ69のゲート端子イ
の電圧を正の電源の電圧値ｖｃｃより高く第3の電圧値
ｖｈｍより低い第4の電圧値ｖｃｃ-ｖｔｈｄとした後
に、転送パルスを印加する事によりブートストラップ容
量70により転送パルススイッチＭＯＳ69のゲート端子イ
の電圧を昇圧している。この転送パルス発生手段の構成
により、従来の1段のブートストラップでは出力が不可
能であった正の電源の電圧ｖｃｃの3倍以上の電圧を持
つ転送パルスを、正の電源の電圧値ｖｃｃ以下の制御信
号をトリガーとして選択行に出力する事が可能になって
いる。なお、ブートストラップの段数は必要なら3段以
上にしてもよい。また、本構成では、ｎＭＯＳだけで回
路が構成されているので、基板電圧より高い転送パルス
を選択行に出力する事が可能になっている。
【００７７】第2に、本実施例によれば、タイミング発
生チップから正の単一電源駆動信号を端子Ｖ１、Ｖ2、
ＶＩＮ、ＦＡ、ＦＢに印加すると、シフトレジスタ61と
62から65からなるインターレス回路で構成される行選択
制御手段が選択行を特定するための制御信号を発生す
る。この制御信号に基ずき60、66から68よりなる前置転
送パルス電圧変換器が、転送パルスが印加されていない
期間の選択行と非選択行に負値電圧を発生し駆動パルス
線5をソースとする転送パルススイッチＭＯＳトランジ
スタ69のゲート端子イに印加する。この結果、駆動パル
ス線128と転送パルス線131を共通化しても、低レベルを
負値に持つ行選択手段の駆動パルスは前置転送パルスだ
けとなり、低レベルを負値とする事により印加電圧振幅
の増加するのは前置転送パルススイッチ67と転送パルス
スイッチ69だけとする事ができ、行選択手段の高集積化
が図れる。
生チップから正の単一電源駆動信号を端子Ｖ１、Ｖ2、
ＶＩＮ、ＦＡ、ＦＢに印加すると、シフトレジスタ61と
62から65からなるインターレス回路で構成される行選択
制御手段が選択行を特定するための制御信号を発生す
る。この制御信号に基ずき60、66から68よりなる前置転
送パルス電圧変換器が、転送パルスが印加されていない
期間の選択行と非選択行に負値電圧を発生し駆動パルス
線5をソースとする転送パルススイッチＭＯＳトランジ
スタ69のゲート端子イに印加する。この結果、駆動パル
ス線128と転送パルス線131を共通化しても、低レベルを
負値に持つ行選択手段の駆動パルスは前置転送パルスだ
けとなり、低レベルを負値とする事により印加電圧振幅
の増加するのは前置転送パルススイッチ67と転送パルス
スイッチ69だけとする事ができ、行選択手段の高集積化
が図れる。
【００７８】なお、駆動パルスの高レベル電圧ｖｍを接
地電圧とする事により、端子Ｖ３もしくはＶ４に印加さ
れる転送パルスの低電圧が接地電圧とでき、選択手段を
動作させるための電源数を低減できる。
地電圧とする事により、端子Ｖ３もしくはＶ４に印加さ
れる転送パルスの低電圧が接地電圧とでき、選択手段を
動作させるための電源数を低減できる。
【００７９】さらに、通例、微細なｎＭＯＳが形成され
るｐウエルに印加される負値のバックバイアスバックバ
イアス電圧ｖｂｂと、端子ＶＬに印加されている駆動パ
ルスの低レベル電圧ｖｌを等しい値にして、行選択手段
を動作させるための電源数を低減し、端子ＶＬをバック
バイアス電圧ｖｂｂの印加端子（図示せず）を共通化し
てもよい。
るｐウエルに印加される負値のバックバイアスバックバ
イアス電圧ｖｂｂと、端子ＶＬに印加されている駆動パ
ルスの低レベル電圧ｖｌを等しい値にして、行選択手段
を動作させるための電源数を低減し、端子ＶＬをバック
バイアス電圧ｖｂｂの印加端子（図示せず）を共通化し
てもよい。
【００８０】以上述べた2つの電源数低減を本実施例で
実施すれ事により、行選択手段の全てを、単一の正電圧
値を持つ駆動信号と、低レベルが接地電圧で高レベルに
が単一の正電圧値より高い正電圧値を持つ前置転送パル
スと転送パルス、駆動信号と等しい電圧値を持つ正電源
並びに一負電源とにより駆動できる。
実施すれ事により、行選択手段の全てを、単一の正電圧
値を持つ駆動信号と、低レベルが接地電圧で高レベルに
が単一の正電圧値より高い正電圧値を持つ前置転送パル
スと転送パルス、駆動信号と等しい電圧値を持つ正電源
並びに一負電源とにより駆動できる。
【００８１】第3に、本実施例では、高耐圧化ＭＯＳ71
を設けているので、転送パルス印加時に非選択行におい
て生じる駆動パルス線5と転送パルス印加線75間の転送
パルスの高レベル電圧ｖｈと負電圧ｖｌの電圧もしくは
転送パルスの高レベル電圧ｖｈと電圧ｖｍの電圧は、高
耐圧化ＭＯＳトランジスタ71と転送スイッチ69で分圧さ
れ、各トランジスタのソースドレイン間電圧を低くで
き、転送パルス発生手段の高信頼度化を図れる。しか
も、高耐圧化ＭＯＳ71のしきい電圧を負とし、ブートス
トラップ容量72を設け高耐圧化ＭＯＳ71のゲート端子ロ
を転送パルスで昇圧しているので、転送パルスの駆動線
5への印加速度への影響は少なくできる。更に、ブート
ストラップ容量72とブートストラップ用ＭＯＳ73を設け
る事により、非選択行における転送パルス印加時の高耐
圧化ＭＯＳ71のゲート端子ロと転送パルス印加線75間の
電圧をｖｈ-（ｖｃｃ-ｖｔｈｅ）とする事ができ、高耐
圧化ＭＯＳ71のゲート酸化膜の破壊もしくは劣化現象を
防ぎ、高信頼度化を図れる。
を設けているので、転送パルス印加時に非選択行におい
て生じる駆動パルス線5と転送パルス印加線75間の転送
パルスの高レベル電圧ｖｈと負電圧ｖｌの電圧もしくは
転送パルスの高レベル電圧ｖｈと電圧ｖｍの電圧は、高
耐圧化ＭＯＳトランジスタ71と転送スイッチ69で分圧さ
れ、各トランジスタのソースドレイン間電圧を低くで
き、転送パルス発生手段の高信頼度化を図れる。しか
も、高耐圧化ＭＯＳ71のしきい電圧を負とし、ブートス
トラップ容量72を設け高耐圧化ＭＯＳ71のゲート端子ロ
を転送パルスで昇圧しているので、転送パルスの駆動線
5への印加速度への影響は少なくできる。更に、ブート
ストラップ容量72とブートストラップ用ＭＯＳ73を設け
る事により、非選択行における転送パルス印加時の高耐
圧化ＭＯＳ71のゲート端子ロと転送パルス印加線75間の
電圧をｖｈ-（ｖｃｃ-ｖｔｈｅ）とする事ができ、高耐
圧化ＭＯＳ71のゲート酸化膜の破壊もしくは劣化現象を
防ぎ、高信頼度化を図れる。
【００８２】(ロ)行選択手段の第2の実施例 第1の本実施例では、非選択行においても、前置転送パ
ルス印加時に転送パルスイッチ69のゲート端子イの電圧
がｖｌ電圧より上昇するため、駆動手段から駆動パルス
線に低レベル電圧値ｖｌが印加されている行において転
送パルススイッチＭＯＳ69が開かない様にするために、
転送パルススイッチＭＯＳ69のしきい電圧と前置転送パ
ルススイッチＭＯＳ67のしきい電圧の和を駆動パルスの
低レベル電圧値ｖｌの絶対値より大きく設定する必要が
あった。更に、この時には、前置転送パルススイッチＭ
ＯＳが飽和動作しているのでブートストラップ容量70に
よるチャージポンピング現象が生じ、駆動パルスがｖｌ
からｖｍに変化する時に端子イが正方向にシフトし転送
パルススイッチＭＯＳが開くという課題も生じた。ま
た、行選択手段に低レベルを負値とする駆動パルスを供
給するドライバチップをなくすために前置転送パルス負
値電圧変換器60を必要とする課題もある。第2の実施例
はこれらの課題を解決するために、前置転送パルス電圧
変換器を行選択手段の出力パルス入力部をゲートとしド
レインを前置転送パルスの入力部とする正のしきい電圧
値を持つパルス入力用ｎＭＯＳトランジスタと、接地線
をゲートとし該パルス入力用ｎＭＯＳのソースをソース
とする負のしきい電圧値を持つＰＭＯＳトランジスタ
と、出力となるＰＭＯＳのドレインをドレインとし上記
負値電源をソースとする常時オン状態にあるｎＭＯＳト
ランジスタとからなるパルス電圧変換器で構成したもの
である。図8（ａ）は、行選択制御手段6と転送パルス発
生手段7からなる行選択手段の第2の実施例の回路構成
図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミ
ング図である。図8（ａ）で破線内が行選択制御手段6の
一部をなすインターレス回路と転送パルス発生手段7の
一行分の回路を示す。図（ａ）で破線内が一行分の転送
パルス発生手段7と行選択制御手段6の一部を示す。図8
（ａ）中66、76から78で正の電源の電圧値ｖｃｃより高
く第2の電圧値ｖｈより低い第3の電圧値ｖｈｍを高レベ
ルに有する前置転送パルスから正の電源の電圧値ｖｃｃ
より高く第3の電圧値ｖｈｍより低い第4の電圧値ｖｃｃ
-ｖｔｈｄを高レベルに有し、転送パルスが印加されて
いない期間の選択行と非選択行に負値電圧を発生する前
置転送パルスを選択行に発生する前置転送パルス電圧変
換器が構成され、76が正のしきい電圧ｖｔｈｅを持つパ
ルス入力用ｎＭＯＳトランジスタ、77がＰＭＯＳトラン
ジスタ、78が負のしきい電圧値ｖｔｈｄを持つｎＭＯＳ
トランジスタである。また、61から66、69から75、5、2
9、Ｖ１、Ｖ2、ＶＩＮ、ＦＡ、ＦＢ、Ｖ３Ｌ、Ｖ４Ｌ、
Ｖ３、Ｖ４、Ｖｃｃ、ＶＬ、ＧＮＤ、イ、ロ、は図7
（ａ）と同様であり、27は図3（ａ）と同様である。図8
（ｂ）において、ｖｈ、ｖｍ、ｖｃｃ、ｖｈｍ、ｖ
ｈ’、ｖｈ”、ｖｔｈｄ、ｖｔｈｅは図7（ｂ）と同様
である。なお、シフトレジスタ61の中の実線は1段の区
切りを示し、2行毎に一段が設けられている。更に、ｎ
行とｎ+1行では、インターレス回路を構成するスイッチ
の配線が異なり、また、2本の転送パルス線75、前置転
送パルス線74に一行おきに接続されるが、説明を簡単に
するためここではｎ行の回路の詳細だけを示した。以
下、ｎ行を例に取り本実施例の動作を説明する。
ルス印加時に転送パルスイッチ69のゲート端子イの電圧
がｖｌ電圧より上昇するため、駆動手段から駆動パルス
線に低レベル電圧値ｖｌが印加されている行において転
送パルススイッチＭＯＳ69が開かない様にするために、
転送パルススイッチＭＯＳ69のしきい電圧と前置転送パ
ルススイッチＭＯＳ67のしきい電圧の和を駆動パルスの
低レベル電圧値ｖｌの絶対値より大きく設定する必要が
あった。更に、この時には、前置転送パルススイッチＭ
ＯＳが飽和動作しているのでブートストラップ容量70に
よるチャージポンピング現象が生じ、駆動パルスがｖｌ
からｖｍに変化する時に端子イが正方向にシフトし転送
パルススイッチＭＯＳが開くという課題も生じた。ま
た、行選択手段に低レベルを負値とする駆動パルスを供
給するドライバチップをなくすために前置転送パルス負
値電圧変換器60を必要とする課題もある。第2の実施例
はこれらの課題を解決するために、前置転送パルス電圧
変換器を行選択手段の出力パルス入力部をゲートとしド
レインを前置転送パルスの入力部とする正のしきい電圧
値を持つパルス入力用ｎＭＯＳトランジスタと、接地線
をゲートとし該パルス入力用ｎＭＯＳのソースをソース
とする負のしきい電圧値を持つＰＭＯＳトランジスタ
と、出力となるＰＭＯＳのドレインをドレインとし上記
負値電源をソースとする常時オン状態にあるｎＭＯＳト
ランジスタとからなるパルス電圧変換器で構成したもの
である。図8（ａ）は、行選択制御手段6と転送パルス発
生手段7からなる行選択手段の第2の実施例の回路構成
図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミ
ング図である。図8（ａ）で破線内が行選択制御手段6の
一部をなすインターレス回路と転送パルス発生手段7の
一行分の回路を示す。図（ａ）で破線内が一行分の転送
パルス発生手段7と行選択制御手段6の一部を示す。図8
（ａ）中66、76から78で正の電源の電圧値ｖｃｃより高
く第2の電圧値ｖｈより低い第3の電圧値ｖｈｍを高レベ
ルに有する前置転送パルスから正の電源の電圧値ｖｃｃ
より高く第3の電圧値ｖｈｍより低い第4の電圧値ｖｃｃ
-ｖｔｈｄを高レベルに有し、転送パルスが印加されて
いない期間の選択行と非選択行に負値電圧を発生する前
置転送パルスを選択行に発生する前置転送パルス電圧変
換器が構成され、76が正のしきい電圧ｖｔｈｅを持つパ
ルス入力用ｎＭＯＳトランジスタ、77がＰＭＯＳトラン
ジスタ、78が負のしきい電圧値ｖｔｈｄを持つｎＭＯＳ
トランジスタである。また、61から66、69から75、5、2
9、Ｖ１、Ｖ2、ＶＩＮ、ＦＡ、ＦＢ、Ｖ３Ｌ、Ｖ４Ｌ、
Ｖ３、Ｖ４、Ｖｃｃ、ＶＬ、ＧＮＤ、イ、ロ、は図7
（ａ）と同様であり、27は図3（ａ）と同様である。図8
（ｂ）において、ｖｈ、ｖｍ、ｖｃｃ、ｖｈｍ、ｖ
ｈ’、ｖｈ”、ｖｔｈｄ、ｖｔｈｅは図7（ｂ）と同様
である。なお、シフトレジスタ61の中の実線は1段の区
切りを示し、2行毎に一段が設けられている。更に、ｎ
行とｎ+1行では、インターレス回路を構成するスイッチ
の配線が異なり、また、2本の転送パルス線75、前置転
送パルス線74に一行おきに接続されるが、説明を簡単に
するためここではｎ行の回路の詳細だけを示した。以
下、ｎ行を例に取り本実施例の動作を説明する。
【００８３】本実施例では、非選択行では前置転送パル
ススイッチＭＯＳ76のゲート端子は全て接地電圧とな
り、端子Ｖ３Ｌの電圧が正の電圧であるので、パルス入
力用ＭＯＳ76とＰＭＯＳ77はオフしている。従って、全
ての期間において、非選択行の転送パルススイッチＭＯ
Ｓ69のゲート端子イの電圧は負電源線27をソースとし常
時オン状態にあるｎＭＯＳ78を介して、負電圧値ｖｌが
印加される。この結果、駆動パルス線5に駆動手段から
負値の低レベル電圧ｖｌが印加されても非選択行の転送
パルススイッチＭＯＳがオンする事はない。一方、選択
行では、まず、前置転送パルススイッチＭＯＳ76のゲー
ト端子がｖｃｃ-ｖｔｈｅの電圧になり、ｎＭＯＳ76が
オンする。しかし、端子Ｖ３Ｌの電圧は0ｖであるの
で、ＰＭＯＳ77はオンする事なく、ｎＭＯＳ78が開いて
いるので、転送パルススイッチＭＯＳ69のゲート端子イ
の電圧はｖｌ電圧のままとなる。（図8（ｂ）時刻ｔ1）
次いで、端子Ｖ３Ｌの印加電圧が接地電圧から正の電源
電圧値ｖｃｃより高く第2の電圧値ｖｈより低い第3の電
圧値ｖｈｍになる。ｎＭＯＳ76はオンしているので、Ｐ
ＭＯＳ77もオンし、ｎＭＯＳ78のドレイン端子がｖｌ電
圧から正電圧に上昇する。この時、選択行においては、
インターレス回路のスイッチ63がオフしているので、第
1のブートストラップ容量66により前置転送パルススイ
ッチＭＯＳ67のゲート端子はｖｈｍ以上に昇圧され、ｎ
ＭＯＳ83のドレイン端子はドレイン端子と前置転送パル
ス印加線74間並びに負電源線27間の抵抗により決るある
正電圧値となる。この電圧値は正電圧ｖｃｃの印加され
たブートストラップ用ＭＯＳ68下の電位ｖｃｃ-ｖｔｈ
ｄより高く設定されているので、ブートストラップＭＯ
Ｓ68がオフし転送パルスイッチ69のゲート端子イの電圧
はｖｃｃ-ｖｔｈｄになり、転送パルススイッチＭＯＳ6
9はオンする。（図8（ｂ）時刻ｔ２）さらに、端子Ｖ３
の印加電圧がｖｍからｖｈになると、図8と同様にして
駆動パルス線5の電圧はｖｈに上昇する。（図7（ｂ）時
刻ｔ3）次ぎに、端子Ｖ３、Ｖ４の印加電圧がｖｈから
ｖｍになると、駆動パルス線電圧がｖｍになり、容量結
合により上昇していた端子イ、ロの電圧も、時刻ｔ２の
電圧に戻る。（図8（ｂ）時刻ｔ4）最後に、端子Ｖ３Ｌ
の印加電圧が0ｖになると、ＰＭＯＳ77がオフし、転送
パルススイッチＭＯＳ69のゲート端子イの電圧が負電源
線27をソースとし常時オン状態にあるｎＭＯＳ78を介し
て、負電源線27の負電圧値ｖｌになる。（図8（ｂ）時
刻ｔ5） 本実施例によれば、行選択手段の出力パルス入力部をゲ
ートとしドレインを前置転送パルスの入力部とする正の
しきい電圧値を持つパルス入力用ｎＭＯＳトランジスタ
と、接地線をゲートとし該パルス入力用ｎＭＯＳのソー
スをソースとする負のしきい電圧値を持つＰＭＯＳトラ
ンジスタと、出力となるＰＭＯＳのドレインをドレイン
とし上記負値電源をソースとする常時オン状態にあるｎ
ＭＯＳトランジスタとからなるパルス電圧変換器が、選
択行では転送パルスが印加されていない期間、非選択行
では全ての期間に、転送パルススイッチＭＯＳ69のゲー
ト端子イに駆動パルスの低レベルと同一の値の負値電圧
を出力する。この結果、転送パルススイッチＭＯＳ69の
しきい電圧と前置転送パルススイッチＭＯＳ76のしきい
電圧の和を駆動パルスの低レベル電圧値ｖｌの絶対値よ
り大きく設定しなくても、低レベルを負値とする駆動パ
ルスの駆動パルス線5への印加時に行選択手段の出力を
構成する転送パルススイッチＭＯＳ69はオンすることな
い。かつ、前置転送パルス負値電圧変換器60も必要がな
い。
ススイッチＭＯＳ76のゲート端子は全て接地電圧とな
り、端子Ｖ３Ｌの電圧が正の電圧であるので、パルス入
力用ＭＯＳ76とＰＭＯＳ77はオフしている。従って、全
ての期間において、非選択行の転送パルススイッチＭＯ
Ｓ69のゲート端子イの電圧は負電源線27をソースとし常
時オン状態にあるｎＭＯＳ78を介して、負電圧値ｖｌが
印加される。この結果、駆動パルス線5に駆動手段から
負値の低レベル電圧ｖｌが印加されても非選択行の転送
パルススイッチＭＯＳがオンする事はない。一方、選択
行では、まず、前置転送パルススイッチＭＯＳ76のゲー
ト端子がｖｃｃ-ｖｔｈｅの電圧になり、ｎＭＯＳ76が
オンする。しかし、端子Ｖ３Ｌの電圧は0ｖであるの
で、ＰＭＯＳ77はオンする事なく、ｎＭＯＳ78が開いて
いるので、転送パルススイッチＭＯＳ69のゲート端子イ
の電圧はｖｌ電圧のままとなる。（図8（ｂ）時刻ｔ1）
次いで、端子Ｖ３Ｌの印加電圧が接地電圧から正の電源
電圧値ｖｃｃより高く第2の電圧値ｖｈより低い第3の電
圧値ｖｈｍになる。ｎＭＯＳ76はオンしているので、Ｐ
ＭＯＳ77もオンし、ｎＭＯＳ78のドレイン端子がｖｌ電
圧から正電圧に上昇する。この時、選択行においては、
インターレス回路のスイッチ63がオフしているので、第
1のブートストラップ容量66により前置転送パルススイ
ッチＭＯＳ67のゲート端子はｖｈｍ以上に昇圧され、ｎ
ＭＯＳ83のドレイン端子はドレイン端子と前置転送パル
ス印加線74間並びに負電源線27間の抵抗により決るある
正電圧値となる。この電圧値は正電圧ｖｃｃの印加され
たブートストラップ用ＭＯＳ68下の電位ｖｃｃ-ｖｔｈ
ｄより高く設定されているので、ブートストラップＭＯ
Ｓ68がオフし転送パルスイッチ69のゲート端子イの電圧
はｖｃｃ-ｖｔｈｄになり、転送パルススイッチＭＯＳ6
9はオンする。（図8（ｂ）時刻ｔ２）さらに、端子Ｖ３
の印加電圧がｖｍからｖｈになると、図8と同様にして
駆動パルス線5の電圧はｖｈに上昇する。（図7（ｂ）時
刻ｔ3）次ぎに、端子Ｖ３、Ｖ４の印加電圧がｖｈから
ｖｍになると、駆動パルス線電圧がｖｍになり、容量結
合により上昇していた端子イ、ロの電圧も、時刻ｔ２の
電圧に戻る。（図8（ｂ）時刻ｔ4）最後に、端子Ｖ３Ｌ
の印加電圧が0ｖになると、ＰＭＯＳ77がオフし、転送
パルススイッチＭＯＳ69のゲート端子イの電圧が負電源
線27をソースとし常時オン状態にあるｎＭＯＳ78を介し
て、負電源線27の負電圧値ｖｌになる。（図8（ｂ）時
刻ｔ5） 本実施例によれば、行選択手段の出力パルス入力部をゲ
ートとしドレインを前置転送パルスの入力部とする正の
しきい電圧値を持つパルス入力用ｎＭＯＳトランジスタ
と、接地線をゲートとし該パルス入力用ｎＭＯＳのソー
スをソースとする負のしきい電圧値を持つＰＭＯＳトラ
ンジスタと、出力となるＰＭＯＳのドレインをドレイン
とし上記負値電源をソースとする常時オン状態にあるｎ
ＭＯＳトランジスタとからなるパルス電圧変換器が、選
択行では転送パルスが印加されていない期間、非選択行
では全ての期間に、転送パルススイッチＭＯＳ69のゲー
ト端子イに駆動パルスの低レベルと同一の値の負値電圧
を出力する。この結果、転送パルススイッチＭＯＳ69の
しきい電圧と前置転送パルススイッチＭＯＳ76のしきい
電圧の和を駆動パルスの低レベル電圧値ｖｌの絶対値よ
り大きく設定しなくても、低レベルを負値とする駆動パ
ルスの駆動パルス線5への印加時に行選択手段の出力を
構成する転送パルススイッチＭＯＳ69はオンすることな
い。かつ、前置転送パルス負値電圧変換器60も必要がな
い。
【００８４】なお、本実施例では、前置パルス発生手段
にＰＭＯＳ77が使われているが、ブートストラップ用Ｍ
ＯＳの働きによりＰＭＯＳ77のソースドレイン拡散層は
Ｖ３Ｌ、Ｖ４Ｌに印加される前置転送パルスの高レベル
ｖｈｍ以上になる事はなく、ｖｈｍを基板電圧以下にす
れば、基板電圧より高い電圧値を持つ転送パルスを駆動
パルス線5に印加可能である。
にＰＭＯＳ77が使われているが、ブートストラップ用Ｍ
ＯＳの働きによりＰＭＯＳ77のソースドレイン拡散層は
Ｖ３Ｌ、Ｖ４Ｌに印加される前置転送パルスの高レベル
ｖｈｍ以上になる事はなく、ｖｈｍを基板電圧以下にす
れば、基板電圧より高い電圧値を持つ転送パルスを駆動
パルス線5に印加可能である。
【００８５】本実施例で述べた低レベルが接地電圧で高
レベルが正の電圧を持つ第1のパルス入力部をゲートと
し低レベルが接地電圧で高レベルが正の電圧を持つ第2
のパルスの入力部をドレインとする正のしきい電圧値を
持つパルス入力用ｎＭＯＳトランジスタと、接地線をゲ
ートとし該パルス入力用ｎＭＯＳのソースをソースとす
る負のしきい電圧値を持つＰＭＯＳトランジスタと、出
力となるＰＭＯＳのドレインをドレインとし上記負値電
源をソースとする常時オン状態にあるｎＭＯＳトランジ
スタとからなるパルス電圧変換器は、正電圧値を持つ第
1の入力パルスと第2の入力パルスの論理積をとりかつ出
力パルスの低レベルを負値とする事ができるという効果
を有し、広く適用する事ができる。
レベルが正の電圧を持つ第1のパルス入力部をゲートと
し低レベルが接地電圧で高レベルが正の電圧を持つ第2
のパルスの入力部をドレインとする正のしきい電圧値を
持つパルス入力用ｎＭＯＳトランジスタと、接地線をゲ
ートとし該パルス入力用ｎＭＯＳのソースをソースとす
る負のしきい電圧値を持つＰＭＯＳトランジスタと、出
力となるＰＭＯＳのドレインをドレインとし上記負値電
源をソースとする常時オン状態にあるｎＭＯＳトランジ
スタとからなるパルス電圧変換器は、正電圧値を持つ第
1の入力パルスと第2の入力パルスの論理積をとりかつ出
力パルスの低レベルを負値とする事ができるという効果
を有し、広く適用する事ができる。
【００８６】以上、本発明の行選択手段の2つの実施例
を、図1で述べた全体構成と駆動方式を持つ素子に適用
した場合について述べたが、本発明の適用範囲は図1の
素子に限定されるものではなく、以下に述べる変形が可
能である。
を、図1で述べた全体構成と駆動方式を持つ素子に適用
した場合について述べたが、本発明の適用範囲は図1の
素子に限定されるものではなく、以下に述べる変形が可
能である。
【００８７】選択手段が選択行を特定するための制御信
号を発生する正の単一電源で動作する行選択制御手段
と、該制御信号に基ずき転送パルス印加線に印加された
該正の電源の電圧値より高い第2の電圧値を高レベルに
持つ転送パルスを選択行の転送パルス線に出力する転送
パルス発生手段とを備える事により、行選択手段内の大
きな電圧が印加されるのは転送パルス発生手段内の転送
パルスの供給経路だけにして行選択手段127の高集積化
を図るとともに、転送パルスを除く5つのパルスを発生
する高い電圧振幅を持つドライバをなくし装置の小型化
を図る事は、行選択手段が光電変換素子の信号電荷を一
水平行ずつ該垂直電荷転送手段に転送するための転送パ
ルスを光電変換素子の一水平行毎に設けられた転送パル
ス線に供給するものであれば、駆動手段、水平走査手段
の具体的構成動作によらず実施できる。例えば、水平走
査手段が図14と同様に電荷転送素子で構成され、図1と
同じ様に順次駆動パルスを供給する駆動手段と行選択手
段を共に持つが駆動法の異なる例として、特開昭58-188
156号公報に記載された一水平走査期間に一つの信号し
か運ばないもの、特開昭57-78167号公報に記載された信
号電荷が一電極下に限定されたものがあげられる。さら
に、駆動がインターライン型ＣＣＤと同様の多相の外部
パルスにより行なわれる特開昭54-75927、特開昭57-207
486号公報、特開昭58-107670号公報、特開昭62-230270
号公報、特開昭60-247382号公報、特開昭63-62480号公
報、特開昭64-54879号公報記載の素子に適用できる。
行選択手段が低レベルが接地電圧で動作する行選択制御
手段と、転送パルスが印加されていない期間の選択行と
非選択行に負値電圧を発生する負電源を有する前置転送
パルス電圧変換器と、前置転送パルス電圧変換器の出力
部をゲートとし上記駆動パルス線をソースとする転送パ
ルススイッチＭＯＳトランジスタとを有する転送パルス
発生手段とからなる転送パルス発生手段を備え、駆動パ
ルス線128と転送パルス線131を共通化しても、低レベル
を負値に持つのは前置転送パルスだけとして、行選択手
段127の駆動電圧振幅の高い部分を低減することにより
行選択手段の高集積化を図る事は、駆動パルス線128と
転送パルス線131が共通化した素子であって、行選択手
段が光電変換素子の信号電荷を一水平行ずつ該垂直電荷
転送手段に転送するための転送パルスを光電変換素子の
一水平行毎に設けられた転送パルス線に供給するもので
あれば、駆動手段、水平走査手段の具体的構成動作によ
らず実施できる。例えば、水平走査手段が図14と同様に
電荷転送素子で構成され、図1と同じ様に順次駆動パル
スを供給する駆動手段と行選択手段を共に持つが駆動法
の異なる例として、特開昭58-188156号公報に記載され
た一水平走査期間に一つの信号しか運ばないもの、特開
昭57-78167号公報に記載された信号電荷が一電極下に限
定されたものがあげられる。また、駆動がインターライ
ン型ＣＣＤと同様の多相の外部パルスにより行なわれる
特開昭57-207486号公報、特開昭58-107670号公報、特開
昭63-62480号公報、特開昭64-54879号公報記載の素子に
も適用できる。
号を発生する正の単一電源で動作する行選択制御手段
と、該制御信号に基ずき転送パルス印加線に印加された
該正の電源の電圧値より高い第2の電圧値を高レベルに
持つ転送パルスを選択行の転送パルス線に出力する転送
パルス発生手段とを備える事により、行選択手段内の大
きな電圧が印加されるのは転送パルス発生手段内の転送
パルスの供給経路だけにして行選択手段127の高集積化
を図るとともに、転送パルスを除く5つのパルスを発生
する高い電圧振幅を持つドライバをなくし装置の小型化
を図る事は、行選択手段が光電変換素子の信号電荷を一
水平行ずつ該垂直電荷転送手段に転送するための転送パ
ルスを光電変換素子の一水平行毎に設けられた転送パル
ス線に供給するものであれば、駆動手段、水平走査手段
の具体的構成動作によらず実施できる。例えば、水平走
査手段が図14と同様に電荷転送素子で構成され、図1と
同じ様に順次駆動パルスを供給する駆動手段と行選択手
段を共に持つが駆動法の異なる例として、特開昭58-188
156号公報に記載された一水平走査期間に一つの信号し
か運ばないもの、特開昭57-78167号公報に記載された信
号電荷が一電極下に限定されたものがあげられる。さら
に、駆動がインターライン型ＣＣＤと同様の多相の外部
パルスにより行なわれる特開昭54-75927、特開昭57-207
486号公報、特開昭58-107670号公報、特開昭62-230270
号公報、特開昭60-247382号公報、特開昭63-62480号公
報、特開昭64-54879号公報記載の素子に適用できる。
行選択手段が低レベルが接地電圧で動作する行選択制御
手段と、転送パルスが印加されていない期間の選択行と
非選択行に負値電圧を発生する負電源を有する前置転送
パルス電圧変換器と、前置転送パルス電圧変換器の出力
部をゲートとし上記駆動パルス線をソースとする転送パ
ルススイッチＭＯＳトランジスタとを有する転送パルス
発生手段とからなる転送パルス発生手段を備え、駆動パ
ルス線128と転送パルス線131を共通化しても、低レベル
を負値に持つのは前置転送パルスだけとして、行選択手
段127の駆動電圧振幅の高い部分を低減することにより
行選択手段の高集積化を図る事は、駆動パルス線128と
転送パルス線131が共通化した素子であって、行選択手
段が光電変換素子の信号電荷を一水平行ずつ該垂直電荷
転送手段に転送するための転送パルスを光電変換素子の
一水平行毎に設けられた転送パルス線に供給するもので
あれば、駆動手段、水平走査手段の具体的構成動作によ
らず実施できる。例えば、水平走査手段が図14と同様に
電荷転送素子で構成され、図1と同じ様に順次駆動パル
スを供給する駆動手段と行選択手段を共に持つが駆動法
の異なる例として、特開昭58-188156号公報に記載され
た一水平走査期間に一つの信号しか運ばないもの、特開
昭57-78167号公報に記載された信号電荷が一電極下に限
定されたものがあげられる。また、駆動がインターライ
ン型ＣＣＤと同様の多相の外部パルスにより行なわれる
特開昭57-207486号公報、特開昭58-107670号公報、特開
昭63-62480号公報、特開昭64-54879号公報記載の素子に
も適用できる。
【００８８】（4）デバイス構造 （イ）トランジスタ 本発明では、既に述べた様に水平走査手段を11から19で
構成するとともに、垂直電荷転送手段を負値で駆動しか
つ増幅器を11から13からなる容量帰還型増幅回路とし、
駆動パルス電圧変換器4、転送パルス電圧変換器7を設け
る事により素子のほとんどの部分が単一正電源で動作す
る。しかし、垂直転送に電荷転送手段を用いる以上、高
電圧の転送パルスの印加箇所を皆無にすることはできな
い。これに対し、図3から図5に示す高耐圧化ＭＯＳ28、
図7と図8に示す高耐圧化ＭＯＳ71により印加電圧の分圧
を行ないソースドレイン間に印加される電圧を下げトラ
ンジスタがオフ時のソースドレイン間の耐圧向上を図
る。図7と図8に示す回路構成により直流の高電圧を使う
事なくＶ３、Ｖ４端子に印加される転送パルス、Ｖ３
Ｌ、Ｖ４Ｌ端子に印加される前置転送パルスを駆動パル
ス線5に出力可能として、高電圧の印加デユーテイを下
げ、かつ、転送パルスの印加経路にある高耐圧化ＭＯＳ
71、転送パルススイッチ69、高耐圧化ＭＯＳ28のソース
ドレイン間に実質的に印加される電圧を下げ、トランジ
スタがオン時のホットキャリアによるトランジスタ特性
の劣化を防ぐなどの回路的工夫を行なった。しかし、以
上の回路的工夫にも関わらず、以下の2つの課題が残
る。
構成するとともに、垂直電荷転送手段を負値で駆動しか
つ増幅器を11から13からなる容量帰還型増幅回路とし、
駆動パルス電圧変換器4、転送パルス電圧変換器7を設け
る事により素子のほとんどの部分が単一正電源で動作す
る。しかし、垂直転送に電荷転送手段を用いる以上、高
電圧の転送パルスの印加箇所を皆無にすることはできな
い。これに対し、図3から図5に示す高耐圧化ＭＯＳ28、
図7と図8に示す高耐圧化ＭＯＳ71により印加電圧の分圧
を行ないソースドレイン間に印加される電圧を下げトラ
ンジスタがオフ時のソースドレイン間の耐圧向上を図
る。図7と図8に示す回路構成により直流の高電圧を使う
事なくＶ３、Ｖ４端子に印加される転送パルス、Ｖ３
Ｌ、Ｖ４Ｌ端子に印加される前置転送パルスを駆動パル
ス線5に出力可能として、高電圧の印加デユーテイを下
げ、かつ、転送パルスの印加経路にある高耐圧化ＭＯＳ
71、転送パルススイッチ69、高耐圧化ＭＯＳ28のソース
ドレイン間に実質的に印加される電圧を下げ、トランジ
スタがオン時のホットキャリアによるトランジスタ特性
の劣化を防ぐなどの回路的工夫を行なった。しかし、以
上の回路的工夫にも関わらず、以下の2つの課題が残
る。
【００８９】第1に、特開平1-103861号公報記載されて
いる様な駆動パルス発生回路のゲート酸化膜厚を電荷転
送素子のゲート酸化膜厚より薄くする事により、駆動パ
ルス発生器の高速化、高集積化を図る事が困難である。
即ち、垂直電荷転送手段2に高い転送パルスを印加し無
残像読みだしを実現するため転送パルス発生手段7と駆
動パルス発生手段4内の高い電圧値を持つ転送パルスの
並びに前置転送パルスの印加経路にトランジスタのゲー
トソース間電圧もしくはゲートドレイン間の電圧が高い
箇所が残る。この結果、図1に示す3、4よりなる転送手
段、6、7よりなる行選択手段を垂直電荷転送手段2より
ゲート酸化膜の薄いトランジスタで構成すると、ゲート
酸化膜の破壊もしくは信頼度劣化が生じる。従って、ゲ
ート酸化膜を薄くする事はできない。そこで、本発明で
は、ゲートソース間電圧もしくはゲートドレイン間の電
圧が高い転送パルス発生手段7を構成する図7と図8の転
送スイッチＭＯＳ69、ブートストラップ用ＭＯＳ73、高
耐化ＭＯＳ71、ブートストラップ用ＭＯＳ68、図7の前
置転送パルススイッチ67もしくは図8のパルス入力用ｎ
ＭＯＳ76、図8のｎＭＯＳ78と、駆動パルス発生手段4を
構成する図3から図6の高耐化ＭＯＳ28、第1と第2のスイ
ッチ24、26、図6のｎＭＯＳ51のゲート酸化膜厚を垂直
電荷転送手段2のゲート酸化膜厚と等しく厚くし、他の
ＭＯＳトランジスタのゲート酸化膜厚は薄くした。
いる様な駆動パルス発生回路のゲート酸化膜厚を電荷転
送素子のゲート酸化膜厚より薄くする事により、駆動パ
ルス発生器の高速化、高集積化を図る事が困難である。
即ち、垂直電荷転送手段2に高い転送パルスを印加し無
残像読みだしを実現するため転送パルス発生手段7と駆
動パルス発生手段4内の高い電圧値を持つ転送パルスの
並びに前置転送パルスの印加経路にトランジスタのゲー
トソース間電圧もしくはゲートドレイン間の電圧が高い
箇所が残る。この結果、図1に示す3、4よりなる転送手
段、6、7よりなる行選択手段を垂直電荷転送手段2より
ゲート酸化膜の薄いトランジスタで構成すると、ゲート
酸化膜の破壊もしくは信頼度劣化が生じる。従って、ゲ
ート酸化膜を薄くする事はできない。そこで、本発明で
は、ゲートソース間電圧もしくはゲートドレイン間の電
圧が高い転送パルス発生手段7を構成する図7と図8の転
送スイッチＭＯＳ69、ブートストラップ用ＭＯＳ73、高
耐化ＭＯＳ71、ブートストラップ用ＭＯＳ68、図7の前
置転送パルススイッチ67もしくは図8のパルス入力用ｎ
ＭＯＳ76、図8のｎＭＯＳ78と、駆動パルス発生手段4を
構成する図3から図6の高耐化ＭＯＳ28、第1と第2のスイ
ッチ24、26、図6のｎＭＯＳ51のゲート酸化膜厚を垂直
電荷転送手段2のゲート酸化膜厚と等しく厚くし、他の
ＭＯＳトランジスタのゲート酸化膜厚は薄くした。
【００９０】第2に、特開昭61-234670記載された様に、
駆動手段と行選択手段とを光電変換素子1と垂直電荷転
送手段2の形成される第1の不純物層より高濃度の第2の
不純物層に形成する際に以下の課題が生じる。即ち、駆
動手段と行選択手段を高集積化するためにはゲート電極
の長さを短くしてもパンチスルー現象が起きない様に、
第2の不純物層の表面濃度を高くする必要がある。この
結果、第1に、図7、7の転送パルススイッチ69、高耐圧
化ＭＯＳ71の基板バイアス効果がおおきくなり、転送パ
ルスを通過させるには、ゲート端子イないしロを転送パ
ルスの高レベル電圧ｖｈより遥かに高いｖｈ’、ｖ
ｈ’’に昇圧しなければならず、さらなる耐圧向上策が
必要になる。第2には、転送パルス発生手段7を構成する
図7と図8の転送スイッチＭＯＳ69、高耐化ＭＯＳ71、ブ
ートストラップ用ＭＯＳ68、図7の前置転送パルススイ
ッチ67もしくは図8のパルス入力用ｎＭＯＳ76、図8のｎ
ＭＯＳ78と、駆動パルス発生手段4を構成する図3から図
6の高耐化ＭＯＳ28にはデユーテイは短いといえ、トラ
ンジスタがオン時に高いソースドレイン電圧が印加さ
れ、ホットキャリアによる特性劣化が生じる。この課題
を解決するために、上記した箇所のＭＯＳトランジスタ
を表面濃度が駆動手段と行選択手段の他の部分より低濃
度の第3不純物層内に設け、基板効果の低減とホットキ
ャリア耐圧の向上を図った。なお、光電変換素子1と垂
直電荷転送手段2の形成される第1の不純物層はオーバー
フロー動作を行なうために非常に低濃度であるので、第
3の不純物層と兼用すると、基板効果低減やホットキャ
リア耐圧向上はできるが、パンチスルー現象を防ぐため
にはゲート電極長を非常に長くする必要がある。これを
防ぐため、第3不純物層は第1の不純物層以上の表面濃度
を有し、所望の基板効果と耐圧を実現しつつゲート電極
長の短縮を可能にしている。さらに、本願発明者が既に
特願平5-219531で提案したごとく、第3の不純物層は第1
の不純物層内に第1の不純物層内より浅く形成され、ゲ
ート電極に高い電圧が印加されると基板までの全領域が
空乏化し、基板バイアス効果によるしきい電圧上昇が更
に軽減される。
駆動手段と行選択手段とを光電変換素子1と垂直電荷転
送手段2の形成される第1の不純物層より高濃度の第2の
不純物層に形成する際に以下の課題が生じる。即ち、駆
動手段と行選択手段を高集積化するためにはゲート電極
の長さを短くしてもパンチスルー現象が起きない様に、
第2の不純物層の表面濃度を高くする必要がある。この
結果、第1に、図7、7の転送パルススイッチ69、高耐圧
化ＭＯＳ71の基板バイアス効果がおおきくなり、転送パ
ルスを通過させるには、ゲート端子イないしロを転送パ
ルスの高レベル電圧ｖｈより遥かに高いｖｈ’、ｖ
ｈ’’に昇圧しなければならず、さらなる耐圧向上策が
必要になる。第2には、転送パルス発生手段7を構成する
図7と図8の転送スイッチＭＯＳ69、高耐化ＭＯＳ71、ブ
ートストラップ用ＭＯＳ68、図7の前置転送パルススイ
ッチ67もしくは図8のパルス入力用ｎＭＯＳ76、図8のｎ
ＭＯＳ78と、駆動パルス発生手段4を構成する図3から図
6の高耐化ＭＯＳ28にはデユーテイは短いといえ、トラ
ンジスタがオン時に高いソースドレイン電圧が印加さ
れ、ホットキャリアによる特性劣化が生じる。この課題
を解決するために、上記した箇所のＭＯＳトランジスタ
を表面濃度が駆動手段と行選択手段の他の部分より低濃
度の第3不純物層内に設け、基板効果の低減とホットキ
ャリア耐圧の向上を図った。なお、光電変換素子1と垂
直電荷転送手段2の形成される第1の不純物層はオーバー
フロー動作を行なうために非常に低濃度であるので、第
3の不純物層と兼用すると、基板効果低減やホットキャ
リア耐圧向上はできるが、パンチスルー現象を防ぐため
にはゲート電極長を非常に長くする必要がある。これを
防ぐため、第3不純物層は第1の不純物層以上の表面濃度
を有し、所望の基板効果と耐圧を実現しつつゲート電極
長の短縮を可能にしている。さらに、本願発明者が既に
特願平5-219531で提案したごとく、第3の不純物層は第1
の不純物層内に第1の不純物層内より浅く形成され、ゲ
ート電極に高い電圧が印加されると基板までの全領域が
空乏化し、基板バイアス効果によるしきい電圧上昇が更
に軽減される。
【００９１】以下、図9から図12を用いて本発明のトラ
ンジスタの構造を説明する。図9は図1の厚いゲート酸化
膜と低濃度の第1のｐウエルを持つ垂直電荷転送手段2の
Ａ−Ａ’の断面構造図、図10は図1の転送パルス発生手
段7ならびに駆動パルス発生手段4の一部に用いられる垂
直電荷転送手段2のゲート酸化膜厚と等しい厚いゲート
酸化膜厚を持ち、他の部分より表面濃度の低い第3のｐ
ウエルに形成されたＭＯＳトランジスタの断面構造図、
図11は図1の転送パルス発生手段7ならびに駆動パルス発
生手段4の他の一部に用いられる垂直電荷転送手段2のゲ
ート酸化膜厚と等しい厚いゲート酸化膜厚を持ち、他の
部分より表面濃度の低い第3のｐウエルに形成されたＭ
ＯＳトランジスタの断面構造図、図12は図1の行選択制
御手段6とタイミング発生手段3、転送パルス発生手段7
ならびに駆動パルス発生手段4の残りの部分に用いられ
る薄いゲート酸化膜厚を持ち、高濃度の第2の不純物層
内に形成されたＭＯＳトランジスタの断面構造図であ
る。
ンジスタの構造を説明する。図9は図1の厚いゲート酸化
膜と低濃度の第1のｐウエルを持つ垂直電荷転送手段2の
Ａ−Ａ’の断面構造図、図10は図1の転送パルス発生手
段7ならびに駆動パルス発生手段4の一部に用いられる垂
直電荷転送手段2のゲート酸化膜厚と等しい厚いゲート
酸化膜厚を持ち、他の部分より表面濃度の低い第3のｐ
ウエルに形成されたＭＯＳトランジスタの断面構造図、
図11は図1の転送パルス発生手段7ならびに駆動パルス発
生手段4の他の一部に用いられる垂直電荷転送手段2のゲ
ート酸化膜厚と等しい厚いゲート酸化膜厚を持ち、他の
部分より表面濃度の低い第3のｐウエルに形成されたＭ
ＯＳトランジスタの断面構造図、図12は図1の行選択制
御手段6とタイミング発生手段3、転送パルス発生手段7
ならびに駆動パルス発生手段4の残りの部分に用いられ
る薄いゲート酸化膜厚を持ち、高濃度の第2の不純物層
内に形成されたＭＯＳトランジスタの断面構造図であ
る。
【００９２】図9は厚いゲート酸化膜を持つ図1に示す垂
直電荷転送手段2のＡ-Ａ’部の断面構造図である。本構
造の不純物分布は、本願発明者が特開平03-289173号公
報にて提案した低スメア化、高飽和化、低暗電流化を可
能とするパンチスルー構造からなる。また、各電極は本
願出願人が既に特開平03-60158で提案した単層電極構造
からなる。図9中81はｎ型基板で縦型オーバーフロード
レイン動作を行なうため接地された第1のＰウエルに対
して正電圧ｖｓｕｂが印加されている。82は接地電圧0
ｖの印加された非常に濃度の低い第1のＰウェル、83は
オーバーフロー電圧を低くするための第1のホトダイオ
ードｎウエル、84は素子分離のための第2のホトダイオ
ードｎウエル、85はホトダイオードを構成するｎ層、86
は暗電流低減のためのホトダイオード表面ｐ層、87はス
メアを抑圧するための2重ウエルｐ層、88は垂直電荷電
荷転送手段2のｎ型チャネル層、89はゲート電極、90は
厚いゲート酸化膜、ｖｓｕｂはｎ基板印加電圧である。
本構造を一例として示したインターライン型ＣＣＤにお
いては、ホトダイオードｎ層85から垂直電荷電荷転送手
段2のｎ型チャネル層88への信号読みだしを無残像で行
なうために高い電圧をゲート電極89に印加する必要があ
る。この際電極と接地電位を持つホトダイオードｐ層90
間の電圧によりゲート酸化膜90の破壊もしくはキャリア
の注入による劣化を起こさないために、ゲート酸化膜90
を薄くする事はできない。なお、図1中の電荷転送制御
部を構成するゲート2-2、電荷蓄積ゲート2-3、出力ゲー
ト2-4はホトダイオードを構成するｎ層85、ホトダイオ
ード表面ｐ層86を設けないデバイス構造を持つ。
直電荷転送手段2のＡ-Ａ’部の断面構造図である。本構
造の不純物分布は、本願発明者が特開平03-289173号公
報にて提案した低スメア化、高飽和化、低暗電流化を可
能とするパンチスルー構造からなる。また、各電極は本
願出願人が既に特開平03-60158で提案した単層電極構造
からなる。図9中81はｎ型基板で縦型オーバーフロード
レイン動作を行なうため接地された第1のＰウエルに対
して正電圧ｖｓｕｂが印加されている。82は接地電圧0
ｖの印加された非常に濃度の低い第1のＰウェル、83は
オーバーフロー電圧を低くするための第1のホトダイオ
ードｎウエル、84は素子分離のための第2のホトダイオ
ードｎウエル、85はホトダイオードを構成するｎ層、86
は暗電流低減のためのホトダイオード表面ｐ層、87はス
メアを抑圧するための2重ウエルｐ層、88は垂直電荷電
荷転送手段2のｎ型チャネル層、89はゲート電極、90は
厚いゲート酸化膜、ｖｓｕｂはｎ基板印加電圧である。
本構造を一例として示したインターライン型ＣＣＤにお
いては、ホトダイオードｎ層85から垂直電荷電荷転送手
段2のｎ型チャネル層88への信号読みだしを無残像で行
なうために高い電圧をゲート電極89に印加する必要があ
る。この際電極と接地電位を持つホトダイオードｐ層90
間の電圧によりゲート酸化膜90の破壊もしくはキャリア
の注入による劣化を起こさないために、ゲート酸化膜90
を薄くする事はできない。なお、図1中の電荷転送制御
部を構成するゲート2-2、電荷蓄積ゲート2-3、出力ゲー
ト2-4はホトダイオードを構成するｎ層85、ホトダイオ
ード表面ｐ層86を設けないデバイス構造を持つ。
【００９３】図12は、高速高集積化を可能にする垂直電
荷転送手段2より薄いゲート酸化膜を持ち、高濃度の第2
のｐウエルとｎウエルに形成されたＭＯＳトランジスタ
の構造図である。図12中111はｎＭＯＳの形成される高
濃度の第2のＰウェル、112はｎＭＯＳトランジスタフィ
ールドｐ層、113はｎＭＯＳトランジスタソースドレイ
ンｎ型拡散層、114はｐＭＯＳの形成されるｎウエル、1
15はｐＭＯＳトランジスタフィールドｎ層、116はｐＭ
ＯＳトランジスタソースドレインｐ型拡散層、117はロ
コス酸化膜、118は薄いゲート酸化膜である。81、89、
ｖｓｕｂは図9と同様である。また、ｖｂｂは第2のＰウ
エルには印加される負のバックバイアスである。図12の
ｎＭＯＳにより、駆動が単一正電源で行なわれる図1に
示す水平走査手段を構成する増幅器11を構成するＭＯＳ
の一部、クランプスイッチ15、信号書き込スイッチ16-
1、16-2、信号読みだしスイッチ18-1、18-2、水平走査
回路19、図1のタイミング発生手段3を構成する図3から
図6に示すシフトレジスタ21及び図4から図6のパルス伸
長器を構成するスイッチ30から32、図1の行選択制御手
段6を構成する図7と図8に示すシフトレジスタ61が構成
される。また、単一正電源で駆動はされないが、ソース
電圧がほぼ0Ｖ程度以下にならない駆動パルス電圧変換
器3を構成する図5と図6に示すバッファｎＭＯＳ41も同
様である。また、図12のＰＭＯＳにより図1に示す水平
走査手段を構成する増幅器11のドライバ、リセットスイ
ッチ12、図1の駆動パルス電圧変換器4を構成する図5と
図6に示すＰＭＯＳ42、転送パルス電圧変換器3を構成す
る図8に示すＰＭＯＳ77が構成される。ＰＭＯＳ42にお
いては、電源振幅はｖｃｃ-ｖｌ（ｖｌ；負）となる
が、ソース端子電圧はｖｃｃ-2ｖｔｈ以上に上昇せずゲ
ートは接地されているので各端子間には実質的にはｖｃ
ｃ程度の電圧しか印加されず、薄いゲート酸化膜を用い
る。また、ＰＭＯＳ77においては、選択行において前置
駆動パルス印加時にゲートソース間電圧がｖｈｍとなり
正電圧値ｖｃｃを越えるが、印加デユーテイは10-4以下
であるので薄いゲート酸化膜を用いる。なお既に本願発
明者が特開平5-103272号公報に提案したように、ｎウエ
ル114と第2のホトダイオードｎウエル84を兼用しｐＭＯ
Ｓトランジスタソースドレインｐ型拡散層116と暗電流
低減のためのホトダイオード表面ｐ層86を兼用すればプ
ロセス工程の簡略化を図る事ができる。
荷転送手段2より薄いゲート酸化膜を持ち、高濃度の第2
のｐウエルとｎウエルに形成されたＭＯＳトランジスタ
の構造図である。図12中111はｎＭＯＳの形成される高
濃度の第2のＰウェル、112はｎＭＯＳトランジスタフィ
ールドｐ層、113はｎＭＯＳトランジスタソースドレイ
ンｎ型拡散層、114はｐＭＯＳの形成されるｎウエル、1
15はｐＭＯＳトランジスタフィールドｎ層、116はｐＭ
ＯＳトランジスタソースドレインｐ型拡散層、117はロ
コス酸化膜、118は薄いゲート酸化膜である。81、89、
ｖｓｕｂは図9と同様である。また、ｖｂｂは第2のＰウ
エルには印加される負のバックバイアスである。図12の
ｎＭＯＳにより、駆動が単一正電源で行なわれる図1に
示す水平走査手段を構成する増幅器11を構成するＭＯＳ
の一部、クランプスイッチ15、信号書き込スイッチ16-
1、16-2、信号読みだしスイッチ18-1、18-2、水平走査
回路19、図1のタイミング発生手段3を構成する図3から
図6に示すシフトレジスタ21及び図4から図6のパルス伸
長器を構成するスイッチ30から32、図1の行選択制御手
段6を構成する図7と図8に示すシフトレジスタ61が構成
される。また、単一正電源で駆動はされないが、ソース
電圧がほぼ0Ｖ程度以下にならない駆動パルス電圧変換
器3を構成する図5と図6に示すバッファｎＭＯＳ41も同
様である。また、図12のＰＭＯＳにより図1に示す水平
走査手段を構成する増幅器11のドライバ、リセットスイ
ッチ12、図1の駆動パルス電圧変換器4を構成する図5と
図6に示すＰＭＯＳ42、転送パルス電圧変換器3を構成す
る図8に示すＰＭＯＳ77が構成される。ＰＭＯＳ42にお
いては、電源振幅はｖｃｃ-ｖｌ（ｖｌ；負）となる
が、ソース端子電圧はｖｃｃ-2ｖｔｈ以上に上昇せずゲ
ートは接地されているので各端子間には実質的にはｖｃ
ｃ程度の電圧しか印加されず、薄いゲート酸化膜を用い
る。また、ＰＭＯＳ77においては、選択行において前置
駆動パルス印加時にゲートソース間電圧がｖｈｍとなり
正電圧値ｖｃｃを越えるが、印加デユーテイは10-4以下
であるので薄いゲート酸化膜を用いる。なお既に本願発
明者が特開平5-103272号公報に提案したように、ｎウエ
ル114と第2のホトダイオードｎウエル84を兼用しｐＭＯ
Ｓトランジスタソースドレインｐ型拡散層116と暗電流
低減のためのホトダイオード表面ｐ層86を兼用すればプ
ロセス工程の簡略化を図る事ができる。
【００９４】図10は垂直電荷転送手段2と同じ厚いゲー
ト酸化膜厚を持ち、他の部分より表面濃度の低い第3の
ウエルに形成されたｎＭＯＳトランジスタである。図中
81、82、88、89、90、ｖｓｕｂは図9と同様、112、11
3、117は図12と同様である。なお、91は表面濃度が第2
のＰウエル111より高く第1のｐウエル82より低くかつ第
1のｐウエル82より浅い第3のｐウエル層である。また、
ｖｌは図2と同様である。第1のＰウエル82には、ソース
ドレイン拡散層113が第3のＰウェル82に対し順方向にバ
イアスされない様に転送パルスの低レベル電圧である負
値ｖｌのバックバイアスが印加される。本実施例では以
上の構造により第2の2重ウエルｐ層を形成する工程を付
加するだけで厚いゲート酸化膜厚を持ち、他の部分より
表面濃度の低い第2の不純物層内に形成されたｎＭＯＳ
トランジスタを形成する事ができる。図10のエンハンス
メント型のｎＭＯＳにより、図1の駆動パルス電圧変換
器4を構成する転送パルスの印加デユーテイを考慮して
もまだゲートドレイン間最大電圧が薄いゲート酸化膜厚
の信頼度を保証できる電圧以上のｖｃｃ-ｖｔｈｄ-ｖｌ
となる図3から図6に示す第1と第2のスイッチ24、26、ゲ
ートドレイン間最大電圧がｖｃｃ-ｖｌと低いが印加デ
ユーテイの高い図6に示すｎＭＯＳ51、転送パルス電圧
変換器7を構成する前置転送パルス印加線のドレインに
直接接続されゲートドレイン間最大電圧がｖｈｍと低い
が印加デユーテイの高い図7に示す前置転送パルススイ
ッチ67もしくは図8に示すパルス入力用ｎＭＯＳ76が構
成される。また、図10のデプレション型トランジスタに
より、図1の転送パルス電圧変換器7を構成する前置転送
パルスの印加デユーテイを考慮してもまだゲートドレイ
ン間最大電圧が薄いゲート酸化膜厚の信頼度を保証でき
る電圧以上のｖｈｍ-ｖｌとなる図8のｎＭＯＳ78が構成
される。
ト酸化膜厚を持ち、他の部分より表面濃度の低い第3の
ウエルに形成されたｎＭＯＳトランジスタである。図中
81、82、88、89、90、ｖｓｕｂは図9と同様、112、11
3、117は図12と同様である。なお、91は表面濃度が第2
のＰウエル111より高く第1のｐウエル82より低くかつ第
1のｐウエル82より浅い第3のｐウエル層である。また、
ｖｌは図2と同様である。第1のＰウエル82には、ソース
ドレイン拡散層113が第3のＰウェル82に対し順方向にバ
イアスされない様に転送パルスの低レベル電圧である負
値ｖｌのバックバイアスが印加される。本実施例では以
上の構造により第2の2重ウエルｐ層を形成する工程を付
加するだけで厚いゲート酸化膜厚を持ち、他の部分より
表面濃度の低い第2の不純物層内に形成されたｎＭＯＳ
トランジスタを形成する事ができる。図10のエンハンス
メント型のｎＭＯＳにより、図1の駆動パルス電圧変換
器4を構成する転送パルスの印加デユーテイを考慮して
もまだゲートドレイン間最大電圧が薄いゲート酸化膜厚
の信頼度を保証できる電圧以上のｖｃｃ-ｖｔｈｄ-ｖｌ
となる図3から図6に示す第1と第2のスイッチ24、26、ゲ
ートドレイン間最大電圧がｖｃｃ-ｖｌと低いが印加デ
ユーテイの高い図6に示すｎＭＯＳ51、転送パルス電圧
変換器7を構成する前置転送パルス印加線のドレインに
直接接続されゲートドレイン間最大電圧がｖｈｍと低い
が印加デユーテイの高い図7に示す前置転送パルススイ
ッチ67もしくは図8に示すパルス入力用ｎＭＯＳ76が構
成される。また、図10のデプレション型トランジスタに
より、図1の転送パルス電圧変換器7を構成する前置転送
パルスの印加デユーテイを考慮してもまだゲートドレイ
ン間最大電圧が薄いゲート酸化膜厚の信頼度を保証でき
る電圧以上のｖｈｍ-ｖｌとなる図8のｎＭＯＳ78が構成
される。
【００９５】なお、図8のｎＭＯＳ78において、前置転
送パルス印加時にソースドレイン間にｖｍ-ｖｌの電圧
が印加される事によるホットキャリアによるトランジス
タ特性の劣化が問題になる時には、ｎＭＯＳ78を図10の
ｎＭＯＳでドレイン端子側の一部にだけｎ型チャネル層
を設けたトランジスタで構成し、そのゲート端子を接地
電圧とすればよい。この構成により、ゲート長は長くな
るもののドレイン側の強い電界を緩和する事が可能にな
る。
送パルス印加時にソースドレイン間にｖｍ-ｖｌの電圧
が印加される事によるホットキャリアによるトランジス
タ特性の劣化が問題になる時には、ｎＭＯＳ78を図10の
ｎＭＯＳでドレイン端子側の一部にだけｎ型チャネル層
を設けたトランジスタで構成し、そのゲート端子を接地
電圧とすればよい。この構成により、ゲート長は長くな
るもののドレイン側の強い電界を緩和する事が可能にな
る。
【００９６】さらに、転送パルス以上の電圧の印加され
る部分においては、図10に示す厚いゲート酸化膜を持つ
トランジスタを用いても、印加電圧が接合耐圧を越え電
圧の印加が不可能になるという課題が生じる。即ち、図
12に述べた酸化膜の薄いＭＯＳ構造では、ロコス酸化膜
117の形成される分離領域の長さを小さくしても、パン
チスルー現象が起きない様に、ｎＭＯＳトランジスタフ
ィールドｐ層112を高濃度にしている。この結果、ｎＭ
ＯＳトランジスタソースドレインｎ型拡散層113との接
合耐圧が低い。製造工程の簡略化のため、薄い酸化膜を
持つ図12の構造同じフィールドｐ層112を持つ図10の構
造においても同様に高い接合耐圧を得る事はできず、転
送パルスの印加が不可能になる。図11は、この課題を、
製造工程数を増やすことなく解決するため、ソースドレ
インｎ型拡散層113をフィールドｐ層112よりＬｏｆだけ
オフセットをかけて形成したものである。図中81、82、
88から91、112、113、117、ｖｓｕｂ、ｖｌは図10と同
様である。Ｌｏｆはソースドレインｎ型拡散層113をフ
ィールドｐ層112のオフセット距離を示す。このオフセ
ットにより、ソースドレインｎ型拡散層113は高濃度の
フィールドｐ層112に接する事がなく、接合耐圧の向上
を図れる。なお、図10と同様に、第1のＰウエル82に
は、転送パルスの低レベル電圧である負値ｖｌのバック
バイアスが印加される。図11のエンハンスメント型のｎ
ＭＯＳにより、図1の転送パルス電圧変換器7を構成する
ゲートドレイン間最大電圧がｖｃｃ-ｖｔｈｅ-ｖｔｈｄ
-ｖｌ（ｖｔｈｄ，ｖｌ；負）となりドレインウエル間
最大電圧がｖｈ-ｖｌとなる図7と図8の転送スイッチＭ
ＯＳ69、ゲートドレイン間最大電圧がｖｈ’’-ｖｃｃ
となりドレインウエル間最大電圧がｖｈ’’-ｖｌとな
る図7と図8のブートストラップ用ＭＯＳ73が構成され
る。また、図10のデプレション型トランジスタにより、
図1の駆動パルス電圧変換器4を構成するゲートドレイン
間最大電圧がｖｈ-ｖｃｃとなりドレインウエル間最大
電圧がｖｈ-ｖｌとなる図3から図6に示す高耐化ＭＯＳ2
8、図1の転送パルス電圧変換器3を構成するゲートドレ
イン間電圧がｖｈ-（ｖｃｃ-ｖｔｈｅ）となりドレイン
ウエル間電圧がｖｈ-ｖｌとなる図7と図8に示す高耐化
ＭＯＳ71、ゲートドレイン間電圧がｖｈ’-ｖｃｃとな
りドレインウエル間電圧がｖｈ’-ｖｌとなる図7と図8
に示すブートストラップ用ＭＯＳ68が構成される。な
お、接合耐圧は高電圧の印加される端子だけ向上させれ
ばよいので、高耐圧化ＭＯＳ28、ブートストラップＭＯ
Ｓ68、73においては高電圧のかかる端子（例えば端子
イ、ロ）だけにオフセットをかければよい。
る部分においては、図10に示す厚いゲート酸化膜を持つ
トランジスタを用いても、印加電圧が接合耐圧を越え電
圧の印加が不可能になるという課題が生じる。即ち、図
12に述べた酸化膜の薄いＭＯＳ構造では、ロコス酸化膜
117の形成される分離領域の長さを小さくしても、パン
チスルー現象が起きない様に、ｎＭＯＳトランジスタフ
ィールドｐ層112を高濃度にしている。この結果、ｎＭ
ＯＳトランジスタソースドレインｎ型拡散層113との接
合耐圧が低い。製造工程の簡略化のため、薄い酸化膜を
持つ図12の構造同じフィールドｐ層112を持つ図10の構
造においても同様に高い接合耐圧を得る事はできず、転
送パルスの印加が不可能になる。図11は、この課題を、
製造工程数を増やすことなく解決するため、ソースドレ
インｎ型拡散層113をフィールドｐ層112よりＬｏｆだけ
オフセットをかけて形成したものである。図中81、82、
88から91、112、113、117、ｖｓｕｂ、ｖｌは図10と同
様である。Ｌｏｆはソースドレインｎ型拡散層113をフ
ィールドｐ層112のオフセット距離を示す。このオフセ
ットにより、ソースドレインｎ型拡散層113は高濃度の
フィールドｐ層112に接する事がなく、接合耐圧の向上
を図れる。なお、図10と同様に、第1のＰウエル82に
は、転送パルスの低レベル電圧である負値ｖｌのバック
バイアスが印加される。図11のエンハンスメント型のｎ
ＭＯＳにより、図1の転送パルス電圧変換器7を構成する
ゲートドレイン間最大電圧がｖｃｃ-ｖｔｈｅ-ｖｔｈｄ
-ｖｌ（ｖｔｈｄ，ｖｌ；負）となりドレインウエル間
最大電圧がｖｈ-ｖｌとなる図7と図8の転送スイッチＭ
ＯＳ69、ゲートドレイン間最大電圧がｖｈ’’-ｖｃｃ
となりドレインウエル間最大電圧がｖｈ’’-ｖｌとな
る図7と図8のブートストラップ用ＭＯＳ73が構成され
る。また、図10のデプレション型トランジスタにより、
図1の駆動パルス電圧変換器4を構成するゲートドレイン
間最大電圧がｖｈ-ｖｃｃとなりドレインウエル間最大
電圧がｖｈ-ｖｌとなる図3から図6に示す高耐化ＭＯＳ2
8、図1の転送パルス電圧変換器3を構成するゲートドレ
イン間電圧がｖｈ-（ｖｃｃ-ｖｔｈｅ）となりドレイン
ウエル間電圧がｖｈ-ｖｌとなる図7と図8に示す高耐化
ＭＯＳ71、ゲートドレイン間電圧がｖｈ’-ｖｃｃとな
りドレインウエル間電圧がｖｈ’-ｖｌとなる図7と図8
に示すブートストラップ用ＭＯＳ68が構成される。な
お、接合耐圧は高電圧の印加される端子だけ向上させれ
ばよいので、高耐圧化ＭＯＳ28、ブートストラップＭＯ
Ｓ68、73においては高電圧のかかる端子（例えば端子
イ、ロ）だけにオフセットをかければよい。
【００９７】なお、トランジスタ間の分離領域となるロ
コス酸化膜117部に寄生的に形成されるＭＯＳに高いし
きい電圧が必要とされないもしくは寄生ＭＯＳが存在し
ない場合には、図10の構造でロコス酸化膜117の下にｎ
ＭＯＳトランジスタフィールドｐ層を設けない構造とす
ることにより、製造工程数を増やすことなく接合耐圧を
向上すると共に、図11のオフセットをかける場合に比し
集積度向上を図れる。また、工程数は増えるもののロコ
ス酸化膜117の下にｎＭＯＳトランジスタフィールドｐ
層の濃度を低くしてもよい。
コス酸化膜117部に寄生的に形成されるＭＯＳに高いし
きい電圧が必要とされないもしくは寄生ＭＯＳが存在し
ない場合には、図10の構造でロコス酸化膜117の下にｎ
ＭＯＳトランジスタフィールドｐ層を設けない構造とす
ることにより、製造工程数を増やすことなく接合耐圧を
向上すると共に、図11のオフセットをかける場合に比し
集積度向上を図れる。また、工程数は増えるもののロコ
ス酸化膜117の下にｎＭＯＳトランジスタフィールドｐ
層の濃度を低くしてもよい。
【００９８】さらに、本実施例では、厚いゲート酸化膜
を持つトランジスタ全てを第1のＰウエル82内の表面濃
度が第1のＰウエル82より高く第2のＰウエル111より低
く第1のＰウエルより浅い第3のｐウエル91の中に形成し
たが、基板効果によるしきい電圧の上昇やホットキャリ
ア耐圧が問題にならないトランジスタは、第2のＰウエ
ル111内に形成してさらなる高集積化を図る事ができる
事はいうまでもない。本実施例によれば、第1に、駆動
パルス発生手段4と転送パルス発生手段7のゲートソース
間電圧もしくはゲートドレイン間の電圧が高い箇所を垂
直電荷転送手段2のゲート酸化膜厚と等しい厚いゲート
酸化膜厚を持つＭＯＳトランジスタで構成する事により
特開平1-103861号公報に記載された従来技術に比し製造
工程数を増加するも事なくゲート酸化膜の耐圧向上がで
き、かつ、薄いゲート酸化膜厚を持つＭＯＳトランジス
タでタイミング発生手段3、行選択制御手段6、11から18
の増幅手段、水平走査回路19を構成する事により他の部
分の集積度は従来技術と同様に高くできるので、高速高
集積かつ高信頼度の駆動回路を実現できる。
を持つトランジスタ全てを第1のＰウエル82内の表面濃
度が第1のＰウエル82より高く第2のＰウエル111より低
く第1のＰウエルより浅い第3のｐウエル91の中に形成し
たが、基板効果によるしきい電圧の上昇やホットキャリ
ア耐圧が問題にならないトランジスタは、第2のＰウエ
ル111内に形成してさらなる高集積化を図る事ができる
事はいうまでもない。本実施例によれば、第1に、駆動
パルス発生手段4と転送パルス発生手段7のゲートソース
間電圧もしくはゲートドレイン間の電圧が高い箇所を垂
直電荷転送手段2のゲート酸化膜厚と等しい厚いゲート
酸化膜厚を持つＭＯＳトランジスタで構成する事により
特開平1-103861号公報に記載された従来技術に比し製造
工程数を増加するも事なくゲート酸化膜の耐圧向上がで
き、かつ、薄いゲート酸化膜厚を持つＭＯＳトランジス
タでタイミング発生手段3、行選択制御手段6、11から18
の増幅手段、水平走査回路19を構成する事により他の部
分の集積度は従来技術と同様に高くできるので、高速高
集積かつ高信頼度の駆動回路を実現できる。
【００９９】第2に、本実施例によれば、転送パルス発
生手段7ならびに駆動パルス発生手段4の転送パルス電圧
以上の電圧が印加される箇所をソースドレインｎ型拡散
層113をフィールドｐ層112から離したＭＯＳトランジス
タで構成する事により、他の部分の集積度を損なう事も
製造工程数を増やすことなく、接合耐圧の向上ができ高
い電圧を持つ転送パルスの印加が可能になる。
生手段7ならびに駆動パルス発生手段4の転送パルス電圧
以上の電圧が印加される箇所をソースドレインｎ型拡散
層113をフィールドｐ層112から離したＭＯＳトランジス
タで構成する事により、他の部分の集積度を損なう事も
製造工程数を増やすことなく、接合耐圧の向上ができ高
い電圧を持つ転送パルスの印加が可能になる。
【０１００】第3に、本実施例によれば、転送パルス発
生手段7ならびに駆動パルス発生手段4の転送パルスの通
過経路とオン時ソースドレイン電圧の高い箇所を第2の
Ｐウエル111より表面濃度の低い第3のｐウエル91内に形
成されるＭＯＳトランジスタで構成し基板効果によるし
きい電圧上昇とホットキャリアによる耐圧劣化を防止
し、タイミング発生手段3、行選択制御手段6、11から18
の増幅手段、水平走査回路19を高濃度の第2のＰウエル1
11内に形成する事により高集積化し、高集積でかつ高信
頼度の駆動回路を実現できる。また、第3のｐウエル91
の表面濃度を第1のＰウエル82より高濃度とする事によ
り所望の基板効果と耐圧を実現しつつゲート電極長の短
縮を可能とし、第3のｐウエル91内に形成されるＭＯＳ
トランジスタの高耐圧と高集積化の両立ができる。さら
に、第3のｐウエル91の深さを第1のＰウエル82より浅く
し、ゲート電極89に高い電圧が印加されると基板81まで
の全領域が空乏化する様にして、基板効果によるしきい
電圧の上昇をさらに低減し、更に信頼度を向上できる。
生手段7ならびに駆動パルス発生手段4の転送パルスの通
過経路とオン時ソースドレイン電圧の高い箇所を第2の
Ｐウエル111より表面濃度の低い第3のｐウエル91内に形
成されるＭＯＳトランジスタで構成し基板効果によるし
きい電圧上昇とホットキャリアによる耐圧劣化を防止
し、タイミング発生手段3、行選択制御手段6、11から18
の増幅手段、水平走査回路19を高濃度の第2のＰウエル1
11内に形成する事により高集積化し、高集積でかつ高信
頼度の駆動回路を実現できる。また、第3のｐウエル91
の表面濃度を第1のＰウエル82より高濃度とする事によ
り所望の基板効果と耐圧を実現しつつゲート電極長の短
縮を可能とし、第3のｐウエル91内に形成されるＭＯＳ
トランジスタの高耐圧と高集積化の両立ができる。さら
に、第3のｐウエル91の深さを第1のＰウエル82より浅く
し、ゲート電極89に高い電圧が印加されると基板81まで
の全領域が空乏化する様にして、基板効果によるしきい
電圧の上昇をさらに低減し、更に信頼度を向上できる。
【０１０１】以上、本発明のトランジスタ構造を、図1
で述べた全体構成と駆動方式を持つ素子に適用した場合
について述べたが、本発明の適用範囲は図1の素子に限
定されるものではなく、以下に述べる変形が可能であ
る。
で述べた全体構成と駆動方式を持つ素子に適用した場合
について述べたが、本発明の適用範囲は図1の素子に限
定されるものではなく、以下に述べる変形が可能であ
る。
【０１０２】電荷転送手段の駆動回路をゲート酸化膜厚
が電荷転送手段のゲート酸化膜厚と等しい第1のＭＯＳ
トランジスタと第1のＭＯＳトランジスタよりもゲート
酸化膜厚が薄い第2ＭＯＳトランジスタで構成する事に
より、駆動回路内の高電圧印加部でもゲート酸化膜の破
壊もしくは信頼度低下が起こることがないようにし、か
つ、電圧の低い部分は高集積化を図り、高信頼度かつ高
集積の電荷転送装置を実現する事は、同一半導体基板上
に電荷転送手段と駆動回路を有する電荷転送装置の高信
頼度高集積化に広く用いる事ができる。例えば、水平走
査手段が図14と同様に電荷転送素子で構成され、図1と
同じ様に駆動回路が順次駆動パルスを供給する駆動手段
と行選択手段で構成されるが駆動法の異なる特開昭58-1
88156号公報、特開昭57-78167号公報に記載された素
子。さらに、行選択手段が図1と事なり通例のインター
ラインＣＣＤと同様に垂直電荷転送素子への転送を一括
して行なう特開昭62-237871号公報、特開平4-286282号
公報に記載の素子。駆動が図1と事なりインターライン
型ＣＣＤと同様の多相の外部パルスにより行なわれる特
開昭54-75927、特開昭57-207486号公報、特開昭58-1076
70号公報、特開昭62-230270号公報、特開昭60-247382号
公報、特開昭63-62480号公報、特開昭64-54879号公報記
載の素子で実施できる。これらの2次元撮像素子に限ら
ず、高い駆動電圧を必要とする駆動回路を内蔵した例え
ばテレビジョン学会技術報告ＣＥ’91-12（Feb.1991）
に記載の一次元固体撮像素子や電荷転送型遅延線等にお
いても実施できる。また、以上の素子に図1の水平走査
手段を適用した素子においても実施できる事はいうまで
もない。
が電荷転送手段のゲート酸化膜厚と等しい第1のＭＯＳ
トランジスタと第1のＭＯＳトランジスタよりもゲート
酸化膜厚が薄い第2ＭＯＳトランジスタで構成する事に
より、駆動回路内の高電圧印加部でもゲート酸化膜の破
壊もしくは信頼度低下が起こることがないようにし、か
つ、電圧の低い部分は高集積化を図り、高信頼度かつ高
集積の電荷転送装置を実現する事は、同一半導体基板上
に電荷転送手段と駆動回路を有する電荷転送装置の高信
頼度高集積化に広く用いる事ができる。例えば、水平走
査手段が図14と同様に電荷転送素子で構成され、図1と
同じ様に駆動回路が順次駆動パルスを供給する駆動手段
と行選択手段で構成されるが駆動法の異なる特開昭58-1
88156号公報、特開昭57-78167号公報に記載された素
子。さらに、行選択手段が図1と事なり通例のインター
ラインＣＣＤと同様に垂直電荷転送素子への転送を一括
して行なう特開昭62-237871号公報、特開平4-286282号
公報に記載の素子。駆動が図1と事なりインターライン
型ＣＣＤと同様の多相の外部パルスにより行なわれる特
開昭54-75927、特開昭57-207486号公報、特開昭58-1076
70号公報、特開昭62-230270号公報、特開昭60-247382号
公報、特開昭63-62480号公報、特開昭64-54879号公報記
載の素子で実施できる。これらの2次元撮像素子に限ら
ず、高い駆動電圧を必要とする駆動回路を内蔵した例え
ばテレビジョン学会技術報告ＣＥ’91-12（Feb.1991）
に記載の一次元固体撮像素子や電荷転送型遅延線等にお
いても実施できる。また、以上の素子に図1の水平走査
手段を適用した素子においても実施できる事はいうまで
もない。
【０１０３】電荷転送手段の駆動回路を高濃度の表面濃
度を持つ第1の不純物層内に形成された第1のＭＯＳトラ
ンジスタと第1の不純物層より低濃度の表面濃度を持つ
第2の不純物層に形成された第2のＭＯＳトランジスタと
で構成する事により、駆動回路内の高電圧印加部分でも
ホットキャリアによる特性劣化や基板効果によるしきい
電圧上昇が起こりにくし、かつ、電圧の低い部分は高集
積化を図り、高信頼度かつ高集積な電荷転送装置を実現
する事は、第1の発明と同様に同一半導体基板上に電荷
転送手段と駆動回路を有する電荷転送装置の高信頼度高
集積化に広く用いる事ができる。
度を持つ第1の不純物層内に形成された第1のＭＯＳトラ
ンジスタと第1の不純物層より低濃度の表面濃度を持つ
第2の不純物層に形成された第2のＭＯＳトランジスタと
で構成する事により、駆動回路内の高電圧印加部分でも
ホットキャリアによる特性劣化や基板効果によるしきい
電圧上昇が起こりにくし、かつ、電圧の低い部分は高集
積化を図り、高信頼度かつ高集積な電荷転送装置を実現
する事は、第1の発明と同様に同一半導体基板上に電荷
転送手段と駆動回路を有する電荷転送装置の高信頼度高
集積化に広く用いる事ができる。
【０１０４】(ロ)容量 本発明においては、図1に示す様に増幅器11のアナログ
出力電圧を保持する第1出力保持容量14と第2出力保持容
量17-1、17-2を必要とする。電荷転送手段を備える電荷
転送装置に於て電荷転送手段を構成するゲート電極とチ
ャネル層との間にできる容量をアナログ電圧の保持容量
に用い電荷転送手段の出力を処理する回路を構成する事
は周知の技術である。（例えば、ジェイ．テイー．ケイ
ビス他；アイ イー イー イー ジャーナル オブ
ソリッド サーキット 14巻 65頁から73頁 1979年2
月 J.T.CAVIES et al.; IEEE J. Solid-State Circuit
s,VOL. SC-14, pp. 65-73 Feb. 1979)この技術は、プロ
セス工程を付加する事なく容量形成が可能となるという
利点を持つ。しかし、電荷転送手段を低電圧動作させる
ためにチャネルｎ層の濃度を低くすると容量値が強い電
圧依存性を持つという欠点を持つ。この結果、図1にし
めす実施例では、リセット雑音や増幅器の直流電圧のば
らつきによる固定パターン雑音の除去精度が低下し、第
2出力保持手段17-1、17-2から読み出される信号電荷の
非線形性が大きくなる。そこで、本発明では、垂直電荷
電荷転送手段2のｎ型チャネル層88にホトダイオードを
構成するｎ層85を付加しプロセス工程の増加なく高濃度
化を図った。さらに、第1出力保持容量14と第2出力保持
容量17-1、17-2は読みだしスイッチ16-1、16-2から読み
出される信号電荷量を大きくするために、大きな容量値
を持つ必要がある。そこで、本発明では、垂直電荷転送
手段2のゲート絶縁膜より薄い絶縁膜をゲート電極とチ
ャネルｎ層の間の絶縁膜に用いた。以下、図13を用いて
本発明の容量の構造を説明する。
出力電圧を保持する第1出力保持容量14と第2出力保持容
量17-1、17-2を必要とする。電荷転送手段を備える電荷
転送装置に於て電荷転送手段を構成するゲート電極とチ
ャネル層との間にできる容量をアナログ電圧の保持容量
に用い電荷転送手段の出力を処理する回路を構成する事
は周知の技術である。（例えば、ジェイ．テイー．ケイ
ビス他；アイ イー イー イー ジャーナル オブ
ソリッド サーキット 14巻 65頁から73頁 1979年2
月 J.T.CAVIES et al.; IEEE J. Solid-State Circuit
s,VOL. SC-14, pp. 65-73 Feb. 1979)この技術は、プロ
セス工程を付加する事なく容量形成が可能となるという
利点を持つ。しかし、電荷転送手段を低電圧動作させる
ためにチャネルｎ層の濃度を低くすると容量値が強い電
圧依存性を持つという欠点を持つ。この結果、図1にし
めす実施例では、リセット雑音や増幅器の直流電圧のば
らつきによる固定パターン雑音の除去精度が低下し、第
2出力保持手段17-1、17-2から読み出される信号電荷の
非線形性が大きくなる。そこで、本発明では、垂直電荷
電荷転送手段2のｎ型チャネル層88にホトダイオードを
構成するｎ層85を付加しプロセス工程の増加なく高濃度
化を図った。さらに、第1出力保持容量14と第2出力保持
容量17-1、17-2は読みだしスイッチ16-1、16-2から読み
出される信号電荷量を大きくするために、大きな容量値
を持つ必要がある。そこで、本発明では、垂直電荷転送
手段2のゲート絶縁膜より薄い絶縁膜をゲート電極とチ
ャネルｎ層の間の絶縁膜に用いた。以下、図13を用いて
本発明の容量の構造を説明する。
【０１０５】図13は図1の第1出力保持容量14のＢ−Ｂ’
−Ｂ’’の断面構造図を示す。図中85、88、89、ｖｓｕ
ｂは図9、図12と同じ、111から113、117、118、ｖｌは
図12と同様である。121は容量形成用電極、122は薄いゲ
ート酸化膜118より単位面積当たりの大きい絶縁膜、123
は容量形成用電極と垂直電荷電荷転送手段2のｎ型チャ
ネル層88とホトダイオードを構成するｎ層85に接続され
たｎ型拡散層とをつなぐ配線である。容量の一端をなす
ｎ型拡散層113は増幅器11の出力に接続され、他端をな
すゲート電極89は高インピーダンスとなる書き込みスイ
ッチ16-1、16-2の入力端子に接続される。なお、第2出
力保持容量17-1、17-2も同じ構造を持ち、容量の一端を
なすｎ型拡散層113は接地され、他端をなすゲート電極8
9は高インピーダンスとなる読みだしスイッチ17-1、17-
2の入力端子に接続される。
−Ｂ’’の断面構造図を示す。図中85、88、89、ｖｓｕ
ｂは図9、図12と同じ、111から113、117、118、ｖｌは
図12と同様である。121は容量形成用電極、122は薄いゲ
ート酸化膜118より単位面積当たりの大きい絶縁膜、123
は容量形成用電極と垂直電荷電荷転送手段2のｎ型チャ
ネル層88とホトダイオードを構成するｎ層85に接続され
たｎ型拡散層とをつなぐ配線である。容量の一端をなす
ｎ型拡散層113は増幅器11の出力に接続され、他端をな
すゲート電極89は高インピーダンスとなる書き込みスイ
ッチ16-1、16-2の入力端子に接続される。なお、第2出
力保持容量17-1、17-2も同じ構造を持ち、容量の一端を
なすｎ型拡散層113は接地され、他端をなすゲート電極8
9は高インピーダンスとなる読みだしスイッチ17-1、17-
2の入力端子に接続される。
【０１０６】本実施例によれば、第1に、容量の一端を
垂直電荷電荷転送手段2のｎ型チャネル層88とホトダイ
オードを構成するｎ層85に接続されたｎ型拡散層により
構成されているのでプロセス工程を増加することなく容
量の電圧依存性が小さくできるので、リセット雑音や増
幅器の直流電圧のばらつきによる固定パターン雑音の除
去精度を向上させ、第2出力保持手段17-1、17-2から読
み出される信号電荷の非線形性を小さくできる。なお、
ホトダイオードを構成するｎ層85が垂直電荷転送手段2
のｎ型チャネル層88より充分に大きい場合には、垂直電
荷転送手段2のｎ型チャネル層88を形成しなくても良
い。
垂直電荷電荷転送手段2のｎ型チャネル層88とホトダイ
オードを構成するｎ層85に接続されたｎ型拡散層により
構成されているのでプロセス工程を増加することなく容
量の電圧依存性が小さくできるので、リセット雑音や増
幅器の直流電圧のばらつきによる固定パターン雑音の除
去精度を向上させ、第2出力保持手段17-1、17-2から読
み出される信号電荷の非線形性を小さくできる。なお、
ホトダイオードを構成するｎ層85が垂直電荷転送手段2
のｎ型チャネル層88より充分に大きい場合には、垂直電
荷転送手段2のｎ型チャネル層88を形成しなくても良
い。
【０１０７】第2に、本実施例によれば、ゲート電極89
とｎ型チャネル層88とホトダイオードを構成するｎ層85
間の絶縁膜を従来技術の様に垂直電荷転送手段2の厚い
ゲート酸化膜88でなく薄いゲート酸化膜118で構成する
事により、単位面積当たりの容量値を大きくでき、高集
積化が図れる。
とｎ型チャネル層88とホトダイオードを構成するｎ層85
間の絶縁膜を従来技術の様に垂直電荷転送手段2の厚い
ゲート酸化膜88でなく薄いゲート酸化膜118で構成する
事により、単位面積当たりの容量値を大きくでき、高集
積化が図れる。
【０１０８】第3に、本実施例によれば、ゲート電極89
をｐウエル111とは反導電型で電気的に分離されたｎ型
チャネル層88とホトダイオードを構成するｎ層85からな
る電極と容量形成用電極121で挟み容量を形成し、か
つ、ゲート電極122を高インピーダンスノードに接続
し、ｎ型チャネル層88とホトダイオードを構成するｎ層
85からなる電極と容量形成用電極121は低インピーダン
スノードに接続しているので、特開平5-283614号公報に
記載された様にｎ型基板81やウエル111からの雑音や、
外部の雑音源により出力が影響されない。なお、絶縁膜
122の単位面積当たりの容量値を薄いゲート酸化膜118の
容量値より大きくしなくてもよい場合には、例えば、容
量形成電極をアルミ配線層と共用化し、絶縁膜122をゲ
ート電極とアルミ配線層間の層間絶縁膜として、プロセ
ス工程の簡略化を図ってもよい。
をｐウエル111とは反導電型で電気的に分離されたｎ型
チャネル層88とホトダイオードを構成するｎ層85からな
る電極と容量形成用電極121で挟み容量を形成し、か
つ、ゲート電極122を高インピーダンスノードに接続
し、ｎ型チャネル層88とホトダイオードを構成するｎ層
85からなる電極と容量形成用電極121は低インピーダン
スノードに接続しているので、特開平5-283614号公報に
記載された様にｎ型基板81やウエル111からの雑音や、
外部の雑音源により出力が影響されない。なお、絶縁膜
122の単位面積当たりの容量値を薄いゲート酸化膜118の
容量値より大きくしなくてもよい場合には、例えば、容
量形成電極をアルミ配線層と共用化し、絶縁膜122をゲ
ート電極とアルミ配線層間の層間絶縁膜として、プロセ
ス工程の簡略化を図ってもよい。
【０１０９】なお、第1のウエル111を第3のｐウェル82
としても、第2の2重ウエル91と第3のウエル82としても
良い。また、第2の保持手段17-1、17-2の場合の様に容
量の一端をなす電極がｎ型チャネル層88とホトダイオー
ドを構成するｎ層85に接続されたｎ型拡散層の電位が各
列で同じ場合には、横方向の分離を行なうためのロコス
酸化膜117とフィールドｐ層をＢ’’の領域には形成せ
ず、ｎ型チャネル層88とホトダイオードを構成するｎ層
85を全面に形成し集積度を高める事ができる。
としても、第2の2重ウエル91と第3のウエル82としても
良い。また、第2の保持手段17-1、17-2の場合の様に容
量の一端をなす電極がｎ型チャネル層88とホトダイオー
ドを構成するｎ層85に接続されたｎ型拡散層の電位が各
列で同じ場合には、横方向の分離を行なうためのロコス
酸化膜117とフィールドｐ層をＢ’’の領域には形成せ
ず、ｎ型チャネル層88とホトダイオードを構成するｎ層
85を全面に形成し集積度を高める事ができる。
【０１１０】なお、行選択手段を構成する転送パルス発
生手段7を構成する第1のブートストラップ容量66、ブー
トストラップ容量70、高耐圧化ＭＯＳ71のブートストラ
ップ容量72では、容量の両端子間に印加される電圧が大
きいため、従来技術と同様に、図10もしくは図11のデプ
レッション型ｎＭＯＳと同様の構造とする。即ち、ゲー
ト電極89とｎチャネル層88の間の絶縁膜は垂直電荷転送
手段2と同じ厚いゲート酸化膜90を用いて絶縁膜の耐圧
不良を防止する。また、下部電極はｎチャネル88だけで
構成し、深いホトダイオードを構成するｎ層85の付加に
よるｎ型拡散層113と基板81間のパンチスルー耐圧の低
下を防ぐ。なお、ブートストラップ容量66、70、72のゲ
ート端子側（例えば図7の端子イ、ロ）はゲート電極89
に接続し、ブートストラップ時にはｎチャネル層に対し
常にゲート電極を正としてゲート電極下の反転層が無く
ならないようにしている。
生手段7を構成する第1のブートストラップ容量66、ブー
トストラップ容量70、高耐圧化ＭＯＳ71のブートストラ
ップ容量72では、容量の両端子間に印加される電圧が大
きいため、従来技術と同様に、図10もしくは図11のデプ
レッション型ｎＭＯＳと同様の構造とする。即ち、ゲー
ト電極89とｎチャネル層88の間の絶縁膜は垂直電荷転送
手段2と同じ厚いゲート酸化膜90を用いて絶縁膜の耐圧
不良を防止する。また、下部電極はｎチャネル88だけで
構成し、深いホトダイオードを構成するｎ層85の付加に
よるｎ型拡散層113と基板81間のパンチスルー耐圧の低
下を防ぐ。なお、ブートストラップ容量66、70、72のゲ
ート端子側（例えば図7の端子イ、ロ）はゲート電極89
に接続し、ブートストラップ時にはｎチャネル層に対し
常にゲート電極を正としてゲート電極下の反転層が無く
ならないようにしている。
【０１１１】以上、本発明の容量の構造を、図1で述べ
た全体構成と駆動方式を持つ素子に適用した場合につい
て述べたが、本発明の適用範囲は図1の素子に限定され
るものではなく、以下に述べる変形が可能である。
た全体構成と駆動方式を持つ素子に適用した場合につい
て述べたが、本発明の適用範囲は図1の素子に限定され
るものではなく、以下に述べる変形が可能である。
【０１１２】出力保持容量の一端を電荷転送手段を構成
するゲート電極で構成し、他端を第2導電型の不純物層
内に設けられた光電変換素子を構成する第1導電型の不
純物層を備える不純物層で構成する事により、出力保持
容量の容量値の電圧依存性を緩和する事は電荷転送手段
や増幅手段の具体的形態によらず広く実施できる。例え
ば、以下の素子に図1に示す水平走査手段を適用した素
子で実施できる。即ち、図1と同じ様に駆動回路が順次
駆動パルスを供給する駆動手段と行選択手段で構成され
るが駆動法の異なる特開昭58-188156号公報、特開昭57-
78167号公報に記載された素子。さらに、行選択手段が
図1と事なり通例のインターラインＣＣＤと同様に垂直
電荷転送素子への転送を一括して行なう特開昭62-23787
1号公報、特開平4-286282号公報に記載の素子。駆動が
図1と事なりインターライン型ＣＣＤと同様の多相の外
部パルスにより行なわれる特開昭54-75927、特開昭57-2
07486号公報、特開昭58-107670号公報、特開昭62-23027
0号公報、特開昭60-247382号公報、特開昭63-62480号公
報、特開昭64-54879号公報記載の素子に適用できる。ま
た、以上の2次元素子や通例のインターライン型ＣＣＤ
やテレビジョン学会技術報告ＣＥ’91-12（Feb.1991）
に記載の一次元固体撮像素子の出力端子に特開平1-2770
66に記載された様な相関2重サンプリング回路を適用す
る場合でも実施できる。
するゲート電極で構成し、他端を第2導電型の不純物層
内に設けられた光電変換素子を構成する第1導電型の不
純物層を備える不純物層で構成する事により、出力保持
容量の容量値の電圧依存性を緩和する事は電荷転送手段
や増幅手段の具体的形態によらず広く実施できる。例え
ば、以下の素子に図1に示す水平走査手段を適用した素
子で実施できる。即ち、図1と同じ様に駆動回路が順次
駆動パルスを供給する駆動手段と行選択手段で構成され
るが駆動法の異なる特開昭58-188156号公報、特開昭57-
78167号公報に記載された素子。さらに、行選択手段が
図1と事なり通例のインターラインＣＣＤと同様に垂直
電荷転送素子への転送を一括して行なう特開昭62-23787
1号公報、特開平4-286282号公報に記載の素子。駆動が
図1と事なりインターライン型ＣＣＤと同様の多相の外
部パルスにより行なわれる特開昭54-75927、特開昭57-2
07486号公報、特開昭58-107670号公報、特開昭62-23027
0号公報、特開昭60-247382号公報、特開昭63-62480号公
報、特開昭64-54879号公報記載の素子に適用できる。ま
た、以上の2次元素子や通例のインターライン型ＣＣＤ
やテレビジョン学会技術報告ＣＥ’91-12（Feb.1991）
に記載の一次元固体撮像素子の出力端子に特開平1-2770
66に記載された様な相関2重サンプリング回路を適用す
る場合でも実施できる。
【０１１３】第2の実施例 本発明者は特開平5-103272号公報にて、ＣＣＤ型撮像素
子の駆動に必要な多値の電圧レベルのパルスを発生させ
る電圧発生器を内蔵化してドライバチップをなくすとと
もにＤＣ−ＤＣ変換器の数を減らし、ＣＣＤ型撮像素子
の使い勝手を向上させ、撮像装置の低消費電力化を図る
事を提案した。本発明の第1の目的の固体撮像素子は、
通例のインターライン方式ＣＣＤ型撮像素子に較べ、駆
動手段、行選択選択手段、水平走査手段を駆動するため
のパルスの負荷容量が小さいので、電流駆動能力の小さ
な占有面積の小さな電圧変換器を内蔵化することで、正
の単一電源駆動信号と正電源だけ駆動できる素子を実現
できる。第1の実施例では、駆動パルス発生手段4を備え
る事により、駆動手段を単一の正電圧値を持つ駆動信号
と駆動信号と等しい電圧値を持つ正電源並びに駆動パル
スの低レベル電圧と等しい電圧値の一負電源とにより駆
動した。また、転送パルス発生手段7を設ける事によ
り、行選択手段を単一の正電圧値を持つ駆動信号と、低
レベルが接地電圧で高レベルが単一の正電圧値より高い
正電圧値を持つ前置転送パルスと転送パルス、駆動信号
と等しい電圧値を持つ正電源並びに駆動パルスの低レベ
ル電圧と等しい電圧値の一負電源とにより駆動した。さ
らに、出力ゲート2-4を設けて垂直電荷転送手段2を負値
の駆動パルスで駆動し信号電荷の電圧への変換を11から
13よりなる容量帰還型電荷電圧変換器で構成する事によ
り、水平走査手段内の増幅器11の電源を正電源電圧値と
した。この結果、水平走査手段内の信号電圧が正電源電
圧値を越えることがなくなるので、容易に水平走査手段
を単一の正電圧値を持つ駆動信号と駆動信号と等しい電
圧値を持つ正電源で駆動できる。そこで、第2の実施例
では、行選択手段に、正の単一電源駆動信号を昇圧して
第2の電圧値を高レベルに持つ転送パルスを転送パルス
印加線に発生する転送パルス昇圧器と、正の単一電源駆
動信号を昇圧して正電源の電圧値より高く第2の電圧値
より低い第3の電圧値を高レベルに有する前置転送パル
スを前置転送パルス印加線に供給する前置転送パルス昇
圧器とを付加し、垂直電荷転送手段2の電荷転送制御部
の一水平行の電極を結ぶ電荷転送制御駆動線に正の単一
電源駆動信号と負電源とから負値の電圧を低レベルに持
つ駆動パルスを発生する電荷転送制御部駆動パルス発生
器を設け、ドライバチップを設けなくても正の単一電源
駆動信号だけで素子を駆動できるようにした。更に、正
電源から昇圧により第2の正電源電圧を発生する基板電
圧発生器と駆動パルスの低レベルと等しい電圧値を持つ
負電源電圧を発生する負電圧発生器を設け、直流電圧も
一正電源だけで済む様にしＤＣ-ＤＣ変換器を不要にし
た。以上の結果、本実施例の固体撮像素子は、ドライバ
チップもＤＣ−ＤＣ変換器も必要とせず、正の単一電源
駆動信号と正電源だけ駆動できる。以下、図15と図16を
用い説明をする。図15は、第2の実施例の全体回路構成
を示す図、図16（ａ）は、図15の前置転送パルス昇圧器
141の回路構成図、同図（ｂ）は同図（ａ）の回路の駆
動パルスタイミング図である。
子の駆動に必要な多値の電圧レベルのパルスを発生させ
る電圧発生器を内蔵化してドライバチップをなくすとと
もにＤＣ−ＤＣ変換器の数を減らし、ＣＣＤ型撮像素子
の使い勝手を向上させ、撮像装置の低消費電力化を図る
事を提案した。本発明の第1の目的の固体撮像素子は、
通例のインターライン方式ＣＣＤ型撮像素子に較べ、駆
動手段、行選択選択手段、水平走査手段を駆動するため
のパルスの負荷容量が小さいので、電流駆動能力の小さ
な占有面積の小さな電圧変換器を内蔵化することで、正
の単一電源駆動信号と正電源だけ駆動できる素子を実現
できる。第1の実施例では、駆動パルス発生手段4を備え
る事により、駆動手段を単一の正電圧値を持つ駆動信号
と駆動信号と等しい電圧値を持つ正電源並びに駆動パル
スの低レベル電圧と等しい電圧値の一負電源とにより駆
動した。また、転送パルス発生手段7を設ける事によ
り、行選択手段を単一の正電圧値を持つ駆動信号と、低
レベルが接地電圧で高レベルが単一の正電圧値より高い
正電圧値を持つ前置転送パルスと転送パルス、駆動信号
と等しい電圧値を持つ正電源並びに駆動パルスの低レベ
ル電圧と等しい電圧値の一負電源とにより駆動した。さ
らに、出力ゲート2-4を設けて垂直電荷転送手段2を負値
の駆動パルスで駆動し信号電荷の電圧への変換を11から
13よりなる容量帰還型電荷電圧変換器で構成する事によ
り、水平走査手段内の増幅器11の電源を正電源電圧値と
した。この結果、水平走査手段内の信号電圧が正電源電
圧値を越えることがなくなるので、容易に水平走査手段
を単一の正電圧値を持つ駆動信号と駆動信号と等しい電
圧値を持つ正電源で駆動できる。そこで、第2の実施例
では、行選択手段に、正の単一電源駆動信号を昇圧して
第2の電圧値を高レベルに持つ転送パルスを転送パルス
印加線に発生する転送パルス昇圧器と、正の単一電源駆
動信号を昇圧して正電源の電圧値より高く第2の電圧値
より低い第3の電圧値を高レベルに有する前置転送パル
スを前置転送パルス印加線に供給する前置転送パルス昇
圧器とを付加し、垂直電荷転送手段2の電荷転送制御部
の一水平行の電極を結ぶ電荷転送制御駆動線に正の単一
電源駆動信号と負電源とから負値の電圧を低レベルに持
つ駆動パルスを発生する電荷転送制御部駆動パルス発生
器を設け、ドライバチップを設けなくても正の単一電源
駆動信号だけで素子を駆動できるようにした。更に、正
電源から昇圧により第2の正電源電圧を発生する基板電
圧発生器と駆動パルスの低レベルと等しい電圧値を持つ
負電源電圧を発生する負電圧発生器を設け、直流電圧も
一正電源だけで済む様にしＤＣ-ＤＣ変換器を不要にし
た。以上の結果、本実施例の固体撮像素子は、ドライバ
チップもＤＣ−ＤＣ変換器も必要とせず、正の単一電源
駆動信号と正電源だけ駆動できる。以下、図15と図16を
用い説明をする。図15は、第2の実施例の全体回路構成
を示す図、図16（ａ）は、図15の前置転送パルス昇圧器
141の回路構成図、同図（ｂ）は同図（ａ）の回路の駆
動パルスタイミング図である。
【０１１４】図15中、1から10、19は図1と同様、140は
図1の11から18からなる増幅手段、74、75は図7（ａ）、
図8（ａ）と同様、141は前置転送パルス昇圧器、142は
転送パルス昇圧器、143-1、143-2は水平走査回路19の端
子Ｈ１、Ｈ２に接続された2相シフトパルス線、144は直
流クランプ電圧印加線、145、146はそれぞれ電荷制御部
を構成するゲート2-2、電荷蓄積ゲート2-3に駆動パルス
を発生する電荷転送制御部駆動パルス発生器、147は電
荷制御部を構成する出力ゲートに電荷蓄接地電圧と転送
パルスの低レベル負値電圧ｖｌの中間の直流電圧を印加
する出力ゲート直流バイアス発生器、148は正電源から
昇圧により第2の正電源電圧ｖｓｕｂを発生する基板電
圧発生器、149は微細なｎＭＯＳトランジスタのウエル
に印加されるバックバイアス電圧ｖｂｂを発生するバッ
クバイアス電圧発生器、150は駆動パルスの低レベルと
等しい電圧値ｖｌを持つ負電源電圧発生器である。Ｔ
１、Ｔ２、ＴＩＮ、Ｖ１、Ｖ2、ＶＩＮ、ＦＡ、ＦＢ、
ＲＧ、ＣＰ、ＳＨ1、ＳＨ２、Ｈ１、Ｈ２、ＨＩＮ、Ｏ
１、Ｏ２、Ｖｃｃ、ＧＮＤは図1と同じ、Ｖ３Ｔ、Ｖ４
Ｔは正の電源の電圧値より高い第2の電圧値ｖｈを高レ
ベルに持つ転送パルスを発生させるための正の単一電源
駆動信号印加端子、Ｖ３ＬＴ、Ｖ４ＬＴは高レベルが正
の電源電圧値ｖｃｃより高く第2の電圧値より低い第３
の電圧値ｖｈｍの前置転送パルスを発生させるための正
の単一電源駆動信号印加端子、ＳＢＴはゲート2-2の駆
動パルスを発生させるための正の単一電源駆動信号印加
端子、ＳＴＴは電荷蓄積ゲート9の駆動パルスを発生さ
せるための正の単一電源駆動信号印加端子である。本実
施例では、図1の端子ＶＣに印加された直流クランプ電
圧と垂直電荷転送手段2の駆動パルスの高レベル電圧値
ｖｍは接地電圧としている。また、各端子に印加される
パルスのタイミングは、図2で、端子Ｈ１、Ｈ２に印加
されるパルスφＨ１、φＨ２を連続とし、端子Ｖ３Ｔ、
Ｖ４Ｔ、Ｖ３ＬＴ、Ｖ４ＬＴにφＶ３、φＶ４、φＶ３
Ｌ、φＶ４Ｌと同じタイミングで低レベルを接地電圧、
高レベルを正電源電圧値ｖｃｃのパルスを印加し、端子
ＳＢＴ、ＳＴＴにφＳＢ、φＳＴを反転し低レベルを接
地電圧、高レベルを正電源電圧値ｖｃｃとしたパルスを
印加したものである。以下、パルス電圧変換器141、14
2、145、146と電圧発生器147から150の構成と動作を説
明する。
図1の11から18からなる増幅手段、74、75は図7（ａ）、
図8（ａ）と同様、141は前置転送パルス昇圧器、142は
転送パルス昇圧器、143-1、143-2は水平走査回路19の端
子Ｈ１、Ｈ２に接続された2相シフトパルス線、144は直
流クランプ電圧印加線、145、146はそれぞれ電荷制御部
を構成するゲート2-2、電荷蓄積ゲート2-3に駆動パルス
を発生する電荷転送制御部駆動パルス発生器、147は電
荷制御部を構成する出力ゲートに電荷蓄接地電圧と転送
パルスの低レベル負値電圧ｖｌの中間の直流電圧を印加
する出力ゲート直流バイアス発生器、148は正電源から
昇圧により第2の正電源電圧ｖｓｕｂを発生する基板電
圧発生器、149は微細なｎＭＯＳトランジスタのウエル
に印加されるバックバイアス電圧ｖｂｂを発生するバッ
クバイアス電圧発生器、150は駆動パルスの低レベルと
等しい電圧値ｖｌを持つ負電源電圧発生器である。Ｔ
１、Ｔ２、ＴＩＮ、Ｖ１、Ｖ2、ＶＩＮ、ＦＡ、ＦＢ、
ＲＧ、ＣＰ、ＳＨ1、ＳＨ２、Ｈ１、Ｈ２、ＨＩＮ、Ｏ
１、Ｏ２、Ｖｃｃ、ＧＮＤは図1と同じ、Ｖ３Ｔ、Ｖ４
Ｔは正の電源の電圧値より高い第2の電圧値ｖｈを高レ
ベルに持つ転送パルスを発生させるための正の単一電源
駆動信号印加端子、Ｖ３ＬＴ、Ｖ４ＬＴは高レベルが正
の電源電圧値ｖｃｃより高く第2の電圧値より低い第３
の電圧値ｖｈｍの前置転送パルスを発生させるための正
の単一電源駆動信号印加端子、ＳＢＴはゲート2-2の駆
動パルスを発生させるための正の単一電源駆動信号印加
端子、ＳＴＴは電荷蓄積ゲート9の駆動パルスを発生さ
せるための正の単一電源駆動信号印加端子である。本実
施例では、図1の端子ＶＣに印加された直流クランプ電
圧と垂直電荷転送手段2の駆動パルスの高レベル電圧値
ｖｍは接地電圧としている。また、各端子に印加される
パルスのタイミングは、図2で、端子Ｈ１、Ｈ２に印加
されるパルスφＨ１、φＨ２を連続とし、端子Ｖ３Ｔ、
Ｖ４Ｔ、Ｖ３ＬＴ、Ｖ４ＬＴにφＶ３、φＶ４、φＶ３
Ｌ、φＶ４Ｌと同じタイミングで低レベルを接地電圧、
高レベルを正電源電圧値ｖｃｃのパルスを印加し、端子
ＳＢＴ、ＳＴＴにφＳＢ、φＳＴを反転し低レベルを接
地電圧、高レベルを正電源電圧値ｖｃｃとしたパルスを
印加したものである。以下、パルス電圧変換器141、14
2、145、146と電圧発生器147から150の構成と動作を説
明する。
【０１１５】前置転送パルス昇圧器141には、転送パル
スの駆動パルス線への印加時間を短くするため短時間で
正の単一電源駆動信号を昇圧して第3の電圧値ｖｈｍを
高レベルに有する前置転送パルスを前置転送パルス印加
線に供給する事が必要とされる。これを実現する電流駆
動能力を得るには比較的大きな容量値を持つチャージポ
ンプ容量が必要であり、昇圧器面積を小さくできない。
さらに、図1で述べた一水平走査期間に2行の信号を読み
出す際には、行選択制御手段6で同時に選択された2行の
駆動パルス線に異なる時間に転送パルスを印加しなけれ
ばならず、2個の前置転送パルスを発生させる必要が生
じる。この結果、2個の昇圧器を必要とする。そこで、2
行同時独立読みだしを行ない2個の前置転送パルスのを
発生させる際、昇圧器を共用することでチャージポンプ
容量の個数を１／２とし昇圧器の面積低減を図った。さ
らにチャージポンプ容量に印加される昇圧パルスの電圧
振幅を負電源電圧値と正電源電圧値を足した電圧振幅と
して、必要な容量値低減を実現した。
スの駆動パルス線への印加時間を短くするため短時間で
正の単一電源駆動信号を昇圧して第3の電圧値ｖｈｍを
高レベルに有する前置転送パルスを前置転送パルス印加
線に供給する事が必要とされる。これを実現する電流駆
動能力を得るには比較的大きな容量値を持つチャージポ
ンプ容量が必要であり、昇圧器面積を小さくできない。
さらに、図1で述べた一水平走査期間に2行の信号を読み
出す際には、行選択制御手段6で同時に選択された2行の
駆動パルス線に異なる時間に転送パルスを印加しなけれ
ばならず、2個の前置転送パルスを発生させる必要が生
じる。この結果、2個の昇圧器を必要とする。そこで、2
行同時独立読みだしを行ない2個の前置転送パルスのを
発生させる際、昇圧器を共用することでチャージポンプ
容量の個数を１／２とし昇圧器の面積低減を図った。さ
らにチャージポンプ容量に印加される昇圧パルスの電圧
振幅を負電源電圧値と正電源電圧値を足した電圧振幅と
して、必要な容量値低減を実現した。
【０１１６】以下、図16を用いて、前置転送パルス昇圧
器141の構成と動作を説明する。図16（ａ）は、図15の
置転送パルス昇圧器141の回路構成図、同図（ｂ）は同
図（ａ）の回路の駆動パルスタイミング図である。図16
（ａ）中、Ｂ１が端子Ｖ３ＬＴ、Ｖ４ＬＴに印加される
前置転送パルス印加線への印加時間を決める2つの正の
単一電源駆動信号を入力としその論理和を出力するオア
回路である。ｍｎ1、ｍｎ2、ｍｎ3はオア回路Ｂ１を構
成するｎＭＯＳ、ｍｐ1、ｍｐ2、ｍｐ3はオア回路Ｂ１
を構成するｐＭＯＳである。Ｂ２が端子Ｈ１に印加され
るシフトパルスと、端子Ｖ３ＬＴもしくはＶ４ＬＴに印
加される正の単一電源駆動信号との論理積を出力するア
ンド回路である。ｍｎ4、ｍｎ5、ｍｎ6、ｍｎ7はアンド
回路Ｂ２を構成するｎＭＯＳ、ｍｐ4、ｍｐ5、ｍｐ6、
ｍｐ7はアンド回路Ｂ２を構成するｐＭＯＳである。Ｂ
３が端子Ｙ２のアンド回路の出力パルスの電圧振幅を負
電源電圧値ｖｌと正電源電圧値ｖｃｃを足した電圧振幅
とするための電圧変換器で、155がゲート接地されたＰ
ＭＯＳ、156がアンド回路の反転出力値端子Ｙ５がゲー
トに接続されたｎＭＯＳである。なお、本電圧変換器の
構成は図6で述べたものと同様である。Ｂ４が端子Ｙ1の
オア回路の出力を昇圧する昇圧器である。151-1、151-2
がゲートに正電源ｖｃｃが印加されオア回路Ｂ１の出力
により昇圧器内の端子Ｙ６、Ｙ４を初期設定する初期電
圧設定ｎＭＯＳ、152がチャージポンプｎＭＯＳ、153は
チャージポンプ容量、154がダイオード接続された複数
個のトランジスタからなる不要な高電圧が発生するのを
防ぐ電圧リミッタである。Ｂ５が端子Ｙ4の昇圧器出力
を端子Ｖ４ＬＴもしくはＶ３ＬＴに印加された正の単一
電源駆動信号に基ずき前置転送パルス印加線74-1もしく
は74-2に出力するための選択スイッチである。157-1、1
57-2がスイッチ用ｎＭＯＳ、158-1、158-2がスイッチ15
7-1、157-2のオンオフを制御するための駆動信号入力ス
イッチ、159-1、159-2がブートストラップ用容量、160-
1、160-2がオア回路の反転値出力端子Ｙ７にゲートが接
続されたリセットスイッチである。端子Ｖｃｃ、ＧＮ
Ｄ、ＶＬ、Ｖ３ＬＴ、Ｖ４ＬＴ、Ｈ１は図15と同様、端
子Ｖ３Ｌ、Ｖ４Ｌは図1と同様である。ロジック回路を
構成するｍｎ1からｍｎ7、ｍｐ1からｍｐ7およびＰＭＯ
Ｓ155は、図12のトランジスタで構成される。更に、端
子Ｙ6の高レベルは２ｖｃｃ以下にリミットされるの
で、初期電圧設定ｎＭＯＳ151-1、151-2、チャージポン
プｎＭＯＳ152、電圧リミッタ154も図12のトランジスタ
で構成される。また、ｎＭＯＳ156、スイッチ用ｎＭＯ
Ｓ157-1、157-2、駆動信号入力スイッチ158-1、158-2、
リセットスイッチ160-1、160-2には高い耐圧が必要にな
るので、図11に示すエンハンスメント型ｎＭＯＳが用い
られる。チャージポンプ容量153の両端間の電圧はｖｃ
ｃを越えるのでブートストラップ容量66等と同じ厚い酸
化膜を持つ図11のデプレッション型ｎＭＯＳと同様の構
造とする。端子Ｙ３は端子Ｙ６より常に電圧が低いの
で、端子Ｙ６をはゲート電極89に接続する。また、昇圧
器Ｂ４（チャージポンプ容量153は除く）と選択スイッ
チＢ５のｐウエル内には接地電圧が印加され、基板効果
によるしきい電圧上昇、拡散層ウエル間の電圧が低減さ
れる。端子Ｙ１、Ｙ７はそれぞれオア回路Ｂの出力とそ
の反転出力端子、端子Ｙ２、Ｙ５はアンド回路Ｂ２の出
力とその反転出力端子、端子Ｙ３は昇圧パルス電圧変換
器Ｂ３の出力端子、端子Ｙ４は昇圧器Ｂ４の出力端子、
端子Ｙ６は昇圧器内の端子、端子Ｐ１はスイッチ157-1
もしくは157-2のゲート端子である。図16（ｂ）におい
て、φＶ３ＬＴ、φＨ１は、それぞれ図1の端子Ｖ３Ｌ
Ｔ、Ｈ１に印加されるパルス電圧を示す。さらに、ｖ
ｌ、ｖｃｃはそれぞれ負電源電圧値と正電源電圧値であ
る。ｖｈ1はゲート端子Ｐ１のＹ４端子が初期設定され
た時の値、ｖｈ2はゲート端子Ｐ２の最大電圧値、ｖｔ
ｈはチャージポンプｎＭＯＳ152のしきい値電圧であ
る。ｖｈｍは正電源電圧値より高く第2の電圧値より低
い第3の電圧値を示す。以下、図（ｂ）を参照しながら
端子Ｖ３Ｌに前置転送パルスを発生する時の動作を例に
取り説明する。まず、端子Ｖ３ＬＴに印加される電圧が
ｖｃｃになるとオア回路出力端子Ｙ１もｖｃｃになり、
初期電圧設定ｎＭＯＳ15-1、15-2を介して昇圧器内の端
子Ｙ６と出力端子Ｙ４の電圧がｖｃｃ-ｖｔｈとなる。
同時にスイッチ157-1のゲート端子Ｐ１も駆動信号入力
スイッチ158-1を介してまずｖｃｃ-ｖｔｈｅになりスイ
ッチ157-1がオンする。この結果、端子Ｖ３Ｌの電圧が
ｖｃｃ-ｖｔｈまで上昇しブートストラップ容量159-1に
より端子Ｐ１の電圧はｖｃｃ-ｖｔｈｅ以上の電圧ｖｈ1
となる。一方、この時、端子Ｖ４ＬＴの印加電圧は接地
電圧であるので、スイッチ157-2はオンする事はない。
なお、この時にオア回路の反転出力端子Ｙ７にゲートの
接続されたリセットスイッチ160-1、160-2はオフしてい
る。（時刻ｔ1）次いで、端子Ｈ１のパルスに同期し
て、アンド回路出力端子Ｙ２の電圧がｖｃｃとなり、昇
圧パルス電圧変換器出力端子Ｙ３の電圧がｖｌからｖｃ
ｃとなる。この結果、チャージポンプ容量153を介して
昇圧回路内の端子Ｙ６が2ｖｃｃ-ｖｔｈ-ｖｌ（ｖｌ：
負値）となり、チャージポンプｎＭＯＳがオンし昇圧器
出力端子Ｙ４の電圧が上昇する。これに従い、Ｖ３Ｌ端
子電圧及びゲート端子Ｐ１の電圧も上昇する。この時、
ｃｐ（（２ｖｃｃ-ｖｔｈ-ｖｌ）-（ｖｈｍ＋ｖｔ
ｈ））をｃｌ（ｖｈｍ-（ｖｃｃ-ｖｔｈ））等しく設定
すれば、端子Ｙ４とＶ３Ｌ端子の電圧をＶｈｍとする事
ができる。ここに、ｃｌは前置転送パルス線74-1に付随
する寄生容量、ｃｐはチャージポンプ容量153の容量値
である。（時刻ｔ2）ついで、端子Ｈ１の電圧が0ｖとな
ると、アンド回路出力端子Ｙ2の電圧も0ｖになり、昇圧
パルス電圧変換器出力電圧Ｙ３がアンド回路の反転出力
端子Ｙ５にゲートの接続されたｎＭＯＳ156によりｖｌ
電圧になる。この結果、昇圧回路内の端子Ｙ６の電圧は
時刻ｔ1と同じｖｃｃ-ｖｔｈとなる。（時刻ｔ3）この
後、再び、端子Ｈ１の電圧がｖｃｃになると、昇圧パル
ス変換器出力端子Ｙ3の電圧がｖｌからｖｃｃとなり、
昇圧器出力端子Ｙ４の電圧がｖｈｍ以上に上昇しようと
する。しかし、電圧リミット回路154が、昇圧回路Ｂ４
の出力端子Ｙ４の電圧がｖｈｍ以上になるとオンし、電
圧上昇は起こらない。（時刻ｔ4）以降同様の動作が起
き、ｃｌ（ｖｈｍ-（ｖｃｃ-ｖｔｈ））＊1/ｆｃ（ｆ
ｃ：端子Ｈ１に印加されるシフトパルス周波数）の無効
電流がながれるが、アンド回路により昇圧器が動作する
のは端子Ｖ３ＬＴの電圧がｖｃｃである短い時間として
いるので、消費電力は小さい。ついで、端子Ｖ３ＬＴに
印加される電圧が0ｖになるとオア回路出力端子Ｙ１の
電圧も0ｖになり、初期電圧設定ｎＭＯＳ15-1、15-2を
介して昇圧器内の端子Ｙ６と出力端子Ｙ４の電圧が0ｖ
となる。同時にスイッチ157-1のゲート端子Ｐ１も駆動
信号入力スイッチ158-1を介して0ｖになりスイッチ157-
1がオフする。一方、オア回路反転出力端子Ｙ７にゲー
トの接続されたリセットスイッチ160-1、160-2がオン
し、前置転送パルス印加線電圧74-1は0Ｖとなる。また
一方、アンド回路出力端子Ｙ２の電圧は以降0ｖのまま
で、昇圧パルス電圧変換器出力端子電圧Ｙ３の電圧はｖ
ｌ電圧のままとなる。（時刻ｔ5）以上で端子Ｖ３Ｌへ
の前置転送パルス出力が終了する。ついで、端子Ｖ４Ｌ
への前置転送パルスの出力が端子Ｖ４ＬＴに印加される
駆動信号により同様に行なわれる。
器141の構成と動作を説明する。図16（ａ）は、図15の
置転送パルス昇圧器141の回路構成図、同図（ｂ）は同
図（ａ）の回路の駆動パルスタイミング図である。図16
（ａ）中、Ｂ１が端子Ｖ３ＬＴ、Ｖ４ＬＴに印加される
前置転送パルス印加線への印加時間を決める2つの正の
単一電源駆動信号を入力としその論理和を出力するオア
回路である。ｍｎ1、ｍｎ2、ｍｎ3はオア回路Ｂ１を構
成するｎＭＯＳ、ｍｐ1、ｍｐ2、ｍｐ3はオア回路Ｂ１
を構成するｐＭＯＳである。Ｂ２が端子Ｈ１に印加され
るシフトパルスと、端子Ｖ３ＬＴもしくはＶ４ＬＴに印
加される正の単一電源駆動信号との論理積を出力するア
ンド回路である。ｍｎ4、ｍｎ5、ｍｎ6、ｍｎ7はアンド
回路Ｂ２を構成するｎＭＯＳ、ｍｐ4、ｍｐ5、ｍｐ6、
ｍｐ7はアンド回路Ｂ２を構成するｐＭＯＳである。Ｂ
３が端子Ｙ２のアンド回路の出力パルスの電圧振幅を負
電源電圧値ｖｌと正電源電圧値ｖｃｃを足した電圧振幅
とするための電圧変換器で、155がゲート接地されたＰ
ＭＯＳ、156がアンド回路の反転出力値端子Ｙ５がゲー
トに接続されたｎＭＯＳである。なお、本電圧変換器の
構成は図6で述べたものと同様である。Ｂ４が端子Ｙ1の
オア回路の出力を昇圧する昇圧器である。151-1、151-2
がゲートに正電源ｖｃｃが印加されオア回路Ｂ１の出力
により昇圧器内の端子Ｙ６、Ｙ４を初期設定する初期電
圧設定ｎＭＯＳ、152がチャージポンプｎＭＯＳ、153は
チャージポンプ容量、154がダイオード接続された複数
個のトランジスタからなる不要な高電圧が発生するのを
防ぐ電圧リミッタである。Ｂ５が端子Ｙ4の昇圧器出力
を端子Ｖ４ＬＴもしくはＶ３ＬＴに印加された正の単一
電源駆動信号に基ずき前置転送パルス印加線74-1もしく
は74-2に出力するための選択スイッチである。157-1、1
57-2がスイッチ用ｎＭＯＳ、158-1、158-2がスイッチ15
7-1、157-2のオンオフを制御するための駆動信号入力ス
イッチ、159-1、159-2がブートストラップ用容量、160-
1、160-2がオア回路の反転値出力端子Ｙ７にゲートが接
続されたリセットスイッチである。端子Ｖｃｃ、ＧＮ
Ｄ、ＶＬ、Ｖ３ＬＴ、Ｖ４ＬＴ、Ｈ１は図15と同様、端
子Ｖ３Ｌ、Ｖ４Ｌは図1と同様である。ロジック回路を
構成するｍｎ1からｍｎ7、ｍｐ1からｍｐ7およびＰＭＯ
Ｓ155は、図12のトランジスタで構成される。更に、端
子Ｙ6の高レベルは２ｖｃｃ以下にリミットされるの
で、初期電圧設定ｎＭＯＳ151-1、151-2、チャージポン
プｎＭＯＳ152、電圧リミッタ154も図12のトランジスタ
で構成される。また、ｎＭＯＳ156、スイッチ用ｎＭＯ
Ｓ157-1、157-2、駆動信号入力スイッチ158-1、158-2、
リセットスイッチ160-1、160-2には高い耐圧が必要にな
るので、図11に示すエンハンスメント型ｎＭＯＳが用い
られる。チャージポンプ容量153の両端間の電圧はｖｃ
ｃを越えるのでブートストラップ容量66等と同じ厚い酸
化膜を持つ図11のデプレッション型ｎＭＯＳと同様の構
造とする。端子Ｙ３は端子Ｙ６より常に電圧が低いの
で、端子Ｙ６をはゲート電極89に接続する。また、昇圧
器Ｂ４（チャージポンプ容量153は除く）と選択スイッ
チＢ５のｐウエル内には接地電圧が印加され、基板効果
によるしきい電圧上昇、拡散層ウエル間の電圧が低減さ
れる。端子Ｙ１、Ｙ７はそれぞれオア回路Ｂの出力とそ
の反転出力端子、端子Ｙ２、Ｙ５はアンド回路Ｂ２の出
力とその反転出力端子、端子Ｙ３は昇圧パルス電圧変換
器Ｂ３の出力端子、端子Ｙ４は昇圧器Ｂ４の出力端子、
端子Ｙ６は昇圧器内の端子、端子Ｐ１はスイッチ157-1
もしくは157-2のゲート端子である。図16（ｂ）におい
て、φＶ３ＬＴ、φＨ１は、それぞれ図1の端子Ｖ３Ｌ
Ｔ、Ｈ１に印加されるパルス電圧を示す。さらに、ｖ
ｌ、ｖｃｃはそれぞれ負電源電圧値と正電源電圧値であ
る。ｖｈ1はゲート端子Ｐ１のＹ４端子が初期設定され
た時の値、ｖｈ2はゲート端子Ｐ２の最大電圧値、ｖｔ
ｈはチャージポンプｎＭＯＳ152のしきい値電圧であ
る。ｖｈｍは正電源電圧値より高く第2の電圧値より低
い第3の電圧値を示す。以下、図（ｂ）を参照しながら
端子Ｖ３Ｌに前置転送パルスを発生する時の動作を例に
取り説明する。まず、端子Ｖ３ＬＴに印加される電圧が
ｖｃｃになるとオア回路出力端子Ｙ１もｖｃｃになり、
初期電圧設定ｎＭＯＳ15-1、15-2を介して昇圧器内の端
子Ｙ６と出力端子Ｙ４の電圧がｖｃｃ-ｖｔｈとなる。
同時にスイッチ157-1のゲート端子Ｐ１も駆動信号入力
スイッチ158-1を介してまずｖｃｃ-ｖｔｈｅになりスイ
ッチ157-1がオンする。この結果、端子Ｖ３Ｌの電圧が
ｖｃｃ-ｖｔｈまで上昇しブートストラップ容量159-1に
より端子Ｐ１の電圧はｖｃｃ-ｖｔｈｅ以上の電圧ｖｈ1
となる。一方、この時、端子Ｖ４ＬＴの印加電圧は接地
電圧であるので、スイッチ157-2はオンする事はない。
なお、この時にオア回路の反転出力端子Ｙ７にゲートの
接続されたリセットスイッチ160-1、160-2はオフしてい
る。（時刻ｔ1）次いで、端子Ｈ１のパルスに同期し
て、アンド回路出力端子Ｙ２の電圧がｖｃｃとなり、昇
圧パルス電圧変換器出力端子Ｙ３の電圧がｖｌからｖｃ
ｃとなる。この結果、チャージポンプ容量153を介して
昇圧回路内の端子Ｙ６が2ｖｃｃ-ｖｔｈ-ｖｌ（ｖｌ：
負値）となり、チャージポンプｎＭＯＳがオンし昇圧器
出力端子Ｙ４の電圧が上昇する。これに従い、Ｖ３Ｌ端
子電圧及びゲート端子Ｐ１の電圧も上昇する。この時、
ｃｐ（（２ｖｃｃ-ｖｔｈ-ｖｌ）-（ｖｈｍ＋ｖｔ
ｈ））をｃｌ（ｖｈｍ-（ｖｃｃ-ｖｔｈ））等しく設定
すれば、端子Ｙ４とＶ３Ｌ端子の電圧をＶｈｍとする事
ができる。ここに、ｃｌは前置転送パルス線74-1に付随
する寄生容量、ｃｐはチャージポンプ容量153の容量値
である。（時刻ｔ2）ついで、端子Ｈ１の電圧が0ｖとな
ると、アンド回路出力端子Ｙ2の電圧も0ｖになり、昇圧
パルス電圧変換器出力電圧Ｙ３がアンド回路の反転出力
端子Ｙ５にゲートの接続されたｎＭＯＳ156によりｖｌ
電圧になる。この結果、昇圧回路内の端子Ｙ６の電圧は
時刻ｔ1と同じｖｃｃ-ｖｔｈとなる。（時刻ｔ3）この
後、再び、端子Ｈ１の電圧がｖｃｃになると、昇圧パル
ス変換器出力端子Ｙ3の電圧がｖｌからｖｃｃとなり、
昇圧器出力端子Ｙ４の電圧がｖｈｍ以上に上昇しようと
する。しかし、電圧リミット回路154が、昇圧回路Ｂ４
の出力端子Ｙ４の電圧がｖｈｍ以上になるとオンし、電
圧上昇は起こらない。（時刻ｔ4）以降同様の動作が起
き、ｃｌ（ｖｈｍ-（ｖｃｃ-ｖｔｈ））＊1/ｆｃ（ｆ
ｃ：端子Ｈ１に印加されるシフトパルス周波数）の無効
電流がながれるが、アンド回路により昇圧器が動作する
のは端子Ｖ３ＬＴの電圧がｖｃｃである短い時間として
いるので、消費電力は小さい。ついで、端子Ｖ３ＬＴに
印加される電圧が0ｖになるとオア回路出力端子Ｙ１の
電圧も0ｖになり、初期電圧設定ｎＭＯＳ15-1、15-2を
介して昇圧器内の端子Ｙ６と出力端子Ｙ４の電圧が0ｖ
となる。同時にスイッチ157-1のゲート端子Ｐ１も駆動
信号入力スイッチ158-1を介して0ｖになりスイッチ157-
1がオフする。一方、オア回路反転出力端子Ｙ７にゲー
トの接続されたリセットスイッチ160-1、160-2がオン
し、前置転送パルス印加線電圧74-1は0Ｖとなる。また
一方、アンド回路出力端子Ｙ２の電圧は以降0ｖのまま
で、昇圧パルス電圧変換器出力端子電圧Ｙ３の電圧はｖ
ｌ電圧のままとなる。（時刻ｔ5）以上で端子Ｖ３Ｌへ
の前置転送パルス出力が終了する。ついで、端子Ｖ４Ｌ
への前置転送パルスの出力が端子Ｖ４ＬＴに印加される
駆動信号により同様に行なわれる。
【０１１７】転送パルス昇圧器14２は、図16（ａ）で昇
圧器Ｂ４内の151-1、152、153をもう1段追加し、端子Ｈ
２に印加されるシフトパルスを入力とするアンド回路Ｂ
２と昇圧パルス電圧変換器Ｂ３を付加し、その出力を昇
圧器Ｂ４の追加した段のチャージポンプ容量153に接続
したものである。更に、図3の高耐圧化トランジスタ28
と同様のトランジスタをリセットスイッチ160-1と160-2
と転送パルス印加線75との間に設け、また、スイッチ15
7-1、157-2には端子Ｙ４側に図7の71から73の高耐圧化
回路を付加し高耐圧化を実現した。端子Ｙ6の高レベル
は２ｖｃｃ以下にリミットされないので、昇圧器Ｂ４内
のトランジスタは図10もしくは図11に示すｎＭＯＳが用
いられる。端子Ｐ1、端子Ｙ４並びに転送パルス印加線7
5、71から73の高耐圧化回路のブートストラップノー
ド、昇圧器Ｂ４内の次段昇圧ノードの拡散層は図11に示
すオフセット構造を用いる。また、昇圧器Ｂ４（チャー
ジポンプ容量153は除く）と選択スイッチＢ５のｐウエ
ルには接地電圧が印加され、基板効果によるしきい電圧
上昇、拡散層ウエル間の電圧が低減される。なお、昇圧
器Ｂ４（チャージポンプ容量153、電圧リミット回路154
は除く）のｐウエルに初期電圧設定ｎＭＯＳ15-1と同様
のトランジスタを介し端子Ｙ１の電圧を印加する事によ
り端子Ｖ３ＴあるいはＶ４Ｔの電圧高レベルの時にはｐ
ウエル電圧をｖｃｃ-ｖｔｈｅとして基板効果によるし
きい電圧上昇を更に低減し昇圧の効率を高めてもよい。
更に、より高速の昇圧が必要な時は、最終段のチャージ
ポンプを異なるシフトパルスで行なう昇圧器Ｂ４をもう
一つ設ければよい。
圧器Ｂ４内の151-1、152、153をもう1段追加し、端子Ｈ
２に印加されるシフトパルスを入力とするアンド回路Ｂ
２と昇圧パルス電圧変換器Ｂ３を付加し、その出力を昇
圧器Ｂ４の追加した段のチャージポンプ容量153に接続
したものである。更に、図3の高耐圧化トランジスタ28
と同様のトランジスタをリセットスイッチ160-1と160-2
と転送パルス印加線75との間に設け、また、スイッチ15
7-1、157-2には端子Ｙ４側に図7の71から73の高耐圧化
回路を付加し高耐圧化を実現した。端子Ｙ6の高レベル
は２ｖｃｃ以下にリミットされないので、昇圧器Ｂ４内
のトランジスタは図10もしくは図11に示すｎＭＯＳが用
いられる。端子Ｐ1、端子Ｙ４並びに転送パルス印加線7
5、71から73の高耐圧化回路のブートストラップノー
ド、昇圧器Ｂ４内の次段昇圧ノードの拡散層は図11に示
すオフセット構造を用いる。また、昇圧器Ｂ４（チャー
ジポンプ容量153は除く）と選択スイッチＢ５のｐウエ
ルには接地電圧が印加され、基板効果によるしきい電圧
上昇、拡散層ウエル間の電圧が低減される。なお、昇圧
器Ｂ４（チャージポンプ容量153、電圧リミット回路154
は除く）のｐウエルに初期電圧設定ｎＭＯＳ15-1と同様
のトランジスタを介し端子Ｙ１の電圧を印加する事によ
り端子Ｖ３ＴあるいはＶ４Ｔの電圧高レベルの時にはｐ
ウエル電圧をｖｃｃ-ｖｔｈｅとして基板効果によるし
きい電圧上昇を更に低減し昇圧の効率を高めてもよい。
更に、より高速の昇圧が必要な時は、最終段のチャージ
ポンプを異なるシフトパルスで行なう昇圧器Ｂ４をもう
一つ設ければよい。
【０１１８】電荷転送制御部駆動パルス発生器145もし
くは146は、図5に示す41から43からなる電圧変換器のバ
ッファｎＭＯＳ41のゲートに端子ＳＢＴもしくはＳＴＴ
を接続し、電圧変換器出力を接地線と負電源線との間に
設けたＣＭＯＳ反転回路の入力に接続し、反転回路出力
を電荷転送制御線8もしくは9に接続するものである。4
1、42並びにＣＭＯＳ反転回路は図12に示すトランジス
タにより構成される。端子ＳＢＴもしくはＳＴＴに印加
された正の単一電源駆動信号は41から43よりなる電圧変
換器により低レベルを負値とするパルスに変換された後
反転され、各電荷転送制御駆動線8もしくは9に印加され
る。
くは146は、図5に示す41から43からなる電圧変換器のバ
ッファｎＭＯＳ41のゲートに端子ＳＢＴもしくはＳＴＴ
を接続し、電圧変換器出力を接地線と負電源線との間に
設けたＣＭＯＳ反転回路の入力に接続し、反転回路出力
を電荷転送制御線8もしくは9に接続するものである。4
1、42並びにＣＭＯＳ反転回路は図12に示すトランジス
タにより構成される。端子ＳＢＴもしくはＳＴＴに印加
された正の単一電源駆動信号は41から43よりなる電圧変
換器により低レベルを負値とするパルスに変換された後
反転され、各電荷転送制御駆動線8もしくは9に印加され
る。
【０１１９】出力ゲートバイアス発生器147は特開平5-1
03272号公報にも記載した広く用いられているダイオ−
ド接続されたｎＭＯＳトランジスタを接地線と負値源線
との間に設けたもので、電圧ｖｌを分圧して接地電圧と
転送パルスの低レベル負値電圧ｖｌの中間の直流電圧を
電荷転送制御駆動線10に印加する。各トランジスタの端
子間の電圧はｖｃｃ以下なので図12のｎＭＯＳが用いら
れる。なお、増幅器11を動作させるための直流バイアス
電圧も周知の如く接地線と正電源線間にもうけれられた
同様の構成の回路により発生する。
03272号公報にも記載した広く用いられているダイオ−
ド接続されたｎＭＯＳトランジスタを接地線と負値源線
との間に設けたもので、電圧ｖｌを分圧して接地電圧と
転送パルスの低レベル負値電圧ｖｌの中間の直流電圧を
電荷転送制御駆動線10に印加する。各トランジスタの端
子間の電圧はｖｃｃ以下なので図12のｎＭＯＳが用いら
れる。なお、増幅器11を動作させるための直流バイアス
電圧も周知の如く接地線と正電源線間にもうけれられた
同様の構成の回路により発生する。
【０１２０】基板電圧発生器148は、既に特開平5-10327
2号公報図14に提案したと同様の正電源より昇圧した電
圧から基板にかかる直流電圧を降圧により発生させ、こ
の降圧器に電圧を調整する手段を付加し、基板電圧の無
調整化を図ったものである。この際、昇圧は端子Ｈ１に
印加される連続的なシフトパルスで行なわれる。なお、
図1、図15の実施例では特公平4-46504号公報に記載の方
法で感度調整が行なわれるので、基板に感度可変動作の
ためのパルスを付加する回路は設けない。更に、本発明
で用いられる図10に示すデプレッショントランジスタは
しきい電圧の絶対値が小さいので、バイアス電圧の発生
回路の電源は昇圧回路からの出力を用いる。昇圧回路、
2つのバイアス電圧発生回路は図12のｎＭＯＳで構成さ
れ、電圧降下用ｎチャネルディプレッションＭＯＳトラ
ンジスタ、負荷トランジスタは図10に示すトランジスタ
で構成される。昇圧回路内のチャージポンプ容量にはｖ
ｃｃ以上の電圧が印加されないので図13で示す容量で容
量形成用電極121を備えないものを用いる。なお、１段
の昇圧で不足する場合は昇圧器の段数を増やせばよい事
はいうまでもない。
2号公報図14に提案したと同様の正電源より昇圧した電
圧から基板にかかる直流電圧を降圧により発生させ、こ
の降圧器に電圧を調整する手段を付加し、基板電圧の無
調整化を図ったものである。この際、昇圧は端子Ｈ１に
印加される連続的なシフトパルスで行なわれる。なお、
図1、図15の実施例では特公平4-46504号公報に記載の方
法で感度調整が行なわれるので、基板に感度可変動作の
ためのパルスを付加する回路は設けない。更に、本発明
で用いられる図10に示すデプレッショントランジスタは
しきい電圧の絶対値が小さいので、バイアス電圧の発生
回路の電源は昇圧回路からの出力を用いる。昇圧回路、
2つのバイアス電圧発生回路は図12のｎＭＯＳで構成さ
れ、電圧降下用ｎチャネルディプレッションＭＯＳトラ
ンジスタ、負荷トランジスタは図10に示すトランジスタ
で構成される。昇圧回路内のチャージポンプ容量にはｖ
ｃｃ以上の電圧が印加されないので図13で示す容量で容
量形成用電極121を備えないものを用いる。なお、１段
の昇圧で不足する場合は昇圧器の段数を増やせばよい事
はいうまでもない。
【０１２１】バックバイアス電圧発生器149、負電源電
圧発生器150は、ダイナミックメモリ、スタテイックメ
モリ等に広く用いられているチャージポンプ用容量とダ
イオード接続されたｎＭＯＳからなる負電圧を発生する
回路である。（例えば、特公平5-70941号公報第1図参
照）チャージポンプは、端子Ｈ１に印加される連続的な
シフトパルスで行なわれる。各発生器内の電圧はｖｃｃ
以下なので図12のトランジスタが用いられ、図13で示す
容量で容量形成用電極121を備えないものを用いる。図
1、図15の実施例では、駆動パルス発生手段4、転送パル
ス発生手段7、電荷転送制御部駆動パルス発生器145もし
くは146、出力ゲートバイアス発生器147、前置転送パル
ス昇圧器141、転送パルス昇圧器142内の負電源線27に貫
通電流が流れ、負電源電圧値が安定しない。特に、アナ
ログ電圧を扱う11から18よりなる増幅手段のｎＭＯＳの
Ｐウエルに印加されるバックバイアス電圧の変動は出力
信号の雑音となり、安定化を図る必要が生じた。そこ
で、図15の実施例では、負電源の発生回路を2つ設け、
貫通電流の流れる上記した負電源線は負電源電圧発生器
150の出力に接続し、他の部分の電源線はバックバイア
ス電圧発生器149に接続した。この構成により、上記箇
所に流れる貫通電流が貫通電流が流れない箇所のｐウエ
ルバックバイアス電圧影響を及ぼさないようにできる。
2つの負電圧発生器には端子Ｈ１に印加される連続的な
シフトパルスが印加され負電圧の発生が行なわれる。な
お、以上の様に素子内部に2つの負電源発生器を設ける
場合は、バックバイアス電圧ｖｂｂと駆動パルスの低レ
ベルと等しい電圧値ｖｌを等しくしなくてもよい。更
に、大きな電流駆動能力の必要な負電源電圧発生器150
のチャージポンプ用容量は外部に設けてもよい。
圧発生器150は、ダイナミックメモリ、スタテイックメ
モリ等に広く用いられているチャージポンプ用容量とダ
イオード接続されたｎＭＯＳからなる負電圧を発生する
回路である。（例えば、特公平5-70941号公報第1図参
照）チャージポンプは、端子Ｈ１に印加される連続的な
シフトパルスで行なわれる。各発生器内の電圧はｖｃｃ
以下なので図12のトランジスタが用いられ、図13で示す
容量で容量形成用電極121を備えないものを用いる。図
1、図15の実施例では、駆動パルス発生手段4、転送パル
ス発生手段7、電荷転送制御部駆動パルス発生器145もし
くは146、出力ゲートバイアス発生器147、前置転送パル
ス昇圧器141、転送パルス昇圧器142内の負電源線27に貫
通電流が流れ、負電源電圧値が安定しない。特に、アナ
ログ電圧を扱う11から18よりなる増幅手段のｎＭＯＳの
Ｐウエルに印加されるバックバイアス電圧の変動は出力
信号の雑音となり、安定化を図る必要が生じた。そこ
で、図15の実施例では、負電源の発生回路を2つ設け、
貫通電流の流れる上記した負電源線は負電源電圧発生器
150の出力に接続し、他の部分の電源線はバックバイア
ス電圧発生器149に接続した。この構成により、上記箇
所に流れる貫通電流が貫通電流が流れない箇所のｐウエ
ルバックバイアス電圧影響を及ぼさないようにできる。
2つの負電圧発生器には端子Ｈ１に印加される連続的な
シフトパルスが印加され負電圧の発生が行なわれる。な
お、以上の様に素子内部に2つの負電源発生器を設ける
場合は、バックバイアス電圧ｖｂｂと駆動パルスの低レ
ベルと等しい電圧値ｖｌを等しくしなくてもよい。更
に、大きな電流駆動能力の必要な負電源電圧発生器150
のチャージポンプ用容量は外部に設けてもよい。
【０１２２】本実施例によれば、第1に、正の単一電源
駆動信号φＴ１、φＴ２、φＴ３を入力するすると3、4
からなる駆動手段が垂直電荷転送のための低レベルが負
値の駆動パルスを駆動パルス線5に順次供給し、正の単
一電源駆動信号φＳＢＴ、φＳＴＴを入力すると電荷転
送制御部駆動パルス発生器145、146が電荷転送制御部内
の2-2と2-4に接続された電荷転送制御駆動線に負値の電
圧を低レベルに持つ駆動パルスを発生し、さらに、出力
ゲートバイアス発生器147が接地電圧と転送パルスの低
レベル負値電圧ｖｌの中間の直流電圧を電荷転送制御駆
動線10に印加し、正の単一電源駆動信号φＶ１、φＶ
２、φＶＩＮ、φＦＡ、φＦＢ、φＶ３ＬＴ、φＶ４Ｌ
Ｔ、φＶ３Ｔ、φＶ４Ｔを入力すると6、7、141、142か
らなる行選択手段が光電変換素子の信号電荷を垂直電荷
転送手段に転送するための正の電源電圧値より高い第2
の電圧値を高レベルに持つ転送パルスを駆動パルス線に
供給し、正の単一電源駆動信号φＣＰ、φＲＧ、φＳＨ
１、φＳＨ２、φＨ１、φＨ２、φＨＩＮを印加すると
垂直電荷転送手段の出力端子毎に設けられた増幅器11と
リセットスイッチ12を有する11から18よりなる増幅手段
と水平走査回路19とで構成される水平走査手段が垂直電
荷転送手段2より転送された信号電荷を増幅し出力して
いる。この結果、電圧変換器が大きな面積をしめること
なく、複数個の正の単一電源駆動信号と正電源と駆動パ
ルスの低レベルと等しい電圧値を持つ負電源と上記半導
体基板に印加される第2の正電源により動作させる事が
でき、ドライバチップを不要とできる。なお、本実施例
では、垂直電荷転送手段が2-2から2-4よりなる電荷転送
制御部を持つ場合をのべたが、電荷転送制御部が出力ゲ
ート2-4だけで構成され、かつ、その駆動電圧が接地電
圧とする時は、電荷転送制御部駆動パルス発生器145、1
46と、出力ゲートバイアス発生器147は設けなくともよ
い。
駆動信号φＴ１、φＴ２、φＴ３を入力するすると3、4
からなる駆動手段が垂直電荷転送のための低レベルが負
値の駆動パルスを駆動パルス線5に順次供給し、正の単
一電源駆動信号φＳＢＴ、φＳＴＴを入力すると電荷転
送制御部駆動パルス発生器145、146が電荷転送制御部内
の2-2と2-4に接続された電荷転送制御駆動線に負値の電
圧を低レベルに持つ駆動パルスを発生し、さらに、出力
ゲートバイアス発生器147が接地電圧と転送パルスの低
レベル負値電圧ｖｌの中間の直流電圧を電荷転送制御駆
動線10に印加し、正の単一電源駆動信号φＶ１、φＶ
２、φＶＩＮ、φＦＡ、φＦＢ、φＶ３ＬＴ、φＶ４Ｌ
Ｔ、φＶ３Ｔ、φＶ４Ｔを入力すると6、7、141、142か
らなる行選択手段が光電変換素子の信号電荷を垂直電荷
転送手段に転送するための正の電源電圧値より高い第2
の電圧値を高レベルに持つ転送パルスを駆動パルス線に
供給し、正の単一電源駆動信号φＣＰ、φＲＧ、φＳＨ
１、φＳＨ２、φＨ１、φＨ２、φＨＩＮを印加すると
垂直電荷転送手段の出力端子毎に設けられた増幅器11と
リセットスイッチ12を有する11から18よりなる増幅手段
と水平走査回路19とで構成される水平走査手段が垂直電
荷転送手段2より転送された信号電荷を増幅し出力して
いる。この結果、電圧変換器が大きな面積をしめること
なく、複数個の正の単一電源駆動信号と正電源と駆動パ
ルスの低レベルと等しい電圧値を持つ負電源と上記半導
体基板に印加される第2の正電源により動作させる事が
でき、ドライバチップを不要とできる。なお、本実施例
では、垂直電荷転送手段が2-2から2-4よりなる電荷転送
制御部を持つ場合をのべたが、電荷転送制御部が出力ゲ
ート2-4だけで構成され、かつ、その駆動電圧が接地電
圧とする時は、電荷転送制御部駆動パルス発生器145、1
46と、出力ゲートバイアス発生器147は設けなくともよ
い。
【０１２３】第2に、本実施例によれば、基板電圧発生
器148が端子Ｈ１に印加される連続的な正の単一電源駆
動信号により正電源電圧ｖｃｃから第2の正電源電圧ｖ
ｓｕｂを発生するので、素子外部の基板電圧を発生する
ＤＣ-ＤＣ変換器を不要とできる。
器148が端子Ｈ１に印加される連続的な正の単一電源駆
動信号により正電源電圧ｖｃｃから第2の正電源電圧ｖ
ｓｕｂを発生するので、素子外部の基板電圧を発生する
ＤＣ-ＤＣ変換器を不要とできる。
【０１２４】第3に、負電圧発生器150が、端子Ｈ１に印
加される連続的な正の単一電源駆動信号により駆動パル
スの低レベルと等しい電圧値を持つ負電源電圧を発生す
るので、素子外部の駆動パルスの低レベルと等しい電圧
値を発生するＤＣ-ＤＣ変換器を不要にできる。また、
負電源電圧発生器150は、単一正電源で動作する微細な
ｎＭＯＳが形成されるｐウエルに印加される基板効果係
数の低減、フィールドの寄生ＭＯＳのしきい電圧の確
保、接合容量の低減のための負値のバックバイアスｖｂ
ｂを発生するバックバイアス電圧発生器149と別とし
て、負電源電圧発生器150に流れる貫通電流により微細
なｎＭＯＳの構成されるｐウエルのバックバイアス電圧
が不安定になることを防ぐ事ができる。
加される連続的な正の単一電源駆動信号により駆動パル
スの低レベルと等しい電圧値を持つ負電源電圧を発生す
るので、素子外部の駆動パルスの低レベルと等しい電圧
値を発生するＤＣ-ＤＣ変換器を不要にできる。また、
負電源電圧発生器150は、単一正電源で動作する微細な
ｎＭＯＳが形成されるｐウエルに印加される基板効果係
数の低減、フィールドの寄生ＭＯＳのしきい電圧の確
保、接合容量の低減のための負値のバックバイアスｖｂ
ｂを発生するバックバイアス電圧発生器149と別とし
て、負電源電圧発生器150に流れる貫通電流により微細
なｎＭＯＳの構成されるｐウエルのバックバイアス電圧
が不安定になることを防ぐ事ができる。
【０１２５】本実施例では以上の3つを同時に実施する
事により、ドライバチップもＤＣ−ＤＣ変換器も必要と
せず、正の単一電源駆動信号と正電源だけ駆動できる。
事により、ドライバチップもＤＣ−ＤＣ変換器も必要と
せず、正の単一電源駆動信号と正電源だけ駆動できる。
【０１２６】第4に、本実施例によれば、正の単一電源
駆動信号φＶ１、φＶ２、φＶＩＮ、φＦＡ、φＦＢ、
φを入力すると、行選択制御手段6が選択行を特定する
ための制御信号を発生し、転送パルス昇圧器142が正の
単一電源駆動信号φＶ３Ｔ、φＶ４Ｔを昇圧して転送パ
ルス印加線75に正の電源の電圧値より高い第2の電圧値
を高レベルに持つ転送パルスを発生させると、転送パル
ス発生手段7が制御信号に基ずき転送パルス印加線に印
加された転送パルスを選択行の駆動パルス線5に出力す
るので、行選択手段を高集積化でき、かつ、転送パルス
を発生する外部ドライバが不要化となる。
駆動信号φＶ１、φＶ２、φＶＩＮ、φＦＡ、φＦＢ、
φを入力すると、行選択制御手段6が選択行を特定する
ための制御信号を発生し、転送パルス昇圧器142が正の
単一電源駆動信号φＶ３Ｔ、φＶ４Ｔを昇圧して転送パ
ルス印加線75に正の電源の電圧値より高い第2の電圧値
を高レベルに持つ転送パルスを発生させると、転送パル
ス発生手段7が制御信号に基ずき転送パルス印加線に印
加された転送パルスを選択行の駆動パルス線5に出力す
るので、行選択手段を高集積化でき、かつ、転送パルス
を発生する外部ドライバが不要化となる。
【０１２７】さらにまた、正の単一電源駆動信号φＶ３
Ｔ、φＶ４Ｔが入力されると、オア回路Ｂ１が論理和を
出力し、昇圧器Ｂ4が論理和から第2の電圧値を高レベル
に持つ転送パルスを発生し、選択スイッチＢ５が昇圧器
の出力をφＶ３Ｔ、φＶ４Ｔに基ずき2本の転送パルス
印加線の各々に出力するので、2行同時独立読みだしを
行なう際、チャージポンプ容量153の個数を１／２とし
転送パルス発生器142の面積を低減できる。また、昇圧
パルス電圧変換器Ｂ３によりチャージポンプ容量に印加
される昇圧パルスの電圧振幅を負電源電圧値と正電源電
圧値を足した電圧振幅として、必要な容量値低減を実現
した。
Ｔ、φＶ４Ｔが入力されると、オア回路Ｂ１が論理和を
出力し、昇圧器Ｂ4が論理和から第2の電圧値を高レベル
に持つ転送パルスを発生し、選択スイッチＢ５が昇圧器
の出力をφＶ３Ｔ、φＶ４Ｔに基ずき2本の転送パルス
印加線の各々に出力するので、2行同時独立読みだしを
行なう際、チャージポンプ容量153の個数を１／２とし
転送パルス発生器142の面積を低減できる。また、昇圧
パルス電圧変換器Ｂ３によりチャージポンプ容量に印加
される昇圧パルスの電圧振幅を負電源電圧値と正電源電
圧値を足した電圧振幅として、必要な容量値低減を実現
した。
【０１２８】第5に、本実施例によれば、前置転送パル
ス昇圧器141が正の単一電源駆動信号φＶ３ＬＴ、φＶ
４ＬＴを昇圧して前置転送パルス印加線74に正の電源の
電圧値より高く第2の電圧値より低い第3の電圧値を高レ
ベルに有する前置転送パルスを発生させると、66から68
もしくは66、76から78、68からなる前置転送パルス電圧
変換器が前置転送パルスを選択行に出力し転送パルスス
イッチＭＯＳ69のゲート端子イの電圧を正の電源の電圧
値ｖｃｃより高く第3の電圧値ｖｈｍより低い第4の電圧
値ｖｃｃ-ｖｔｈｄとした後に、転送パルスを印加する
事によりブートストラップ容量70により転送パルススイ
ッチＭＯＳ69のゲート端子イの電圧を昇圧している。こ
れにより、外部に前置転送パルスを発生するドライバを
設ける事なく、正の電源の電圧ｖｃｃの3倍以上の電圧
を持つ転送パルスを、正の電源の電圧値ｖｃｃ以下の制
御信号をトリガーとして選択行に出力する事を可能とし
ている。さらに、前置転送パルス昇圧器141は、転送パ
ルス昇圧器と同様の構成を持ち、2行同時独立読みだし
を行なう際、チャージポンプ容量153の個数を１／２と
し前置転送パルス発生器141の面積を低減できる。ま
た、昇圧パルス電圧変換器Ｂ３によりチャージポンプ容
量に印加される昇圧パルスの電圧振幅を負電源電圧値と
正電源電圧値を足した電圧振幅として、必要な容量値低
減を実現した。
ス昇圧器141が正の単一電源駆動信号φＶ３ＬＴ、φＶ
４ＬＴを昇圧して前置転送パルス印加線74に正の電源の
電圧値より高く第2の電圧値より低い第3の電圧値を高レ
ベルに有する前置転送パルスを発生させると、66から68
もしくは66、76から78、68からなる前置転送パルス電圧
変換器が前置転送パルスを選択行に出力し転送パルスス
イッチＭＯＳ69のゲート端子イの電圧を正の電源の電圧
値ｖｃｃより高く第3の電圧値ｖｈｍより低い第4の電圧
値ｖｃｃ-ｖｔｈｄとした後に、転送パルスを印加する
事によりブートストラップ容量70により転送パルススイ
ッチＭＯＳ69のゲート端子イの電圧を昇圧している。こ
れにより、外部に前置転送パルスを発生するドライバを
設ける事なく、正の電源の電圧ｖｃｃの3倍以上の電圧
を持つ転送パルスを、正の電源の電圧値ｖｃｃ以下の制
御信号をトリガーとして選択行に出力する事を可能とし
ている。さらに、前置転送パルス昇圧器141は、転送パ
ルス昇圧器と同様の構成を持ち、2行同時独立読みだし
を行なう際、チャージポンプ容量153の個数を１／２と
し前置転送パルス発生器141の面積を低減できる。ま
た、昇圧パルス電圧変換器Ｂ３によりチャージポンプ容
量に印加される昇圧パルスの電圧振幅を負電源電圧値と
正電源電圧値を足した電圧振幅として、必要な容量値低
減を実現した。
【０１２９】以上、本発明を、図15で述べた全体構成と
駆動方式を持つ素子に適用した場合について述べたが、
本発明の適用範囲は図15の素子に限定されるものではな
く、以下に述べる変形が可能である。正の単一電源駆動
信号を入力する事により垂直電荷転送手段の一水平行の
電極を結ぶ駆動パルス線に垂直電荷転送のための低レベ
ルが負値の駆動パルスを順次供給する駆動手段と、正の
単一電源駆動信号を入力する事により該光電変換素子の
信号電荷を一水平行ずつ該垂直電荷転送手段に転送する
ための正の電源電圧値より高い第2の電圧値を高レベル
に持つ転送パルスを該駆動パルス線に供給する行選択手
段と、上記垂直電荷転送手段の出力端子毎に設けられた
増幅器と該増幅器の入力端子に接続されたリセットスイ
ッチを有する増幅手段と該増幅手段の出力を選択して出
力するための正の単一電源駆動信号で動作する水平走査
回路からなる水平走査手段を備える事で、素子内部に設
けられる電圧変換器に必要な電流駆動能力を小さくし占
有面積を小さくして正の単一電源駆動信号で駆動できる
素子を実現することは、駆動手段、行選択手段の電圧変
換器の具体的形態によらず実施できる。例えば、図14の
従来例の駆動手段136の各入力端子直後に、電荷転送制
御部駆動パルス発生器145、146と同様の電圧変換器を設
けてもよい。また、図14の従来例の駆動手段137の各入
力端子に転送パルス昇圧器142と同様の昇圧器を設けて
もよい。さらに、垂直電荷転送手段内の電荷転送制御部
の具体的形態は既に述べた様に様々であり、その形態に
応じ、電荷転送制御部駆動パルス発生器145、146並びに
出力ゲートバイアス発生器147を変更すればよい。さら
に、増幅手段の具体的形態も既に述べた様に様々なもの
が実施でき、また、増幅器11を通例のインターライン型
ＣＣＤ撮像素子で行なわれている様にソースフォロワー
回路で構成し帰還容量13をなくしリセットスイッチを正
電源に接続されたｎＭＯＳとしてもよい。
駆動方式を持つ素子に適用した場合について述べたが、
本発明の適用範囲は図15の素子に限定されるものではな
く、以下に述べる変形が可能である。正の単一電源駆動
信号を入力する事により垂直電荷転送手段の一水平行の
電極を結ぶ駆動パルス線に垂直電荷転送のための低レベ
ルが負値の駆動パルスを順次供給する駆動手段と、正の
単一電源駆動信号を入力する事により該光電変換素子の
信号電荷を一水平行ずつ該垂直電荷転送手段に転送する
ための正の電源電圧値より高い第2の電圧値を高レベル
に持つ転送パルスを該駆動パルス線に供給する行選択手
段と、上記垂直電荷転送手段の出力端子毎に設けられた
増幅器と該増幅器の入力端子に接続されたリセットスイ
ッチを有する増幅手段と該増幅手段の出力を選択して出
力するための正の単一電源駆動信号で動作する水平走査
回路からなる水平走査手段を備える事で、素子内部に設
けられる電圧変換器に必要な電流駆動能力を小さくし占
有面積を小さくして正の単一電源駆動信号で駆動できる
素子を実現することは、駆動手段、行選択手段の電圧変
換器の具体的形態によらず実施できる。例えば、図14の
従来例の駆動手段136の各入力端子直後に、電荷転送制
御部駆動パルス発生器145、146と同様の電圧変換器を設
けてもよい。また、図14の従来例の駆動手段137の各入
力端子に転送パルス昇圧器142と同様の昇圧器を設けて
もよい。さらに、垂直電荷転送手段内の電荷転送制御部
の具体的形態は既に述べた様に様々であり、その形態に
応じ、電荷転送制御部駆動パルス発生器145、146並びに
出力ゲートバイアス発生器147を変更すればよい。さら
に、増幅手段の具体的形態も既に述べた様に様々なもの
が実施でき、また、増幅器11を通例のインターライン型
ＣＣＤ撮像素子で行なわれている様にソースフォロワー
回路で構成し帰還容量13をなくしリセットスイッチを正
電源に接続されたｎＭＯＳとしてもよい。
【０１３０】第3の実施例 第2の実施例は、外部から正の単一電源駆動信号と正電
電源とで駆動が可能である。しかし、多数の正の単一電
源駆動信号を発生するタイミング発生器を必要とする。
特に本発明では、素子駆動のために従来のインターライ
ン型ＣＣＤに比し多数のタイミング信号を必要とするた
めピン数が多くなり、実装が難しくなるという課題があ
る。そこで、第3の実施例では、タイミング発生器を内
蔵して外部から単一の基本クロックとアース電源と正電
源の3つを印加することにより映像信号出力を得る様に
したものである。図1に示した第1の実施例では、ＣＣＤ
型撮像素子でありながら、垂直並びに水平走査がシフト
レジスタを有する行選択制御手段6並びにシフトレジス
タからなる水平走査回路19により行なわれる。しかも、
それぞれが、正の単一電源駆動信号により動作するの
で、特開昭52-149022号公報、特公平5-24711号公報に記
載されたブランキング期間に相当するシフトレジスタを
設けリングカウンターを構成し、ブランンキング期間の
シフトレジスタ出力から各種信号を得る事により、簡単
にタイミング発生器を構成できる。第3の実施例は、以
上の構成のタイミング発生器を図15に示す第2の実施例
の固体撮像素子にて実現したものである。更に、本実施
例では、端子ＶＤＤに印加された外部電源電圧ｖｄｄを
降圧して内部の正電源電圧ｖｃｃとするための電源電圧
降下器からタイミング発生器に電圧を供給し消費電力低
減と集積度向上を実現した。なお、外部電源電圧値ｖｄ
ｄは高い電圧を必要し、かつ、大電流の流れる増幅器11
の電源電圧と同じ値とした。以下、図17を用い説明をす
る。図17は、第3の実施例の全体回路構成を示す図であ
る。なお、説明を簡単にするため図15に示した接地線、
2本の負電源線は省略する。
電源とで駆動が可能である。しかし、多数の正の単一電
源駆動信号を発生するタイミング発生器を必要とする。
特に本発明では、素子駆動のために従来のインターライ
ン型ＣＣＤに比し多数のタイミング信号を必要とするた
めピン数が多くなり、実装が難しくなるという課題があ
る。そこで、第3の実施例では、タイミング発生器を内
蔵して外部から単一の基本クロックとアース電源と正電
源の3つを印加することにより映像信号出力を得る様に
したものである。図1に示した第1の実施例では、ＣＣＤ
型撮像素子でありながら、垂直並びに水平走査がシフト
レジスタを有する行選択制御手段6並びにシフトレジス
タからなる水平走査回路19により行なわれる。しかも、
それぞれが、正の単一電源駆動信号により動作するの
で、特開昭52-149022号公報、特公平5-24711号公報に記
載されたブランキング期間に相当するシフトレジスタを
設けリングカウンターを構成し、ブランンキング期間の
シフトレジスタ出力から各種信号を得る事により、簡単
にタイミング発生器を構成できる。第3の実施例は、以
上の構成のタイミング発生器を図15に示す第2の実施例
の固体撮像素子にて実現したものである。更に、本実施
例では、端子ＶＤＤに印加された外部電源電圧ｖｄｄを
降圧して内部の正電源電圧ｖｃｃとするための電源電圧
降下器からタイミング発生器に電圧を供給し消費電力低
減と集積度向上を実現した。なお、外部電源電圧値ｖｄ
ｄは高い電圧を必要し、かつ、大電流の流れる増幅器11
の電源電圧と同じ値とした。以下、図17を用い説明をす
る。図17は、第3の実施例の全体回路構成を示す図であ
る。なお、説明を簡単にするため図15に示した接地線、
2本の負電源線は省略する。
【０１３１】図17中、1から10、19は図1と同様、74、7
5、143から147、150は図15と同じである。161は基本ク
ロックから2相のシフトクロックφＨ１、φＨ２を供給
するフリップフロップ、162は水平走査回路19に付加さ
れた水平ブランキング期間に相当する段数を持つ水平遅
延用シフトレジスタ、163は電源投入時に端子ＳＴＨに
一回だけ入力されるトリガーパルスと水平走査回路19の
最終段出力との論理和をとるオア回路、164は水平遅延
用シフトレジスタ162の各段の出力からφＲＧ、φＣ
Ｐ、φＳＨ1、φＳＨ２のタイミング信号と、φＳＢ
Ｔ、φＳＴＴ、φＴＩＮ、並びにタイミング発生手段3
のシフトパルスのシフト時間Ｔを決めるゲート信号、φ
Ｖ１、φＶ２、端子ＨＢＫより出力される水平ブランキ
ングパルスを発生する複数個のＲＳフリップフロップを
含む論理回路、165はφＨ１、φＨ２と164で発生したゲ
ート信号の論理積を取りφＴ１、φＴ２を発生するアン
ド回路、166は行選択制御手段6内のシフトレジスタに付
加された垂直ブランキング期間に相当する段数を持つ垂
直遅延用シフトレジスタ、167は電源投入時に一回だけ
端子ＳＴＶに入力されるトリガーパルスと垂直遅延用シ
フトレジスタ166の最終段出力との論理和をとるオア回
路、168は垂直遅延用シフトレジスタ166の初段と最終段
出力から端子ＶＢＫより出力される垂直ブランキングパ
ルスを発生するＲＳフリップフロップ、169は垂直ブラ
ンキングパルスを１／２分周してφＦＡ、φＦＢを作る
１／２分周器、170はφＶＩＮによりリセットされφＶ
１、φＶ２をカウントするカウンターＣＶとφＨＩＮに
よりリセットされφＴ１、φＴ２をカウントするカウン
ターＣＴと両カウンターの出力が合致した時を基点にし
てφＶ３ＬＴ、φＶ３、φＶ４ＬＴ、φＶ４を発生する
論理回路、171は垂直ブランキング期間内の所定の時刻
にタイミング発生手段3内のシフトレジスタをリセット
するリセットパルスを伝達するための配線、172は消費
電力低減と集積度向上のため端子ＶＤＤに印加された外
部電源電圧ｖｄｄを降圧して内部の正電源電圧ｖｃｃと
するための電源電圧降下器である。なお、外部電源電圧
値ｖｄｄは高い電圧の必要し、かつ、大電流の流れる増
幅器11の電源電圧と同じ値とする。173は水平走査手段
を構成する論理回路164から出力される内部電源ｖｃｃ
と同じ高レベルを持つタイミング信号の高レベルを外部
電源電圧ｖｄｄとするためのパルス電圧変換器、174は
水平走査手段を構成する走査回路19から出力される内部
電源ｖｃｃと同じ高レベルを持つ選択信号の高レベルを
外部電源電圧ｖｄｄとするためのパルス電圧変換器、17
5は前置転送パルス昇圧器、176は転送パルス昇圧器、17
7は基本クロックの高レベルを外部電源電圧ｖｄｄとす
るためのパルス電圧変換器、178は外部電源電圧ｖｄｄ
から昇圧により第2の正電源電圧ｖｓｕｂを発生する基
板電圧発生器、179は微細なｎＭＯＳトランジスタのウ
エルに印加されるバックバイアス電圧ｖｂｂを発生する
バックバイアス電圧発生器、180は駆動パルスの低レベ
ルと等しい電圧値ｖｌを発生する負電源電圧発生器、18
1は図1の11から18からなる増幅手段である。φＴ１、φ
Ｔ２、φＴＩＮ、φＶ１、φＶ2、φＶＩＮ、φＦＡ、
φＦＢ、φＨ１、φＨ２、φＨＩＮは図2と同じ、φＶ
３Ｔ、φＶ４Ｔ、φＶ３ＬＴ、φＶ４ＬＴ、φＳＢＴ、
φＳＴＴは図15の端子Ｖ３Ｔ、Ｖ４Ｔ、Ｖ３ＬＴ、Ｖ４
ＬＴ、ＳＢＴ、ＳＴＴに印加されるパルス電圧を示し、
φＲＧＨ、φＣＰＨ、φＳＨ１Ｈ、φＳＨ２Ｈは図2で
高レベル電圧が外部電源電圧ｖｄｄとなったパルスを示
し、各回路ブロックの接続関係を明瞭にするために記載
した。Ｏ１、Ｏ２、ＧＮＤは図1と同じである。また、
ＣＬＫは、高レベルがｖｃｃの基本クロック入力端子、
ＶＤＤは外部正電源入力端子、ＳＴＨ、ＳＴＶは電源投
入時に一度だけ入力される高レベルがｖｃｃのトリガー
パルス入力端子である。ＶＢＫ、ＨＢＫはそれぞれ、映
像信号形成のための高レベルがｖｃｃの垂直ブランキン
グパルス並びに水平ブランキングパルスの出力端子であ
る。電源が投入されると端子ＣＬＫに印加された基本ク
ロックからフリップフロップ161が2相のシフトクロック
φＨ１、φＨ２を供給する。また、端子ＳＴＨに入力さ
れたトリガーパルスがオア回路163より水平走査回路19
と水平ブランキング期間に相当する段数を持つ水平遅延
用シフトレジスタ162で構成されるリングカウンターに
入力され巡回を始める。水平走査回路の出力は電圧変換
器174で高レベル電圧を外部電源電圧ｖｄｄとしたパル
スに変換され増幅手段140に供給される。複数個のＲＳ
フリップフロップを含む論理回路164は水平遅延用シフ
トレジスタ162の各段の出力からタイミング信号を電圧
変換器173に出力し、電圧変換器173は図2に示す高レベ
ル電圧を外部電源電圧ｖｄｄとしたパルスφＲＧ、φＣ
Ｐ、φＳＨ1、φＳＨ２を増幅手段140に出力する。ま
た、論理回路164は図2に示すφＳＢ、φＳＴを反転し低
レベルを接地電圧、高レベルを正電源電圧値ｖｃｃとし
たパルスを電荷転送制御部駆動パルス発生器145もしく
は146に、図2に示すφＴＩＮをタイミング発生手段3
に、φＶ１、φＶ２を行選択制御手段6に供給する。ま
た、アンド回路165はφＨ１、φＨ２と164で発生したの
シフトパルスのシフト時間Ｔを決めるゲート信号との論
理積を取り図2に示すφＴ１、φＴ２を発生し、タイミ
ング発生手段3に供給する。他方、論理回路164で発生し
たφＶ１は端子ＨＢＫより映像信号形成のための水平ブ
ランキングパルスとして出力される。また、端子ＳＴＶ
に入力されるトリガーパルスはオア回路167を介し行選
択制御手段6内のシフトレジスタと垂直ブランキング期
間に相当する段数を持つ垂直遅延用シフトレジスタ166
で構成されるリングカウンターに入力され、論理回路16
4で発生したφＶ１、φＶ２により巡回が始まる。ＲＳ
フリップフロップ168は垂直遅延用シフトレジスタ166の
初段と最終段出力から垂直ブランキングパルスを発生
し、端子ＶＢＫより映像信号形成のために出力する。１
／２分周器169は垂直ブランキングパルスを１／２分周
してφＦＡ、φＦＢを作り、行選択制御手段内のインタ
ーレス回路に供給する。一方、171は行選択制御手段に
よる垂直走査が始まる前に垂直電荷転送手段2内に所定
の電位障壁を形成するため、垂直遅延用シフトレジスタ
166の最終段より数段前の段の出力がタイミング発生手
段3内のシフトレジスタをリセットするリセットパルス
として配線171よりタイミング発生手段3に伝達される。
5、143から147、150は図15と同じである。161は基本ク
ロックから2相のシフトクロックφＨ１、φＨ２を供給
するフリップフロップ、162は水平走査回路19に付加さ
れた水平ブランキング期間に相当する段数を持つ水平遅
延用シフトレジスタ、163は電源投入時に端子ＳＴＨに
一回だけ入力されるトリガーパルスと水平走査回路19の
最終段出力との論理和をとるオア回路、164は水平遅延
用シフトレジスタ162の各段の出力からφＲＧ、φＣ
Ｐ、φＳＨ1、φＳＨ２のタイミング信号と、φＳＢ
Ｔ、φＳＴＴ、φＴＩＮ、並びにタイミング発生手段3
のシフトパルスのシフト時間Ｔを決めるゲート信号、φ
Ｖ１、φＶ２、端子ＨＢＫより出力される水平ブランキ
ングパルスを発生する複数個のＲＳフリップフロップを
含む論理回路、165はφＨ１、φＨ２と164で発生したゲ
ート信号の論理積を取りφＴ１、φＴ２を発生するアン
ド回路、166は行選択制御手段6内のシフトレジスタに付
加された垂直ブランキング期間に相当する段数を持つ垂
直遅延用シフトレジスタ、167は電源投入時に一回だけ
端子ＳＴＶに入力されるトリガーパルスと垂直遅延用シ
フトレジスタ166の最終段出力との論理和をとるオア回
路、168は垂直遅延用シフトレジスタ166の初段と最終段
出力から端子ＶＢＫより出力される垂直ブランキングパ
ルスを発生するＲＳフリップフロップ、169は垂直ブラ
ンキングパルスを１／２分周してφＦＡ、φＦＢを作る
１／２分周器、170はφＶＩＮによりリセットされφＶ
１、φＶ２をカウントするカウンターＣＶとφＨＩＮに
よりリセットされφＴ１、φＴ２をカウントするカウン
ターＣＴと両カウンターの出力が合致した時を基点にし
てφＶ３ＬＴ、φＶ３、φＶ４ＬＴ、φＶ４を発生する
論理回路、171は垂直ブランキング期間内の所定の時刻
にタイミング発生手段3内のシフトレジスタをリセット
するリセットパルスを伝達するための配線、172は消費
電力低減と集積度向上のため端子ＶＤＤに印加された外
部電源電圧ｖｄｄを降圧して内部の正電源電圧ｖｃｃと
するための電源電圧降下器である。なお、外部電源電圧
値ｖｄｄは高い電圧の必要し、かつ、大電流の流れる増
幅器11の電源電圧と同じ値とする。173は水平走査手段
を構成する論理回路164から出力される内部電源ｖｃｃ
と同じ高レベルを持つタイミング信号の高レベルを外部
電源電圧ｖｄｄとするためのパルス電圧変換器、174は
水平走査手段を構成する走査回路19から出力される内部
電源ｖｃｃと同じ高レベルを持つ選択信号の高レベルを
外部電源電圧ｖｄｄとするためのパルス電圧変換器、17
5は前置転送パルス昇圧器、176は転送パルス昇圧器、17
7は基本クロックの高レベルを外部電源電圧ｖｄｄとす
るためのパルス電圧変換器、178は外部電源電圧ｖｄｄ
から昇圧により第2の正電源電圧ｖｓｕｂを発生する基
板電圧発生器、179は微細なｎＭＯＳトランジスタのウ
エルに印加されるバックバイアス電圧ｖｂｂを発生する
バックバイアス電圧発生器、180は駆動パルスの低レベ
ルと等しい電圧値ｖｌを発生する負電源電圧発生器、18
1は図1の11から18からなる増幅手段である。φＴ１、φ
Ｔ２、φＴＩＮ、φＶ１、φＶ2、φＶＩＮ、φＦＡ、
φＦＢ、φＨ１、φＨ２、φＨＩＮは図2と同じ、φＶ
３Ｔ、φＶ４Ｔ、φＶ３ＬＴ、φＶ４ＬＴ、φＳＢＴ、
φＳＴＴは図15の端子Ｖ３Ｔ、Ｖ４Ｔ、Ｖ３ＬＴ、Ｖ４
ＬＴ、ＳＢＴ、ＳＴＴに印加されるパルス電圧を示し、
φＲＧＨ、φＣＰＨ、φＳＨ１Ｈ、φＳＨ２Ｈは図2で
高レベル電圧が外部電源電圧ｖｄｄとなったパルスを示
し、各回路ブロックの接続関係を明瞭にするために記載
した。Ｏ１、Ｏ２、ＧＮＤは図1と同じである。また、
ＣＬＫは、高レベルがｖｃｃの基本クロック入力端子、
ＶＤＤは外部正電源入力端子、ＳＴＨ、ＳＴＶは電源投
入時に一度だけ入力される高レベルがｖｃｃのトリガー
パルス入力端子である。ＶＢＫ、ＨＢＫはそれぞれ、映
像信号形成のための高レベルがｖｃｃの垂直ブランキン
グパルス並びに水平ブランキングパルスの出力端子であ
る。電源が投入されると端子ＣＬＫに印加された基本ク
ロックからフリップフロップ161が2相のシフトクロック
φＨ１、φＨ２を供給する。また、端子ＳＴＨに入力さ
れたトリガーパルスがオア回路163より水平走査回路19
と水平ブランキング期間に相当する段数を持つ水平遅延
用シフトレジスタ162で構成されるリングカウンターに
入力され巡回を始める。水平走査回路の出力は電圧変換
器174で高レベル電圧を外部電源電圧ｖｄｄとしたパル
スに変換され増幅手段140に供給される。複数個のＲＳ
フリップフロップを含む論理回路164は水平遅延用シフ
トレジスタ162の各段の出力からタイミング信号を電圧
変換器173に出力し、電圧変換器173は図2に示す高レベ
ル電圧を外部電源電圧ｖｄｄとしたパルスφＲＧ、φＣ
Ｐ、φＳＨ1、φＳＨ２を増幅手段140に出力する。ま
た、論理回路164は図2に示すφＳＢ、φＳＴを反転し低
レベルを接地電圧、高レベルを正電源電圧値ｖｃｃとし
たパルスを電荷転送制御部駆動パルス発生器145もしく
は146に、図2に示すφＴＩＮをタイミング発生手段3
に、φＶ１、φＶ２を行選択制御手段6に供給する。ま
た、アンド回路165はφＨ１、φＨ２と164で発生したの
シフトパルスのシフト時間Ｔを決めるゲート信号との論
理積を取り図2に示すφＴ１、φＴ２を発生し、タイミ
ング発生手段3に供給する。他方、論理回路164で発生し
たφＶ１は端子ＨＢＫより映像信号形成のための水平ブ
ランキングパルスとして出力される。また、端子ＳＴＶ
に入力されるトリガーパルスはオア回路167を介し行選
択制御手段6内のシフトレジスタと垂直ブランキング期
間に相当する段数を持つ垂直遅延用シフトレジスタ166
で構成されるリングカウンターに入力され、論理回路16
4で発生したφＶ１、φＶ２により巡回が始まる。ＲＳ
フリップフロップ168は垂直遅延用シフトレジスタ166の
初段と最終段出力から垂直ブランキングパルスを発生
し、端子ＶＢＫより映像信号形成のために出力する。１
／２分周器169は垂直ブランキングパルスを１／２分周
してφＦＡ、φＦＢを作り、行選択制御手段内のインタ
ーレス回路に供給する。一方、171は行選択制御手段に
よる垂直走査が始まる前に垂直電荷転送手段2内に所定
の電位障壁を形成するため、垂直遅延用シフトレジスタ
166の最終段より数段前の段の出力がタイミング発生手
段3内のシフトレジスタをリセットするリセットパルス
として配線171よりタイミング発生手段3に伝達される。
【０１３２】一方、水平走査期間毎に垂直電荷転送手段
2内の電位障壁の移動速度の2ビット分だけ位相の遅れる
φＶ３Ｔ、φＶ４Ｔ、φＶ３ＬＴ、φＶ４ＬＴは論理回
路170により発生され、前置転送パルス昇圧器175、転送
パルス昇圧器176に供給される。即ち、φＶＩＮにより
リセットされφＶ１、φＶ２をカウントするカウンター
ＣＶは、φＶＩＮ入力時に1を出力し各水平走査期間毎
に1ずつカウント数が増える。一方、φＨＩＮによりリ
セットされφＴ１、φＴ２をカウントするカウンターＣ
Ｔは一水平ブランキング期間内の時刻をφＴ１、φＴ２
のシフト周期1/ｆｃを単位として計数する。従って、両
カウンターの出力の合致する時刻は、ＣＶのカウント値
が1の時を水平ブランキング内のシフトパルスφＴ１、
φＴ２のシフト時間Ｔの始まりの時刻として、各水平走
査期間に1/ｆｃずつ遅れる事になる。本実施例において
は、シフトレジスタ21の各段から2相シフトパルスの双
方に同期して180度位相のずれたパルスを出力させ、こ
の双方をタイミング信号として用いているので、垂直電
荷転送手段2内の電位障壁の移動速度は1/2ｆｃとなる。
結局、両カウンターの出力の合致する時刻は各水平走査
期間毎に電位障壁の移動速度2ビット分だけ位相が遅れ
る事になる。従って、この両カウンターの出力の合致信
号をトリガーとして、図2のφＶ３、φＶ４、φＶ３
Ｌ、φＶ４Ｌと同じタイミングを持つパルスが論理回路
により作られ、前置転送パルス昇圧器141、転送パルス
昇圧器142に供給される。なお、カウンターＣＶ、ＣＴ
の最大カウント数はＴ＊ｆｃである。カウンターＣＶは
この値になるとリセットされ再び1からカウントがなさ
れる。
2内の電位障壁の移動速度の2ビット分だけ位相の遅れる
φＶ３Ｔ、φＶ４Ｔ、φＶ３ＬＴ、φＶ４ＬＴは論理回
路170により発生され、前置転送パルス昇圧器175、転送
パルス昇圧器176に供給される。即ち、φＶＩＮにより
リセットされφＶ１、φＶ２をカウントするカウンター
ＣＶは、φＶＩＮ入力時に1を出力し各水平走査期間毎
に1ずつカウント数が増える。一方、φＨＩＮによりリ
セットされφＴ１、φＴ２をカウントするカウンターＣ
Ｔは一水平ブランキング期間内の時刻をφＴ１、φＴ２
のシフト周期1/ｆｃを単位として計数する。従って、両
カウンターの出力の合致する時刻は、ＣＶのカウント値
が1の時を水平ブランキング内のシフトパルスφＴ１、
φＴ２のシフト時間Ｔの始まりの時刻として、各水平走
査期間に1/ｆｃずつ遅れる事になる。本実施例において
は、シフトレジスタ21の各段から2相シフトパルスの双
方に同期して180度位相のずれたパルスを出力させ、こ
の双方をタイミング信号として用いているので、垂直電
荷転送手段2内の電位障壁の移動速度は1/2ｆｃとなる。
結局、両カウンターの出力の合致する時刻は各水平走査
期間毎に電位障壁の移動速度2ビット分だけ位相が遅れ
る事になる。従って、この両カウンターの出力の合致信
号をトリガーとして、図2のφＶ３、φＶ４、φＶ３
Ｌ、φＶ４Ｌと同じタイミングを持つパルスが論理回路
により作られ、前置転送パルス昇圧器141、転送パルス
昇圧器142に供給される。なお、カウンターＣＶ、ＣＴ
の最大カウント数はＴ＊ｆｃである。カウンターＣＶは
この値になるとリセットされ再び1からカウントがなさ
れる。
【０１３３】また、以上のタイミングを発生するための
19、6、161から170には、消費電力低減と集積度向上の
ため電源電圧降下器172により端子ＶＤＤに印加される
外部電源電圧ｖｄｄを降圧して内部の正電源電圧ｖｃｃ
とした電源が供給される。さらに、高い電圧を必要とし
ないタイミング発生手段3、電荷転送制御部駆動パルス
発生器145、146にも降圧された正電源ｖｃｃが供給され
る。一方、外部電源電圧値ｖｄｄはアナログ電圧を扱う
ため高い電圧を必要し、かつ、大電流の流れる増幅器11
の電源と同じ値としている。同様にアナログ電圧を出力
するための増幅手段181には、電圧変換器173から外部電
源電圧値ｖｄｄを高レベルに持つφＲＧ、φＣＰ、φＳ
Ｈ１、φＳＨ２が、また、電圧変換器174から高レベル
電圧を外部電源電圧ｖｄｄとした水平走査回路の出力パ
ルスが増幅手段181に供給される。更に、高い電圧の必
要な駆動パルス発生手段4内の図3から図6に示す高耐圧
ＭＯＳ28、図7、図8に示す転送パルス発生手段7内のブ
ートストラップ用ＭＯＳ68、73に印加される直流電圧に
は、外部電源電圧値ｖｄｄが供給される。前置転送パル
ス昇圧器175内の図16（ａ）に示す論理動作を行なうオ
ア回路Ｂ１、アンド回路Ｂ２には、降圧された正電源ｖ
ｃｃが供給される。しかし、高速の昇圧を行なうため、
図16（ａ）に示す昇圧器Ｂ４、選択スイッチＢ５には、
降圧しない外部電源が供給される。この2系統の電源で
動作する回路ブロックを結ぶために、図16（ａ）の端子
Ｙ１、端子Ｙ３、端子Ｖ３ＬＴ、Ｖ４ＬＴと駆動信号入
力スイッチの間にはそれぞれ、パルスの高レベル電圧を
ｖｄｄにするための電圧変換器が設けられている。転送
パルス昇圧器176の構成も転送パルス昇圧器142に同様の
変更を加えたものである。基板電圧発生器148にも、高
い電圧を必要とするので外部電源が供給される。基板電
圧発生器178、駆動パルスの低レベルと等しい電圧値ｖ
ｌを持つ負電源電圧発生器180、バックバイアス電圧ｖ
ｂｂを発生するバックバイアス電圧発生器179にはチャ
ージポンピングの段数を減らすために、パルス電圧変換
器177によりの端子ＣＬＫに印加される高レベルがｖｃ
ｃの基本クロックを高レベルを外部電源電圧ｖｄｄとし
たパルスによりチャージポンプを行なう。薄い酸化膜を
持つ図12のトランジスタの耐圧はｖｃｃなので、外部電
源並びに外部電源電圧の振幅を持つパルスの供給される
増幅手段140、パルス電圧変換器173、174、前置転送パ
ルス昇圧器175を構成する昇圧器Ｂ４とパルス電圧変換
器、転送パルス昇圧器176を構成するパルス電圧変換
器、基板電圧発生器178内の昇圧器、負電源電圧発生器1
79、バックバイアス電圧発生器179を構成するｎＭＯＳ
には図10のエンハンスメント型トランジスタが、ｐＭＯ
Ｓには図12のｐＭＯＳでゲート酸化膜を垂直電荷転送手
段2と同じ厚いゲート酸化膜90としたものを用いる。な
お、このようなｐＭＯＳを作成するための付加的工程は
不要であることはいうまでもない。また、前置転送パル
ス昇圧器175の出力が2ｖｃｃ以上になるので、行選択制
御手段内の図7、7に示すブートストラップノードに接続
されたインターレス回路を構成する62から65のスイッチ
は図10のエンハンスメント型トランジスタで構成する。
また、図9に示すＰＭＯＳ77も図12のＰＭＯＳでゲート
酸化膜を垂直電荷転送手段2と同じ厚いゲート酸化膜90
としたものを用いる。さらに、基板電圧発生器178内の
昇圧器、負電源電圧発生器180、バックバイアス電圧発
生器179を構成する容量もブートストラップ容量66等と
同じ厚い酸化膜を持つ図10のデプレッション型ｎＭＯＳ
と同様の構造とする。なお、ｖｃｃがｖｌより低くなる
ときには、電荷転送制御部駆動パルス発生器145、146内
も厚い酸化膜を持つトランジスタで構成する。
19、6、161から170には、消費電力低減と集積度向上の
ため電源電圧降下器172により端子ＶＤＤに印加される
外部電源電圧ｖｄｄを降圧して内部の正電源電圧ｖｃｃ
とした電源が供給される。さらに、高い電圧を必要とし
ないタイミング発生手段3、電荷転送制御部駆動パルス
発生器145、146にも降圧された正電源ｖｃｃが供給され
る。一方、外部電源電圧値ｖｄｄはアナログ電圧を扱う
ため高い電圧を必要し、かつ、大電流の流れる増幅器11
の電源と同じ値としている。同様にアナログ電圧を出力
するための増幅手段181には、電圧変換器173から外部電
源電圧値ｖｄｄを高レベルに持つφＲＧ、φＣＰ、φＳ
Ｈ１、φＳＨ２が、また、電圧変換器174から高レベル
電圧を外部電源電圧ｖｄｄとした水平走査回路の出力パ
ルスが増幅手段181に供給される。更に、高い電圧の必
要な駆動パルス発生手段4内の図3から図6に示す高耐圧
ＭＯＳ28、図7、図8に示す転送パルス発生手段7内のブ
ートストラップ用ＭＯＳ68、73に印加される直流電圧に
は、外部電源電圧値ｖｄｄが供給される。前置転送パル
ス昇圧器175内の図16（ａ）に示す論理動作を行なうオ
ア回路Ｂ１、アンド回路Ｂ２には、降圧された正電源ｖ
ｃｃが供給される。しかし、高速の昇圧を行なうため、
図16（ａ）に示す昇圧器Ｂ４、選択スイッチＢ５には、
降圧しない外部電源が供給される。この2系統の電源で
動作する回路ブロックを結ぶために、図16（ａ）の端子
Ｙ１、端子Ｙ３、端子Ｖ３ＬＴ、Ｖ４ＬＴと駆動信号入
力スイッチの間にはそれぞれ、パルスの高レベル電圧を
ｖｄｄにするための電圧変換器が設けられている。転送
パルス昇圧器176の構成も転送パルス昇圧器142に同様の
変更を加えたものである。基板電圧発生器148にも、高
い電圧を必要とするので外部電源が供給される。基板電
圧発生器178、駆動パルスの低レベルと等しい電圧値ｖ
ｌを持つ負電源電圧発生器180、バックバイアス電圧ｖ
ｂｂを発生するバックバイアス電圧発生器179にはチャ
ージポンピングの段数を減らすために、パルス電圧変換
器177によりの端子ＣＬＫに印加される高レベルがｖｃ
ｃの基本クロックを高レベルを外部電源電圧ｖｄｄとし
たパルスによりチャージポンプを行なう。薄い酸化膜を
持つ図12のトランジスタの耐圧はｖｃｃなので、外部電
源並びに外部電源電圧の振幅を持つパルスの供給される
増幅手段140、パルス電圧変換器173、174、前置転送パ
ルス昇圧器175を構成する昇圧器Ｂ４とパルス電圧変換
器、転送パルス昇圧器176を構成するパルス電圧変換
器、基板電圧発生器178内の昇圧器、負電源電圧発生器1
79、バックバイアス電圧発生器179を構成するｎＭＯＳ
には図10のエンハンスメント型トランジスタが、ｐＭＯ
Ｓには図12のｐＭＯＳでゲート酸化膜を垂直電荷転送手
段2と同じ厚いゲート酸化膜90としたものを用いる。な
お、このようなｐＭＯＳを作成するための付加的工程は
不要であることはいうまでもない。また、前置転送パル
ス昇圧器175の出力が2ｖｃｃ以上になるので、行選択制
御手段内の図7、7に示すブートストラップノードに接続
されたインターレス回路を構成する62から65のスイッチ
は図10のエンハンスメント型トランジスタで構成する。
また、図9に示すＰＭＯＳ77も図12のＰＭＯＳでゲート
酸化膜を垂直電荷転送手段2と同じ厚いゲート酸化膜90
としたものを用いる。さらに、基板電圧発生器178内の
昇圧器、負電源電圧発生器180、バックバイアス電圧発
生器179を構成する容量もブートストラップ容量66等と
同じ厚い酸化膜を持つ図10のデプレッション型ｎＭＯＳ
と同様の構造とする。なお、ｖｃｃがｖｌより低くなる
ときには、電荷転送制御部駆動パルス発生器145、146内
も厚い酸化膜を持つトランジスタで構成する。
【０１３４】なお、増幅手段140内の図1に示すクランプ
スイッチ15、信号書き込スイッチ16-1、16-2をＣＭＯＳ
スイッチとし、論理回路164からｖｃｃの高レベル電圧
値を持つコンプリメンタリなパルスを増幅手段140に出
力する様にして、パルス電圧変換器173の内φＣＰ、φ
ＳＨ１、φＳＨ２を出力する回路をなくしてもよい。更
に、図1に示す信号読みだしスイッチ18-1、18-2をＣＭ
ＯＳスイッチとし、パルス電圧変換器の代りに水平走査
回路と増幅手段の間に反転回路を設けｖｃｃの高レベル
電圧値を持つコンプリメンタリなパルスで読みだしスイ
ッチ18-1、１８−２を駆動してもよい。さらに、特開昭
６２−１５４９８１号記載の様なＡ／Ｄ変換器を設けて
デジタル値を走査する様にしてもよい。
スイッチ15、信号書き込スイッチ16-1、16-2をＣＭＯＳ
スイッチとし、論理回路164からｖｃｃの高レベル電圧
値を持つコンプリメンタリなパルスを増幅手段140に出
力する様にして、パルス電圧変換器173の内φＣＰ、φ
ＳＨ１、φＳＨ２を出力する回路をなくしてもよい。更
に、図1に示す信号読みだしスイッチ18-1、18-2をＣＭ
ＯＳスイッチとし、パルス電圧変換器の代りに水平走査
回路と増幅手段の間に反転回路を設けｖｃｃの高レベル
電圧値を持つコンプリメンタリなパルスで読みだしスイ
ッチ18-1、１８−２を駆動してもよい。さらに、特開昭
６２−１５４９８１号記載の様なＡ／Ｄ変換器を設けて
デジタル値を走査する様にしてもよい。
【０１３５】本実施例によれば、端子ＣＬＫに印加され
る単一の基本クロックと端子ＳＴＨ、ＳＴＶに印加され
るトリガーパルスから19、6、161から170からなるタイ
ミング発生器が3、4からなる駆動手段と、19、173、17
4、181からなる水平走査手段、6、7、175、176からなる
行選択手段、145、146から電荷転送制御部駆動パルス発
生器に入力される複数個の正の単一電源駆動信号を発生
させるので、多数のタイミング信号を必要とせず、ピン
数が少なくなり、容易に実装できる使いやすい固体撮像
素子を実現できる。なお、この効果を得るためには、タ
イミング発生器は周知の分周器で構成されるものでもよ
い。
る単一の基本クロックと端子ＳＴＨ、ＳＴＶに印加され
るトリガーパルスから19、6、161から170からなるタイ
ミング発生器が3、4からなる駆動手段と、19、173、17
4、181からなる水平走査手段、6、7、175、176からなる
行選択手段、145、146から電荷転送制御部駆動パルス発
生器に入力される複数個の正の単一電源駆動信号を発生
させるので、多数のタイミング信号を必要とせず、ピン
数が少なくなり、容易に実装できる使いやすい固体撮像
素子を実現できる。なお、この効果を得るためには、タ
イミング発生器は周知の分周器で構成されるものでもよ
い。
【０１３６】更に、垂直並びに水平走査を正の単一電源
駆動信号により動作するシフトレジスタを有する行選択
制御手段6並びにシフトレジスタからなる水平走査回路1
9に水平遅延用シフトレジスタ162、垂直遅延用シフトレ
ジスタ166を付加したリングカウンターを基本に161、16
3から165、168から170を設ける事でタイミイング発生器
を構成しているので、タイミング発生器が簡単にかつ小
規模な付加回路で実現できる。
駆動信号により動作するシフトレジスタを有する行選択
制御手段6並びにシフトレジスタからなる水平走査回路1
9に水平遅延用シフトレジスタ162、垂直遅延用シフトレ
ジスタ166を付加したリングカウンターを基本に161、16
3から165、168から170を設ける事でタイミイング発生器
を構成しているので、タイミング発生器が簡単にかつ小
規模な付加回路で実現できる。
【０１３７】さらに、端子ＶＤＤに印加される電源電圧
値ｖｄｄは増幅器の電源電圧値と等しく、また、19、
6、161から170からなるタイミング発生器は正電源を降
圧する電源電圧降下器172から供給される高圧電源ｖｃ
ｃにより動作し、3、4からなる駆動手段と、19、173、1
74、181からなる水平走査手段、6、7、175、176からな
る行選択手段、145、146から電荷転送制御部駆動パルス
発生器にｖｃｃの電圧を持つ複数個の正の単一電源駆動
信号を供給するので、大電流の流れる増幅器11の電源電
圧を素子内部で作り出す必要がなく、かつ、19、6、161
から170からなるタイミング発生器の消費電力低減と集
積度向上を実現できる。
値ｖｄｄは増幅器の電源電圧値と等しく、また、19、
6、161から170からなるタイミング発生器は正電源を降
圧する電源電圧降下器172から供給される高圧電源ｖｃ
ｃにより動作し、3、4からなる駆動手段と、19、173、1
74、181からなる水平走査手段、6、7、175、176からな
る行選択手段、145、146から電荷転送制御部駆動パルス
発生器にｖｃｃの電圧を持つ複数個の正の単一電源駆動
信号を供給するので、大電流の流れる増幅器11の電源電
圧を素子内部で作り出す必要がなく、かつ、19、6、161
から170からなるタイミング発生器の消費電力低減と集
積度向上を実現できる。
【０１３８】
【発明の効果】本発明によれば、駆動パルスの立ち上が
りによる速度制限は解消され素子の全ての部分の高速駆
動が可能となり、超高精細撮像素子の様な高速駆動素子
を実現できる。
りによる速度制限は解消され素子の全ての部分の高速駆
動が可能となり、超高精細撮像素子の様な高速駆動素子
を実現できる。
【０１３９】本発明によれば、はきだしゲートとはきだ
しドレインが不要となるので、高集積化が可能となり、
かつ、信号電荷と不要電荷が電荷転送経路で分かれる事
がなくなり転送効率不良が起こる事はない。さらに、不
要電荷のはきだしをリセットスイッチから行なっても、
増幅器雑音低減効果を損なう事なく、充分な掃きだしに
よるスメア抑圧効果を得る事ができる。また、リセット
雑音や増幅器の直流電圧のばらつきによる固定パターン
雑音の除去を行なう際に、増幅器の通過帯域の低減効果
を向上できる。また、増幅器の入力端子電圧を低くで
き、増幅器の電源電圧を下げ増幅手段の低消費電力化低
電圧化ができる。さらに、垂直電荷転送手段内の電荷転
送制御部を駆動するためのドライバチップが不要にな
る。
しドレインが不要となるので、高集積化が可能となり、
かつ、信号電荷と不要電荷が電荷転送経路で分かれる事
がなくなり転送効率不良が起こる事はない。さらに、不
要電荷のはきだしをリセットスイッチから行なっても、
増幅器雑音低減効果を損なう事なく、充分な掃きだしに
よるスメア抑圧効果を得る事ができる。また、リセット
雑音や増幅器の直流電圧のばらつきによる固定パターン
雑音の除去を行なう際に、増幅器の通過帯域の低減効果
を向上できる。また、増幅器の入力端子電圧を低くで
き、増幅器の電源電圧を下げ増幅手段の低消費電力化低
電圧化ができる。さらに、垂直電荷転送手段内の電荷転
送制御部を駆動するためのドライバチップが不要にな
る。
【０１４０】更に、本発明によれば、駆動手段内のシフ
トレジスタ内の比較的容量の大きなパルス線を駆動する
高速の2相シフトパルスを発生するドライバは必要なく
なり、撮像装置の低消費電力化が図れる。
トレジスタ内の比較的容量の大きなパルス線を駆動する
高速の2相シフトパルスを発生するドライバは必要なく
なり、撮像装置の低消費電力化が図れる。
【０１４１】また、行選択手段内の大きな電圧が印加さ
れるのは転送パルス発生手段内の転送パルス線並びに転
送パルス印加線に接続された部分だけにすることができ
るので、行選択手段の高集積化ができる。さらに、転送
パルスを発生するための外部ドライバが不要になる。ま
た、2行同時独立読みだしを行なう際、チャージポンプ
容量の個数を１／２とし行選択手段を構成する転送パル
ス発生器の面積を低減できる。一方、正の電源の電圧ｖ
ｃｃの3倍以上の電圧を持つ転送パルスを、正の電源の
電圧値ｖｃｃ以下の制御信号をトリガーとして選択行に
出力する事が可能である。さらに、前置転送パルス転送
パルスを発生するための外部ドライバが不要になる。ま
た、2行同時独立読みだしを行なう際、チャージポンプ
容量の個数を１／２とし転送パルス発生器の面積を低減
できる。
れるのは転送パルス発生手段内の転送パルス線並びに転
送パルス印加線に接続された部分だけにすることができ
るので、行選択手段の高集積化ができる。さらに、転送
パルスを発生するための外部ドライバが不要になる。ま
た、2行同時独立読みだしを行なう際、チャージポンプ
容量の個数を１／２とし行選択手段を構成する転送パル
ス発生器の面積を低減できる。一方、正の電源の電圧ｖ
ｃｃの3倍以上の電圧を持つ転送パルスを、正の電源の
電圧値ｖｃｃ以下の制御信号をトリガーとして選択行に
出力する事が可能である。さらに、前置転送パルス転送
パルスを発生するための外部ドライバが不要になる。ま
た、2行同時独立読みだしを行なう際、チャージポンプ
容量の個数を１／２とし転送パルス発生器の面積を低減
できる。
【０１４２】一方、本発明によれば、駆動パルス線と転
送パルス線を共通にしても、貫通電流が流れる事なく、
転送パルスの印加時間を駆動パルスのシフト周期のｎ倍
の任意の時間に設定できるので、消費電力の増加や残像
の発生もなく、画素部の高集積化ができる。さらに、低
レベルを負値に持つ行選択手段の駆動パルスは前置転送
パルスだけにでき、行選択手段127の駆動電圧振幅の高
い部分を低減することにより行選択手段の高集積化が図
れる。また、駆動手段の出力部に高い電圧がかかること
なく高い信頼性を持つ駆動手段を実現する事ができる。
送パルス線を共通にしても、貫通電流が流れる事なく、
転送パルスの印加時間を駆動パルスのシフト周期のｎ倍
の任意の時間に設定できるので、消費電力の増加や残像
の発生もなく、画素部の高集積化ができる。さらに、低
レベルを負値に持つ行選択手段の駆動パルスは前置転送
パルスだけにでき、行選択手段127の駆動電圧振幅の高
い部分を低減することにより行選択手段の高集積化が図
れる。また、駆動手段の出力部に高い電圧がかかること
なく高い信頼性を持つ駆動手段を実現する事ができる。
【０１４３】また、本発明によれば、2つのトランジス
タを付加するだけで、ｎＭＯＳからなる2相のダイナミ
ックシフトレジスタシフトを用いシフト周期の1/2のＮ
倍（Ｎは2以上の整数）のパルス幅を持つパルスを発生
できる。
タを付加するだけで、ｎＭＯＳからなる2相のダイナミ
ックシフトレジスタシフトを用いシフト周期の1/2のＮ
倍（Ｎは2以上の整数）のパルス幅を持つパルスを発生
できる。
【０１４４】さらに、本発明によれば、フローテイング
端子がなく、かつ、その端子をリセットするための負値
パルスを必要とせず、電圧変換後のパルス振幅も大きく
して、パルスの低レベルを負値に変換する事ができる。
さらに、電圧変換時の貫通電流をパルスが低レベルにな
る時の速度を遅くすることなく低減できる。また、本発
明によれば、正電圧値を持つ第1の入力パルスと第2の入
力パルスの論理積をとりかつ出力パルスの低レベルを負
値とする事ができる。
端子がなく、かつ、その端子をリセットするための負値
パルスを必要とせず、電圧変換後のパルス振幅も大きく
して、パルスの低レベルを負値に変換する事ができる。
さらに、電圧変換時の貫通電流をパルスが低レベルにな
る時の速度を遅くすることなく低減できる。また、本発
明によれば、正電圧値を持つ第1の入力パルスと第2の入
力パルスの論理積をとりかつ出力パルスの低レベルを負
値とする事ができる。
【０１４５】また、本発明によればプロセス工程を増加
させる事なく駆動回路内の高電圧印加部でゲート酸化膜
の破壊もしくは信頼度低下が起こることがないように
し、かつ、電圧の低い部分は高集積化を図り、高信頼度
かつ高集積の駆動回路を備えた電荷転送装置を実現でき
る。さらに、駆動回路内の高電圧印加部分でもホットキ
ャリアによる特性劣化や基板効果によるしきい電圧上昇
が起こりにくし、かつ、電圧の低い部分は高集積化を図
り、高信頼度かつ高集積な電荷転送装置を実現できる。
さらにまた、プロセス工程を増加することなく容量の電
圧依存性が小さくし、リセット雑音や増幅器の直流電圧
のばらつきによる固定パターン雑音の除去精度を向上さ
せ、信号電荷の非線形性を小さくできる。
させる事なく駆動回路内の高電圧印加部でゲート酸化膜
の破壊もしくは信頼度低下が起こることがないように
し、かつ、電圧の低い部分は高集積化を図り、高信頼度
かつ高集積の駆動回路を備えた電荷転送装置を実現でき
る。さらに、駆動回路内の高電圧印加部分でもホットキ
ャリアによる特性劣化や基板効果によるしきい電圧上昇
が起こりにくし、かつ、電圧の低い部分は高集積化を図
り、高信頼度かつ高集積な電荷転送装置を実現できる。
さらにまた、プロセス工程を増加することなく容量の電
圧依存性が小さくし、リセット雑音や増幅器の直流電圧
のばらつきによる固定パターン雑音の除去精度を向上さ
せ、信号電荷の非線形性を小さくできる。
【０１４６】本発明によれば、素子内部に設けられる電
圧変換器には小さな電流駆動能力をしか必要とせず占有
面積を小さくできるので、容易にドライバチップをなく
し複数の正の単一電源駆動信号で駆動できる素子を実現
できる。さらに、素子外部の基板電圧を発生するＤＣ-
ＤＣ変換器を不要とできる。さらにまた、負電圧発生器
150が、素子外部の駆動パルスの低レベルと等しい電圧
値を発生するＤＣ-ＤＣ変換器を不要にできる。以上の3
つを同時に実施する事により、ドライバチップもＤＣ−
ＤＣ変換器も必要とせず、正の単一電源駆動信号と正電
源だけ駆動できる。さらに、多数のタイミング信号を外
部から入力する必要がなく、ピン数が少なくなり、容易
に実装できる使いやすい固体撮像素子を実現できる。ま
た、大電流の流れる増幅器11の電源電圧を素子内部で作
り出す必要がなく、かつ、タイミング発生器の消費電力
低減と集積度向上を実現できる。
圧変換器には小さな電流駆動能力をしか必要とせず占有
面積を小さくできるので、容易にドライバチップをなく
し複数の正の単一電源駆動信号で駆動できる素子を実現
できる。さらに、素子外部の基板電圧を発生するＤＣ-
ＤＣ変換器を不要とできる。さらにまた、負電圧発生器
150が、素子外部の駆動パルスの低レベルと等しい電圧
値を発生するＤＣ-ＤＣ変換器を不要にできる。以上の3
つを同時に実施する事により、ドライバチップもＤＣ−
ＤＣ変換器も必要とせず、正の単一電源駆動信号と正電
源だけ駆動できる。さらに、多数のタイミング信号を外
部から入力する必要がなく、ピン数が少なくなり、容易
に実装できる使いやすい固体撮像素子を実現できる。ま
た、大電流の流れる増幅器11の電源電圧を素子内部で作
り出す必要がなく、かつ、タイミング発生器の消費電力
低減と集積度向上を実現できる。
【図１】本発明の一実施例の全体構成図である。
【図２】本発明の一実施例の駆動パルスタイミング図で
ある。
ある。
【図３】図1のタイミング発生手段3と駆動パルス発生手
段4からなる駆動手段の第1の実施例の回路構成図とその
駆動パルスタイミング図である。
段4からなる駆動手段の第1の実施例の回路構成図とその
駆動パルスタイミング図である。
【図４】図1のタイミング発生手段3と駆動パルス発生手
段4からなる駆動手段の第2の実施例の回路構成図とその
駆動パルスタイミング図である。
段4からなる駆動手段の第2の実施例の回路構成図とその
駆動パルスタイミング図である。
【図５】図1のタイミング発生手段3と駆動パルス発生手
段4からなる駆動手段の第3の実施例の回路構成図であ
る。
段4からなる駆動手段の第3の実施例の回路構成図であ
る。
【図６】図1のタイミング発生手段3と駆動パルス発生手
段4からなる駆動手段の第4の実施例の回路構成図であ
る。
段4からなる駆動手段の第4の実施例の回路構成図であ
る。
【図７】図1の行選択制御手段6と転送パルス発生手段7
からなる行選択手段の第1の実施例の回路構成図とその
駆動パルスタイミング図である。
からなる行選択手段の第1の実施例の回路構成図とその
駆動パルスタイミング図である。
【図８】図1の行選択制御手段6と転送パルス発生手段7
からなる行選択手段の第2の実施例の回路構成図とその
駆動パルスタイミング図である。
からなる行選択手段の第2の実施例の回路構成図とその
駆動パルスタイミング図である。
【図９】図1の厚い酸化膜厚を持ち濃度の低い第1の不純
物層内に形成された垂直電荷転送手段2のＡ−Ａ’の断
面構造図である。
物層内に形成された垂直電荷転送手段2のＡ−Ａ’の断
面構造図である。
【図１０】図1の転送パルス発生手段7ならびに駆動パル
ス発生手段4の一部に用いられる厚い酸化膜厚を持ち、
他の部分より表面濃度の低い第3の不純物層内に形成さ
れたＭＯＳトランジスタの断面構造図である。
ス発生手段4の一部に用いられる厚い酸化膜厚を持ち、
他の部分より表面濃度の低い第3の不純物層内に形成さ
れたＭＯＳトランジスタの断面構造図である。
【図１１】図1の転送パルス発生手段7ならびに駆動パル
ス発生手段4の他の一部に用いられる厚い酸化膜厚を持
ち、他の部分より表面濃度の低い第3の不純物層内に形
成されたＭＯＳトランジスタの第2の実施例の断面構造
図である。
ス発生手段4の他の一部に用いられる厚い酸化膜厚を持
ち、他の部分より表面濃度の低い第3の不純物層内に形
成されたＭＯＳトランジスタの第2の実施例の断面構造
図である。
【図１２】図1の走査回路9と増幅手段の11から18、転送
パルス発生手段7ならびに駆動パルス発生手段4の残りの
部分、行選択制御手段6とタイミング発生手段3に用いら
れる薄い酸化膜厚と高濃度の第2の不純物層を持つＭＯ
Ｓトランジスタの断面構造図である。
パルス発生手段7ならびに駆動パルス発生手段4の残りの
部分、行選択制御手段6とタイミング発生手段3に用いら
れる薄い酸化膜厚と高濃度の第2の不純物層を持つＭＯ
Ｓトランジスタの断面構造図である。
【図１３】図1の第1出力保持容量14のＢ−Ｂ’−Ｂ”の
断面構造図である。
断面構造図である。
【図１４】従来の駆動回路を内蔵したＣＣＤ型固体撮像
素子の全体構成図である。
素子の全体構成図である。
【図１５】第2の実施例の全体回路構成を示す図であ
る。
る。
【図１６】図15の置転送パルス昇圧器141の回路構成図
とその駆動パルスタイミング図である。
とその駆動パルスタイミング図である。
【図１７】第3の実施例の全体回路構成を示す図であ
る。
る。
1…2次元状に配置した光電変換素子、2…垂直電荷転送
手段、f…垂直電荷転送手段の繰り返し部最終電極、2-1
…垂直電荷転送手段の繰り返し部電極、2-2…増幅手段2
の電荷転送制御部を構成するゲート、2-3…垂直電荷転
送手段2の電荷転送制御部を構成する電荷蓄積ゲート、2
-4…垂直電荷転送手段2の電荷転送制御部を構成する出
力ゲート、3…駆動手段を構成する単一の正電源で動作
するシフトレジスタを有するタイミング発生手段、4…
駆動手段を構成する負値の電圧を低レベルに持つ駆動パ
ルスを駆動パルス線5に供給する駆動パルス発生手段、5
…転送パルス線と共通の駆動パルス線、6…行選択手段
を構成するの単一電源で動作する行選択制御手段、7…
行選択手段を構成する正の電源の電圧値より高い第2の
電圧値を高レベルに持つ転送パルスを出力する転送パル
ス発生手段、8、9、10…電荷転送制御部駆動線、11…増
幅手段を構成する増幅器、12…増幅手段を構成する不要
電荷はきだし機能を有するリセットスイッチ、13…増幅
手段を構成する帰還容量、14…増幅手段を構成する第1
出力保持容量、15…増幅手段を構成する差分処理を行な
うクランプスイッチ、16-1、16-2…増幅手段を構成する
第1、第2の第2出力保持容量への信号書き込スイッチ、1
7-1…増幅手段を構成する第1の第2出力保持容量、17-2
…増幅手段を構成する第2の第2出力保持容量、18-1、18
-2…増幅手段を構成する第1、第2の第2出力保持容量か
らの信号読みだしスイッチ、19…水平走査回路、20…走
査開始パルス電圧変換器、21…タイミング発生手段を構
成するシフトレジスタ、22-1、22-2…タイミング信号の
低レベルを負値にシフトする前置パルス発生器を構成す
る第1と第2の結合容量、23-1、23-2…前置駆動パルス電
圧変換器を構成するバイアス設定スイッチ、24…駆動手
段を構成する第1のスイッチ、25…駆動パルスの高レベ
ルを供給する電源線、26…駆動手段を構成する第2のス
イッチ、27…駆動パルスの低レベル電圧を供給する負電
源線、２８…駆動手段を構成する高耐圧化ＭＯＳトラン
ジスタ、２９…正電源線、30、31…パルス幅伸長器を構
成するスイッチ、32…パルス幅伸長器を構成するバイア
ス設定用スイッチ、33…接地線、41…前置駆動パルス電
圧変換器を構成するバッファｎＭＯＳトランジスタ、42
…前置駆動パルス電圧変換器を構成するＰＭＯＳトラン
ジスタ、43…前置駆動パルス電圧変換器を構成する負の
しきい電圧値を持つｎＭＯＳトランジスタ、51…前置駆
動パルス電圧変換器を構成するｎＭＯＳトランジスタ、
60…前置転送パルス負値電圧変換器、61…行選択制御手
段を構成するシフトレジスタ、62、63、64、65…行選択
制御手段を構成するインターレス回路のスイッチ、66…
前置転送パルス電圧変換器を構成する前置転送パルスス
イッチＭＯＳのブートストラップ容量、67…前置転送パ
ルス電圧変換器を構成する前置転送パルススイッチＭＯ
Ｓ、68…前置転送パルス電圧変換器を構成するブートス
トラップ用ＭＯＳ、69…転送パルス発生手段を構成する
転送パルススイッチＭＯＳ、70…転送パルス発生手段を
構成する転送パルススイッチＭＯＳのブートストラップ
容量、71…転送パルス発生手段を構成する転送パルスス
イッチＭＯＳ高耐圧化ＭＯＳ、72…高耐圧化ＭＯＳ71の
ブートストラップ用容量、73…高耐圧化ＭＯＳ71のブー
トストラップ用ＭＯＳ、74…前置転送パルス印加線、75
…前置転送パルス電圧変換器を構成するパルス入力用ｎ
ＭＯＳトランジスタ、77…前置駆動パルス電圧変換器を
構成するＰＭＯＳトランジスタ、78…前置駆動パルス電
圧変換器を構成する負のしきい電圧値を持つｎＭＯＳト
ランジスタ、81…ｎ型基板、82…非常に濃度の低い第1
のＰウェル、83…第1のホトダイオードｎウエル、84…
第2のホトダイオードｎウエル、85…ホトダイオード1を
構成するｎ層、86…ホトダイオード表面ｐ層、87…2重
ウエルｐ層、88…垂直電荷電荷転送手段2のｎ型チャネ
ル層、89…ゲート電極、90…厚いゲート酸化膜、91…表
面濃度が第1のＰウエルより高く第2のｐウエルより低く
かつ第1のｐウエルより浅い第3のｐウエル、111…高濃
度の第2のＰウェル、112…ｎＭＯＳトランジスタフィー
ルドｐ層、113…ｎＭＯＳトランジスタソースドレイン
ｎ型拡散層、114…ｎウエル、115…ｐＭＯＳトランジス
タフィールドｎ層、116…ｐＭＯＳトランジスタソース
ドレインｐ型拡散層、117…ロコス酸化膜、118…薄いゲ
ート酸化膜、121…容量形成用電極、122…薄いゲート酸
化膜118より単位面積当たりの大きい絶縁膜、123…配
線、125…ホトダイオード、126…転送ゲート、127…行
選択手段、128…転送パルス線、129…垂直電荷転送手
段、130…駆動手段、131…駆動パルス線、132…はきだ
しゲート、133…はきだしドレイン、134-1〜134-3…第1
から第3の水平電荷転送素子、135-1〜135-3…第1から第
3の水平電荷転送素子134-1〜134-3の出力回路、136-1〜
136-3…ゲート、140、181…増幅手段、141、175…前置
転送パルス昇圧器、142、176…転送パルス昇圧器、143-
1、143-2…水平走査回路19の端子Ｈ１、Ｈ２に接続され
た2相シフトパルス線、144…直流クランプ電圧印加線、
145、146…電荷制御部を構成するゲート2-2、電荷蓄積
ゲート2-3に駆動パルスを発生する電荷転送制御部駆動
パルス発生器、147…電荷制御部を構成する出力ゲート2
-4に電荷蓄接地電圧と転送パルスの低レベル負値電圧ｖ
ｌの中間の直流電圧を印加する出力ゲート直流バイアス
発生器、148、178…正電源から昇圧により第2の正電源
電圧ｖｓｕｂを発生する基板電圧発生器、149、179…微
細なｎＭＯＳトランジスタのウエルに印加されるバック
バイアス電圧ｖｂｂを発生するバックバイアス電圧発生
器、150、180…駆動パルスの低レベルと等しい電圧値ｖ
ｌを持つ負電源電圧発生器、Ｂ１…端子Ｖ３ＬＴ、Ｖ４
ＬＴに印加される正の単一電源駆動信号を入力としその
論理和を出力するオア回路、Ｂ２…端子Ｈ１に印加され
るシフトパルスと端子Ｖ３ＬＴもしくはＶ４ＬＴに印加
される正の単一電源駆動信号との論理積を出力するアン
ド回路、Ｂ３…アンド回路の出力パルスの電圧振幅を負
電源電圧値ｖｌと正電源電圧値ｖｃｃを足した電圧振幅
とするための電圧変換器、Ｂ４…昇圧器、Ｂ５…端子Ｙ
4の昇圧器出力を端子Ｖ４ＬＴもしくはＶ３ＬＴに印加
された正の単一電源駆動信号に基ずき前置転送パルス印
加線74-1もしくは74-2に出力するための選択スイッチ、
ｍｎ1、ｍｎ2、ｍｎ3…オア回路Ｂ１を構成するｎＭＯ
Ｓ、ｍｐ1、ｍｐ2、ｍｐ3…オア回路Ｂ１を構成するｐ
ＭＯＳ、ｍｎ4、ｍｎ5、ｍｎ6、ｍｎ7…アンド回路Ｂ２
を構成するｎＭＯＳ、ｍｐ4、ｍｐ5、ｍｐ6、ｍｐ7…ア
ンド回路Ｂ２を構成するｐＭＯＳ、151-1、151-2…オア
回路Ｂ１の出力により昇圧器内の端子Ｙ６、Ｙ４を初期
設定する初期電圧設定ｎＭＯＳ、152…チャージポンプ
ｎＭＯＳ、153…チャージポンプ容量、154…電圧リミッ
タ、155…ゲート接地されたＰＭＯＳ、156…アンド回路
の反転出力値端子Ｙ５がゲートに接続されたｎＭＯＳ、
157-1、157-2…スイッチ用ｎＭＯＳ、158-1、１５８−
２…駆動信号入力スイッチ、１５９−１、159-2…ブー
トストラップ用容量、160-1、160-2…オア回路の反転値
出力端子Ｙ７にゲートが接続されたリセットスイッチ、
161…フリップフロップ、162…水平ブランキング期間に
相当する段数を持つ水平遅延用シフトレジスタ、163…
オア回路、164…複数個のＲＳフリップフロップを含む
論理回路、165…アンド回路、166…垂直ブランキング期
間に相当する段数を持つ垂直遅延用シフトレジスタ、16
7…オア回路、168…ＲＳフリップフロップ、169…１／
２分周器、170…カウンターＣＶとカウンターＣＴとを
持つφＶ３ＬＴ、φＶ３、φＶ４ＬＴ、φＶ４を発生す
る論理回路、171…タイミング発生手段3内のシフトレジ
スタをリセットするリセットパルスを伝達するための配
線、172…電源電圧降下器…173、174…水平走査手段を
構成する内部電源ｖｃｃと同じ高レベルを持つパルスの
高レベルを外部電源電圧ｖｄｄとするパルス電圧変換
器、177…基本クロックの高レベルを外部電源電圧ｖｄ
ｄとするためのパルス電圧変換器、Ｔ１、Ｔ２…タイミ
ング発生手段を構成するシフトレジスタ21を駆動するた
めの単一正電源値を持つ２相シフトパルス入力端子、Ｔ
ＩＮ…タイミング発生手段を構成するシフトレジスタ21
を駆動するための単一正電源値駆動信号である走査開始
パルス入力端子、ＶＬ…負電源電圧入力端子、ＶＭ…駆
動パルスの高レベル電圧入力端子、Ｖｃｃ…単一の正電
源電圧入力端子、ＧＮＤ…接地端子、Ｖ１、Ｖ2…行選
択制御手段を構成するシフトレジスタ61を駆動するため
の単一正電源値を持つ２相シフトパルス入力端子、ＶＩ
Ｎ…行選択制御手段を構成するシフトレジスタ61を駆動
するための単一正電源値駆動信号である走査開始パルス
入力端子、ＦＡ、ＦＢ…行選択制御手段を構成するイン
ターレス回路を駆動するための単一正電源値駆動信号で
ある２相インターレスパルス入力端子、Ｖ３、Ｖ４…正
の電源の電圧値より高い第2の電圧値を高レベルに持つ
転送パルス印加端子、Ｖ３Ｌ、Ｖ４Ｌ…正の電源電圧値
より高く第2の電圧値より低い第3の電圧値を高レベルに
有する前置転送パルス印加端子、ＳＢ…ゲート8の駆動
パルス印加端子、ＳＴ…電荷蓄積ゲート9の駆動パルス
印加端子、ＯＧ…出力ゲート10への直流電圧印加端子、
ＲＧ…リセットスイッチ12の正の単一電源値を持つリセ
ットパルス入力端子、ＶＣ…直流クランプ電圧入力端
子、ＣＰ…クランプスイッチ15の正の単一電源値を持つ
クランプパルス印加端子、ＳＨ１、ＳＨ２…読み込みス
イッチ16-1、16-2の正の単一電源値を持つサンプルホー
ルドパルス印加端子、Ｏ１、Ｏ２…信号出力端子、Ｈ
１、Ｈ２、ＨＩＮ…正の単一電源値を持つ水平走査回路
19の２相シフトパルスと走査開始パルス入力端子、イ…
転送パルススイッチＭＯＳ69のゲート端子、ロ…転送パ
ルススイッチＭＯＳ高耐圧化ＭＯＳ71のゲート端子、Ｖ
３Ｔ、Ｖ４Ｔ…正の電源の電圧値より高い第2の電圧値
ｖｈを高レベルに持つ転送パルスを発生させるための正
の単一電源駆動信号印加端子、Ｖ３ＬＴ、Ｖ４ＬＴ…高
レベルが正の電源電圧値ｖｃｃより高く第2の電圧値よ
り低い電圧値ｖｈｍの前置転送パルスを発生させるため
の正の単一電源駆動信号印加端子、ＳＢＴ…ゲート2-2
の駆動パルスを発生させるための正の単一電源駆動信号
印加端子、ＳＴＴ…電荷蓄積ゲート9の駆動パルスを発
生させるための正の単一電源駆動信号印加端子、Ｙ１、
Ｙ７…オア回路Ｂの出力とその反転出力端子、Ｙ２、Ｙ
５…アンド回路Ｂ２の出力とその反転出力端子、Ｙ３…
昇圧パルス電圧変換器Ｂ３の出力端子、Ｙ４…昇圧器Ｂ
４の出力端子、Ｙ６…昇圧器内端子、Ｐ１…スイッチ15
7-1もしくは157-2のゲート端子、ＣＬＫ…高レベルがｖ
ｃｃの基本クロック入力端子、ＶＤＤ…外部正電源入力
端子、ＳＴＨ、ＳＴＶ…電源投入時に一度だけ入力され
る高レベルがｖｃｃのトリガーパルス入力端子、ＶＢ
Ｋ、ＨＢＫ…映像信号形成のための高レベルがｖｃｃの
垂直ブランキングパルス並びに水平ブランキングパルス
の出力端子、ＨＢＬ…水平帰線期間、ｖｌ…負の駆動パ
ルスの低レベル電圧値、ｖｍ…駆動パルスの高レベル電
圧値、ｖｃｃ…単一の正電源電圧値、ｖｈ…正の電源電
圧値より高い第2の電圧値、ｖｈｍ…正の電源電圧値よ
り高く第2の電圧値より低い第3の電圧値、ｓ…第1の信
号電荷もしくは第2の信号電荷を転送する電位井戸をつ
くるために端子Ｔ１に入力される走査開始パルスの時間
間隔、ｎ1、ｎ2…第1の不要電荷、第2の不要電荷を転送
する電位井戸をつくるために端子Ｔ１に入力される走査
開始パルスの時間間隔、Ｔ…2相シフトパルスの印加時
間、Ｔｓ1…第1出力保持容量への第1出力書き込み時
間、Ｔｓ2…第2の第1出力保持容量への差分値書き込み
時間、Ｔｎ…不要電荷の掃きだし時間、φｎ、φｎ+1、
φｎ+2、φｎ+3…シフトレジスタ21のｎ行、ｎ+1行、ｎ
+2行、ｎ+3行出力、ｆｃ…シフトレジスタ21の2相パル
スの周波数、ｔｆ…駆動パルス線電圧の立ち下がり時
間、ｔｒ…駆動パルス線電圧の立ち下がり時間、0…接
地電圧値、ｖｈ’…ゲート端子イの最大電圧値、ｖ
ｈ’’…ゲート端子ロの最大電圧値、ｖｔｈｄ…図10も
しくは図11のデプレッション型ｎＭＯＳのしきい電圧、
ｖｔｈｅ…図10もしくは図11のエンハンスメント型ｎＭ
ＯＳのしきい電圧、ｖｓｕｂ…基板電圧、ｖｂｂ…バッ
クバイス電圧、ｖｔｈ…図12のｎＭＯＳのしきい電圧、
φＶ３ＬＴ…端子Ｖ３ＬＴに印加されるパルス電圧、ｖ
ｈｐ1…ゲート端子Ｐ１のＹ４端子が初期設定された時
の値、ｖｈｐ2…ゲート端子Ｐ２の最大電圧値、φＶ３
Ｔ、φＶ４Ｔ、φＶ３ＬＴ、φＶ４ＬＴ、φＳＢＴ、φ
ＳＴＴ…端子Ｖ３Ｔ、Ｖ４Ｔ、Ｖ３ＬＴ、Ｖ４ＬＴ、Ｓ
ＢＴ、ＳＴＴに印加されるパルス電圧、φＲＧＨ、φＣ
ＰＨ、φＳＨ１Ｈ、φＳＨ２Ｈ…高レベル電圧が外部電
源電圧ｖｄｄとなったパルス。
手段、f…垂直電荷転送手段の繰り返し部最終電極、2-1
…垂直電荷転送手段の繰り返し部電極、2-2…増幅手段2
の電荷転送制御部を構成するゲート、2-3…垂直電荷転
送手段2の電荷転送制御部を構成する電荷蓄積ゲート、2
-4…垂直電荷転送手段2の電荷転送制御部を構成する出
力ゲート、3…駆動手段を構成する単一の正電源で動作
するシフトレジスタを有するタイミング発生手段、4…
駆動手段を構成する負値の電圧を低レベルに持つ駆動パ
ルスを駆動パルス線5に供給する駆動パルス発生手段、5
…転送パルス線と共通の駆動パルス線、6…行選択手段
を構成するの単一電源で動作する行選択制御手段、7…
行選択手段を構成する正の電源の電圧値より高い第2の
電圧値を高レベルに持つ転送パルスを出力する転送パル
ス発生手段、8、9、10…電荷転送制御部駆動線、11…増
幅手段を構成する増幅器、12…増幅手段を構成する不要
電荷はきだし機能を有するリセットスイッチ、13…増幅
手段を構成する帰還容量、14…増幅手段を構成する第1
出力保持容量、15…増幅手段を構成する差分処理を行な
うクランプスイッチ、16-1、16-2…増幅手段を構成する
第1、第2の第2出力保持容量への信号書き込スイッチ、1
7-1…増幅手段を構成する第1の第2出力保持容量、17-2
…増幅手段を構成する第2の第2出力保持容量、18-1、18
-2…増幅手段を構成する第1、第2の第2出力保持容量か
らの信号読みだしスイッチ、19…水平走査回路、20…走
査開始パルス電圧変換器、21…タイミング発生手段を構
成するシフトレジスタ、22-1、22-2…タイミング信号の
低レベルを負値にシフトする前置パルス発生器を構成す
る第1と第2の結合容量、23-1、23-2…前置駆動パルス電
圧変換器を構成するバイアス設定スイッチ、24…駆動手
段を構成する第1のスイッチ、25…駆動パルスの高レベ
ルを供給する電源線、26…駆動手段を構成する第2のス
イッチ、27…駆動パルスの低レベル電圧を供給する負電
源線、２８…駆動手段を構成する高耐圧化ＭＯＳトラン
ジスタ、２９…正電源線、30、31…パルス幅伸長器を構
成するスイッチ、32…パルス幅伸長器を構成するバイア
ス設定用スイッチ、33…接地線、41…前置駆動パルス電
圧変換器を構成するバッファｎＭＯＳトランジスタ、42
…前置駆動パルス電圧変換器を構成するＰＭＯＳトラン
ジスタ、43…前置駆動パルス電圧変換器を構成する負の
しきい電圧値を持つｎＭＯＳトランジスタ、51…前置駆
動パルス電圧変換器を構成するｎＭＯＳトランジスタ、
60…前置転送パルス負値電圧変換器、61…行選択制御手
段を構成するシフトレジスタ、62、63、64、65…行選択
制御手段を構成するインターレス回路のスイッチ、66…
前置転送パルス電圧変換器を構成する前置転送パルスス
イッチＭＯＳのブートストラップ容量、67…前置転送パ
ルス電圧変換器を構成する前置転送パルススイッチＭＯ
Ｓ、68…前置転送パルス電圧変換器を構成するブートス
トラップ用ＭＯＳ、69…転送パルス発生手段を構成する
転送パルススイッチＭＯＳ、70…転送パルス発生手段を
構成する転送パルススイッチＭＯＳのブートストラップ
容量、71…転送パルス発生手段を構成する転送パルスス
イッチＭＯＳ高耐圧化ＭＯＳ、72…高耐圧化ＭＯＳ71の
ブートストラップ用容量、73…高耐圧化ＭＯＳ71のブー
トストラップ用ＭＯＳ、74…前置転送パルス印加線、75
…前置転送パルス電圧変換器を構成するパルス入力用ｎ
ＭＯＳトランジスタ、77…前置駆動パルス電圧変換器を
構成するＰＭＯＳトランジスタ、78…前置駆動パルス電
圧変換器を構成する負のしきい電圧値を持つｎＭＯＳト
ランジスタ、81…ｎ型基板、82…非常に濃度の低い第1
のＰウェル、83…第1のホトダイオードｎウエル、84…
第2のホトダイオードｎウエル、85…ホトダイオード1を
構成するｎ層、86…ホトダイオード表面ｐ層、87…2重
ウエルｐ層、88…垂直電荷電荷転送手段2のｎ型チャネ
ル層、89…ゲート電極、90…厚いゲート酸化膜、91…表
面濃度が第1のＰウエルより高く第2のｐウエルより低く
かつ第1のｐウエルより浅い第3のｐウエル、111…高濃
度の第2のＰウェル、112…ｎＭＯＳトランジスタフィー
ルドｐ層、113…ｎＭＯＳトランジスタソースドレイン
ｎ型拡散層、114…ｎウエル、115…ｐＭＯＳトランジス
タフィールドｎ層、116…ｐＭＯＳトランジスタソース
ドレインｐ型拡散層、117…ロコス酸化膜、118…薄いゲ
ート酸化膜、121…容量形成用電極、122…薄いゲート酸
化膜118より単位面積当たりの大きい絶縁膜、123…配
線、125…ホトダイオード、126…転送ゲート、127…行
選択手段、128…転送パルス線、129…垂直電荷転送手
段、130…駆動手段、131…駆動パルス線、132…はきだ
しゲート、133…はきだしドレイン、134-1〜134-3…第1
から第3の水平電荷転送素子、135-1〜135-3…第1から第
3の水平電荷転送素子134-1〜134-3の出力回路、136-1〜
136-3…ゲート、140、181…増幅手段、141、175…前置
転送パルス昇圧器、142、176…転送パルス昇圧器、143-
1、143-2…水平走査回路19の端子Ｈ１、Ｈ２に接続され
た2相シフトパルス線、144…直流クランプ電圧印加線、
145、146…電荷制御部を構成するゲート2-2、電荷蓄積
ゲート2-3に駆動パルスを発生する電荷転送制御部駆動
パルス発生器、147…電荷制御部を構成する出力ゲート2
-4に電荷蓄接地電圧と転送パルスの低レベル負値電圧ｖ
ｌの中間の直流電圧を印加する出力ゲート直流バイアス
発生器、148、178…正電源から昇圧により第2の正電源
電圧ｖｓｕｂを発生する基板電圧発生器、149、179…微
細なｎＭＯＳトランジスタのウエルに印加されるバック
バイアス電圧ｖｂｂを発生するバックバイアス電圧発生
器、150、180…駆動パルスの低レベルと等しい電圧値ｖ
ｌを持つ負電源電圧発生器、Ｂ１…端子Ｖ３ＬＴ、Ｖ４
ＬＴに印加される正の単一電源駆動信号を入力としその
論理和を出力するオア回路、Ｂ２…端子Ｈ１に印加され
るシフトパルスと端子Ｖ３ＬＴもしくはＶ４ＬＴに印加
される正の単一電源駆動信号との論理積を出力するアン
ド回路、Ｂ３…アンド回路の出力パルスの電圧振幅を負
電源電圧値ｖｌと正電源電圧値ｖｃｃを足した電圧振幅
とするための電圧変換器、Ｂ４…昇圧器、Ｂ５…端子Ｙ
4の昇圧器出力を端子Ｖ４ＬＴもしくはＶ３ＬＴに印加
された正の単一電源駆動信号に基ずき前置転送パルス印
加線74-1もしくは74-2に出力するための選択スイッチ、
ｍｎ1、ｍｎ2、ｍｎ3…オア回路Ｂ１を構成するｎＭＯ
Ｓ、ｍｐ1、ｍｐ2、ｍｐ3…オア回路Ｂ１を構成するｐ
ＭＯＳ、ｍｎ4、ｍｎ5、ｍｎ6、ｍｎ7…アンド回路Ｂ２
を構成するｎＭＯＳ、ｍｐ4、ｍｐ5、ｍｐ6、ｍｐ7…ア
ンド回路Ｂ２を構成するｐＭＯＳ、151-1、151-2…オア
回路Ｂ１の出力により昇圧器内の端子Ｙ６、Ｙ４を初期
設定する初期電圧設定ｎＭＯＳ、152…チャージポンプ
ｎＭＯＳ、153…チャージポンプ容量、154…電圧リミッ
タ、155…ゲート接地されたＰＭＯＳ、156…アンド回路
の反転出力値端子Ｙ５がゲートに接続されたｎＭＯＳ、
157-1、157-2…スイッチ用ｎＭＯＳ、158-1、１５８−
２…駆動信号入力スイッチ、１５９−１、159-2…ブー
トストラップ用容量、160-1、160-2…オア回路の反転値
出力端子Ｙ７にゲートが接続されたリセットスイッチ、
161…フリップフロップ、162…水平ブランキング期間に
相当する段数を持つ水平遅延用シフトレジスタ、163…
オア回路、164…複数個のＲＳフリップフロップを含む
論理回路、165…アンド回路、166…垂直ブランキング期
間に相当する段数を持つ垂直遅延用シフトレジスタ、16
7…オア回路、168…ＲＳフリップフロップ、169…１／
２分周器、170…カウンターＣＶとカウンターＣＴとを
持つφＶ３ＬＴ、φＶ３、φＶ４ＬＴ、φＶ４を発生す
る論理回路、171…タイミング発生手段3内のシフトレジ
スタをリセットするリセットパルスを伝達するための配
線、172…電源電圧降下器…173、174…水平走査手段を
構成する内部電源ｖｃｃと同じ高レベルを持つパルスの
高レベルを外部電源電圧ｖｄｄとするパルス電圧変換
器、177…基本クロックの高レベルを外部電源電圧ｖｄ
ｄとするためのパルス電圧変換器、Ｔ１、Ｔ２…タイミ
ング発生手段を構成するシフトレジスタ21を駆動するた
めの単一正電源値を持つ２相シフトパルス入力端子、Ｔ
ＩＮ…タイミング発生手段を構成するシフトレジスタ21
を駆動するための単一正電源値駆動信号である走査開始
パルス入力端子、ＶＬ…負電源電圧入力端子、ＶＭ…駆
動パルスの高レベル電圧入力端子、Ｖｃｃ…単一の正電
源電圧入力端子、ＧＮＤ…接地端子、Ｖ１、Ｖ2…行選
択制御手段を構成するシフトレジスタ61を駆動するため
の単一正電源値を持つ２相シフトパルス入力端子、ＶＩ
Ｎ…行選択制御手段を構成するシフトレジスタ61を駆動
するための単一正電源値駆動信号である走査開始パルス
入力端子、ＦＡ、ＦＢ…行選択制御手段を構成するイン
ターレス回路を駆動するための単一正電源値駆動信号で
ある２相インターレスパルス入力端子、Ｖ３、Ｖ４…正
の電源の電圧値より高い第2の電圧値を高レベルに持つ
転送パルス印加端子、Ｖ３Ｌ、Ｖ４Ｌ…正の電源電圧値
より高く第2の電圧値より低い第3の電圧値を高レベルに
有する前置転送パルス印加端子、ＳＢ…ゲート8の駆動
パルス印加端子、ＳＴ…電荷蓄積ゲート9の駆動パルス
印加端子、ＯＧ…出力ゲート10への直流電圧印加端子、
ＲＧ…リセットスイッチ12の正の単一電源値を持つリセ
ットパルス入力端子、ＶＣ…直流クランプ電圧入力端
子、ＣＰ…クランプスイッチ15の正の単一電源値を持つ
クランプパルス印加端子、ＳＨ１、ＳＨ２…読み込みス
イッチ16-1、16-2の正の単一電源値を持つサンプルホー
ルドパルス印加端子、Ｏ１、Ｏ２…信号出力端子、Ｈ
１、Ｈ２、ＨＩＮ…正の単一電源値を持つ水平走査回路
19の２相シフトパルスと走査開始パルス入力端子、イ…
転送パルススイッチＭＯＳ69のゲート端子、ロ…転送パ
ルススイッチＭＯＳ高耐圧化ＭＯＳ71のゲート端子、Ｖ
３Ｔ、Ｖ４Ｔ…正の電源の電圧値より高い第2の電圧値
ｖｈを高レベルに持つ転送パルスを発生させるための正
の単一電源駆動信号印加端子、Ｖ３ＬＴ、Ｖ４ＬＴ…高
レベルが正の電源電圧値ｖｃｃより高く第2の電圧値よ
り低い電圧値ｖｈｍの前置転送パルスを発生させるため
の正の単一電源駆動信号印加端子、ＳＢＴ…ゲート2-2
の駆動パルスを発生させるための正の単一電源駆動信号
印加端子、ＳＴＴ…電荷蓄積ゲート9の駆動パルスを発
生させるための正の単一電源駆動信号印加端子、Ｙ１、
Ｙ７…オア回路Ｂの出力とその反転出力端子、Ｙ２、Ｙ
５…アンド回路Ｂ２の出力とその反転出力端子、Ｙ３…
昇圧パルス電圧変換器Ｂ３の出力端子、Ｙ４…昇圧器Ｂ
４の出力端子、Ｙ６…昇圧器内端子、Ｐ１…スイッチ15
7-1もしくは157-2のゲート端子、ＣＬＫ…高レベルがｖ
ｃｃの基本クロック入力端子、ＶＤＤ…外部正電源入力
端子、ＳＴＨ、ＳＴＶ…電源投入時に一度だけ入力され
る高レベルがｖｃｃのトリガーパルス入力端子、ＶＢ
Ｋ、ＨＢＫ…映像信号形成のための高レベルがｖｃｃの
垂直ブランキングパルス並びに水平ブランキングパルス
の出力端子、ＨＢＬ…水平帰線期間、ｖｌ…負の駆動パ
ルスの低レベル電圧値、ｖｍ…駆動パルスの高レベル電
圧値、ｖｃｃ…単一の正電源電圧値、ｖｈ…正の電源電
圧値より高い第2の電圧値、ｖｈｍ…正の電源電圧値よ
り高く第2の電圧値より低い第3の電圧値、ｓ…第1の信
号電荷もしくは第2の信号電荷を転送する電位井戸をつ
くるために端子Ｔ１に入力される走査開始パルスの時間
間隔、ｎ1、ｎ2…第1の不要電荷、第2の不要電荷を転送
する電位井戸をつくるために端子Ｔ１に入力される走査
開始パルスの時間間隔、Ｔ…2相シフトパルスの印加時
間、Ｔｓ1…第1出力保持容量への第1出力書き込み時
間、Ｔｓ2…第2の第1出力保持容量への差分値書き込み
時間、Ｔｎ…不要電荷の掃きだし時間、φｎ、φｎ+1、
φｎ+2、φｎ+3…シフトレジスタ21のｎ行、ｎ+1行、ｎ
+2行、ｎ+3行出力、ｆｃ…シフトレジスタ21の2相パル
スの周波数、ｔｆ…駆動パルス線電圧の立ち下がり時
間、ｔｒ…駆動パルス線電圧の立ち下がり時間、0…接
地電圧値、ｖｈ’…ゲート端子イの最大電圧値、ｖ
ｈ’’…ゲート端子ロの最大電圧値、ｖｔｈｄ…図10も
しくは図11のデプレッション型ｎＭＯＳのしきい電圧、
ｖｔｈｅ…図10もしくは図11のエンハンスメント型ｎＭ
ＯＳのしきい電圧、ｖｓｕｂ…基板電圧、ｖｂｂ…バッ
クバイス電圧、ｖｔｈ…図12のｎＭＯＳのしきい電圧、
φＶ３ＬＴ…端子Ｖ３ＬＴに印加されるパルス電圧、ｖ
ｈｐ1…ゲート端子Ｐ１のＹ４端子が初期設定された時
の値、ｖｈｐ2…ゲート端子Ｐ２の最大電圧値、φＶ３
Ｔ、φＶ４Ｔ、φＶ３ＬＴ、φＶ４ＬＴ、φＳＢＴ、φ
ＳＴＴ…端子Ｖ３Ｔ、Ｖ４Ｔ、Ｖ３ＬＴ、Ｖ４ＬＴ、Ｓ
ＢＴ、ＳＴＴに印加されるパルス電圧、φＲＧＨ、φＣ
ＰＨ、φＳＨ１Ｈ、φＳＨ２Ｈ…高レベル電圧が外部電
源電圧ｖｄｄとなったパルス。
Claims (29)
- 【請求項１】同一半導体基板上に、2次元状に配置した
光電変換素子と、該光電変換素子間に設けられた信号電
荷を垂直方向に転送するための複数の電極を有する垂直
電荷転送手段と、該垂直電荷転送手段の一水平行の電極
を結ぶ駆動パルス線に垂直電荷転送のための駆動パルス
を順次供給する駆動手段と、該光電変換素子の信号電荷
を光電変換素子の信号電荷を一水平行ずつ該垂直電荷転
送手段に転送するための転送パルスを該光電変換素子の
一水平行毎に設けられた転送パルス線に供給する行選択
手段と、上記垂直電荷転送手段の出力端子毎に設けられ
た増幅器と該増幅器の入力端子に接続されたリセットス
イッチとを有する増幅手段と、該増幅手段の出力を選択
して出力する水平走査回路からなる水平走査手段とを備
える事を特徴とする固体撮像素子。 - 【請求項２】同一半導体基板上に、2次元状に配置した
光電変換素子と、該光電変換素子間に設けられた信号電
荷を垂直方向に転送するための複数の電極を有する垂直
電荷転送手段と、上記垂直電荷転送手段内に信号電荷を
保持しつつ転送するための第1の電位井戸と上記垂直電
荷転送手段内に流入するスメア電荷等の不要電荷を保持
しつつ転送するための上記垂直電荷転送手段の複数電極
に渡る第2の電位井戸を同時に形成させる駆動手段と、
該垂直電荷転送手段からの信号を水平方向に転送する水
平走査手段と該光電変換素子の信号電荷を一水平行ずつ
該垂直電荷転送手段に転送するための行選択手段とを備
えた固体撮像素子において、上記水平走査手段が、上記
垂直電荷転送手段の出力端子毎に設けられた増幅器と該
増幅器の入力端子に接続された上記不要電荷のはきだし
機能と信号のリセット機能を兼ねるリセットスイッチと
該増幅器の出力を保持する出力保持容量を有する増幅手
段と、該出力保持容量に保持された出力を選択して出力
する水平走査回路とを備える事を特徴とする固体撮像素
子。 - 【請求項３】上記垂直電荷手段が上記増幅器の入力端子
に接続する上記第2の電位井戸内を分散して転送された
不要電荷を一括して上記増幅器入力端子に転送する電荷
転送制御部をそなえる事を特徴とする請求項２記載の固
体撮像素子。 - 【請求項４】上記垂直電荷手段が上記増幅器の入力端子
に接続するゲートと該ゲートに接続された信号電荷と不
要電荷を時分割で一時蓄積する電荷蓄積ゲートと該蓄積
ゲートと上記増幅器入力端子間に接続された出力ゲート
からなる電荷転送制御部を備え、かつ、上記出力保持容
量は増幅器入力端子リセット時の上記増幅器の第1出力
を保持する第1出力保持容量と第1出力保持容量に保持さ
れた第1出力と増幅器入力端子への信号電荷入力時の上
記増幅器の第2出力との差分値を保持する第2出力保持容
量とからなり、上記水平走査回路は上記第2出力保持容
量に保持された差分値を選択して出力するものである事
を特徴とする請求項２記載の固体撮像素子。 - 【請求項５】上記垂直電荷転送手段が上記増幅器入力端
子に接続する出力ゲートを備える電荷制御部を有し、該
出力ゲートの直前の上記垂直電荷転送手段の電極には低
レベルが負値の駆動パルスが印加される事を特徴とする
請求項１又２に記載の固体撮像素子。 - 【請求項６】上記電荷転送制御部の一水平行の電極を結
ぶ電荷転送制御駆動線に正の単一電源駆動信号と負電源
とから負値の電圧を低レベルに持つ駆動パルスを発生す
る電荷転送制御部駆動パルス発生器を設けた事を特徴と
する請求項３乃至５のいずれか一項に記載の固体撮像素
子。 - 【請求項７】同一半導体基板上に、2次元状に配置した
光電変換素子と、該光電変換素子間に設けられた信号電
荷を垂直方向に転送するための複数の電極を有する垂直
電荷転送手段と、該垂直電荷転送手段の一水平行の電極
を結ぶ駆動パルス線に垂直電荷転送のための駆動パルス
を順次供給する駆動手段と、該垂直電荷転送手段からの
信号を水平方向に転送する水平走査手段とを備えた固体
撮像素子において、上記駆動手段は正の単一電源駆動信
号を入力することにより上記駆動パルスのタイミング信
号を発生するシフトレジスタを有するタイミング発生手
段と、該タイミング信号と負電源から負値の電圧を低レ
ベルに持つ駆動パルスを上記駆動パルス線に発生する駆
動パルス発生手段とを備えることを特徴とする固体撮像
素子。 - 【請求項８】同一半導体基板上に、2次元状に配置した
光電変換素子と、該光電変換素子間に設けられた信号電
荷を垂直方向に転送するための複数の電極を有する垂直
電荷転送手段と、該光電変換素子の信号電荷を一水平行
ずつ該垂直電荷転送手段に転送するための転送パルスを
該光電変換素子の一水平行毎に設けられた転送パルス線
に供給する行選択手段と、該垂直電荷転送手段からの信
号を水平方向に転送する水平走査手段とを備えた固体撮
像素子において、上記行選択手段は正の単一電源駆動信
号を入力する事により選択行を特定するための制御信号
を発生する行選択制御手段と、該制御信号に基ずき転送
パルス印加線に印加された該正の電源の電圧値より高い
第2の電圧値を高レベルに持つ転送パルスを選択行の転
送パルス線に出力する転送パルス発生手段とを有するこ
とを特徴とする固体撮像素子。 - 【請求項９】上記行選択手段が、正の単一電源駆動信号
を昇圧して上記第2の電圧値を高レベルに持つ転送パル
スを発生する上記転送パルス印加線に接続された転送パ
ルス昇圧器を備える事を特徴とする請求項８記載の固体
撮像素子。 - 【請求項１０】上記転送パルス印加線が一水平走査期間
に同時に選択された垂直方向に隣接する2行の転送パル
ス線に異なる時刻に転送パルスを出力するための2本の
転送パルス印加線からなり、かつ、上記転送パルス昇圧
器が2行の転送パルス印加線への印加時刻を定める2つの
正の単一電源駆動信号を入力しその論理和を出力するオ
ア回路と、該オア回路の出力を入力とし第2の電圧値を
高レベルに持つ転送パルスを発生する昇圧器と、該昇圧
器の出力を上記2つの正の単一電源駆動信号に基ずき2本
の転送パルス印加線の各々に出力するスイッチを有する
事を特徴とする請求項９記載の固体撮像素子。 - 【請求項１１】上記行選択手段を構成する転送パルス発
生手段が、該制御信号に基ずき前置転送パルス印加線に
印加された上記正の電源の電圧値より高く第2の電圧値
より低い第3の電圧値を高レベルに有する前置転送パル
スを選択行に出力する前置転送パルス電圧変換器と、該
前置転送パルス電圧変換器の出力部をゲートとし転送パ
ルス線をソースとし転送パルス印加線をドレインとする
転送パルススイッチＭＯＳトランジスタと、該転送パル
ススイッチＭＯＳトランジスタのソースとゲート間に設
けられたブートストラップ容量とを備えることを特徴と
する請求項８記載の固体撮像素子。 - 【請求項１２】上記行選択手段が、正の単一電源駆動信
号を昇圧して上記正の電源の電圧値より高く第2の電圧
値より低い第3の電圧値を高レベルに有する前置転送パ
ルスを上記転送パルス発生手段内の前置転送パルス印加
線に供給する前置転送パルス昇圧器を備えた事を特徴と
する請求項１１記載の固体撮像素子。 - 【請求項１３】上記前置転送パルス印加線が一水平走査
期間に同時に選択された垂直方向に隣接する2行の転送
パルス線に異なる時刻に転送パルスを出力するための2
本の前置転送パルス印加線からなり、かつ、上記前置転
送パルス昇圧器が2行の各々の前置転送パルスの前置転
送パルス線への印加時間を決める2つの正の単一電源駆
動信号を入力しその論理和を出力するオア回路と、オア
回路の出力を入力とし第3の電圧値を高レベルに持つ前
置転送パルスを発生する昇圧器と、該昇圧器の出力を上
記2つの正の単一電源駆動信号に基ずき2行の前置転送パ
ルス印加線の各々に出力するスイッチを有する事を特徴
とする請求項１２記載の固体撮像素子。 - 【請求項１４】同一半導体基板上に、2次元状に配置し
た光電変換素子と、該光電変換素子間に設けられた信号
電荷を垂直方向に転送するための複数の電極を有する垂
直電荷転送手段と、該垂直電荷転送手段の一水平行の電
極を結ぶ駆動パルス線に垂直電荷転送のための駆動パル
スを順次供給する駆動手段と、該光電変換素子の信号電
荷を一水平行ずつ該垂直電荷転送手段に転送するための
転送パルスを該駆動パルス線に供給する行選択手段と、
該垂直電荷転送手段からの信号を水平方向に転送する水
平走査手段とを備え、該駆動手段は少なくとも1つの信
号電荷を含む複数個の電荷を転送するために該電荷転送
手段の中に複数電極に渡る分離された複数個の電位の井
戸を形成移動し、該行選択手段は該複数の電位井戸の内
信号電荷を転送するための電位の井戸に信号電荷を転送
する固体撮像素子において、上記駆動手段は駆動パルス
のタイミング信号を発生するためのシフトレジスタを備
えるタイミング発生手段と、該駆動パルス線毎に該タイ
ミング信号に基ずき開閉する該駆動パルス線を一端とし
第1の電源を他端とする第1のスイッチと該駆動パルス線
を一端とし第2の電源を他端とする第2のスイッチとを備
え、上記行選択手段は該第1、第2のスイッチが共にオフ
の時にオンする該駆動パルス線を一端とする第3のスイ
ッチを備えることを特徴とする固体撮像素子。 - 【請求項１５】同一半導体基板上に、2次元状に配置し
た光電変換素子と、該光電変換素子間に設けられた信号
電荷を垂直方向に転送するための複数の電極を有する垂
直電荷転送手段と、該垂直電荷転送手段の一水平行の電
極を結ぶ駆動パルス線に垂直電荷転送のための駆動パル
スを供給する駆動手段と、該光電変換素子の信号電荷を
一水平行ずつ該垂直電荷転送手段に転送するための転送
パルスを該駆動パルス線に供給する行選択手段と、該垂
直電荷転送手段からの信号を水平方向に転送する水平走
査手段とを備え、かつ、該駆動パルスの低レベルの電圧
値が負値の固体撮像素子において、上記行選択手段は選
択行を特定するための制御信号を発生する低レベルが接
地電圧の駆動信号で動作する行選択制御手段と、該制御
信号と負電源とから転送パルスが印加されていない期間
の選択行と非選択行に負値電圧を発生する前置転送パル
ス電圧変換器と、該前置転送パルス電圧変換器の出力部
をゲートとし上記駆動パルス線をソースとする転送パル
ススイッチＭＯＳトランジスタとからなる転送パルス発
生手段を有することを特徴とする固体撮像素子。 - 【請求項１６】同一半導体基板上に、2次元状に配置し
た光電変換素子と、該光電変換素子間に設けられた信号
電荷を垂直方向に転送するための複数の電極を有する垂
直電荷転送手段と、該垂直電荷転送手段の一水平行の電
極を結ぶ駆動パルス線に垂直電荷転送のための駆動パル
スを供給する駆動手段と、該光電変換素子の信号電荷を
該垂直電荷転送手段に転送するための転送パルスを該駆
動パルス線に供給する行選択手段と、該垂直電荷転送手
段からの信号を水平方向に転送する水平走査手段とを備
えた固体撮像素子において、上記駆動手段が上記駆動パ
ルス線との間にゲートが直流電圧に接続された高耐圧化
ＭＯＳトランジスタを有することを特徴とする固体撮像
素子。 - 【請求項１７】上記水平走査手段が、上記垂直電荷転送
手段の出力端子毎に設けられた少なくとも増幅器と該増
幅器の入力端子に接続されたリセットスイッチを有する
増幅手段と、該増幅手段の出力を選択して出力する水平
走査回路とを備える事を特徴とする請求項７、８、１４
乃至１６のいずれか一項に記載の固体撮像素子。 - 【請求項１８】2相ダイナミック型シフトレジスタと、
第1のシフトレジスタの出力によりオンし正電源線と出
力を接続する第1のスイッチと該第1の出力よりシフト周
期の1/2のＮ倍（Ｎは2以上の整数）だけ遅れたシフトレ
ジスタの第2の出力によりオンし接地線と出力を接続す
る第2のスイッチからなるパルス幅伸長器を有すること
を特徴とするタイミング発生手段。 - 【請求項１９】低レベルが接地電圧で高レベルが正の電
圧を持つパルス入力部をソースとし、接地線をゲートと
する負のしきい電圧値を持つＰＭＯＳトランジスタと、
出力となるＰＭＯＳのドレインをドレインとし負の電源
線をソースとし常時オン状態にあるｎＭＯＳトランジス
タとを備えることを特徴とするパルス電圧変換器。 - 【請求項２０】上記ｎＭＯＳトランジスタが上記入力パ
ルスが低レベルになった後に高レベルとなるパルス入力
部をゲートとする事を特徴とする請求項１９記載のパル
ス電圧変換器。 - 【請求項２１】低レベルが接地電圧で高レベルが正の電
圧を持つ第1のパルス入力部をゲートとし低レベルが接
地電圧で高レベルが正の電圧を持つ第2のパルスの入力
部をドレインとする正のしきい電圧値を持つパルス入力
用ｎＭＯＳトランジスタと、接地線をゲートとし該パル
ス入力用ｎＭＯＳのソースをソースとする負のしきい電
圧値を持つＰＭＯＳトランジスタと、出力となるＰＭＯ
Ｓのドレインをドレインとし上記負値電源をソースとす
る常時オン状態にあるｎＭＯＳトランジスタとからなる
パルス電圧変換器。 - 【請求項２２】同一半導体基板上に、電荷転送手段と、
電荷転送手段を駆動するためのパルスを発生する駆動回
路を備える電荷転送装置において、上記駆動回路がゲー
ト酸化膜厚が上記電荷転送手段のゲート酸化膜厚と等し
い第1のＭＯＳトランジスタと第1のＭＯＳトランジスタ
よりもゲート酸化膜厚が薄い第2ＭＯＳトランジスタで
構成される事を特徴とする電荷転送装置。 - 【請求項２３】同一半導体基板上に、信号電荷を転送す
るための電荷転送手段と、電荷転送手段を駆動するため
のパルスを発生する駆動回路を備える電荷転送装置にお
いて、上記駆動回路が第1の不純物層に形成された第1の
ＭＯＳトランジスタと、第1の不純物層より低濃度の表
面濃度を持つ第2の不純物層に形成された第2のＭＯＳト
ランジスタで構成される事を特徴とする電荷転送装置。 - 【請求項２４】同一半導体基板上に、複数個の第1導電
型の不純物層を有する光電変換素子と、光電変換素子か
らの信号電荷を転送するための複数の電極を有する電荷
転送手段と、上記電荷転送手段から転送された信号電荷
を増幅するための増幅器と該増幅器の出力を保持処理す
る出力保持容量を有する増幅手段とを備えた固体撮像素
子において、上記出力保持容量の一端が上記電荷転送手
段を構成するゲート電極で構成され、他端が第2導電型
の不純物層内に設けられた光電変換素子を構成する第1
導電型の不純物層を備える不純物層で構成された事を特
徴とする固体撮像素子。 - 【請求項２５】同一半導体基板上に、2次元状に配置し
た光電変換素子と、該光電変換素子間に設けられた信号
電荷を垂直方向に転送するための複数の電極と出力端に
出力ゲートを有する垂直電荷転送手段と、正の単一電源
駆動信号を入力する事により該垂直電荷転送手段の一水
平行の電極を結ぶ駆動パルス線に垂直電荷転送のための
低レベルが負値の駆動パルスを順次供給する駆動手段
と、正の単一電源駆動信号を入力する事により該光電変
換素子の信号電荷を一水平行ずつ該垂直電荷転送手段に
転送するための正の電源電圧値より高い第2の電圧値を
高レベルに持つ転送パルスを該駆動パルス線に供給する
行選択手段と、上記垂直電荷転送手段の出力端子毎に設
けられた増幅器と該増幅器の入力端子に接続されたリセ
ットスイッチを有する増幅手段と該増幅手段の出力を選
択して出力する正の単一電源駆動信号で動作する水平走
査回路からなる水平走査手段を備え、上記駆動手段、行
選択手段、水平走査手段に入力される複数個の正の単一
電源駆動信号と正電源と該駆動パルスの低レベルと等し
い電圧値を持つ負電源と上記半導体基板に印加される第
2の正電源により動作する事を特徴とする固体撮像素
子。 - 【請求項２６】同一半導体基板上に上記正電源から昇圧
により第2の正電源電圧を発生する基板電圧発生器を備
える事を特徴とする特許請求の範囲第25項記載の固体撮
像素子。 - 【請求項２７】同一半導体基板上に上記駆動パルスの低
レベルと等しい電圧値を持つ負電源電圧を発生する負電
圧発生器を備える事を特徴とする請求項２５記載の固体
撮像素子。 - 【請求項２８】同一半導体基板上に単一もしくは複数の
基本クロックから上記駆動手段、行選択手段、水平走査
手段に入力される上記複数個の正の単一電源駆動信号を
発生させるタイミング発生器を備える事を特徴とする請
求項２５記載の固体撮像素子。 - 【請求項２９】上記正の単一電源駆動信号の高レベル電
圧は上記水平走査手段内の増幅器の電源電圧値と等しい
正電源電圧値より低く、同一半導体基板上に該正電源を
降圧して該正の単一電源駆動信号の高電圧を発生する電
源電圧降圧器を備える事を特徴とする請求項２８記載の
固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19833895A JP3834841B2 (ja) | 1995-08-03 | 1995-08-03 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19833895A JP3834841B2 (ja) | 1995-08-03 | 1995-08-03 | 固体撮像素子 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004317476A Division JP4100394B2 (ja) | 2004-11-01 | 2004-11-01 | 固体撮像素子 |
| JP2005312149A Division JP4438734B2 (ja) | 2005-10-27 | 2005-10-27 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0951485A true JPH0951485A (ja) | 1997-02-18 |
| JP3834841B2 JP3834841B2 (ja) | 2006-10-18 |
Family
ID=16389462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19833895A Expired - Fee Related JP3834841B2 (ja) | 1995-08-03 | 1995-08-03 | 固体撮像素子 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3834841B2 (ja) |
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| JP3834841B2 (ja) | 2006-10-18 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040813 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| RD01 | Notification of change of attorney |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120804 Year of fee payment: 6 |
|
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