JP5203562B2 - Ｃｍｏｓイメージセンサー及びその駆動方法 - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサー及びその駆動方法に係り、より詳しくは、残像現象を減らしうるＣＭＯＳイメージセンサー及びその駆動方法に関するものである。

イメージセンサーは、マシンビジョンアプリケーション、ロボット、衛星関連装置、自動車、航海、誘導など多様な分野で適用される。一般に、イメージセンサーは、半導体基板上に形成された２次元的に配列された画素を含む。こうした画素配列は、イメージフレームのイメージフィールドを限定する。

画素配列部は、多数の画素を含み、各画素は検出されたエネルギーと対応される光量に該当する電荷を蓄積できる光電変換素子を含む。すなわち、フォトンが光電変換素子の表面に衝突すれば、電荷が生成され、これは光電変換素子に蓄積される。蓄積された電荷は読み出し動作を通じて光量に対応する伝達信号（すなわち、電圧又は電流）に変換される。多数の画素から出力された信号は出力回路を通じて伝達され、イメージフレームから出たエネルギーに対応するイメージが生成される。

イメージセンサーには、電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ；ＣＣＤ）とＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサーが代表的である。知られたように、ＣＣＤはＣＭＯＳイメージセンサーに比べて雑音が少なく、画質に優れる。だが、ＣＭＯＳイメージセンサーは、駆動方式が簡便で多様なスキャニング方式に実現可能である。また、信号処理回路を単一チップに集積できて製品の小型化が可能であり、通常のＣＭＯＳ工程技術を互換して使用できて製造コストを低めうる。電力消耗もまた非常に低くてバッテリー容量が制限的な製品に適用が容易である。したがって、ＣＭＯＳイメージセンサーは、技術開発と共にＳＶＧＡ級（５０万画素）、ＭＥＧＡ級（１００万画素）の解像度が実現可能なことによってその使用が急激に増えている。

ＣＭＯＳイメージセンサーは、多様な構造が可能であるが、主に使用される構造は４個のトランジスターとフォトダイオードを使用した構造である。こうした構造は４Ｔｒ構造と称する。一般的なＣＭＯＳ製作工程を用いて４Ｔｒ構造を製作できる。

４Ｔｒ構造を有するＣＭＯＳイメージセンサーの駆動を説明すれば次の通りである。先ず、フォトダイオードは光エネルギーを吸収して光量に該当する電荷を蓄積し、電荷伝送素子は、フォトダイオードに蓄積された電荷を電荷検出素子に伝送する。増幅器は、例えば定電流源とソースフォロアーバッファ増幅器で形成でき、電荷伝送素子から電荷を受けて対応する出力信号で出力する。

ところで、従来のＣＭＯＳイメージセンサーでフォトダイオードから電荷検出素子に伝達する動作は、しばしば非効率的であり、不適切に成されうる。このようにフォトダイオードに残された電荷は所謂“残像現象”を作るようになる。こうした現象は、次回のイメージ読み出し動作にエラーイメージを作りうる。残された電荷は、フォトダイオードの電荷蓄積容量を落とす。また、フォトダイオードと電荷検出素子が電荷を分配したので、フォトダイオードの変換利得（すなわち、光電子一つ当たり発生する電荷の量）が縮小するようになる。

残像現象を改善するための多様な努力が行われてきた。例えば、特許文献１を調べれば次の通りである。この特許文献１では、一つ以上の特殊化された電荷ポンプ素子がＣＭＯＳイメージセンサーの画素配列に提供される。この特殊化された電荷ポンプ素子は、Ｖｄｄ以上の電圧を生成する場合に使用される。各画素配列内の各画素、特に各画素内の電荷伝送素子は、Ｖｄｄ以上の電圧を受けるため電荷ポンプ素子に連結される。ところで、こうした従来のアプローチは多くの欠点がある。例えば、特殊化された電荷ポンプとこれと関連した電源シグナリングは、画素配列を複雑にし、ＣＭＯＳイメージセンサーの全体サイズを広くする。また、個別画素の電荷伝送素子及びその他素子に印加されるとき、Ｖｄｄ以上の電圧は常にＯＮ状態である。したがって、各素子はＶｄｄ以上の電圧を扱うことができるように適切なサイズに製造されなければならない。

ＣＭＯＳイメージセンサーの残像現象を解決するためのより効果的な解決方案が要求される。すなわち、解決方案はＣＭＯＳイメージセンサーの全体サイズに広く影響を与えるか、或いは常にＯＮ状態のＶｄｄ以上の電圧によって各素子が損傷を受けてはいけない。
米国特許第６，１４０，６３０号明細書

本発明の技術的課題は、残像現象を減らしうるＣＭＯＳイメージセンサー及び駆動方法を提供するところにある。

本発明の技術的課題は、以上で言及した技術的課題に限定されなく、言及されないさらに他の技術的課題は以下の記載から当業者に明確に理解できるものである。

前述した技術的課題を達成するための本発明の一実施形態によるＣＭＯＳイメージセンサーは、単位画素の行を含む画素配列部であって、各単位画素は電源電圧を受信し、光電変換素子から電荷検出素子へ電荷を伝送する電荷伝送素子を含む画素配列部と、電荷伝送素子に電荷伝送信号を提供する行駆動部であって、電荷伝送信号は電荷伝送期間の間にのみ電源電圧より高い電圧を有するブースティングされた電圧信号によってブースティングされる行駆動部と、を含む。

前述した他の技術的課題を達成するための本発明の一実施形態によるＣＭＯＳイメージセンサーの駆動方法は、外部電源電圧を受信する単位画素の行列（ｒｏｗ−ｂｙ−ｃｏｌｕｍｎ）画素配列を含み、各単位画素は光電変換素子と、電荷検出素子及び電荷伝送素子と、を含むＣＭＯＳイメージセンサーを提供し、光電変換素子に電荷を蓄積し、蓄積された電荷を電荷伝送期間の間電荷伝送素子を通じて電荷検出素子に伝送し、電荷伝送期間の間にのみ電荷伝送素子に電源電圧より高いブースティングされた電圧信号を提供することを含む。

前述した技術的課題を達成するための本発明の他の実施形態によるＣＭＯＳイメージセンサーは、電源電圧を受信し、多数の単位画素行を含む画素配列部であって、各単位画素は光電変換素子と、電荷伝送素子及び電荷検出素子と、を含み、各単位画素行は各単位画素で電荷伝送信号を電荷伝送素子に伝達する電荷伝送信号ラインと連結された画素配列部と、単位画素行と連結され、選択的に電源電圧より高いブースティングされた電圧信号を電荷伝送ラインに選択的にスイッチングするスイッチングセクションと、を含む。

前述した他の技術的課題を達成するための本発明の他の実施形態によるＣＭＯＳイメージセンサーの駆動方法は、外部電源電圧を受信する単位画素の行列画素配列を含み、各単位画素は光電変換素子と、電荷検出素子及び電荷伝送素子と、を含むＣＭＯＳイメージセンサーを提供し、電荷伝送信号ラインを通じて電荷伝送素子に印加された電荷伝送信号に応じて、電荷伝送素子を通じて光電変換素子から電荷検出素子へ伝達し、電荷伝送信号ラインに電源電圧より高いブースティングされた電圧信号を選択的にスイッチングすることを含む。

前述した技術的課題を達成するための本発明のさらに他の実施形態によるＣＭＯＳイメージセンサーは、電源電圧を受信し、画素行を含む画素配列部であって、各画素は電源電圧より高いブースティングされた電圧信号に応答して光電変換素子から電荷検出素子へ電荷を伝達することを制御する電荷伝送素子を含む画素配列部と、ブースティング電荷をディベロップするブースティングキャパシタと、画素行と関連したローディングキャパシタンスと、少なくとも一部のブースティングされた電圧信号を生成するため、ブースティングキャパシタとローディングキャパシタンスの間のブースティング電荷を分配するスイッチングセクションと、を含む。

前述したさらに他の技術的課題を達成するための本発明の一実施形態によるＣＭＯＳイメージセンサーの電荷伝達方法であって、電源電圧を受信して光電変換素子にディベロップされた電荷を電荷伝送素子を通じて電荷検出素子に伝達する方法であって、ブースティングキャパシタンスを限定し、電荷伝送素子と関連したローディングキャパシタンスを限定し、ブースティングキャパシタンスとローディングキャパシタンスとの間で電荷を分配して、電源電圧より高いブースティングされた電圧信号を生成し、ブースティングされた電圧信号を電荷伝送素子にスイッチングして印加することを含む。

前述した技術的課題を達成するための本発明のさらに他の実施形態によるＣＭＯＳイメージセンサーは、多数の単位画素行を含む画素配列部であって、各単位画素は電源電圧を受信し、光電変換素子から電荷検出素子へ電荷を伝達する電荷伝送素子を含む画素配列部と、多数の電荷伝送実行信号を提供し、各電荷伝送実行信号は多数の単位画素行のうち少なくとも一つに対応する駆動信号提供セクションと、第１の電圧信号を提供する少なくとも一つのブースティングセクションと、多数の電荷伝送実行信号のうち少なくとも一つを受信し、第１の電圧信号と第２の電圧信号とを選択された単位画素行と非選択単位画素に集合的に提供する少なくとも一つのスイッチングセクションと、を含み、第１の電圧信号は第２の電圧信号より高い。

その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。

本発明のＣＭＯＳイメージセンサーの実施形態は多数の長所がある。例えば、電荷伝送期間の間ブースティングされた電圧信号を電荷伝送素子を提供することによって、光電変換素子から電荷検出素子への電荷伝送を円滑にする。したがって、残像効果を減らしたり無くしうる。変換利得及び光電変換素子の電荷蓄積容量を向上させうる。高電圧に耐えるための別途の設計が不要である。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。

本明細書を通じて“ロー”と“ハイ”という用語は、それぞれ反対の信号値又はレベル（すなわち、“０”又は“１”の論理値）を示す。細部的な電圧レベル又は論理スタンダードはこうした二つの用語に指定されてはいけなく、どんな特別な実行においても単に相対的なロジック状態を意味する。

本発明の実施形態によるＣＭＯＳイメージセンサーを説明する前に、例示的な駆動テキストが説明される。例えば、図１を参照して一般的なプロセッサベースホストシステム２００を説明する。ＣＭＯＳイメージセンサー２１０は、画素配列部を含む。ＣＭＯＳイメージセンサー２１０は、画素配列部の駆動によってイメージを出力し、イメージ出力と関連した電気的信号を伝達する。こうした電気的信号は、システムバス２０５を通じて中央プロセスユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）２２０及び／又はメモリ（ＲＡＭ）２４０に伝達できる。例えば、ディスクドライブ２５０又はポート２５５に連結されたメモリカード（例えば、メモリカードスロット）のような一つ以上のバルクデータストレージ装置及び一つ以上の入出力装置２３０がシステムバス２０５に連結できる。

ＣＭＯＳイメージセンサー２１０は、ホストシステムのイメージ関連能力の核心を形成する。したがって、画素配列部によって生成されるイメージデータ信号の質は、全体ホストシステムパフォーマンスの核心的な要素である。

図２は、本発明の一実施形態による例示的なＣＭＯＳイメージセンサー１を説明するためのブロック図である。図２で、ＣＭＯＳイメージセンサー１は、画素配列部１０と、行駆動部２０と、相関二重サンプラー（ＣＤＳ）７０と、アナログディジタルコンバーター（ＡＤＣ）８０と、を含む。

画素配列部１０は、マトリックス形態に配列された多数の単位画素を含む。イメージフレームで各単位画素は、事物から反射された光エネルギーを吸収して電気的信号に変換する。実施形態で、画素配列部１０は、行駆動部２０から多数の駆動信号、すなわち画素選択信号（ＲＯＷ）と、リセット信号（ＲＳＴ）と、電荷伝送信号（ＴＧ）と、を受信する。画素配列部１０から生成された電気的信号は、垂直信号ライン１２を通じてＣＤＳ７０に提供される。

行駆動部２０は、コントローラ（図示せず）からタイミング信号と一つ以上の制御信号を受け、前述したように、画素配列部１０に多数の駆動信号を提供する。駆動信号は、画素配列部１０を構成する多数の単位画素の読み出し動作を制御する。一実施形態で、多数の単位画素のマトリックス形態の配列は通常的に行方向に駆動信号が提供される。

行駆動部２０は、駆動信号提供セクション３０と、ブースティングセクション４０と、スイッチングセクション５０と、を含む。

駆動信号提供セクション３０は、画素選択信号（ＲＯＷ）と、リセット信号（ＲＳＴ）と、を画素配列部１０に提供する。また、駆動信号提供セクション３０は、電荷伝送実行信号（ＴＧＸ）をスイッチングセクション５０に提供する。

画素選択信号（ＲＯＷ）は、画素配列部１０の単位画素の選択を制御する。例えば、画素選択信号（ＲＯＷ）は対応するｉ番目画素選択信号ライン１４を通じて画素配列部１０のｉ番目行に配置された一つ以上の単位画素に提供できる。

リセット信号（ＲＳＴ）は、画素配列部１０の単位画素のリセット動作を制御する。例えば、リセット信号（ＲＳＴ）は対応するｉ番目画素選択信号ライン１６を通じて画素配列部１０のｉ番目行に配置された一つ以上の単位画素に提供できる。

電荷伝送実行信号（ＴＧＸ）は、スイッチングセクション５０に提供され、電荷伝送信号（ＴＧ）を引き出す場合に使用される。電荷伝送信号（ＴＧ）は画素配列部１０で、一つ以上の電荷伝送素子を制御する役割を果たす。

ブースティングセクション４０は、外部電源電圧（例えば、Ｖｄｄ）を所定の高電圧にブースティングする。そして、一実施形態でブースティングセクション４０は、外部電源電圧から電荷を受けるブースティングキャパシタを含んでブースティングされた電圧信号を生成する。“ブースティング”という単語及び派生語は、本明細書全般にかけて外部電源電圧より高いポテンシャルを有する電圧を生成したりディベロップすることを指称する。キャパシタを用いたブースティングはブースティングプロセスのうち一つの例として使用される。しかしながら、本発明の実施形態はただキャパシタを用いたブースティング技術及び関連技術に制限されない。すなわち、多くのアナログ信号プロセス技術、ディジタル信号とアナログ信号プロセス技術などが電荷伝送素子に印加されるブースティングされた電圧信号をディベロップする場合に容易に使用できる。

スイッチングセクション５０は、駆動信号提供セクション３０から電荷伝送実行信号（ＴＧＸ）及びブースティングセクション４０からブースティングされた電圧信号を受け、画素配列部１０内の一つ以上の電荷伝送素子に二つの信号のうち一つを選択的に伝達する。

通常のブースティング回路とは違って、図２で説明される例示的なＣＭＯＳイメージセンサーは、外部から提供される電源電圧より高い電圧を有するブースティングされた電圧信号を生成するが、常にブースティングされた電圧を維持することではない。ブースティングされた電圧信号は、ただ必要に応じてブースティングセクション４０によって生成されるので、図１の例示的なＣＭＯＳイメージセンサー１は、常に印加される高電圧信号に耐えることができるように設計されなくても良い。

ＣＤＳ７０は、（例えば、サンプリング及び維持動作を通じて）垂直信号ライン１２を通じて画素配列部１０によって生成された電気的信号を受ける。一例として、ＣＤＳ７０は通常的な二重サンプリング動作を遂行できる。すなわち、特定した基準電圧レベル（以下、‘雑音レベル’と称する。）とターゲット電気的信号によって限定された電圧レベル（以下、‘信号レベル’と称する。）とを二重にサンプリングして、雑音レベルと信号レベルの差異に該当する差異レベル信号を出力する。異なる形態のサンプリング方法が代わりに使用できる。しかしながら、ＣＤＳ７０は画素配列部１０内の単位画素と垂直信号ライン１２の特性分散による固定的な雑音レベルを抑制する役割を果たす。選択的にプログラム可能なアンプ（図示せず）は、相関二重サンプラー７０から差異レベルが提供されて、適正な利得を有するアナログ信号を出力する。

ＡＤＣ８０は、ＣＤＳ（又は、選択的にはアンプ（図示せず））からアナログ信号を受信して、オフセット補正のためのディジタル信号を出力する。典型的に、出力ディジタル信号はラッチ部（図示せず）によってラッチされ、データ選択素子（図示せず）によってさらにプロセスされうる。典型的なラッチ信号は、多重化部（ＭＵＸ）（図示せず）に提供できる。多重化部は、提供された信号を全て直列に配置し、直列化された信号を映像信号処理部（図示せず）に提供する。

図３は、本発明の一実施形態によるＣＭＯＳイメージセンサーに使用される単位画素の例示的な回路図である。図４は、図３の単位画素による概念的な平面図である。

先ず、図３及び図４を参照すれば、本発明の一実施形態によるＣＭＯＳイメージセンサーの単位画素１００は、光電変換素子１１０と、電荷検出素子１２０と、電荷伝送素子１３０と、リセット素子１４０と、増幅素子１５０と、選択素子１６０と、を含む。“素子”という用語は、ここで広く個別的な（又は結合した）電気的素子、不純物拡散領域、電圧ノード及び／又は関連した信号ラインを指称する場合に使用される。本発明の属する技術の当業者は、言及された“素子”に多くの細部的な適用が可能なことを理解するものである。

光電変換素子１１０は、光エネルギーを吸収して発生した電荷を蓄積する。光電変換素子１１０は、例えばフォトダイオード、フォトトランジスター、フォトゲート及び／又はピンドフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ；ＰＰＤ）が可能である。

一実施形態で、フローティング拡散（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ；ＦＤ）領域が電荷検出素子１２０として主に使用され、他の構造体が同一に使用できる。電荷検出素子１２０は、寄生キャパシタンスを有しているので、光電変換素子１１０で集められた電荷が累積的に貯蔵される。電荷検出素子１２０は、増幅素子１５０のゲートに電気的に連結されていて、増幅素子１５０を制御する。

電荷伝送素子１３０は、光電変換素子１１０から電荷検出素子１２０へ電荷を伝送する。電荷伝送素子１３０は、一般に一つ以上のトランジスターより成る。一実施形態で電荷伝送素子１３０は、電荷伝送信号ＴＧによって制御される。

リセット素子１４０は、電荷検出素子１２０を周期的にリセットする。一実施形態で、リセット素子１４０を形成するトランジスターのソースは電荷検出素子１２０と連結され、リセット素子１４０のドレーンは外部電源電圧Ｖｄｄと連結される。リセット素子１４０はリセット信号（ＲＳＴ）によって駆動される。

一実施形態で、増幅素子１５０は、外部の定電流源（図示せず）と組み合わせてソースフォロアーバッファ増幅器の役割を果たす。しかしながら、増幅素子１５０は、電荷検出素子１２０のポテンシャルに応答して多様な電圧を垂直信号ライン１２に出力する。一実施形態で、増幅素子１５０のソースは、選択素子１６０のドレーンに連結され、増幅素子１５０のドレーンは外部電源電圧Ｖｄｄに連結される。

選択素子１６０は、行単位に読み出す単位画素１００を選択する役割を果たし、画素選択信号（ＲＯＷ）によって駆動される。選択素子１６０を形成するトランジスターのソースは垂直信号ライン１２に連結される。

また、電荷伝送素子１３０、リセット素子１４０、選択素子１６０の駆動信号ライン１８、１６、１４は、同一な行に含まれた単位画素が同時に駆動されるように行方向に延長される。

ここで、図５Ａ及び図５Ｂ、図３、図４を参照してブースティングセクション４０によって提供されるブースティングされた電圧信号について詳述する。一実施形態で、電荷伝送素子１３０は、過度な光エネルギーが照射されたとき発生できる光電変換素子１１０でのオーバーフロー及び所謂ブルーミング現象を防ぐため、低いスレッショルド電圧（Ｖｔｈ）を有する増加型トランジスター又は空乏型トランジスターを使用する。すなわち、別途のオーバーフロー経路を有するＣＭＯＳイメージセンサーは通常の増加型トランジスターを使用しても差し支えない。

図５Ａは、一実施形態で電荷伝送素子１３０を低いスレッショルド電圧を有する増加型トランジスターを使用したとき、電荷伝送素子１３０のゲートに印加される電荷伝送信号（ＴＧ）と電荷伝送素子１３０にディベロップされるポテンシャルとの関係を示す。

低いスレッショルド電圧を有する増加型トランジスターを使用する場合、電荷伝送素子１３０のゲートにロー信号が印加されるときにも電荷伝送素子１３０のスレッショルド電圧以上の所定の電圧（△）を加えてチャネルが形成されるようにする。これは、一定量以上の電荷が光電変換素子１１０に生成されたとき、一部の電荷が電荷検出素子１２０に抜けることができるようにするためである。一実施形態で、このようなチャネル領域を形成するため電荷伝送素子１３０に対応する半導体基板の表面の選択的な領域にＰ^＋ドーパントをイオン注入する。

図５Ａを参照すれば、従来のＣＭＯＳイメージセンサーの駆動は、電荷伝送信号ＴＧがハイになるように範囲（Ａ）内で外部電源電圧（Ｖｄｄ）に応じて電圧ポテンシャルがディベロップされる。反面、本発明の一実施形態によるＣＭＯＳイメージセンサーの駆動は、限定された電荷伝送期間のうち少なくとも一部の間提供されたブースティングされた電圧信号（Ｖｈ）に応じてより高い電圧ポテンシャルがディベロップされる。勿論、ブースティングされた電圧信号（Ｖｈ）が提供される期間は、ＣＭＯＳイメージセンサーのデザインによって変わることができる。ここで、“限定された電荷伝送期間のうち少なくとも一部の間”は、少なくともブースティングされた電圧信号（Ｖｈ）がブースティングセクション４０によって画素配列部１０の一つ以上の行に提供される時間及び／又は電荷伝送素子１３０を通じて十分に電荷が電荷検出素子１２０に伝送できる時間を確保できなければならない。例えば、ブースティングされた電圧信号（Ｖｈ）は０．１μｓ〜１０μｓの範囲で提供できる。

一実施形態で、ブースティングされた電圧信号（Ｖｈ）は外部から提供された電圧（Ｖｄｄ）より高く、多数の不連続的なレベルに多様にブースティングできる（図５Ａで示された各ＴＧのウェーブフォームを比較）。これにより、ブースティングされた電圧信号（Ｖｈ）が急に印加されることによって発生しうるストレスを減らしたり避けることができる。

また、ブースティングされた電圧信号（Ｖｈ）の使用は、電荷伝送素子１３０のポテンシャルが光電変換素子１１０のポテンシャルよりさらに高めることによって、電荷の伝送がより容易になる。例えば、４Ｖ〜５Ｖのブースティングされた電圧信号（Ｖｈ）は使用できる。

図５Ｂは、電荷伝送素子１３０として空乏型トランジスターを使用したとき、電荷伝送素子１３０のゲートに印加される電荷伝送信号ＴＧと電荷伝送素子１３０にディベロップされるポテンシャルとの関係を示す。

空乏型トランジスターを使用する場合には、電荷伝送素子１３０が非活性時にもチャネルが形成されている。したがって、前述したように光電変換素子１１０で一定量以上生成された電荷は電荷伝送素子１３０を通じて電荷検出素子１２０に一部抜けることができるようにする。ここで、このようなチャネルを形成するため電荷伝送素子１３０で半導体基板の選択された表面の一部にＮ⁻ドーパントをイオン注入する。

図５Ｂを参照すれば、従来のＣＭＯＳイメージセンサーの駆動は、電荷伝送信号（ＴＧ）がハイであるとき、外部電源電圧（Ｖｄｄ）に応じて電圧ポテンシャル（Ｃ）がディベロップされる。反面、本発明の一実施形態によるＣＭＯＳイメージセンサーの駆動は、ブースティングされた電圧信号（Ｖｈ）が限定された電荷伝送期間のうち少なくとも一部を含む期間の間供給されることによって電圧ポテンシャル（Ｄ）がディベロップされる。

図５Ａのように、ブースティングされた電圧信号（Ｖｈ）は外部から提供された電圧（Ｖｄｄ）より高く多数の不連続的なレベルに多様にブースティングできる（図５Ｂで示された各ＴＧのウェーブフォームを比較）。ブースティングされた電圧信号（Ｖｈ）を使用することによって、電荷伝送素子１３０の電圧ポテンシャルを光電変換素子１１０の電圧ポテンシャルより高くできる。

図６は、本発明の一実施形態によるＣＭＯＳイメージセンサーのブースティングセクション４０及びスイッチングセクション５０を示した概念図である。図７は、図６のブースティングセクション４０及びスイッチングセクション５０の関連タイミング図である。“セクション”という用語は、一つ以上の回路、部品、結合部品、素子、結合素子などを指称する。こうしたセクションは多様に変形できる。

図６及び図７を参照すれば、電荷伝送信号（ＴＧ）は画素配列部１０の特定した行に含まれた単位画素に共通するように印加される信号である。一実施形態で、画素配列部１０はＮ本の行より成っており、説明の便宜上画素配列部１０のｉ番目行の電荷伝送実行信号（ＴＧＸ（ｉ））と、電荷伝送信号（ＴＧ（ｉ））と、を例に取る。

先ず、図６を参照すれば、駆動信号提供セクション３０は、制御部（図示せず）によって制御され、電荷伝送実行信号（ＴＧＸ（ｉ））をスイッチングセクション５０に提供する。ブースティングセクション４０は、外部電源電圧（Ｖｄｄ）をブースティングしてブースティングされた電圧信号をスイッチングセクション５０に提供する。実施形態で、ブースティングセクション４０は、画素配列部１０の全ての行にブースティングされた電圧信号を共通的に提供する。

一実施形態で、ブースティングキャパシタ（ＣＢＳＴ）は外部電源電圧（Ｖｄｄ）によって充電され、ブースティング制御信号（ＢＳＴＸ）に応答してポンピングして好適な電荷量をディベロップする。勿論他の電荷ポンピング方法が可能である。一実施形態を詳細に説明すれば、第１のスイッチ（ＳＷ１）は前ブースティング信号（ＢＳＴＰ）によって制御される。すなわち、前ブースティング信号（ＢＳＴＰ）がローであるときには、第１のスイッチ（ＳＷ１）はターンオンされ、ブースティングキャパシタ（ＣＢＳＴ）は充電される。この際、ノードＥは、外部電源電圧（Ｖｄｄ）によって充電され、ノードＦは０Ｖになる。前ブースティング信号（ＢＳＴＰ）がハイになれば、第１のスイッチ（ＳＷ１）はターンオフされる。この際、ブースティング制御信号（ＢＳＴＸ）がハイになれば、ノードＦの電圧が外部電源電圧（Ｖｄｄ）になりながらブースティングキャパシタ（ＣＢＳＴ）は、充電された電荷をポンピングするようになる。こうした方法に、ブースティングされた電圧信号は提供される。

電荷伝送信号（ＴＧ（ｉ））が提供される電荷伝送素子１３０を外部から見れば、数ｐＦのキャパシタンスを有するローディングキャパシタ（ＣＴＧ（ｉ））が設けられるように見える。したがって、ブースティングキャパシタ（ＣＢＳＴ）とローディングキャパシタ（ＣＴＧ（ｉ））はカップリングされて電荷を分配するようになる。行駆動部出力セクション６０は、一つ以上の出力信号ラインとローディングキャパシタ（ＣＴＧ（ｉ））の結合に見える。

説明された例で前述した仮定に基づき、ブースティング電圧（Ｖｂｓｔ）は以下のような［数１］の通り計算できる。

この［数１］で、ローディングキャパシタ（ＣＴＧ（ｉ））は、多数の容量性ソース、例えば電荷伝送信号ラインの出力と関連した寄生キャパシタンス、所望のブートストラップキャパシタ又は所望のブースティング電圧を限定するため付加的に提供される分離されたキャパシタンスなどから形成できる。したがって、Ｖｄｄの値が決定された状況で、所望のブースティング電圧（Ｖｂｓｔ）を限定するプロセスは、ブースティングキャパシタ（ＣＢＳＴ）とローディングキャパシタ（ＣＴＧ）の適切な値を選択するプロセスで理解できる。又は、こうしたプロセスは、ＣＭＯＳイメージセンサーの駆動で本来使用される制御信号が、電荷が光電変換素子１１０から電荷伝送素子１３０を通じて電荷検出素子１２０へ伝達される限定された時間ウィンドウの間のみ２個の限定された容量性値と関連して使用されて、ブースティングキャパシタとローディングキャパシタとの間に電荷をディベロップして分けるプロセスでさらに理解できる。

例えば、ブースティングキャパシタ（ＣＢＳＴ）のキャパシタンスがローディングキャパシタ（ＣＴＧ（ｉ））のキャパシタンスの９倍であれば、Ｖｄｄの９０％がブースティングされる。ブースティングキャパシタ（ＣＢＳＴ）のキャパシタンスがローディングキャパシタ（ＣＴＧ（ｉ））のキャパシタンスに比べて十分に大きければ、ブースティング電圧（Ｖｂｓｔ）は外部電源電圧（Ｖｄｄ）になる。したがって、ブースティングキャパシタ（ＣＢＳＴ）のキャパシタンスは、ローディングキャパシタ（ＣＴＧ（ｉ））のキャパシタンスの２倍〜１０倍であれば好ましい。多数の代表的な実施形態で、ブースティングキャパシタ（ＣＢＳＴ）のキャパシタンスは、１０ｐＦ〜２０ｐＦであれば充分であるが、このようなキャパシタンスの範囲に制限されない。

スイッチングセクション５０は、駆動信号提供セクション３０から電荷伝送実行信号（ＴＧＸ（ｉ））を受信し、ブースティングセクション４０からブースティングされた電圧信号を受け、二つの信号のうち一つの信号を選択的に電荷伝送素子に伝達する。図６の実施形態で、電荷伝送実行信号（ＴＧＸ（ｉ））は第２のスイッチ（ＳＷ２（ｉ））を通じて、外部電源電圧（Ｖｄｄ）より高い電圧は第３のスイッチ（ＳＷ３（ｉ））を通じて電荷伝送素子１３０に伝達される。

第２のスイッチ（ＳＷ２（ｉ））及び第３のスイッチ（ＳＷ３（ｉ））は、交互にターンオンされる。第２のスイッチ（ＳＷ２（ｉ））及び第３のスイッチ（ＳＷ３（ｉ））は、前ブースティング信号（ＢＳＴＰ）と電荷伝送実行信号（ＴＧＸ（ｉ））のＡＮＤ演算信号によって制御される。ＡＮＤ演算信号がローであるときは、第２のスイッチ（ＳＷ２（ｉ））がターンオンされ、ＡＮＤ演算信号がハイになれば、第３のスイッチ（ＳＷ３（ｉ））がターンオンされる。一実施形態で電荷伝送実行信号（ＴＧＸ（ｉ））が先にハイになり、前ブースティング信号（ＢＳＴＰ）が後にハイになるため、前ブースティング信号（ＢＳＴＰ）がハイになるとき、第３のスイッチ（ＳＷ３（ｉ））がターンオンされる。

図７のタイミング図を参照して、図６の例示的な実施形態でブースティングセクション４０及びスイッチングセクション５０の動作を整理すれば次の通りである。時間ｔ１で前ブースティング信号（ＢＳＴＰ）及びブースティング制御信号（ＢＳＴＸ）がローであり、電荷伝送実行信号（ＴＧＸ（ｉ））がハイになる。したがって、第１のスイッチ（ＳＷ１）がターンオンされているためブースティングキャパシタ（ＣＢＳＴ）が充電される。ここで、前ブースティング信号（ＢＳＴＰ）と電荷伝送実行信号（ＴＧＸ（ｉ））のＡＮＤ演算信号がローであるため第２のスイッチ（ＳＷ２（ｉ））がターンオンされている。したがって、電荷伝送実行信号（ＴＧＸ（ｉ））は、第２のスイッチ（ＳＷ２（ｉ））を経て電荷伝送素子１３０に伝達される。

時間ｔ２になれば、前ブースティング信号（ＢＳＴＰ）がハイになる。第１のスイッチ（ＳＷ１）がターンオフされ、ブースティングキャパシタ（ＣＢＳＴ）がフローティングされる。前ブースティング信号（ＢＳＴＰ）と電荷伝送実行信号（ＴＧＸ（ｉ））のＡＮＤ演算信号がハイになるため、第２のスイッチ（ＳＷ２（ｉ））がターンオフされ、第３のスイッチ（ＳＷ３（ｉ））がターンオンされる。

時間ｔ３になれば、ブースティング制御信号（ＢＳＴＸ）がハイになる。ブースティングキャパシタ（ＣＢＳＴ）は、充電された電荷をポンピングする。前述したようにブースティング電圧（Ｖｂｓｔ）は、［数１］のように計算でき、電荷伝送信号（ＴＧ（ｉ））は、Ｖｄｄ＋Ｖｂｓｔに上昇する。

図８は、本発明の他の実施形態によるＣＭＯＳイメージセンサーのブースティングセクション及びスイッチングセクションの回路図である。図９は、関連タイミング図である。但し、図６〜図８と同一又は当該部分は同一な図面符号を使用して説明したり省略する。通常的な素子についての具体的な説明は省略される。

先ず、図８を参照すれば、ブースティングセクション４０は、外部電源電圧（Ｖｄｄ）をブースティングして、スイッチングセクション５０にブースティングされた電圧信号を提供する。

ブースティングキャパシタ（ＣＢＳＴ）は、外部電源電圧（Ｖｄｄ）によって充電され、ブースティング制御信号（ＢＳＴＸ）がハイになるとき、充電された電荷をポンピングして外部電源電圧（Ｖｄｄ）より高い電圧（ブースティングされた電圧信号）を提供する役割を果たす。また、第１のスイッチ（ＳＷ１）は前ブースティング信号（ＢＳＴＰ）の反転信号によって制御される。

スイッチングセクション５０は、駆動信号提供セクション３０から電荷伝送実行信号（ＴＧＸ（ｉ））を受信し、ブースティングセクション４０からブースティングされた電圧信号を受信して、二つの信号のうち一つの信号を選択的に電荷伝送素子１３０に伝達する。すなわち、電荷伝送実行信号（ＴＧＸ（ｉ））は、第２のスイッチ（ＳＷ２（ｉ））を通じて、ブースティングされた電圧信号は第３のスイッチ（ＳＷ３（ｉ））を通じて電荷伝送素子１３０（図２参照）に伝達される。

ブートストラップキャパシタ（ＣＢＳ（ｉ））は、第３のスイッチ（ＳＷ３（ｉ））のゲートとソースとを電気的に連結し、ゲートとソースとの間に所定の電圧差を維持させる。ブートストラップキャパシタ（ＣＢＳ（ｉ））のキャパシタンスは、寄生キャパシタと関連した素子のジャンクションリーケージ成分を補償する程度であれば良いため、０．００１ｐＦ〜０．１ｐＦの範囲でありうる。

ブートストラップキャパシタ（ＣＢＳ（ｉ））は、第４のスイッチ（ＳＷ４（ｉ））及び第５のスイッチ（ＳＷ５（ｉ））がターンオンされるとき外部電源電圧（Ｖｄｄ）によって充電される。第４のスイッチ（ＳＷ４（ｉ））及び第５のスイッチ（ＳＷ５（ｉ））は、電荷伝送実行信号（ＴＧＸ（ｉ））の反転信号と前ブースティング信号（ＢＳＴＰ）のＮＯＲ演算信号によって制御される。

ブートストラップキャパシタ（ＣＢＳ（ｉ））が外部電源電圧（Ｖｄｄ）に充電される前に、第６のスイッチ（ＳＷ６（ｉ））が活性化されて接地電圧への放電パスが形成されるため、ブートストラップキャパシタ（ＣＢＳ（ｉ））は０Ｖにリセットされる。第６のスイッチ（ＳＷ６（ｉ））は、電荷伝送実行信号（ＴＧＸ（ｉ））の反転信号によって制御される。

ブートストラップ抵抗（ＲＢＳ（ｉ））は、第５のスイッチ（ＳＷ５（ｉ））がターンオンされるとき、ノードＩとノードＪの間の電圧差を維持する役割を果たす。第５のスイッチ（ＳＷ５（ｉ））がターンオフされれば、ノードＩとノードＪは同一な電圧ポテンシャルを維持する。

前述した例で、ブースティングセクション４０及びスイッチングセクション５０を形成する回路は動作特性及び製造工程上の特性上通常のＮＭＯＳトランジスターで回路を構成することが好ましい。

図９を参照して図８のＣＭＯＳイメージセンサーのブースティングセクション４０及びスイッチングセクション５０の動作を詳細に説明する。

時間ｔ１までの時間（０＜ｔ＜ｔ１）には、前ブースティング信号（ＢＳＴＰ）がローであるため第１のスイッチ（ＳＷ１）がターンオンされ、電荷伝送実行信号（ＴＧＸ（ｉ））もローであるため、第６のスイッチ（ＳＷ６（ｉ））がターンオンされる。

第１のスイッチ（ＳＷ１）は、ＮＭＯＳトランジスターであるため、ノードＥは、Ｖｄｄ−Ｖｔｈで充電される。したがって、ブースティングキャパシタ（ＣＢＳＴ）の電圧（Ｖ（ＣＢＳＴ））はＶｄｄ−Ｖｔｈになる。第６のスイッチ（ＳＷ６（ｉ））がターンオンされているため、ノードＨは０Ｖで維持される。したがって、第３のスイッチ（ＳＷ３（ｉ））はターンオフされた状態である。

電荷伝送実行信号（ＴＧＸ（ｉ））及び前ブースティング信号（ＢＳＴＰ）は、ローであるためノードＧがハイになる。したがって、第２のスイッチ（ＳＷ２（ｉ））はターンオンされて電荷伝送信号（ＴＧ（ｉ））はローになる。

時間ｔ１で、第２のスイッチ（ＳＷ２（ｉ））がターンオンされた状態で電荷伝送実行信号（ＴＧＸ（ｉ））がハイになる。したがって、電荷伝送信号（ＴＧ（ｉ））はＶｄｄ−Ｖｔｈになる。

ここで、第４のスイッチ（ＳＷ４（ｉ））と第５のスイッチ（ＳＷ５（ｉ））がターンオンされ、第６のスイッチ（ＳＷ６（ｉ））はターンオフされる。したがって、ブートストラップキャパシタ（ＣＢＳ（ｉ））はＶｄｄ−Ｖｔｈで充電され、ノードＨはＶｄｄ−Ｖｔｈになる。その結果、第３のスイッチ（ＳＷ３（ｉ））がターンオンされる。ところで、第３のスイッチ（ＳＷ３（ｉ））がターンオンされれば、ノードＥの電圧Ｖｄｄ−ＶｔｈがノードＪに伝達される。ブートストラップ抵抗（ＲＢＳ（ｉ））はノードＪとノードＩとの間で電圧降下を生じさせる。したがって、ノードＪの電圧はＶｄｄ−Ｖｔｈで、ノードＩの電圧は０Ｖで維持させる。

時間ｔ２で前ブースティング信号（ＢＳＴＰ）がハイになる。したがって、第１のスイッチ（ＳＷ１）及び第２のスイッチ（ＳＷ２（ｉ））がターンオフされる。だが、ノードＥの電圧は第３のスイッチ（ＳＷ３（ｉ））を通じてノードＪに伝達されるため、電荷伝送信号（ＴＧ（ｉ））はＶｄｄ−Ｖｔｈを維持できる。

また、時間ｔ２で第４のスイッチ（ＳＷ４（ｉ））及び第５のスイッチ（ＳＷ５（ｉ））もターンオフされる。したがって、ノードＩは、ノードＪと同一な電圧、Ｖｄｄ−Ｖｔｈになる。したがって、ノードＩが０ＶからＶｄｄ−Ｖｔｈになりながら、ブートストラップキャパシタ（ＣＢＳ（ｉ））はブースティング動作を行ってノードＨは２Ｖｄｄ−２Ｖｔｈになる。

時間ｔ３でブースティング制御信号（ＢＳＴＸ）がハイになる。したがって、ブースティングキャパシタ（ＣＢＳＴ）は、充電された電荷をポンピングする。ところで、電荷伝送信号（ＴＧ（ｉ））が提供される電荷伝送素子１３０を外部から見れば、数ｐＦのキャパシタンスを有するローディングキャパシタ（ＣＴＧ（ｉ））が設けられるように見える。したがって、ブースティングキャパシタ（ＣＢＳＴ）はローディングキャパシタ（ＣＴＧ（ｉ））と前述した［数１］によって電荷を分配するようになる。したがって、ブースティングキャパシタ（ＣＢＳＴ）が充電された電荷をポンピングすればノードＥをＶｂｓｔ＋Ｖｄｄ−Ｖｔｈにできる。

但し、ブースティングキャパシタ（ＣＢＳＴ）がローディングキャパシタ（ＣＴＧ（ｉ））に比べて十分に大きければブースティング電圧（Ｖｂｓｔ）は、外部電源電圧（Ｖｄｄ）のようであると看做すことができる。したがって、ブースティング電圧（Ｖｂｓｔ）を十分に高めるためにはブースティングキャパシタ（ＣＢＳＴ）のキャパシタンスが大きいほど好ましい。実施形態で、ブースティングキャパシタ（ＣＢＳＴ）のキャパシタンスはローディングキャパシタ（ＣＴＧ（ｉ））のキャパシタンスの２倍〜１０倍でありうる。

第３のスイッチ（ＳＷ３（ｉ））は、ターンオンされている状態なので、ノードＥの電圧は、ノードＪに伝達され、電荷伝送信号（ＴＧ（ｉ））はＶｂｓｔ＋Ｖｄｄ−Ｖｔｈになる。ところで、ノードＩの電圧がノードＪのように上昇するのでブートストラップキャパシタ（ＣＢＳ（ｉ））のブースティング動作によってノードＨの電圧がＶｂｓｔ＋２Ｖｄｄ−２Ｖｔｈになる。

時間ｔ４でブースティング実行信号（ＢＳＴＸ）がローになれば、ブースティングキャパシタ（ＣＢＳＴ）の電圧（ＶＣＢＳＴ）が再びＶｄｄ−Ｖｔｈになり、ノードＥはＶｄｄ−Ｖｔｈになる。

この際、やはり第３のスイッチ（ＳＷ３（ｉ））は、ターンオンされている状態であるためノードＥの電圧がノードＪに伝達されるので電荷伝送信号（ＴＧ（ｉ））はＶｄｄ−Ｖｔｈになる。したがって、ノードＩの電圧はノードＪのように落ちるため、ノードＨの電圧も２Ｖｄｄ−２Ｖｔｈになる。

時間ｔ５で前ブースティング信号（ＢＳＴＰ）がローになる。したがって、第１のスイッチ（ＳＷ１）及び第２のスイッチ（ＳＷ２（ｉ））がターンオンされる。この際、第４のスイッチ（ＳＷ４（ｉ））及び第５のスイッチ（ＳＷ５（ｉ））がターンオンされるためノードＨの電圧は、Ｖｄｄ−Ｖｔｈになり、ノードＩの電圧は０Ｖになる。

時間ｔ６で電荷伝送実行信号（ＴＧＸ（ｉ））がローになる。第４のスイッチ（ＳＷ４（ｉ））及び第５のスイッチ（ＳＷ５（ｉ））がターンオフされ、第６のスイッチ（ＳＷ６（ｉ））がターンオンされる。その結果、ブートストラップキャパシタ（ＣＢＳ（ｉ））が０Ｖに放電される。この際、ノードＨの電圧が０Ｖに維持されるため第３のスイッチ（ＳＷ３（ｉ））はターンオフされる。

ローである電荷伝送実行信号（ＴＧＸ（ｉ））が第２のスイッチ（ＳＷ２（ｉ））を通じて電荷伝送素子に伝達されるため、電荷伝送信号（ＴＧ（ｉ））がローになる。

図１０は、本発明の他の実施形態によるＣＭＯＳイメージセンサーのタイミング図である。図１１は、図１０を参照して説明されるＣＭＯＳイメージセンサーの動作を説明するための概念図とポテンシャル図である。図１１で、動作前のポテンシャルレベルは点線に、動作後のポテンシャルレベルは実線に表示する。

図２〜図９で説明された例でのように光電変換素子（例えば、フォトダイオード）を用いるＣＭＯＳイメージセンサーの駆動を図１０及び図１１を参照して詳細に説明する。一般に、画素配列部１０（図１参照）に設けられる全ての単位画素は、共通的に電荷を蓄積するようになる。また、リセット信号（ＲＳＴ）、画素選択信号（ＲＯＷ）は画素配列部１０の各行に設けられる単位画素に共通した信号である。すなわち、特定した行に設けられる単位画素は固有なリセット信号（ＲＳＴ）、画素選択信号（ＲＯＷ）が提供される。

画素配列部１０には、Ｎ本の行より成っており、各行はＲＯＷ（１），……，ＲＯＷ（ｉ），ＲＯＷ（ｉ＋１），……，ＲＯＷ（Ｎ）の順序に順次に読み出される。説明の便宜上ＲＯＷ（ｉ）を主として説明する。前述したように、画素選択信号（ＲＯＷ）、リセット信号（ＲＳＴ）、電荷伝送信号（ＴＧ）は制御部（図示せず）によって制御される行駆動部２０が画素配列部１０に提供する。画素配列部１０は、こうした多数の信号（ＲＯＷ、ＲＳＴ、ＴＧ）が提供されて電荷を蓄積し、蓄積された電荷を電荷検出素子１２０に伝送し、電荷検出素子１２０で雑音レベルと信号レベルとを二重にサンプリングするサンプリング動作が遂行される。

図１０及び図１１を参照すれば、時間ｔ１までの区間（０＜ｔ＜ｔ１）は非選択状態である。すなわち、画素選択信号（ＲＯＷ（ｉ）、ＲＯＷ（ｉ＋１））、リセット信号（ＲＳＴ（ｉ）、ＲＳＴ（ｉ＋１））、電荷伝送信号（ＴＧ（ｉ）、ＴＧ（ｉ＋１））はローである。ところで、電荷伝送素子１３０は、過度な光エネルギーが照射されたとき発生しうる光電変換素子１１０でのオーバーフロー現象を防ぐため空乏型トランジスター又は低いスレッショルド電圧（Ｖｔｈ）を有する増加型トランジスターを使用する。したがって、電荷伝送素子１３０が非活性時にも所定のチャネルが形成されて一定量以上の電荷が電荷伝送素子１３０を通じて電荷検出素子１２０に抜けるようになる。

時間ｔ１で画素選択信号（ＲＯＷ（ｉ））がハイになれば、選択素子１６０は、活性化される。すなわち、電荷検出素子１２０に貯蔵された電荷が選択された単位画素１００と連結された垂直信号ラインを通じて読み出されることができるように準備される。この際、リセット信号（ＲＳＴ（ｉ））が同時にハイになって、電荷検出素子１２０がＶｄｄでリセットされる。勿論、画素選択信号（ＲＯＷ（ｉ））、リセット信号（ＲＳＴ（ｉ））が同時にハイにならず、リセット信号（ＲＳＴ（ｉ））が後にハイになっても良い。

時間ｔ２でリセット信号（ＲＳＴ（ｉ））はローになる。リセット信号（ＲＳＴ（ｉ））がローになれば、各画素毎に他のオフセットレベル、すなわち雑音レベルが垂直信号ラインを通じて読み出される。図面には表示しないが、垂直信号ラインの雑音レベルは、例えばサンプルホールドパルス（ＳＨＰ）によって相関二重サンプラー７０（図１参照）に保有される。

時間ｔ３で電荷伝送信号（ＴＧ（ｉ＋１））はハイになれば、電荷伝送素子１３０はターンオンされる。すなわち、光電変換素子１１０から電荷検出素子１２０へ蓄積された電荷を伝送する。この際、電荷検出素子１２０は、寄生キャパシタンスを有しているため、電荷が累積的に貯蔵される。したがって、電荷検出素子１２０のポテンシャルは変化する。ここで、このように電荷伝送素子１３０が活性化された期間（時間ｔ３から時間ｔ６までの期間）を伝送期間という。

ところで、光電変換素子１１０に蓄積された電荷が全部電荷検出素子１２０に伝送されることができない。このように光電変換素子１１０に残された電荷は、次回の読み出し動作時に残像に現れる。光電変換素子１１０の電荷蓄積容量減少の原因になったりする。

時間ｔ４で電荷伝送信号（ＴＧ（ｉ））は、外部電源電圧（Ｖｄｄ）より高いブースティングされた電圧信号になる。これにより、電荷伝送素子１３０のポテンシャルを光電変換素子１１０のポテンシャルより高めることができる。したがって、光電変換素子１１０に残された電荷が全て電荷検出素子１２０に伝送できる。

時間ｔ５で電荷伝送信号（ＴＧ（ｉ））は、再びハイになり、時間ｔ６で電荷伝送信号（ＴＧ（ｉ））はローになる。電荷伝送信号（ＴＧ（ｉ））がローになれば、変化した電荷検出素子１２０のポテンシャル、すなわち信号レベルが垂直信号ライン１２を通じて読み出される。図面には表示されないが、垂直信号ライン１２上の信号レベルは、例えばサンプルホールドパルス（ＳＨＤ）によって相関二重サンプラー７０に保有される。

すなわち、一つの単位画素１００で雑音レベルと信号レベルがそれぞれ順次にサンプリングされる。勿論、信号レベルが前にサンプリングされ、その後に雑音レベルがサンプリングされても良い。

このような動作によれば、雑音レベルと信号レベルの出力が所定のスイッチを用いて制御されるので、同一な経路を使用しても固定的な雑音レベルが理論上発生しない。また、雑音レベルと信号レベルが順次に出力されるので、別途のメモリを利用せずとも差動回路である相関二重サンプラーによって雑音レベルと信号レベルの差異を獲得できる。したがって、システムデザイン及び動作が単純化できる。

以後には、映像信号処理部（図示せず）が画面を表示するまで、多数の処理過程を経る。例えば、相関二重サンプラー７０は、雑音レベルと信号レベルの差異レベルを出力するようになる。したがって、単位画素１００及び垂直信号ライン１２の特性分散による固定的な雑音レベルが抑制される。また、アナログ−ディジタルコンバーター８０は、相関二重サンプラー７０から出力されるアナログ信号を受信してディジタル信号を出力する。

時間ｔ７で画素選択信号（ＲＯＷ（ｉ＋１））がハイになる。以後の動作はｉ番目行と同一である。すなわち、リセット信号（ＲＳＴ（ｉ＋１））がハイになって電荷検出素子１２０をＶｄｄでリセットし、電荷伝送信号（ＴＧ（ｉ））が提供される。非選択画素行（ＴＧ（ｉ＋１））の状態は、選択された画素行（ＴＧ（ｉ））に印加される電圧より低い電圧によって特徴とされる。

図１２は、本発明のさらに他の実施形態によるＣＭＯＳイメージセンサーのブースティングセクション及びスイッチングセクションを説明するための回路図である。図１２で説明される例示的な回路は、図６で前述した回路と多くの面で類似する。したがって、二つ実施形態の間の共通的な素子についての説明は省略する。

図１２の回路は、各電荷伝送信号ライン（すなわち、ＴＧ）に印加される電圧をスイッチングするゲートロジック（すなわち、デュアルＡＮＤゲート）が省略される。前ブースティング信号（ＢＳＴＰ）の反転信号は、第１のスイッチ（ＳＷ１）に印加される。ブースティング制御信号（ＢＳＴＸ）と前ブースティング信号（ＢＳＴＰ）の間のタイミング関係に応じて、第１のスイッチ（ＳＷ１）は、ノードＥの電圧をブースティングしてブースティングされた電圧を各電荷伝送信号ラインに印加する。シングルプル、ダブルスロースイッチ組合せ（ＳＷ２（ｉ）、 ＳＷ３（ｉ）又は ＳＷ２（ｉ＋１）、 ＳＷ３（ｉ＋１））は第１のスイッチと連関して動作して、電荷伝送実行信号 （ＴＧＸ（ｉ））とブースティングされた電圧信号の間をスイッチングする。

図１３は、本発明のさらに他の実施形態によるイメージセンサーのブースティング部及びスイッチング部を説明するための回路図である。図１３で説明される例示的な回路は、図８で前述した回路と多くの面で類似する。図１４は、図１３で説明される回路の駆動において、信号の間の例示的な関係を説明するためのタイミング図である。

図８と図１３で説明される回路を比較すれば、図１３でスイッチングセクション５０は、次の通りの方式に変更された。先ず、制御ブロック９０がスイッチングセクション５０に追加される。実施形態で制御ブロック９０は、Ｖｄｄと接地との間に連結された第４及び第５のスイッチ（ＳＷ４、ＳＷ５）を含む。制御ブロック出力信号（例えば、ノードＨの電圧）はスイッチング素子（ＳＷ４、ＳＷ５）の共通連結端からタッピングされる。リセット信号（ＲＳＴ）と行選択信号（ＲＯＷ）は、ＮＡＮＤゲートに印加され、ＮＡＮＤゲート出力信号の反転信号が第４のスイッチ（ＳＷ４）のゲートに制御信号として印加される。行選択信号の反転信号が第５のスイッチ（ＳＷ５）のゲートに制御信号として印加される。

リセット信号と行選択信号のタイミング駆動を見れば、制御ブロック出力信号は、第３のスイッチ（ＳＷ３）のゲートに印加され、ブートストラップキャパシタ（ＣＢＳ）を充電する。スイッチングセクション５０は、ソースノードで電荷伝送実行信号（ＴＧＸ）を受信し、ゲートで電荷伝送実行信号（ＴＧＸ）の反転信号を受信する第２のスイッチ（ＳＷ２）をさらに含む。第２及び第３のスイッチのドレーン、ブートストラップキャパシタ（ＣＢＳ）の一端は、電荷伝送信号ライン（ＴＧ）に共通連結される（ノードＩ）。

図１３の回路の例示的な動作は、図１４で説明される。時間ｔ１で行選択信号（ＲＯＷ）はハイになり、第４のスイッチ（ＳＷ４）はターンオンされ、第５のスイッチ（ＳＷ５）はターンオフされる。その結果、Ｖｄｄ−Ｖｔｈ４はノードＨにディベロップされる。その後、時間ｔ２でリセット信号（ＲＳＴ）はローになり、第４のスイッチはターンオフされる。Ｖｔｈ４は、第４のスイッチ（ＳＷ４）のスレッショルド電圧である。

時間ｔ３で、前ブースティング信号（ＢＳＴＰ）と電荷伝送実行信号（ＴＧＸ）がハイになる。それにより第１及び第２のスイッチ（ＳＷ１及びＳＷ２）がターンオフされる。その結果、２Ｖｄｄ−Ｖｔｈ４−Ｖｔｈ１がノードＨにディベロップされ、Ｖｄｄ−Ｖｔｈ１が電荷伝送信号（ＴＧ）にディベロップされる。ここで、Ｖｔｈ１は第１のスイッチ（ＳＷ１）のスレッショルド電圧である。

時間ｔ４で、ブースティング制御信号（ＢＳＴＸ）はハイになる。それで、ノードＥの電圧は、Ｖｄｄ＋Ｖｂｓｔ−Ｖｔｈ１（Ｖｂｓｔは、ブースティング電圧）でブースティングされる。こうしたブースティングされた電圧は、ノードＨの電圧ポテンシャルがＶｂｓｔ＋２Ｖｄｄ−Ｖｔｈ４−Ｖｔｈ１になるようにする。電荷伝送信号ライン（ＴＧ）の電圧はＶｂｓｔ＋Ｖｄｄ−Ｖｔｈ１になる。

時間ｔ５で、ブースティング制御信号（ＢＳＴＸ）、前ブースティング信号（ＢＳＴＰ）、電荷伝送実行信号（ＴＧＸ）は全てローになる。ノードＨと電荷伝送信号ライン（ＴＧ）の電圧は、それぞれブースティングされない状態に変わる。

図１５Ａ、図１５Ｂ、図１５Ｃは関連図面である。図１５Ａは、本発明のさらに他の実施形態によるブースティングセクション４０、スイッチングセクション５０、駆動信号提供セクション３０の一部を説明するための図面である。ここで、ブースティングセクション４０は、ブースティング制御信号（ＢＳＴＸ）とＶｄｄとの間に連結されたブースティングキャパシタ（ＣＢＳＴ）を含み、ブースティングキャパシタ（ＣＢＳＴ）とＶｄｄは伝達信号（ＴＸ）（すなわち、電荷伝送実行信号（ＴＧＸ）又は電荷伝送信号（ＴＧ））の制御に応じて選択的に連結される。

駆動信号提供セクション３０の例示的な一部は、図１５Ａに説明される。こうした一部は、行駆動部のスイッチングセクション５０に提供されるリセット信号（ＲＳＴ）と行選択信号（ＲＯＷ）のシュードバージョン（pseudo version）を生成する回路である。リセット信号（ＲＳＴ）は、マスタータイミング生成部（図示せず）から提供された第１のマスタータイミング信号（ＴＧＢ）から始まる。これと類似して、行選択信号（ＲＯＷ）はマスタータイミング生成部から提供された第２のマスタータイミング信号（ＧＳＷ）から始まる。一実施形態で、第１及び第２のマスタータイミング信号は、駆動信号提供セクション３０に約１．５Ｖの電圧のハイレベルで提供される。そうすれば、各マスタータイミング信号は、それぞれ所定遅延タイミングチェーンを経てレベルシフター（ＬＳ１、ＬＳ２）で提供される。リセット及び行選択信号は、所定の遅延特性を有するレベルシフターから生成されて、約２．５Ｖの高められた電圧のハイレベルになる。こうしたリセット信号及び行選択信号は、スイッチングセクション５０に印加される。

スイッチングセクション５０で、行選択信号の反転信号は、第４のスイッチ（ＳＷ４）のゲート及びＮＡＮＤゲートの入力端に印加されるが、ＮＡＮＤゲートの入力端はリセット信号も入力される。リセット信号と行選択信号の反転信号のＮＡＮＤ演算信号は、第３のスイッチ（ＳＷ３）のゲートに印加される。第３及び第４のスイッチ（ＳＷ３、ＳＷ４）は、Ｖｄｄと接地との間に連結される。第３及び第４のスイッチ組合せのタッピングされた出力は第５のスイッチのゲートに印加され、ブートストラップキャパシタ（ＢＳＴＣ）の第１の側端を充電する。

スイッチングセクション５０は、電荷伝送信号ライン（ＴＧ）の電圧を調節し、電荷伝送実行信号（ＴＧＸ）の反転信号によってゲーティングされる第２のスイッチ（ＳＷ２）を含む。第５のスイッチ（ＳＷ５）は、ブースティングセクション４０の動作と関連するようにノードＥと連結され、電荷伝送信号ライン（ＴＧ）の出力と連結されたブートストラップキャパシタ（ＣＢＳ）の第２の側端に連結される。

図１５Ａで説明された例示的回路の動作は入力信号（ＢＳＴＸ、ＴＸ、ＴＧＢ、ＧＳＷ）のタイミング図（図１５Ｂ）を参照して理解でき、図１５Ｃは電荷伝送信号ライン（ＴＧ）の出力電圧を示す。

この実施形態の動作は前述した例の説明と類似する。したがって、本発明の属する技術の当業者は、入力スイッチング信号のタイミングによるスイッチの動作を通じて、電荷伝送信号ライン（ＴＧ）の出力ノード（Ｋ）のブースティングされた電圧が生成されることを理解できる。勿論、前述した実施形態で提供されたように、こうしたブースティングされた出力電圧は、ブースティングキャパシタ値の選択によって決めることができる。

多くのＣＭＯＳイメージセンサーは、ホストシステムオペレーターが電荷蓄積時間（各画素の光電変換素子（すなわち、フォトダイオード）に電荷が蓄積される時間）を制御するシャッター機能を有している。シャッター機能は、例えば以前のフィルムカメラの露出セッティングと類似する。最大利得を得るため、シャッター機能を実行させる制御信号は、個々の画素に選択的に適用されなければならない。こうした場合、ＣＭＯＳイメージセンサーの各行及び／又は画素にシャッターイネーブル信号を応用することが、電荷伝送信号のグループ電圧ブースティングに逆効果を起こしてはいけない。

本発明の実施形態は、シャッター機能を有するＣＭＯＳイメージセンサーに応用でき、前述した電圧ブースティング機能と衝突せず画素配列部にシャッターイネーブル信号を選択的に適用させうる。図１６に説明された回路の例のように、制御ブロック９０は、シャッターイネーブル信号と行選択信号（ＲＯＷ）をＯＲ演算できる。

図１６で示された回路の機能は、図１３の実験例の回路と類似する。図１７、図１８に示されたタイミング図を比較して見れば、エレクトリックシャッター機能が選択されない場合（すなわち、図１７のようにシャッターイネーブル信号がハイ）とエレクトリックシャッター機能が選択された場合（すなわち、図１８のようにシャッターイネーブル信号がロー）との間に何等逆効果がないことが分かる。

図１９〜図２２に含まれた例示的回路図は、駆動信号提供セクション３０と、ブースティングセクション４０と、画素配列部１０及び関連制御信号の間の多様な構造及び配列を説明する。

図１９を参照すれば、ＣＭＯＳイメージセンサーは、多数のブースティングセクション４０＿１，４０＿２，．．．，４０＿Ｍと、多数のスイッチングセクション５０＿１，５０＿２，．．．，５０＿Ｍと、を含む。本発明の他の実施形態によるＣＭＯＳイメージセンサーでは、１００本の行毎にそれぞれブースティングセクション４０＿１，４０＿２，．．．，４０＿Ｍ及びスイッチングセクション５０＿１，５０＿２，．．．，５０＿Ｍが設けられる。勿論、多数の行を多数の帯域に分割し、それぞれの帯域毎にブースティングされた電圧信号を供給できても良く、これに限定されることではない。このように行駆動部を小さいブロックにグループ化する構造に限定することによって、小さいブロックはブースティングセクション４０＿１，４０＿２，．．．，４０＿Ｍとスイッチングセクション５０＿１，５０＿２，．．．，５０＿Ｍの組合せによって活性化されるので、画素配列部を形成する多数の行ラインのバルク（すなわち、容量性ローディング）寄生効果を減らすことができる。

図２０で説明される構造は、一つのブースティングセクション４０を用いてブースティング電圧を多数のスイッチングセクション５０＿１，５０＿２，．．．，５０＿Ｍに提供する。付加的に、こうした実施形態は、行駆動部を横切るリセット信号、行選択信号、電荷伝送実行信号、電荷伝送信号の一つの流れ及び連結のみが可能である。

図２１で説明された構造は分離された多数のブースティングセクション４０＿１，４０＿２，．．．，４０＿Ｍとスイッチングセクション５０＿１，５０＿２，．．．，５０＿Ｍとを備え、各ブースティングセクション４０とスイッチングセクション５０が多数の画素行グループと連結された場合である。付加的に、本実施形態では、リセット信号、行選択信号、電荷伝送実行信号、電荷伝送信号の他の流れ及び連結がありうる。制御信号の流れ及び連結は、各ブースティングセクションとスイッチングセクションとを構成する回路によって総じて決定される。言い換えれば、ブースティングセクション及び／又はスイッチングセクションの他の実施形態は、所望のブースティング電荷伝送信号を効果的に生成できる。こうした他の実施形態は色々の理由のために、ＣＭＯＳイメージセンサーで一般に使用される多様な制御信号を用いてこうした信号を生成できる。したがって、システム設計者の選択に応じてブースティングセクション及びスイッチングセクションに関するレイアウト及び制御信号のアプリケーションを決定できる。

また、図２２に説明された構造はただの一つのブースティングセクション４０が多数のスイッチングセクション５０＿１，５０＿２，．．．，５０＿Ｍにブースティング電圧を提供する。しかしながら、駆動信号提供セクション３０にシャッターイネーブル信号を提供することはリセット信号、行選択信号、電荷伝送実行信号、電荷伝送信号の他の可能な流れ及び連結によって説明される。

説明の便宜上、全ての単位画素の信号が独立的に読み出される全画素独立読み取りモードについて説明したが、これに制限されない。本発明の属する技術分野の当業者は本発明の実施形態がＣＭＯＳイメージセンサーの駆動で通常的に理解される全てのモードで応用可能なことが分かる。

また、本発明の多様な実施形態によるＣＭＯＳイメージセンサーの単位画素は、キャリヤとして負電荷を使用し、ＮＭＯＳトランジスターを使用したが、これに制限されない。すなわち、キャリヤとして正電荷を使用し、ＰＭＯＳトランジスターを使用でき、電圧の極性もまたこれにより変更可能である。

本発明の属する技術分野の当業者は、本発明の実施形態によるＣＭＯＳイメージセンサーは、付加的な信号処理チップ、フォーカシングレンズ及び／又は光フィルタリング素子を含み、所定の電気装置内に内蔵されるモジュール型でありうる。

以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。

本発明は、イメージセンサーに適用されうる。

ＣＭＯＳイメージセンサーで使用される通常的なホストシステムのブロック図である。 本発明の一実施形態によるＣＭＯＳイメージセンサーの例示的ブロック図である。 本発明の一実施形態によるＣＭＯＳイメージセンサーの単位画素の例示的回路図である。 本発明の一実施形態によるＣＭＯＳイメージセンサーの単位画素の概念的平面図である。 本発明の一実施形態によるＣＭＯＳイメージセンサーの電荷伝送素子の選択的特性を説明するためのグラフである。 本発明の一実施形態によるＣＭＯＳイメージセンサーの電荷伝送素子の選択的特性を説明するためのグラフである。 本発明の一実施形態によるＣＭＯＳイメージセンサーのブースティングセクションとスイッチングセクションとを説明するための例示的概念図である。 図６の例示的ＣＭＯＳイメージセンサーのブースティングセクションとスイッチングセクションの駆動をさらに説明するためのタイミング図である。 本発明の一実施形態によるＣＭＯＳイメージセンサーのブースティングセクションとスイッチングセクションとを説明するための例示的回路図である。 図８のＣＭＯＳイメージセンサーのブースティングセクションとスイッチングセクションとをさらに説明するためのタイミング図である。 本発明の一実施形態によるＣＭＯＳイメージセンサーの駆動を説明するためのタイミング図である。 本発明の一実施形態によるＣＭＯＳイメージセンサーを説明するための概念図と関連ポテンシャル図である。 本発明の他の実施形態によるＣＭＯＳイメージセンサーのブースティングセクションとスイッチングセクションとを説明するための例示的回路図である。 本発明のさらに他の実施形態によるＣＭＯＳイメージセンサーのブースティングセクションとスイッチングセクションとを説明するための例示的回路図である。 図１３で説明されたＣＭＯＳイメージセンサーの動作を説明するためのタイミング図である。 本発明のさらに他の実施形態によるＣＭＯＳイメージセンサーの駆動信号提供セクションの一部と、ブースティングセクションと、スイッチングセクションと、を説明するための例示的回路図である。 図１５Ａに説明されたＣＭＯＳイメージセンサーの入力を説明するためのタイミング図である。 図１５Ａに説明されたＣＭＯＳイメージセンサーの電荷伝送信号の出力電圧ウェーブフォームである。 本発明のさらに他の実施形態によるＣＭＯＳイメージセンサーのブースティングセクションとスイッチングセクションとを説明する例示的回路図である。 図１６に説明されたＣＭＯＳイメージセンサーの駆動を説明するためのタイミング図である。 図１６に説明されたＣＭＯＳイメージセンサーの駆動を説明するためのタイミング図である。 本発明の付加的な実施形態によるＣＭＯＳイメージセンサーのブースティングセクションとスイッチングセクションの多様な構造と信号連結を説明するためのブロック図である。 本発明の付加的な実施形態によるＣＭＯＳイメージセンサーのブースティングセクションとスイッチングセクションの多様な構造と信号連結を説明するためのブロック図である。 本発明の付加的な実施形態によるＣＭＯＳイメージセンサーのブースティングセクションとスイッチングセクションの多様な構造と信号連結を説明するためのブロック図である。 本発明の付加的な実施形態によるＣＭＯＳイメージセンサーのブースティングセクションとスイッチングセクションの多様な構造と信号連結を説明するためのブロック図である。

符号の説明

１ ＣＭＯＳイメージセンサー
１０ 画素配列部
２０ 行駆動部
３０ 駆動信号提供セクション
４０ ブースティングセクション
５０ スイッチングセクション
７０ 相関二重サンプラー
８０ アナログ−ディジタルコンバーター
１１０ 光電変換素子
１２０ 電荷検出素子
１３０ 電荷伝送素子
１４０ リセット素子
１５０ 増幅素子
１６０ 選択素子

Claims (53)

1. 単位画素の行を含む画素配列部であって、各単位画素は電源電圧を受信し、光電変換素子から電荷検出素子へ電荷を伝送する電荷伝送素子を含む画素配列部；および
   前記電荷伝送素子に電荷伝送信号を提供する行駆動部；
   を含み、
   前記電荷伝送素子はＣＭＯＳイメージセンサーの電荷伝送素子であり、
   前記電荷伝送信号は、電荷伝送期間の間に、前記電源電圧を有する電圧信号の区間と、前記電源電圧より大きい電圧を有するブースティングされた電圧信号の区間とを有し、
   前記電源電圧を有する電圧信号の区間は、前記ブースティングされた電圧信号の区間の前後に隣接することを特徴とするＣＭＯＳイメージセンサー。
2. 前記行駆動部は、
   電荷伝送実行信号を提供する駆動信号提供セクション；
   前記ブースティングされた電圧信号を少なくとも一部の間提供するブースティングセクション；および
   前記電荷伝送実行信号と前記ブースティングされた電圧信号とを受信して電荷伝送信号を提供するスイッチングセクション；
   を含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
3. 前記ブースティングセクションは、電源電圧で充電されるブースティングキャパシタを含むこと
   を特徴とする請求項２に記載のＣＭＯＳイメージセンサー。
4. 前記スイッチングセクションは、前記ブースティングされた電圧信号が生成される間前記ブースティングキャパシタと電荷を分配するブートストラップキャパシタとをさらに含むことを特徴とする請求項３に記載のＣＭＯＳイメージセンサー。
5. 前記駆動信号提供セクションは、リセット信号と行選択信号とを前記単位画素の行にさらに提供し、前記リセット信号及び行選択信号は前記電荷伝送期間を限定することを特徴とする請求項２に記載のＣＭＯＳイメージセンサー。
6. 前記単位画素の雑音及び信号レベルの間の差異を示すアナログ差異信号を出力する相関二重サンプラーをさらに含むことを特徴とする請求項２に記載のＣＭＯＳイメージセンサー。
7. 前記差異レベル信号をディジタル信号に変換するアナログディジタルコンバーターをさらに含むことを特徴とする請求項６に記載のＣＭＯＳイメージセンサー。
8. 前記ブースティングされた電圧信号は、前記光電変換素子に印加された電圧ポテンシャルよりさらに高い電圧ポテンシャルを前記電荷伝送素子に提供することを特徴とする請求項２に記載のＣＭＯＳイメージセンサー。
9. 前記ブースティングされた電圧信号は、階段形の電圧信号を含むことを特徴とする請求項２に記載のＣＭＯＳイメージセンサー。
10. 前記ブースティングキャパシタは、約１０ｐＦ〜２０ｐＦの範囲のキャパシタンスを有することを特徴とする請求項３に記載のＣＭＯＳイメージセンサー。
11. 前記ブースティングキャパシタのキャパシタンスは、前記電荷伝送素子のローディングキャパシタのキャパシタンスより約２倍〜１０倍大きいことを特徴とする請求項３に記載のＣＭＯＳイメージセンサー。
12. 前記スイッチングセクションは、
    前記電荷伝送素子に伝達される前記電荷伝送実行信号を選択する第１のスイッチ；および
    前記電荷伝送素子に伝達される前記ブースティングされた電圧信号を選択する第２のスイッチ；
    を含むことを特徴とする請求項４に記載のＣＭＯＳイメージセンサー。
13. 前記ブートストラップキャパシタは、第２のスイッチのゲートとソースとの間に連結されて、前記ゲートとソースとの間に所定電圧差を維持させることを特徴とする請求項１２に記載のＣＭＯＳイメージセンサー。
14. 前記ブートストラップキャパシタは、約０．００１ｐＦ〜０．１ｐＦの範囲のキャパシタンスを有することを特徴とする請求項１３に記載のＣＭＯＳイメージセンサー。
15. 外部電源電圧を受信する単位画素の行列画素配列を含み、各単位画素は光電変換素子と、電荷検出素子及び電荷伝送素子と、を含むＣＭＯＳイメージセンサーの駆動方法であって、
    前記光電変換素子に電荷を蓄積し、前記蓄積された電荷を電荷伝送信号に応答して電荷伝送期間の間前記電荷伝送素子を通じて前記電荷検出素子に伝送し、
    前記電荷伝送信号は、前記電荷伝送期間の間に、前記外部電源電圧を有する電圧信号の区間と、前記外部電源電圧より高いブースティングされた電圧信号の区間とを有することを含み、
    前記外部電源電圧を有する電圧信号の区間は、前記ブースティングされた電圧信号の区間の前後に隣接することを特徴とするＣＭＯＳイメージセンサーの駆動方法。
16. 前記ＣＭＯＳイメージセンサーは、電荷伝送実行信号を提供する駆動信号提供セクションと、前記ブースティングされた電圧信号を提供するブースティングセクションと、スイッチングセクションと、を含み、
    前記スイッチングセクションの動作を通じて、前記電荷伝送実行信号又は前記ブースティングされた電圧信号を前記電荷伝送素子に提供することを特徴とする請求項１５に記載のＣＭＯＳイメージセンサーの駆動方法。
17. 前記ブースティングセクションは、ブースティングキャパシタと、前記ブースティングキャパシタに電源電圧を印加することを制御するスイッチと、を含み、
    前記ブースティングセクションでブースティング制御信号と前ブースティング信号とを受信し、前記ブースティング制御信号と前ブースティング信号と関連して電荷伝送期間を限定することを含むことを特徴とする請求項１６に記載のＣＭＯＳイメージセンサーの駆動方法。
18. 前記前ブースティング信号によって制御されるスイッチのタイミング駆動によって前記ブースティングキャパシタに電荷をディベロップし、前記ブースティングされた電圧信号の少なくとも一部が前記ブースティングキャパシタにディベロップされた電荷と関連して限定されることを特徴とする請求項１７に記載のＣＭＯＳイメージセンサーの駆動方法。
19. 前記駆動信号提供セクションは、前記画素配列部で少なくとも一つの画素行と関連したリセット信号と行選択信号とをさらに提供し、
    前記リセット信号及び行選択信号と関連した電荷伝送期間を限定することをさらに含むことを特徴とする請求項１６に記載のＣＭＯＳイメージセンサーの駆動方法。
20. 電源電圧を受信し、多数の単位画素行を含む画素配列部であって、各単位画素は光電変換素子と、電荷伝送素子及び電荷検出素子と、を含み、各単位画素行は各単位画素で電荷伝送信号を前記電荷伝送素子に伝達する電荷伝送信号ラインと連結された画素配列部；および
    単位画素行と連結され、前記電荷伝送信号を前記電荷伝送信号ラインに出力するスイッチングセクション；
    を含み、
    前記電荷伝送素子はＣＭＯＳイメージセンサーの電荷伝送素子であり、
    前記電荷伝送信号は、電荷伝送期間の間に、前記電源電圧を有する電圧信号の区間と、前記電源電圧より大きい電圧を有するブースティングされた電圧信号の区間とを有し、
    前記電源電圧を有する電圧信号の区間は、前記ブースティングされた電圧信号の区間の前後に隣接することを特徴とするＣＭＯＳイメージセンサー。
21. 前記スイッチングセクションにブースティングされた電圧信号を提供するブースティングセクションをさらに含むことを特徴とする請求項２０に記載のＣＭＯＳイメージセンサー。
22. 前記ブースティングセクションは、電源電圧、前ブースティング信号及びブースティング制御信号のタイミングアプリケーションによって電荷をディベロップするブースティングキャパシタを含み、
    前記ブースティングされた電圧信号の少なくとも一部は、前記ディベロップされた電荷によって限定されることを特徴とする請求項２１に記載のＣＭＯＳイメージセンサー。
23. 電荷伝送実行信号を前記スイッチングセクションに提供する駆動信号提供セクションをさらに含み、前記電荷伝送実行信号に応答して前記ブースティングされた電圧信号が前記電荷伝送信号ラインに選択的にスイッチングされることを特徴とする請求項２２に記載のＣＭＯＳイメージセンサー。
24. 前記駆動信号提供セクションは、リセット信号と行選択信号とを前記単位画素行にさらに提供し、
    前記リセット信号と行選択信号に応答して前記ブースティングされた電圧信号が前記電荷伝送信号ラインに選択的にスイッチングされることを特徴とする請求項２３に記載のＣＭＯＳイメージセンサー。
25. 前記スイッチングセクションは、前記リセット信号と行選択信号とを受信し、前記電荷伝送信号ラインにブースティングされた電圧信号がスイッチングされることを制御する制御ブロック出力信号を生成する制御ブロックをさらに含むことを特徴とする請求項２４に記載のＣＭＯＳイメージセンサー。
26. 前記駆動信号提供セクションは、第１及び第２のマスタタイミング信号を受信して、それぞれ前記リセット信号と行選択信号とをさらに生成することを特徴とする請求項２５に記載のＣＭＯＳイメージセンサー。
27. 前記駆動信号提供セクションは、シャッターイネーブル信号を前記単位画素行及び前記スイッチングセクションに提供し、ブースティングされた電圧信号が前記シャッターイネーブル信号にさらに応答して前記電荷伝送信号ラインに選択的にスイッチングされることを特徴とする請求項２４に記載のＣＭＯＳイメージセンサー。
28. 前記スイッチングセクションは、少なくとも一部の前記ブースティングされた電圧信号を限定するブースティングキャパシタと電荷を分配するブートストラップキャパシタとをさらに含むことを特徴とする請求項２４に記載のＣＭＯＳイメージセンサー。
29. 外部電源電圧を受信する単位画素の行列画素配列を含み、各単位画素は光電変換素子と、電荷検出素子及び電荷伝送素子と、を含むＣＭＯＳイメージセンサーの駆動方法であって、
    電荷伝送信号ラインを通じて前記電荷伝送素子に印加された電荷伝送信号に応じて、前記電荷伝送素子を通じて光電変換素子から前記電荷検出素子へ電荷を伝達することを含み、前記電荷伝送信号は、電荷伝送期間の間に、前記電源電圧を有する電圧信号の区間と、前記電源電圧より大きい電圧を有するブースティングされた電圧信号の区間とを有し、
    前記電源電圧を有する電圧信号の区間は、前記ブースティングされた電圧信号の区間の前後に隣接することを特徴とするＣＭＯＳイメージセンサーの駆動方法。
30. 前記ＣＭＯＳイメージセンサーは、電荷伝送実行信号を提供する駆動信号提供セクションと、前記ブースティングされた電圧信号を提供するブースティングセクションと、スイッチングセクションと、を含み、
    前記スイッチングセクションの動作を通じて、前記電荷伝送実行信号又は前記ブースティングされた電圧信号を前記電荷伝送信号ラインに提供することを特徴とする請求項２９に記載のＣＭＯＳイメージセンサーの駆動方法。
31. 前記ブースティングセクションは、ブースティングキャパシタと、前記ブースティングキャパシタに電源電圧を印加することを制御するスイッチと、を含み、
    前記ブースティングセクションでブースティング制御信号と前ブースティング信号とを受信し、前記ブースティング制御信号と前記前ブースティング信号と関連して前記ブースティングされた電圧信号を前記電荷伝送信号ラインにスイッチングすることを含むことを特徴とする請求項３０に記載のＣＭＯＳイメージセンサーの駆動方法。
32. 前記前ブースティング信号によって制御されるスイッチのタイミング駆動によって前記ブースティングキャパシタに電荷をディベロップし、前記ブースティングされた電圧信号の少なくとも一部が前記ブースティングキャパシタにディベロップされた電荷と関連して限定されることをさらに含むことを特徴とする請求項３１に記載のＣＭＯＳイメージセンサーの駆動方法。
33. 前記駆動信号提供セクションは、前記画素配列部の少なくとも一つの画素行と関連したリセット信号と行選択信号とを提供し、
    前記リセット信号及び行選択信号と関連して、前記ブースティングされた電圧信号を前記電荷伝送信号ラインにスイッチングすることをさらに含むことを特徴とする請求項３０に記載のＣＭＯＳイメージセンサーの駆動方法。
34. 電源電圧を受信し、画素行を含む画素配列部であって、電荷伝送信号に応答して光電変換素子から電荷検出素子へ電荷を伝達することを制御する電荷伝送素子を含む画素配列部；
    ブースティング電荷をディベロップするブースティングキャパシタ；
    画素行と関連したローディングキャパシタンス；および
    ブースティングキャパシタとローディングキャパシタンスとの間の前記ブースティング電荷を分配し、前記電荷伝送信号を出力するスイッチングセクション；
    を含み、
    前記電荷伝送素子はＣＭＯＳイメージセンサーの電荷伝送素子であり、
    前記電荷伝送信号は、電荷伝送期間の間に、前記電源電圧を有する電圧信号の区間と、前記電源電圧より大きい電圧を有するブースティングされた電圧信号の区間とを有し、
    前記電源電圧を有する電圧信号の区間は、前記ブースティングされた電圧信号の区間の前後に隣接することを特徴とするＣＭＯＳイメージセンサー。
35. 前記ブースティングキャパシタは、ブースティング制御信号と前ブースティング信号に応答して前記電源電圧によって充電されることを特徴とする請求項３４に記載のＣＭＯＳイメージセンサー。
36. 前記スイッチングセクションは、少なくとも一部のローディングキャパシタンスを限定するブートストラップキャパシタを含むことを特徴とする請求項３４に記載のＣＭＯＳイメージセンサー。
37. 前記ブースティングキャパシタは、約１０ｐＦ〜２０ｐＦの範囲のキャパシタンスを有することを特徴とする請求項３４に記載のＣＭＯＳイメージセンサー。
38. 前記ブースティングキャパシタのキャパシタンスは、前記ローディングキャパシタンスより約２倍〜１０倍であることを特徴とする請求項３４に記載のＣＭＯＳイメージセンサー。
39. 前記ブートストラップキャパシタは、約０．００１ｐＦ〜０．１ｐＦの範囲のキャパシタンスを有することを特徴とする請求項３６に記載のＣＭＯＳイメージセンサー。
40. ＣＭＯＳイメージセンサーにおいて、電源電圧を受信して光電変換素子にディベロップされた電荷を電荷伝送素子を通じて電荷検出素子に伝達する方法であって、
    ブースティングキャパシタンスと、前記電荷伝送素子と関連したローディングキャパシタンスとの間で電荷を分配して、前記電源電圧より高いブースティングされた電圧信号を生成し、
    前記電荷伝送素子に電荷伝送信号を印加すること
    を含み、
    前記電荷伝送素子はＣＭＯＳイメージセンサーの電荷伝送素子であり、
    前記電荷伝送信号は、電荷伝送期間の間に、前記電源電圧を有する電圧信号の区間と、前記電源電圧より高いブースティングされた電圧信号の区間とを有し、
    前記電源電圧を有する電圧信号の区間は、前記ブースティングされた電圧信号の区間の前後に隣接することを特徴とする電荷伝達方法。
41. 前記ブースティングされた電圧信号は、電荷伝送期間の間にのみ前記電荷伝送素子に印加されることを特徴とする請求項４０に記載の電荷伝達方法。
42. 前記電荷伝送実行信号を提供し、前記電荷伝送実行信号と関連して前記電荷伝送期間が限定されることをさらに含むことを特徴とする請求項４１に記載の電荷伝達方法。
43. ブースティング制御信号と前ブースティング信号とを付加的に提供し、前記ブースティング制御信号と前ブースティング信号と関連して前記電荷伝送期間が限定されることをさらに含むことを特徴とする請求項４２に記載の電荷伝達方法。
44. リセット信号と行選択信号とを付加的に提供し、前記リセット信号と行選択信号と関連して前記電荷伝送期間が限定されることをさらに含むことを特徴とする請求項４２に記載の電荷伝達方法。
45. 前記シャッターイネーブル信号を付加的に提供し、前記シャッターイネーブル信号と関連して前記電荷伝送期間が限定されることをさらに含むことを特徴とする請求項４４に記載の電荷伝達方法。
46. 前記ブースティングされた電圧信号を前記電荷伝送素子に印加することは、
    画素配列部で多数の単位画素行から一つの単位画素行を選択し、
    前記電荷伝送素子と連結された電荷伝送信号に前記ブースティングされた電圧信号をスイッチングすることを含むことを特徴とする請求項４０に記載の電荷伝達方法。
47. 前記ローディングキャパシタンスを限定することは、ブートストラップキャパシタを提供することを含むことを特徴とする請求項４０に記載の電荷伝達方法。
48. 多数の単位画素行を含む画素配列部であって、各単位画素は電源電圧を受信し、光電変換素子から電荷検出素子へ電荷を伝達する電荷伝送素子を含む画素配列部；
    多数の電荷伝送実行信号を提供し、各電荷伝送実行信号は多数の単位画素行のうち少なくとも一つに対応する駆動信号提供セクション；
    第１の電圧信号を提供する少なくとも一つのブースティングセクション；および
    前記多数の電荷伝送実行信号のうち少なくとも一つを受信し、電荷伝送信号を選択された単位画素行と非選択単位画素に集合的に提供する少なくとも一つのスイッチングセクション；
    を含み、
    前記電荷伝送素子はＣＭＯＳイメージセンサーの電荷伝送素子であり、
    前記電荷伝送信号は、電荷伝送期間の間に、前記電源電圧を有する第２の電圧信号の区間と、前記電源電圧より大きい電圧を有する前記第１の電圧信号の区間とを有し、
    前記第２の電圧信号の区間は、前記第１の電圧信号の区間の前後に隣接することを特徴とするＣＭＯＳイメージセンサー。
49. 前記第１の電圧信号は、ブースティングされた電圧信号であることを特徴とする請求項４８に記載のＣＭＯＳイメージセンサー。
50. 前記多数の単位画素行は、多数の単位画素行セットにグループ化され、
    前記多数の単位画素セットのうち各セットは、対応するスイッチングセクションから電荷伝送信号を受信することを特徴とする請求項４８に記載のＣＭＯＳイメージセンサー。
51. 前記対応するスイッチングセクションのうち各スイッチングセクションは、対応するブースティングセクションから前記ブースティングされた電圧信号を受信することを特徴とする請求項５０に記載のＣＭＯＳイメージセンサー。
52. 前記駆動信号提供セクションは、リセット信号及び行選択信号を各単位画素行及び少なくとも一つのスイッチングセクションにさらに提供することを特徴とする請求項４８に記載のＣＭＯＳイメージセンサー。
53. 前記駆動信号提供セクションは、シャッターイネーブル信号を少なくとも一つの単位画素行と少なくとも一つのスイッチングセクションにさらに提供することを特徴とする請求項４８に記載のＣＭＯＳイメージセンサー。

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