JP3871439B2 - 固体撮像装置およびその駆動方法 - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims description 67
- 238000000034 method Methods 0.000 title claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 70
- 238000001514 detection method Methods 0.000 claims description 40
- 238000003860 storage Methods 0.000 claims description 15
- 230000002093 peripheral effect Effects 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 9
- 230000008859 change Effects 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 6
- 238000007599 discharging Methods 0.000 claims description 3
- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 55
- 238000010586 diagram Methods 0.000 description 20
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 16
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 12
- 238000009825 accumulation Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14654—Blooming suppression
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
- H04N25/621—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of blooming
- H04N25/623—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of blooming by evacuation via the output or reset lines
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/709—Circuitry for control of the power supply
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置およびその駆動方法に関する。
【０００２】
【従来の技術】
撮像部内に複数の光電変換素子（フォトダイオードなど）をマトリクス状に配列した固体撮像装置にはＣＣＤ型とは別にＭＯＳ型がある。ＭＯＳ型撮像装置の場合でも、ＣＣＤ型撮像装置の場合と同様に、ブルーミング現象が生じうる。
【０００３】
次に、図１８（ａ）および（ｂ）を参照しながら、ブルーミング現象をより詳細に説明する。図１８（ａ）は、あるひとつの画素内のフォトダイオードやトランジスタが形成されている半導体表面近傍の断面を模式的に示している。図１８（ｂ）は、図１８（ａ）に示されている領域の半導体表面の電位分布を示している。
【０００４】
図１８（ａ）に示されるように、画素内には、光電変換素子３、転送ゲート４のゲート電極およびリセットトランジスタ７のゲート電極が形成されている。図示されている画素内の光電変換素子３と、不図示の隣接画素内の光電変換素子部および検出部を含むトランジスタ部とは、例えば基板不純物濃度よりも高い不純物濃度を持つ拡散層（チャネルストップ領域）やＬＯＣＯＳによって分離されている。このような画素構成において、入射光量に応じて光電変換素子３で形成された信号電荷は、転送ゲート４を通って検出部５に転送され、次にリセットトランジスタ７を介して電源（ＶＤＤ）に排出される。
【０００５】
しかしながら、転送ゲート４およびリセットトランジスタ７が非導通状態にあるべき期間においても、図１８（ｂ）に示されるように、光電変換素子３に強い光が入射し、光電変換素子３で蓄積できる最大電荷量以上の電荷が形成されると、電荷は光電変換素子３からあふれだす。その結果、あふれ出た電荷は、転送ゲート４およびチャネルストップ領域を通って、検出部や隣接画素内の光電変換素子部等へ流出してしまう。この現象は、ＣＣＤイメージセンサの分野において「ブルーミング」と呼ばれる現象と同様の現象である。増幅型固体撮像装置においても、ブルーミングが生じると、撮像画像に白い帯状または白い円状パターンが観察され、画質が劣化する。ブルーミングを抑制するため、種々のオーバフロードレイン構造を半導体基板内の撮像部に設けた固体撮像装置が開発されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、半導体基板内の撮像部に特別にオーバフロードレイン構造を設けることは製造工程を複雑化するという問題や、各光電変換素子の小型化が困難になるという問題がある。また、オーバーフロードレイン動作のための特別な制御信号を形成し、印加する必要が生じる。
【０００７】
本発明は斯かる諸点に鑑みてなされたものであり、その主な目的は、簡単な構造でブルーミングを抑制できる固体撮像装置およびその駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による固体撮像装置は、行列状に配列された複数の画素を有する撮像部と、前記複数の画素から少なくともひとつの画素を選択する周辺回路とを備えた固体撮像装置であって、前記画素は、光電変換によって電荷を生成し、蓄積する光電変換部と、前記光電変換部から読み出された電荷を蓄積する検出部と、前記光電変換部と前記検出部との間にあって前記光電変換部から前記検出部へ前記電荷を読み出す転送電極と、前記検出部の電位変化を検知する増幅素子と、前記検出部に蓄積された電荷を電源供給部に排出し前記検出部の電位をリセットするリセット電極とを具備し、前記周辺回路は、前記転送電極に印加することによって前記転送電極下の第１の電気的障壁の高さを制御する第１の制御信号と、前記リセット電極に印加するこによって前記リセット電極下の第２の電気的障壁の高さを制御する第２の制御信号とを生成する選択回路を有しており、前記選択回路は、第１の電源電位および前記第１の電源電位よりも低い第２の電源電位を受け取ることによって動作する複数段のインバータを含み、前記複数段のインバータのうちの最終段のインバータがバイアスされた出力信号を発生し、前記出力信号を前記第１の制御信号および前記第２の制御信号とする。
【０００９】
本発明による他の固体撮像装置は、行列状に配列された複数の画素を有する撮像部と、前記複数の画素から少なくともひとつの画素を選択する周辺回路とを備えた固体撮像装置であって、前記画素は、光電変換によって電荷を生成し、蓄積する光電変換部と、前記光電変換部の電位変化を検知する増幅素子と、前記光電変換部に蓄積された電荷を電源供給部に排出し前記光電変換部の電位をリセットするリセット電極とを具備し、前記周辺回路は、前記リセット電極に印加するこによって前記リセット電極下の電気的障壁の高さを制御する制御信号を生成する選択回路を有しており、前記選択回路は、第１の電源電位および前記第１の電源電位よりも低い第２の電源電位を受け取ることによって動作する複数段のインバータを含み、前記複数段のインバータのうちの最終段のインバータがバイアスされた出力信号を発生し、前記出力信号を前記制御信号とする固体撮像装置。
【００１０】
本発明による更に他の固体撮像装置は、光電変換によって生成した電荷を蓄積する情報蓄積部と、制御信号に応じて前記情報蓄積部と電源供給部との間に存在する電気的障壁の高さを変化させ、それによって前記情報蓄積部に蓄積された前記電荷を前記電源供給部に放出させることができるリセット素子と、
を有する複数の画素、および前記複数の画素から少なくともひとつの画素を選択する周辺回路を備えた固体撮像装置であって、前記周辺回路は、前記制御信号を生成する選択回路を有し、前記選択回路は、第１の電源電位および前記第１の電源電位よりも低い第２の電源電位を受け取ることによって動作する複数段のインバータを含み、前記複数段のインバータのうちの最終段インバータがバイアスされた出力を発生し、前記バイアスされた出力を前記制御信号として前記リセット素子に供給する。
【００１１】
好ましい実施形態では、前記情報蓄積部が光電変換素子を含んでいる。
【００１２】
ある好ましい実施形態では、前記選択回路の前記最終段インバータは、エンハンスメント型ＮチャネルＭＯＳトランジスタとデプレッション型ＰチャネルＭＯＳトランジスタとを含むＣＭＯＳインバータである。
【００１３】
他の好ましい実施形態では、前記最終段インバータが受け取る第１の電源電位は、前記最終段以外のインバータが受け取る第１の電源電位よりも高い。
【００１４】
他の好ましい実施形態では、前記最終段インバータが受け取る第２の電源電位は、前記最終段以外のインバータが受け取る第２の電源電位よりも高い。
【００１５】
他の好ましい実施形態では、前記最終段インバータが受け取る第１の電源電位は、選択された期間だけ、前記最終段以外のインバータが受け取る第３の電源電位よりも高い。
【００１６】
前記選択された期間は、水平ブランキング期間に含まれることが好ましい。
【００１７】
前記最終段インバータは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを含むことが好ましい。
【００１８】
前記複数の画素の各々は、前記光電変換素子と前記リセット素子との間に配置された転送ゲートを有し、前記転送ゲートは、他の制御信号に応じて前記転送ゲートの下に存在する電気的障壁の高さを変化させ、それによって前記光電変換素子に蓄積された電荷を前記電源供給部に放出させることができてもよい。
【００１９】
前記選択回路は、前記第１の電源電位および前記第２の電源電位を受け取ることによって動作する他の複数段のインバータを含み、前記他の複数段のインバータのうちの最終段インバータがバイアスされた出力を発生し、前記バイアスされた出力を前記他の制御信号として前記転送ゲートに供給することが好ましい。
【００２０】
ある好ましい実施形態では、前記選択回路の前記他の最終段インバータは、エンハンスメント型ＮチャネルＭＯＳトランジスタとデプレッション型ＰチャネルＭＯＳトランジスタとを含むＣＭＯＳインバータである。
【００２１】
他の好ましい実施形態では、前記他の最終段インバータが受け取る第１の電源電位は、前記最終段以外のインバータが受け取る第１の電源電位よりも高い。
【００２２】
他の好ましい実施形態では、前記他の最終段インバータが受け取る第２の電源電位は、前記最終段以外のインバータが受け取る第２の電源電位よりも高い。
【００２３】
他の好ましい実施形態では、前記他の最終段インバータが受け取る第１の電源電位は、選択された期間だけ、前記最終段以外のインバータが受け取る第３の電源電位よりも高い。
【００２４】
前記選択された期間は、水平ブランキング期間に含まれることが好ましい。
【００２５】
本発明による固体撮像装置の駆動方法は、前記固体撮像装置の駆動方法であって、光電変換によって電荷を生成し、前記情報蓄積部に蓄積させる工程と、前記選択回路で発生させた制御信号のレベルをパルス的に増大させることによって、前記情報蓄積部内の電荷を前記リセット素子を介してリセットする工程とを包含する。
【００２６】
本発明による他の固体撮像装置の駆動方法は、前記固体撮像装置の駆動方法であって、光電変換によって電荷を生成し、前記光電変換素子に蓄積させる工程と、前記選択回路で発生させた制御信号のレベルをパルス的に増大させることによって、前記転送ゲートと前記リセット素子との間に存在する電荷を前記リセット素子を介してリセットする工程と、前記選択回路で発生させた他の制御信号のレベルをパルス的に増大させることによって、前記光電変換素子内の電荷を前記転送ゲートを介して前記転送ゲートと前記リセット素子との間に移動させる工程
を包含する。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明による固体撮像装置の実施形態のブロック図を示している。
【００２８】
この装置は、複数の画素１が行および列状に配列された撮像部１０と、撮像部１０の外側に設けられた周辺回路部とを備えている。撮像部１０や周辺回路部は、半導体集積回路製造技術と同様の技術を用いて単結晶シリコン等の半導体領域に形成される。図１では、簡単のため３行３列の画素１が示されているが、現実には、各行または各列には、数十から数千の画素が配置される。
【００２９】
各画素１は、図２に示すように、光を電荷に変換するとともに、その電荷を蓄積することのできる光電変換素子３と、光電変換素子３から電荷を受け取ることのできる検出部５と、光電変換素子３と検出部５との間に挿入され、所定の制御信号に応答して開閉する転送ゲート４とを有している。光電変換素子３は、例えばフォトダイオードから構成される。光電変換素子３は、そこに入射した光の量に応じた量の電荷を発生させる。転送ゲート４が電気的に導通すると、光電変換素子３内に発生・保持されていた電荷が転送ゲート４を介して検出部５に移動し、その電荷の量に応じて検出部５の電位状態は第１の電位レベル（初期の電位レベル）から第２の電位レベルに遷移することになる。検出部５は寄生容量を持つか、または、寄生容量よりも大きな容量を持つ容量素子が特別に検出部５に付加されるため、図２には容量が図示されている。この容量が存在するため、転送ゲート４が電気的に非導通状態に戻った後も、検出部５は必要な期間、受け取った電荷を保持することができる。
【００３０】
各画素は、更に、検出部５の電位変化を検知するための増幅素子としてゲート電極が検出部５に接続されたＭＯＳ型トランジスタ６ａを有している。このＭＯＳ型トランジスタ６ａのドレインは、第１の電源（Ｖｄｄ）に接続されており、そのソースは画素内のスイッチングトランジスタ６ｂを介して垂直信号出力線８に電気的に接続される。ＭＯＳ型トランジスタ６ａの電流駆動力は、そのゲート電極の電位、すなちわ、検出部５の電位に依存する。スイッチングトランジスタ６ｂのゲート電極は制御信号（ＳＬｉ）を受け取り、スイッチングトランジスタ６ｂは、その制御信号ＳＬｉに応答して開閉する。スイッチングトランジスタ６ｂが電気的に導通しているとき、第１の電源からＭＯＳ型トランジスタ６ａ、スイッチングトランジスタ６ｂおよび垂直信号出力線８を介して、不図示の負荷素子（例えば、ロードトランジスタ）に電流が流れる。本実施形態では、ＭＯＳ型トランジスタ６ａおよび負荷素子によってソースフォロワー回路が形成されるため、検出部５の電位に応じた大きさの信号電位が垂直信号出力線８上に現れることになる。この信号電位が選択列駆動部２２の働きによって画素信号として出力される。
【００３１】
各画素は、更に、第１の電源（ＶＤＤ）と検出部５との間に挿入され、そのゲート電極に受けたリセット信号に応答して検出部５の電位を第１の電源の電位レベルまたはそれに近い電位レベルに強制的に復帰させるリセットトランジスタ７を有している。リセットトランジスタ７が電気的に導通すると、それまで検出部５に保持されていた電荷はリセットトランジスタ７を介して第１の電源に流出する。その結果、検出部５の電位状態は初期のレベルに復帰させられる。
【００３２】
再び、図１を参照する。撮像部１０の周辺に設けられた周辺回路部には、行選択エンコーダ４１およびバッファ回路４２と列選択エンコーダ２１および選択列駆動部２２とが含まれている。行選択エンコーダ４１は、複数の行から任意の行を選択するために動作する。通常の行選択エンコーダ４１または行選択シフトレジスタなどの行選択回路は、複数段のインバータ素子を内部に含んでいる。一般に、最終段におけるインバータ素子は大きな電流駆動力を発揮するトランジスタから形成される。本実施形態では、この最終段におけるインバータ素子が特徴的な機能を発揮するため、特別に、最手段のインバータ素子からなる群をバッファ回路４２として抽出して図示している。なお、列選択エンコーダ２１は、複数の列から任意の列を選択するために動作する。選択列駆動部２２は、特定の垂直信号出力線８を共通の水平信号出力線に電気的に接続するためのスイッチング素子を含む回路である。本実施形態では、列選択のための回路には公知の回路構成を用いることができる。
【００３３】
次に、図３から図７を参照しながら、選択された画素に含まれる各トランジスタの動作と電荷の流れを説明する。図３から図７は、画素内のフォトダイオードやトランジスタが形成されている半導体表面近傍での電荷および電位を模式的に示している。これらの図で、参照符号「７’」にて示されている部材は、リセットトランジスタ７のゲート電極（リセットゲート）である。ここでは、リセットトランジスタ７のソースが検出部５として機能している。なお、リセットトランジスタ７のドレインは電源ＶＤＤに接続されている。
【００３４】
まず、光電変換素子３に信号電荷が蓄積されつつある信号蓄積モードを説明する。このモードでは、図３に示すように、転送ゲート４およびリセットトランジスタ７がいずれも非導通（ＯＦＦ）状態にある。このため、光電変換素子３の電荷は検出部５から独立した状態にある。
【００３５】
次に、検出部５の電位状態がリセットされるリセットモード状態を説明する。図４に示すように、転送ゲート４は非導通（ＯＦＦ）状態にあるが、リセットトランジスタ７は導通（ＯＮ）状態にある。このため、光電変換素子３の電荷は保持されたまま、検出部５の電荷は第１の電源（Ｖｄｄ）に流出する。その結果、検出部５の電位状態は第１の電源によって決定される「第１の電位状態」に強制的に復帰する。
【００３６】
次に、信号読み出しモードを説明する。図５に示すように、転送ゲート４は導通状態になるが、リセットトランジスタ７は非導通（ＯＦＦ）状態に戻る。このため、光電変換素子３で発生した信号電荷の全部または一部は検出部５に移動する。光電変換素子３から検出部５に移動する電荷の量は、信号読み出しの直前に光電変換素子３に蓄積されていた電荷の量と導通（ＯＮ）状態にある転送ゲート４のチャネル電位とに依存する。検出部５に移動した電荷は、駆動トランジスタのゲート電極の電位を変動させる。
【００３７】
次に、前述のブルーミング状態を詳細に説明する。図６に示すように、転送ゲート４およびリセットトランジスタ７はいずれも非導通状態にある。光電変換素子３で生成される電荷の量が多くなりすぎると、その電荷の一部が非導通の転送ゲート４を介して検出部５に流出し、また、画素分離領域を越えて隣接画素の光電変換素子な検出部内にも流出してしまう。こうして、隣接画素内にあふれ出た電荷は、ブルーミングの原因となる。
【００３８】
これに対して、本発明の固体撮像装置では、図７に示すように、転送ゲート４およびリセットトランジスタ７の各電極に印加する制御信号にバイアスを与え、それによって、転送ゲート４およびリセットトランジスタ７が「非導通状態」となるべき時においても、転送ゲート４およびリセットトランジスタ７のチャネル電位（表面ポテンシャル）を画素分離領域の電位より低下させる。その結果、光電変換素子３内に生じた過剰な電荷が隣接画素にあふれ出すことを防止・抑制できる。
【００３９】
（第１実施形態）
図８（ａ）および（ｂ）を参照しながら、本発明による固体撮像装置の第１の実施形態を説明する。図８（ａ）は、行選択回路のｉ行の選択に関する主要部の構成を示している。ここで、ｉは１以上Ｎ以下の任意の整数であり、Ｎは２以上の整数とする。図８（ａ）では、便宜上、行選択回路と撮像部１０との配置関係が図１に示す配置関係の反対（左右反対）になっている。なお、本願明細書では、行選択回路に含まれる複数段のインバータのうち、最終段（第ｘ＋２段）のインバータを「バッファ」と称し、その前段（第１段から第ｘ＋１段まで：ｘは０以上の整数）に位置するインバータとは区別する。
【００４０】
ひとつのバッファは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを有しており、Ｐ型ＭＯＳトランジスタのゲート電極とＮ型ＭＯＳトランジスタのゲート電極とは共通に接続され、バッファの入力部として機能する。一方、Ｐ型ＭＯＳトランジスタのドレインとＮ型ＭＯＳトランジスタのドレインとは共通に接続され、バッファの出力部として機能する。バッファの出力部は、撮像部１０内の対応する行に含まれる画素に対して必要な制御信号を供給する。
【００４１】
第ｘ＋１段インバータは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを有しており、Ｐ型ＭＯＳトランジスタのゲート電極とＮ型ＭＯＳトランジスタのゲート電極とは共通に接続され、第ｘ＋１段インバータの入力部として機能する。一方、Ｐ型ＭＯＳトランジスタのソースとＮ型ＭＯＳトランジスタのドレインとは共通に接続され、第ｘ＋１段インバータの出力部として機能する。第ｘ＋１段インバータの出力部は、同一行に属するバッファの入力部に接続されている。これらの基本構成は、後述する他の実施形態においても同様である。本願明細書では、バッファの入力部に印加される入力信号をＤＯ１と表記し、バッファの出力部から出力される出力信号をＤＯ２と表記する。また、バッファのＰ型ＭＯＳトランジスタのソースに与えられる電位をＶＤＤ１と表記し、バッファのＮ型ＭＯＳトランジスタのソースに与えられる電位をＶＳＳ１と表記する。更に、前段インバータのＰ型ＭＯＳトランジスタに与えられる電位をＶＤＤと表記し、前段インバータのＮ型ＭＯＳトランジスタに与えられる電位をＶＳＳと表記する。
【００４２】
本実施形態では、バッファのＰ型ＭＯＳトランジスタがデプレッション型（例えば、しきい値電圧Ｖｔｐ＝１〜０ボルト）であり、Ｎ型ＭＯＳトランジスタは他のＭＯＳトランジスタと同様にエンハンスメント型である。また、ＶＤＤ１＝ＶＤＤ＝３．３ボルトおよびＶＳＳ１＝ＶＳＳ＝ＧＮＤ（接地レベル）とする。
【００４３】
バッファ内のＰ型ＭＯＳトランジスタがデプレッション型であるため、本来、Ｐ型ＭＯＳトランジスタを非導通（ＯＦＦ）状態にするようなレベルの入力信号がバッファの入力部に印加されていても、Ｐ型ＭＯＳトランジスタを介して或る程度の大きさの電流（例えば数百マイクロアンペアから数十ミリアンペア）が流れつづける。その結果、図８（ｂ）に示すような入力信号ＤＯ１が第ｘ＋１段インバータの出力部からバッファの入力部に与えられると、ＧＮＤよりも高い電位レベルとＶＤＤとの間を振幅する出力信号ＤＯ２がバッファの出力部に現れることになる。本実施形態では、このような出力信号ＤＯ２を、制御信号のひとつとして、バッファから対応する画素内の転送ゲート４およびリセットトランジスタ７のゲート電極に伝達する。その結果、電荷蓄積モードにおいても図７に示すような電位ポテンシャルが半導体基板表面に形成され、それによってブルーミングが抑制される。
【００４４】
バッファ内のＰ型ＭＯＳトランジスタだけをデプレッション型にするためには、例えば、このＰ型ＭＯＳトランジスタとして埋め込み型構造を有するトランジスタを作成しても良し、また、このＰ型ＭＯＳトランジスタのチャネル領域に対して適当な不純物を選択的にドープしても良い。
【００４５】
（第２実施形態）
図９（ａ）および（ｂ）を参照しながら、本発明による固体撮像装置の第２の実施形態を説明する。図９（ａ）は、行選択回路のｉ行の選択に関する主要部の構成を示している。ここでも、ｉは１以上Ｎ以下の任意の整数であり、Ｎは２以上の整数とする。
【００４６】
本実施形態のバッファも、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを有しており、Ｐ型ＭＯＳトランジスタのゲート電極とＮ型ＭＯＳトランジスタのゲート電極とは共通に接続され、バッファの入力部として機能する。一方、Ｐ型ＭＯＳトランジスタのドレインとＮ型ＭＯＳトランジスタのドレインとは共通に接続され、バッファの出力部として機能する。バッファの出力部は、撮像部１０内の対応する行に含まれる画素に対して必要な制御信号を供給する。また、第ｘ＋１段インバータは、前述の実施形態と同様の構成を有している。
【００４７】
本実施形態では、バッファのＰ型ＭＯＳトランジスタは他のＭＯＳトランジスタと同様にエンハンスメント型である。本実施形態に特徴的な点は、ＶＤＤ１＞ＶＤＤおよびＶＳＳ１＝ＶＳＳ＝ＧＮＤとしている点にある。ＶＤＤ１はＶＤＤに対して、バッファ部のＰ型ＭＯＳトランジスタのしきい値の絶対値以上の大きさを持つものとする。例えば、ＶＤＤ＝３．３ボルト、Ｐ型ＭＯＳトランジスタのしきい値＝−０．６ボルトの場合、ＶＤＤ１＞３．９ボルトと設定する。こうしてバッファのＰ型ＭＯＳトランジスタに与えられる電源の電位ＶＤＤ１が前段インバータに与えられる電源の電位ＶＤＤよりも大きいため、本来、Ｐ型ＭＯＳトランジスタを非導通状態にするレベルにある入力信号がバッファの入力部に印加されていても、バッファ部のＰ型ＭＯＳトランジスタがＯＮ状態になり、或る程度の大きさの電流が流れつづける。その結果、図９（ｂ）に示すような入力信号ＤＯ１が第ｘ＋１段インバータの出力部からバッファの入力部に与えられると、ＧＮＤよりも高いレベルとＶＤＤ１（＞ＶＤＤ）との間を大きく振幅する出力信号ＤＯ２がバッファの出力部に現れることになる。このような出力信号ＤＯ２をバッファから対応する画素内の転送ゲート４およびリセットトランジスタ７のゲート電極に伝達すれば、電荷蓄積モードにおいても図７に示すような電位ポテンシャルが半導体基板表面に形成され、その結果、電荷蓄積モードでのブルーミングが抑制される。また、信号読み出しモードにおいて、リセットトランジスタ７および転送ゲート４を導通状態にするためにそれらのゲート電極に与えられる制御信号レベルが高くなるという利点ももたらさせる。
【００４８】
図１２は、出力信号ＤＯ２がＶＤＤ１のレベルに依存してどのように変化するかを示している。「ＶＨ」は出力信号ＤＯ２の高い方のレベルを示し、「ＶＬ」は出力信号ＤＯ２の低い方のレベルを示している。バッファの出力信号ＤＯ２のうち高い方のレベル「ＶＨ」を示す信号は、制御信号ＲＳｉおよびＴＲｉとして、それぞれ、所定のタイミングでリセットトランジスタのゲート電極および転送ゲートのゲート電極に与えられる。それ以外のタイミング期間中は、出力信号ＤＯ２の低い方のレベル「ＶＬ」を持つ信号がリセットトランジスタのゲート電極および転送ゲートのゲート電極に印加され、リセットトランジスタおよび転送ゲートを僅かながら電流が流れ続けることになる。
【００４９】
（第３実施形態）
図１０（ａ）および（ｂ）を参照しながら、本発明による固体撮像装置の第３の実施形態を説明する。図１０（ａ）は、行選択回路のｉ行の選択に関する主要部の構成を示している。ここでも、ｉは１以上Ｎ以下の任意の整数であり、Ｎは２以上の整数とする。
【００５０】
本実施形態のバッファおよび第ｘ＋１段インバータは、前述の第２の実施形態と同様の構成を有している。本実施形態に特徴的な点は、ＶＤＤ１＝ＶＤＤ、ＶＳＳ１＞ＶＳＳ＝ＧＮＤとしている点にある。その結果、図１０（ｂ）に示すような入力信号ＤＯ１が第ｘ＋１段インバータの出力部からバッファの入力部に与えられると、ＧＮＤよりも高いレベルとＶＤＤとの間を振幅する出力信号ＤＯ２がバッファの出力部に現れることになる。このような出力信号ＤＯ２をバッファから対応する画素内の転送ゲート４およびリセットトランジスタ７のゲート電極に伝達すれば、電荷蓄積モードにおいても図７に示すような電位ポテンシャルが半導体基板表面に形成され、その結果、電荷蓄積モードでのブルーミングが抑制される。
【００５１】
（第４実施形態）
図９（ａ）および図１１を参照しながら、本発明による固体撮像装置の第４の実施形態を説明する。本実施形態のバッファおよび第ｘ＋１段インバータは、第２の実施形態と同様の構成を有している。
【００５２】
本実施形態では、図１１に示すように、所定の期間、ＶＤＤ１＝ＶＤＤおよびＶＳＳ１＝ＶＳＳ＝ＧＮＤとし、それ以外の期間、ＶＤＤ１＞ＶＤＤおよびＶＳＳ１＝ＶＳＳ＝ＧＮＤとなるように、ＶＤＤ１の電位レベルをパルス状に変化させる。こうすることによって、Ｐ型ＭＯＳトランジスタを非導通状態にするレベルにある入力信号がバッファの入力部に印加されている間の比較的短い一定期間（例えば、水平ブランキング期間）だけ、Ｐ型ＭＯＳトランジスタを或る程度の大きさの電流（例えば、数百マイクロアンペア〜数十ミリアンペア）が流れる。その結果、図１１に示すような入力信号ＤＯ１が第ｘ＋１段インバータの出力部からバッファの入力部に与えられると、ＧＮＤよりも高いレベルとＶＤＤ１（＞ＶＤＤ）との間を振幅する出力信号ＤＯ２がバッファの出力部に現れることになる。このような出力信号ＤＯ２をバッファから対応する画素内の転送ゲート４およびリセットトランジスタ７のゲート電極に伝達すれば、電荷蓄積モードにおいても図７に示すような電位ポテンシャルが半導体基板表面に形成され、その結果、電荷蓄積モードでのブルーミングが抑制される。また、信号読み出しモードにおいて、リセットトランジスタ７および転送ゲート４を導通状態にするためにそれらのゲート電極に与えられる制御信号レベルが高くなるという利点ももたらさせる。更に、本実施形態では、第１および第３の実施形態に比較して、消費電力が低減される。ＶＤＤ１＞ＶＤＤの関係が成立する期間が限定されているためである。
【００５３】
図１３は、行選択エンコーダ４１とバッファ回路４２の構成例を示す。
【００５４】
バッファ回路４２は一行につき３個の最終段インバータ１５ａ、１５ｂおよび１５ｃを含んでおり、３個の最終段インバータ１５ａ〜１５ｃから、それぞれ、３種類の制御信号（選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉ）が出力される。行選択エンコーダ４１は、複数のインバータから構成された２入力ＮＡＮＤ１４ａ、１４ｂおよび１４ｃを有している。２入力ＮＡＮＤ１４ａ〜１４ｃは、ひとつの行に３個配列されており、対応する最終段インバータ１５ａ〜１５ｃに接続されている。
【００５５】
行選択エンコーダ４１にはシフトレジスタ１１が含まれており、シフトレジスタ１１はクロックＣＬＫおよびスタートパルスＳＩＮを受け取る。シフトレジスタ１１の動作はクロックＣＬＫに同期する。シフトレジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が出力されるときｉ行が選択される。シフトレジスタ１１のｉ行部分から出力された信号は、ｉ行に属する３つの２入力ＮＡＮＤ１４ａ〜１４ｃの各々の一入力端子に送られる。３つの２入力ＮＡＮＤ１４ａ〜１４ｃの各々の他の入力端子は、それぞれ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲを受け取る。
【００５６】
シフトレジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている間に、選択同期信号ＣＳＬが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ａの出力が最終段インバータ１５ａを介して、選択信号ＳＬｉとして出力される。また、シフトレジスタのｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている間に、リセット同期信号ＣＲＳが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ｂの出力がインバータ１５ｂを介して、リセット信号ＲＳｉとして出力される。更に、シフトレジスタのｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている間に、転送同期信号ＣＴＲが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ｃの出力がインバータ１５ｃを介して、転送信号ＴＲｉとして出力される。
【００５７】
図１４を参照しながら、上記各信号の動作タイミングを説明する。
【００５８】
まず、時刻ｔ１において、クロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂ、リセットトランジスタ７および転送ゲート４は非導通（ＯＦＦ）状態であり、図３に示される信号蓄積モードにある。ただし、本発明の第１の実施形態から第３の実施形態によれば、バッファからの出力は、論理「Ｌｏｗ」状態にあっても、その電位レベルＶＬが正方向にバイアスされている（図８（ｂ）、図９（ｂ）、および図１０（ｂ））。
【００５９】
時刻ｔ２において、クロックＣＬＫ、選択同期信号ＣＳＬおよびリセット同期信号ＣＲＳは、何れも、論理「Ｈｉｇｈ」状態に変化しているが、転送同期信号ＣＴＲは論理「Ｌｏｗ」状態のままである。このとき、選択信号ＳＬｉおよびリセット信号ＲＳｉは論理「Ｈｉｇｈ」状態に変化しているが、転送信号ＴＲｉは論理「Ｌｏｗ」状態のままである。このため、スイッチングトランジスタ６ｂおよびリセットトランジスタ７は導通（ＯＮ）状態にあるが、転送ゲート４は非導通（ＯＦＦ）状態のままである。図４に示される検出部リセットモードに相当する。
【００６０】
時刻ｔ３において、クロックＣＬＫ、選択同期信号ＣＳＬおよび同期信号ＣＴＲは、何れも、論理「Ｈｉｇｈ」状態であるが、リセット同期信号ＣＲＳ転送は論理「Ｌｏｗ」状態に変化している。このとき、選択信号ＳＬｉおよび転送信号ＴＲｉは論理「Ｈｉｇｈ」状態にあるが、リセット信号ＲＳｉは論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂおよび転送ゲート４は導通（ＯＮ）状態にあるが、リセットトランジスタ７は非導通（ＯＦＦ）状態のままである。図５に示される信号読み出しモードに相当する。
【００６１】
時刻ｔ４において、クロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂ、リセットトランジスタ７および転送ゲート４は非導通（ＯＦＦ）状態である。しかし、リセット信号ＲＳｉおよび転送信号ＴＲｉが正側にバイアスされているため、図７に示されるように、リセットトランジスタ７および転送ゲート４のチャネルのポテンシャルが低下し、光電変換素子３で過剰に生成された電荷は隣接する他の画素にオーバーフローすることなく、転送ゲート４およびリセットトランジスタ７を介して、第１の電源側に流れる。このため、ブルーミングの発生が防止される。
【００６２】
上記信号のタイミングは第１から第３の実施形態について当てはまる。次に、図１５を参照しながら、第４の実施形態について、信号動作のタイミングを説明する。
【００６３】
まず、時刻ｔ１においては、クロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂ、リセットトランジスタ７および転送ゲート４は非導通（ＯＦＦ）状態であり、図３に示される信号蓄積モードにある。ただし、本発明の第１の実施形態から第３の実施形態によれば、バッファからの出力は、論理「Ｌｏｗ」状態にあっても、その電位レベルＶＬが正方向にバイアスされている（図８（ｂ）、図９（ｂ）、および図１０（ｂ））。
【００６４】
時刻ｔ２において、クロックＣＬＫ、選択同期信号ＣＳＬおよびリセット同期信号ＣＲＳは、何れも、論理「Ｈｉｇｈ」状態に変化しているが、転送同期信号ＣＴＲは論理「Ｌｏｗ」状態のままである。このとき、選択信号ＳＬｉおよびリセット信号ＲＳｉは論理「Ｈｉｇｈ」状態に変化しているが、転送信号ＴＲｉは論理「Ｌｏｗ」状態のままである。選択同期信号ＣＳＬと同じタイミングで、ＶＤＤ１の電位がＶＤＤよりも大きくなっている。スイッチングトランジスタ６ｂおよびリセットトランジスタ７は導通（ＯＮ）状態にある。リセットトランジスタ７のゲート電極にはＶＤＤよりも大きなＶＤＤ１の電位が与えられている。転送ゲート４は非導通（ＯＦＦ）状態のままであるが、制御ゲート４のゲート電極に与えられる信号はバイアスされている。
【００６５】
時刻ｔ３において、クロックＣＬＫ、選択同期信号ＣＳＬおよび同期信号ＣＴＲは、何れも、論理「Ｈｉｇｈ」状態であるが、リセット同期信号ＣＲＳ転送は論理「Ｌｏｗ」状態に変化している。このとき、選択信号ＳＬｉおよび転送信号ＴＲｉは論理「Ｈｉｇｈ」状態にあるが、リセット信号ＲＳｉは論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂおよび転送ゲート４は導通（ＯＮ）状態にあるが、リセットトランジスタ７は非導通（ＯＦＦ）状態のままである。リセットトランジスタ７は非導通（ＯＦＦ）状態のままであるが、リセットトランジスタ７のゲート電極に与えられる信号はバイアスされている。 時刻ｔ４において、クロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂ、リセットトランジスタ７および転送ゲート４は非導通（ＯＦＦ）状態である。しかも、リセット信号ＲＳｉおよび転送信号ＴＲｉが正側にバイアスされていないため、インバータを電流が流れず、消費電力の増大が抑制される。
【００６６】
第４の実施形態によれば、一定期間（例えば、一水平ブランキング期間）、リセット信号ＲＳｉおよび転送信号ＴＲｉが正側にバイアスされているため、その期間は、図７に示されるように、リセットトランジスタ７および転送ゲート４のチャネルのポテンシャルが低下し、光電変換素子３で過剰に生成された電荷は隣接する他の画素にオーバーフローすることなく、転送ゲート４およびリセットトランジスタ７を介して、第１の電源側に流れる。このため、ブルーミングの発生が抑制される。
【００６７】
上記各実施形態では、各画素１が転送ゲート４を有している。以下、各画素が転送ゲートを有していない実施形態を説明する。
【００６８】
図１６は、各画素の構成を示している。図１６に示されるように、光を電荷に変換するとともに、その電荷を蓄積することのできる光電変換素子３を有している。光電変換素子３は、例えばフォトダイオードから構成される。各画素は、更に、光電変換素子３の電位変化を検知するための増幅素子としてゲート電極が光電変換素子３に接続されたＭＯＳ型トランジスタ６ａを有している。このＭＯＳ型トランジスタ６ａのドレインは、第１の電源（Ｖｄｄ）に接続されており、そのソースは画素内のスイッチングトランジスタ６ｂを介して垂直信号出力線８に電気的に接続される。ＭＯＳ型トランジスタ６ａの電流駆動力は、そのゲート電極の電位、すなちわ、光電変換素子３の電位に依存する。スイッチングトランジスタ６ｂのゲート電極は制御信号（ＳＬｉ）を受け取り、スイッチングトランジスタ６ｂは、その制御信号ＳＬｉに応答して開閉する。スイッチングトランジスタ６ｂが電気的に導通しているとき、第１の電源からＭＯＳ型トランジスタ６ａ、スイッチングトランジスタ６ｂおよび垂直信号出力線８を介して、不図示の負荷素子（例えば、ロードトランジスタ）に電流が流れる。本実施形態では、ＭＯＳ型トランジスタ６ａおよび負荷素子によってソースフォロワー回路（ＳＦＣ）が形成されるため、光電変換素子３の電位に応じた大きさの信号電位が垂直信号出力線８上に現れることになる。この信号電位が選択列駆動部２２の働きによって画素信号として出力される。
【００６９】
各画素は、更に、第１の電源と光電変換素子３との間に挿入され、そのゲート電極に受けたリセット信号に応答して検出部５の電位を第１の電源の電位レベルまたはそれに近い電位レベルに強制的に復帰させるリセットトランジスタ７を有している。リセットトランジスタ７が電気的に導通すると、それまで光電変換素子３に保持されていた電荷はリセットトランジスタ７を介して第１の電源に流出する。その結果、光電変換素子３の電位状態は初期のレベルに復帰させられる。
【００７０】
図１７は、図１６の画素を備えた装置のための行選択回路の主要部を示している。
【００７１】
バッファ回路４２は一行につき２個の最終段インバータ１５ａおよび１５ｂを含んでおり、２個の最終段インバータ１５ａおよび１５ｂから、それぞれ、２種類の制御信号（選択信号ＳＬｉおよびリセット信号ＲＳｉ）が出力される。行選択エンコーダ４１は、複数のインバータから構成された２入力ＮＡＮＤ１４ａおよび１４ｂを有している。２入力ＮＡＮＤ１４ａおよび１４ｂは、ひとつの行に２個配列されており、それぞれ、対応する最終段インバータ１５ａおよび１５ｂに接続されている。
【００７２】
行選択エンコーダ４１にはシフトレジスタ１１が含まれており、シフトレジスタ１１はクロックＣＬＫおよびスタートパルスＳＩＮを受け取る。シフトレジスタ１１の動作はクロックＣＬＫに同期する。シフトレジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が出力されるときｉ行が選択される。シフトレジスタ１１のｉ行部分から出力された信号は、ｉ行に属する２つの２入力ＮＡＮＤ１４ａおよび１４ｂの各々の一入力端子に送られる。２つの２入力ＮＡＮＤ１４ａおよび１４ｂの各々の他の入力端子は、それぞれ、選択同期信号ＣＳＬおよびリセット同期信号ＣＲＳを受け取る。
【００７３】
シフトレジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている間に、選択同期信号ＣＳＬが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ａの出力がインバータ１５ａを介して、選択信号ＳＬｉとして出力される。また、シフトレジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている間に、リセット同期信号ＣＲＳが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ｂの出力がインバータ１５ｂを介して、リセット信号ＲＳｉとして出力される。
【００７４】
このような構成を持つ装置についても、第１から第４の実施形態について説明してきた動作と類似の動作によって、類似の効果が発揮される。この実施形態では、転送ゲートが存在しないため、光電変換素子３で生成された過剰な電荷はリセットトランジスタ７を介して第１の電源ＶＤＤに流れ出す。そのため、隣接する他の画素に電荷がオーバーフローすることが防止または抑制され、ブルーミングの発生が抑制される。
【００７５】
【発明の効果】
本発明によれば、光電変換素子で生成された過剰な電荷をリセットトランジスタ等を介して第１の電源ＶＤＤ側に流れ出させることができる。そのため、ある画素の電荷が隣接する他の画素にオーバーフローすることを防止または抑制し、ブルーミングの発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明による固体撮像装置の概略構成図である。
【図２】本発明による固体撮像装置の実施形態における画素の内部構成を示す回路図である。
【図３】信号蓄積モードにおける画素内特定領域の表面ポテンシャルおよび蓄積電荷を模式的に示す図である。
【図４】検出部分リセットモードにおける画素内特定領域の表面ポテンシャルおよび蓄積電荷を模式的に示す図である。
【図５】信号読み出しモードにおける画素内特定領域の表面ポテンシャルおよび蓄積電荷を模式的に示す図である。
【図６】ブルーミング状態における画素内特定領域の表面ポテンシャルおよび蓄積電荷を模式的に示す図である。
【図７】ブルーミングが抑制されている状態における画素内特定領域の表面ポテンシャルおよび蓄積電荷を模式的に示す図である。
【図８】（ａ）は本発明による固体撮像装置の第１の実施形態における行選択回路のｉ行の選択に関する主要部の構成を示す回路図であり、（ｂ）はその行選択回路の第ｘ＋１段インバータからバッファの入力部に与えられる入力信号ＤＯ１と、バッファの出力部から出力される出力信号ＤＯ２とを示す波形図である。
【図９】（ａ）は本発明による固体撮像装置の第２の実施形態における行選択回路のｉ行の選択に関する主要部の構成を示す回路図であり、（ｂ）はその行選択回路の第ｘ＋１段インバータからバッファの入力部に与えられる入力信号ＤＯ１と、バッファの出力部から出力される出力信号ＤＯ２とを示す波形図である。
【図１０】（ａ）は本発明による固体撮像装置の第３の実施形態における行選択回路のｉ行の選択に関する主要部の構成を示す回路図であり、（ｂ）はその行選択回路の第ｘ＋１段インバータからバッファの入力部に与えられる入力信号ＤＯ１と、バッファの出力部から出力される出力信号ＤＯ２とを示す波形図である。
【図１１】本発明による固体撮像装置の第４の実施形態における行選択回路の第ｘ＋１段インバータからバッファの入力部に与えられる入力信号ＤＯ１と、バッファの出力部から出力される出力信号ＤＯ２とを示す波形図である。
【図１２】本発明による固体撮像装置の第２の実施形態における行選択回路から出力される出力信号（ＲＳｉおよびＴＲｉ）が入力信号ＤＯ１に依存してどのように変化するかを示すグラフである。
【図１３】本発明による固体撮像装置に好適に使用され得る行選択回路のｉ行の選択に関する主要部の内部構成例を示す回路図である。
【図１４】図１３の行選択回路に入力されるクロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲの各波形と、その行選択回路から出力される選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉの各波形を示すタイミングチャートである。
【図１５】本発明による固体撮像装置の第４の実施形態において、図１３の行選択回路に入力されるクロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲの各波形と、その行選択回路から出力される選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉの各波形を示すタイミングチャートである。
【図１６】各画素が転送ゲートを有していない実施形態における画素の構成を示す回路図である。
【図１７】図１６の画素を備えた固体撮像装置のための行選択回路の主要部を示す回路図である。
【図１８】（ａ）は、画素内のフォトダイオードやトランジスタが形成されている半導体表面近傍を模式的に示す断面図、（ｂ）は、その電位分布を示す模式図である。
【符号の説明】
１ 画素
３ 光電変換素子
４ 転送ゲート
５ 検出部、
６ａ ＭＯＳ型トランジスタ
６ｂ スイッチングトランジスタ
７ リセットトランジスタ
８ 垂直信号出力線
１０ 撮像部
２１ 列選択エンコーダ
２２ 選択列駆動部
４１ 行選択エンコーダ
４２ バッファ
【発明の属する技術分野】
本発明は、固体撮像装置およびその駆動方法に関する。
【０００２】
【従来の技術】
撮像部内に複数の光電変換素子（フォトダイオードなど）をマトリクス状に配列した固体撮像装置にはＣＣＤ型とは別にＭＯＳ型がある。ＭＯＳ型撮像装置の場合でも、ＣＣＤ型撮像装置の場合と同様に、ブルーミング現象が生じうる。
【０００３】
次に、図１８（ａ）および（ｂ）を参照しながら、ブルーミング現象をより詳細に説明する。図１８（ａ）は、あるひとつの画素内のフォトダイオードやトランジスタが形成されている半導体表面近傍の断面を模式的に示している。図１８（ｂ）は、図１８（ａ）に示されている領域の半導体表面の電位分布を示している。
【０００４】
図１８（ａ）に示されるように、画素内には、光電変換素子３、転送ゲート４のゲート電極およびリセットトランジスタ７のゲート電極が形成されている。図示されている画素内の光電変換素子３と、不図示の隣接画素内の光電変換素子部および検出部を含むトランジスタ部とは、例えば基板不純物濃度よりも高い不純物濃度を持つ拡散層（チャネルストップ領域）やＬＯＣＯＳによって分離されている。このような画素構成において、入射光量に応じて光電変換素子３で形成された信号電荷は、転送ゲート４を通って検出部５に転送され、次にリセットトランジスタ７を介して電源（ＶＤＤ）に排出される。
【０００５】
しかしながら、転送ゲート４およびリセットトランジスタ７が非導通状態にあるべき期間においても、図１８（ｂ）に示されるように、光電変換素子３に強い光が入射し、光電変換素子３で蓄積できる最大電荷量以上の電荷が形成されると、電荷は光電変換素子３からあふれだす。その結果、あふれ出た電荷は、転送ゲート４およびチャネルストップ領域を通って、検出部や隣接画素内の光電変換素子部等へ流出してしまう。この現象は、ＣＣＤイメージセンサの分野において「ブルーミング」と呼ばれる現象と同様の現象である。増幅型固体撮像装置においても、ブルーミングが生じると、撮像画像に白い帯状または白い円状パターンが観察され、画質が劣化する。ブルーミングを抑制するため、種々のオーバフロードレイン構造を半導体基板内の撮像部に設けた固体撮像装置が開発されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、半導体基板内の撮像部に特別にオーバフロードレイン構造を設けることは製造工程を複雑化するという問題や、各光電変換素子の小型化が困難になるという問題がある。また、オーバーフロードレイン動作のための特別な制御信号を形成し、印加する必要が生じる。
【０００７】
本発明は斯かる諸点に鑑みてなされたものであり、その主な目的は、簡単な構造でブルーミングを抑制できる固体撮像装置およびその駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による固体撮像装置は、行列状に配列された複数の画素を有する撮像部と、前記複数の画素から少なくともひとつの画素を選択する周辺回路とを備えた固体撮像装置であって、前記画素は、光電変換によって電荷を生成し、蓄積する光電変換部と、前記光電変換部から読み出された電荷を蓄積する検出部と、前記光電変換部と前記検出部との間にあって前記光電変換部から前記検出部へ前記電荷を読み出す転送電極と、前記検出部の電位変化を検知する増幅素子と、前記検出部に蓄積された電荷を電源供給部に排出し前記検出部の電位をリセットするリセット電極とを具備し、前記周辺回路は、前記転送電極に印加することによって前記転送電極下の第１の電気的障壁の高さを制御する第１の制御信号と、前記リセット電極に印加するこによって前記リセット電極下の第２の電気的障壁の高さを制御する第２の制御信号とを生成する選択回路を有しており、前記選択回路は、第１の電源電位および前記第１の電源電位よりも低い第２の電源電位を受け取ることによって動作する複数段のインバータを含み、前記複数段のインバータのうちの最終段のインバータがバイアスされた出力信号を発生し、前記出力信号を前記第１の制御信号および前記第２の制御信号とする。
【０００９】
本発明による他の固体撮像装置は、行列状に配列された複数の画素を有する撮像部と、前記複数の画素から少なくともひとつの画素を選択する周辺回路とを備えた固体撮像装置であって、前記画素は、光電変換によって電荷を生成し、蓄積する光電変換部と、前記光電変換部の電位変化を検知する増幅素子と、前記光電変換部に蓄積された電荷を電源供給部に排出し前記光電変換部の電位をリセットするリセット電極とを具備し、前記周辺回路は、前記リセット電極に印加するこによって前記リセット電極下の電気的障壁の高さを制御する制御信号を生成する選択回路を有しており、前記選択回路は、第１の電源電位および前記第１の電源電位よりも低い第２の電源電位を受け取ることによって動作する複数段のインバータを含み、前記複数段のインバータのうちの最終段のインバータがバイアスされた出力信号を発生し、前記出力信号を前記制御信号とする固体撮像装置。
【００１０】
本発明による更に他の固体撮像装置は、光電変換によって生成した電荷を蓄積する情報蓄積部と、制御信号に応じて前記情報蓄積部と電源供給部との間に存在する電気的障壁の高さを変化させ、それによって前記情報蓄積部に蓄積された前記電荷を前記電源供給部に放出させることができるリセット素子と、
を有する複数の画素、および前記複数の画素から少なくともひとつの画素を選択する周辺回路を備えた固体撮像装置であって、前記周辺回路は、前記制御信号を生成する選択回路を有し、前記選択回路は、第１の電源電位および前記第１の電源電位よりも低い第２の電源電位を受け取ることによって動作する複数段のインバータを含み、前記複数段のインバータのうちの最終段インバータがバイアスされた出力を発生し、前記バイアスされた出力を前記制御信号として前記リセット素子に供給する。
【００１１】
好ましい実施形態では、前記情報蓄積部が光電変換素子を含んでいる。
【００１２】
ある好ましい実施形態では、前記選択回路の前記最終段インバータは、エンハンスメント型ＮチャネルＭＯＳトランジスタとデプレッション型ＰチャネルＭＯＳトランジスタとを含むＣＭＯＳインバータである。
【００１３】
他の好ましい実施形態では、前記最終段インバータが受け取る第１の電源電位は、前記最終段以外のインバータが受け取る第１の電源電位よりも高い。
【００１４】
他の好ましい実施形態では、前記最終段インバータが受け取る第２の電源電位は、前記最終段以外のインバータが受け取る第２の電源電位よりも高い。
【００１５】
他の好ましい実施形態では、前記最終段インバータが受け取る第１の電源電位は、選択された期間だけ、前記最終段以外のインバータが受け取る第３の電源電位よりも高い。
【００１６】
前記選択された期間は、水平ブランキング期間に含まれることが好ましい。
【００１７】
前記最終段インバータは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを含むことが好ましい。
【００１８】
前記複数の画素の各々は、前記光電変換素子と前記リセット素子との間に配置された転送ゲートを有し、前記転送ゲートは、他の制御信号に応じて前記転送ゲートの下に存在する電気的障壁の高さを変化させ、それによって前記光電変換素子に蓄積された電荷を前記電源供給部に放出させることができてもよい。
【００１９】
前記選択回路は、前記第１の電源電位および前記第２の電源電位を受け取ることによって動作する他の複数段のインバータを含み、前記他の複数段のインバータのうちの最終段インバータがバイアスされた出力を発生し、前記バイアスされた出力を前記他の制御信号として前記転送ゲートに供給することが好ましい。
【００２０】
ある好ましい実施形態では、前記選択回路の前記他の最終段インバータは、エンハンスメント型ＮチャネルＭＯＳトランジスタとデプレッション型ＰチャネルＭＯＳトランジスタとを含むＣＭＯＳインバータである。
【００２１】
他の好ましい実施形態では、前記他の最終段インバータが受け取る第１の電源電位は、前記最終段以外のインバータが受け取る第１の電源電位よりも高い。
【００２２】
他の好ましい実施形態では、前記他の最終段インバータが受け取る第２の電源電位は、前記最終段以外のインバータが受け取る第２の電源電位よりも高い。
【００２３】
他の好ましい実施形態では、前記他の最終段インバータが受け取る第１の電源電位は、選択された期間だけ、前記最終段以外のインバータが受け取る第３の電源電位よりも高い。
【００２４】
前記選択された期間は、水平ブランキング期間に含まれることが好ましい。
【００２５】
本発明による固体撮像装置の駆動方法は、前記固体撮像装置の駆動方法であって、光電変換によって電荷を生成し、前記情報蓄積部に蓄積させる工程と、前記選択回路で発生させた制御信号のレベルをパルス的に増大させることによって、前記情報蓄積部内の電荷を前記リセット素子を介してリセットする工程とを包含する。
【００２６】
本発明による他の固体撮像装置の駆動方法は、前記固体撮像装置の駆動方法であって、光電変換によって電荷を生成し、前記光電変換素子に蓄積させる工程と、前記選択回路で発生させた制御信号のレベルをパルス的に増大させることによって、前記転送ゲートと前記リセット素子との間に存在する電荷を前記リセット素子を介してリセットする工程と、前記選択回路で発生させた他の制御信号のレベルをパルス的に増大させることによって、前記光電変換素子内の電荷を前記転送ゲートを介して前記転送ゲートと前記リセット素子との間に移動させる工程
を包含する。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明による固体撮像装置の実施形態のブロック図を示している。
【００２８】
この装置は、複数の画素１が行および列状に配列された撮像部１０と、撮像部１０の外側に設けられた周辺回路部とを備えている。撮像部１０や周辺回路部は、半導体集積回路製造技術と同様の技術を用いて単結晶シリコン等の半導体領域に形成される。図１では、簡単のため３行３列の画素１が示されているが、現実には、各行または各列には、数十から数千の画素が配置される。
【００２９】
各画素１は、図２に示すように、光を電荷に変換するとともに、その電荷を蓄積することのできる光電変換素子３と、光電変換素子３から電荷を受け取ることのできる検出部５と、光電変換素子３と検出部５との間に挿入され、所定の制御信号に応答して開閉する転送ゲート４とを有している。光電変換素子３は、例えばフォトダイオードから構成される。光電変換素子３は、そこに入射した光の量に応じた量の電荷を発生させる。転送ゲート４が電気的に導通すると、光電変換素子３内に発生・保持されていた電荷が転送ゲート４を介して検出部５に移動し、その電荷の量に応じて検出部５の電位状態は第１の電位レベル（初期の電位レベル）から第２の電位レベルに遷移することになる。検出部５は寄生容量を持つか、または、寄生容量よりも大きな容量を持つ容量素子が特別に検出部５に付加されるため、図２には容量が図示されている。この容量が存在するため、転送ゲート４が電気的に非導通状態に戻った後も、検出部５は必要な期間、受け取った電荷を保持することができる。
【００３０】
各画素は、更に、検出部５の電位変化を検知するための増幅素子としてゲート電極が検出部５に接続されたＭＯＳ型トランジスタ６ａを有している。このＭＯＳ型トランジスタ６ａのドレインは、第１の電源（Ｖｄｄ）に接続されており、そのソースは画素内のスイッチングトランジスタ６ｂを介して垂直信号出力線８に電気的に接続される。ＭＯＳ型トランジスタ６ａの電流駆動力は、そのゲート電極の電位、すなちわ、検出部５の電位に依存する。スイッチングトランジスタ６ｂのゲート電極は制御信号（ＳＬｉ）を受け取り、スイッチングトランジスタ６ｂは、その制御信号ＳＬｉに応答して開閉する。スイッチングトランジスタ６ｂが電気的に導通しているとき、第１の電源からＭＯＳ型トランジスタ６ａ、スイッチングトランジスタ６ｂおよび垂直信号出力線８を介して、不図示の負荷素子（例えば、ロードトランジスタ）に電流が流れる。本実施形態では、ＭＯＳ型トランジスタ６ａおよび負荷素子によってソースフォロワー回路が形成されるため、検出部５の電位に応じた大きさの信号電位が垂直信号出力線８上に現れることになる。この信号電位が選択列駆動部２２の働きによって画素信号として出力される。
【００３１】
各画素は、更に、第１の電源（ＶＤＤ）と検出部５との間に挿入され、そのゲート電極に受けたリセット信号に応答して検出部５の電位を第１の電源の電位レベルまたはそれに近い電位レベルに強制的に復帰させるリセットトランジスタ７を有している。リセットトランジスタ７が電気的に導通すると、それまで検出部５に保持されていた電荷はリセットトランジスタ７を介して第１の電源に流出する。その結果、検出部５の電位状態は初期のレベルに復帰させられる。
【００３２】
再び、図１を参照する。撮像部１０の周辺に設けられた周辺回路部には、行選択エンコーダ４１およびバッファ回路４２と列選択エンコーダ２１および選択列駆動部２２とが含まれている。行選択エンコーダ４１は、複数の行から任意の行を選択するために動作する。通常の行選択エンコーダ４１または行選択シフトレジスタなどの行選択回路は、複数段のインバータ素子を内部に含んでいる。一般に、最終段におけるインバータ素子は大きな電流駆動力を発揮するトランジスタから形成される。本実施形態では、この最終段におけるインバータ素子が特徴的な機能を発揮するため、特別に、最手段のインバータ素子からなる群をバッファ回路４２として抽出して図示している。なお、列選択エンコーダ２１は、複数の列から任意の列を選択するために動作する。選択列駆動部２２は、特定の垂直信号出力線８を共通の水平信号出力線に電気的に接続するためのスイッチング素子を含む回路である。本実施形態では、列選択のための回路には公知の回路構成を用いることができる。
【００３３】
次に、図３から図７を参照しながら、選択された画素に含まれる各トランジスタの動作と電荷の流れを説明する。図３から図７は、画素内のフォトダイオードやトランジスタが形成されている半導体表面近傍での電荷および電位を模式的に示している。これらの図で、参照符号「７’」にて示されている部材は、リセットトランジスタ７のゲート電極（リセットゲート）である。ここでは、リセットトランジスタ７のソースが検出部５として機能している。なお、リセットトランジスタ７のドレインは電源ＶＤＤに接続されている。
【００３４】
まず、光電変換素子３に信号電荷が蓄積されつつある信号蓄積モードを説明する。このモードでは、図３に示すように、転送ゲート４およびリセットトランジスタ７がいずれも非導通（ＯＦＦ）状態にある。このため、光電変換素子３の電荷は検出部５から独立した状態にある。
【００３５】
次に、検出部５の電位状態がリセットされるリセットモード状態を説明する。図４に示すように、転送ゲート４は非導通（ＯＦＦ）状態にあるが、リセットトランジスタ７は導通（ＯＮ）状態にある。このため、光電変換素子３の電荷は保持されたまま、検出部５の電荷は第１の電源（Ｖｄｄ）に流出する。その結果、検出部５の電位状態は第１の電源によって決定される「第１の電位状態」に強制的に復帰する。
【００３６】
次に、信号読み出しモードを説明する。図５に示すように、転送ゲート４は導通状態になるが、リセットトランジスタ７は非導通（ＯＦＦ）状態に戻る。このため、光電変換素子３で発生した信号電荷の全部または一部は検出部５に移動する。光電変換素子３から検出部５に移動する電荷の量は、信号読み出しの直前に光電変換素子３に蓄積されていた電荷の量と導通（ＯＮ）状態にある転送ゲート４のチャネル電位とに依存する。検出部５に移動した電荷は、駆動トランジスタのゲート電極の電位を変動させる。
【００３７】
次に、前述のブルーミング状態を詳細に説明する。図６に示すように、転送ゲート４およびリセットトランジスタ７はいずれも非導通状態にある。光電変換素子３で生成される電荷の量が多くなりすぎると、その電荷の一部が非導通の転送ゲート４を介して検出部５に流出し、また、画素分離領域を越えて隣接画素の光電変換素子な検出部内にも流出してしまう。こうして、隣接画素内にあふれ出た電荷は、ブルーミングの原因となる。
【００３８】
これに対して、本発明の固体撮像装置では、図７に示すように、転送ゲート４およびリセットトランジスタ７の各電極に印加する制御信号にバイアスを与え、それによって、転送ゲート４およびリセットトランジスタ７が「非導通状態」となるべき時においても、転送ゲート４およびリセットトランジスタ７のチャネル電位（表面ポテンシャル）を画素分離領域の電位より低下させる。その結果、光電変換素子３内に生じた過剰な電荷が隣接画素にあふれ出すことを防止・抑制できる。
【００３９】
（第１実施形態）
図８（ａ）および（ｂ）を参照しながら、本発明による固体撮像装置の第１の実施形態を説明する。図８（ａ）は、行選択回路のｉ行の選択に関する主要部の構成を示している。ここで、ｉは１以上Ｎ以下の任意の整数であり、Ｎは２以上の整数とする。図８（ａ）では、便宜上、行選択回路と撮像部１０との配置関係が図１に示す配置関係の反対（左右反対）になっている。なお、本願明細書では、行選択回路に含まれる複数段のインバータのうち、最終段（第ｘ＋２段）のインバータを「バッファ」と称し、その前段（第１段から第ｘ＋１段まで：ｘは０以上の整数）に位置するインバータとは区別する。
【００４０】
ひとつのバッファは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを有しており、Ｐ型ＭＯＳトランジスタのゲート電極とＮ型ＭＯＳトランジスタのゲート電極とは共通に接続され、バッファの入力部として機能する。一方、Ｐ型ＭＯＳトランジスタのドレインとＮ型ＭＯＳトランジスタのドレインとは共通に接続され、バッファの出力部として機能する。バッファの出力部は、撮像部１０内の対応する行に含まれる画素に対して必要な制御信号を供給する。
【００４１】
第ｘ＋１段インバータは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを有しており、Ｐ型ＭＯＳトランジスタのゲート電極とＮ型ＭＯＳトランジスタのゲート電極とは共通に接続され、第ｘ＋１段インバータの入力部として機能する。一方、Ｐ型ＭＯＳトランジスタのソースとＮ型ＭＯＳトランジスタのドレインとは共通に接続され、第ｘ＋１段インバータの出力部として機能する。第ｘ＋１段インバータの出力部は、同一行に属するバッファの入力部に接続されている。これらの基本構成は、後述する他の実施形態においても同様である。本願明細書では、バッファの入力部に印加される入力信号をＤＯ１と表記し、バッファの出力部から出力される出力信号をＤＯ２と表記する。また、バッファのＰ型ＭＯＳトランジスタのソースに与えられる電位をＶＤＤ１と表記し、バッファのＮ型ＭＯＳトランジスタのソースに与えられる電位をＶＳＳ１と表記する。更に、前段インバータのＰ型ＭＯＳトランジスタに与えられる電位をＶＤＤと表記し、前段インバータのＮ型ＭＯＳトランジスタに与えられる電位をＶＳＳと表記する。
【００４２】
本実施形態では、バッファのＰ型ＭＯＳトランジスタがデプレッション型（例えば、しきい値電圧Ｖｔｐ＝１〜０ボルト）であり、Ｎ型ＭＯＳトランジスタは他のＭＯＳトランジスタと同様にエンハンスメント型である。また、ＶＤＤ１＝ＶＤＤ＝３．３ボルトおよびＶＳＳ１＝ＶＳＳ＝ＧＮＤ（接地レベル）とする。
【００４３】
バッファ内のＰ型ＭＯＳトランジスタがデプレッション型であるため、本来、Ｐ型ＭＯＳトランジスタを非導通（ＯＦＦ）状態にするようなレベルの入力信号がバッファの入力部に印加されていても、Ｐ型ＭＯＳトランジスタを介して或る程度の大きさの電流（例えば数百マイクロアンペアから数十ミリアンペア）が流れつづける。その結果、図８（ｂ）に示すような入力信号ＤＯ１が第ｘ＋１段インバータの出力部からバッファの入力部に与えられると、ＧＮＤよりも高い電位レベルとＶＤＤとの間を振幅する出力信号ＤＯ２がバッファの出力部に現れることになる。本実施形態では、このような出力信号ＤＯ２を、制御信号のひとつとして、バッファから対応する画素内の転送ゲート４およびリセットトランジスタ７のゲート電極に伝達する。その結果、電荷蓄積モードにおいても図７に示すような電位ポテンシャルが半導体基板表面に形成され、それによってブルーミングが抑制される。
【００４４】
バッファ内のＰ型ＭＯＳトランジスタだけをデプレッション型にするためには、例えば、このＰ型ＭＯＳトランジスタとして埋め込み型構造を有するトランジスタを作成しても良し、また、このＰ型ＭＯＳトランジスタのチャネル領域に対して適当な不純物を選択的にドープしても良い。
【００４５】
（第２実施形態）
図９（ａ）および（ｂ）を参照しながら、本発明による固体撮像装置の第２の実施形態を説明する。図９（ａ）は、行選択回路のｉ行の選択に関する主要部の構成を示している。ここでも、ｉは１以上Ｎ以下の任意の整数であり、Ｎは２以上の整数とする。
【００４６】
本実施形態のバッファも、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを有しており、Ｐ型ＭＯＳトランジスタのゲート電極とＮ型ＭＯＳトランジスタのゲート電極とは共通に接続され、バッファの入力部として機能する。一方、Ｐ型ＭＯＳトランジスタのドレインとＮ型ＭＯＳトランジスタのドレインとは共通に接続され、バッファの出力部として機能する。バッファの出力部は、撮像部１０内の対応する行に含まれる画素に対して必要な制御信号を供給する。また、第ｘ＋１段インバータは、前述の実施形態と同様の構成を有している。
【００４７】
本実施形態では、バッファのＰ型ＭＯＳトランジスタは他のＭＯＳトランジスタと同様にエンハンスメント型である。本実施形態に特徴的な点は、ＶＤＤ１＞ＶＤＤおよびＶＳＳ１＝ＶＳＳ＝ＧＮＤとしている点にある。ＶＤＤ１はＶＤＤに対して、バッファ部のＰ型ＭＯＳトランジスタのしきい値の絶対値以上の大きさを持つものとする。例えば、ＶＤＤ＝３．３ボルト、Ｐ型ＭＯＳトランジスタのしきい値＝−０．６ボルトの場合、ＶＤＤ１＞３．９ボルトと設定する。こうしてバッファのＰ型ＭＯＳトランジスタに与えられる電源の電位ＶＤＤ１が前段インバータに与えられる電源の電位ＶＤＤよりも大きいため、本来、Ｐ型ＭＯＳトランジスタを非導通状態にするレベルにある入力信号がバッファの入力部に印加されていても、バッファ部のＰ型ＭＯＳトランジスタがＯＮ状態になり、或る程度の大きさの電流が流れつづける。その結果、図９（ｂ）に示すような入力信号ＤＯ１が第ｘ＋１段インバータの出力部からバッファの入力部に与えられると、ＧＮＤよりも高いレベルとＶＤＤ１（＞ＶＤＤ）との間を大きく振幅する出力信号ＤＯ２がバッファの出力部に現れることになる。このような出力信号ＤＯ２をバッファから対応する画素内の転送ゲート４およびリセットトランジスタ７のゲート電極に伝達すれば、電荷蓄積モードにおいても図７に示すような電位ポテンシャルが半導体基板表面に形成され、その結果、電荷蓄積モードでのブルーミングが抑制される。また、信号読み出しモードにおいて、リセットトランジスタ７および転送ゲート４を導通状態にするためにそれらのゲート電極に与えられる制御信号レベルが高くなるという利点ももたらさせる。
【００４８】
図１２は、出力信号ＤＯ２がＶＤＤ１のレベルに依存してどのように変化するかを示している。「ＶＨ」は出力信号ＤＯ２の高い方のレベルを示し、「ＶＬ」は出力信号ＤＯ２の低い方のレベルを示している。バッファの出力信号ＤＯ２のうち高い方のレベル「ＶＨ」を示す信号は、制御信号ＲＳｉおよびＴＲｉとして、それぞれ、所定のタイミングでリセットトランジスタのゲート電極および転送ゲートのゲート電極に与えられる。それ以外のタイミング期間中は、出力信号ＤＯ２の低い方のレベル「ＶＬ」を持つ信号がリセットトランジスタのゲート電極および転送ゲートのゲート電極に印加され、リセットトランジスタおよび転送ゲートを僅かながら電流が流れ続けることになる。
【００４９】
（第３実施形態）
図１０（ａ）および（ｂ）を参照しながら、本発明による固体撮像装置の第３の実施形態を説明する。図１０（ａ）は、行選択回路のｉ行の選択に関する主要部の構成を示している。ここでも、ｉは１以上Ｎ以下の任意の整数であり、Ｎは２以上の整数とする。
【００５０】
本実施形態のバッファおよび第ｘ＋１段インバータは、前述の第２の実施形態と同様の構成を有している。本実施形態に特徴的な点は、ＶＤＤ１＝ＶＤＤ、ＶＳＳ１＞ＶＳＳ＝ＧＮＤとしている点にある。その結果、図１０（ｂ）に示すような入力信号ＤＯ１が第ｘ＋１段インバータの出力部からバッファの入力部に与えられると、ＧＮＤよりも高いレベルとＶＤＤとの間を振幅する出力信号ＤＯ２がバッファの出力部に現れることになる。このような出力信号ＤＯ２をバッファから対応する画素内の転送ゲート４およびリセットトランジスタ７のゲート電極に伝達すれば、電荷蓄積モードにおいても図７に示すような電位ポテンシャルが半導体基板表面に形成され、その結果、電荷蓄積モードでのブルーミングが抑制される。
【００５１】
（第４実施形態）
図９（ａ）および図１１を参照しながら、本発明による固体撮像装置の第４の実施形態を説明する。本実施形態のバッファおよび第ｘ＋１段インバータは、第２の実施形態と同様の構成を有している。
【００５２】
本実施形態では、図１１に示すように、所定の期間、ＶＤＤ１＝ＶＤＤおよびＶＳＳ１＝ＶＳＳ＝ＧＮＤとし、それ以外の期間、ＶＤＤ１＞ＶＤＤおよびＶＳＳ１＝ＶＳＳ＝ＧＮＤとなるように、ＶＤＤ１の電位レベルをパルス状に変化させる。こうすることによって、Ｐ型ＭＯＳトランジスタを非導通状態にするレベルにある入力信号がバッファの入力部に印加されている間の比較的短い一定期間（例えば、水平ブランキング期間）だけ、Ｐ型ＭＯＳトランジスタを或る程度の大きさの電流（例えば、数百マイクロアンペア〜数十ミリアンペア）が流れる。その結果、図１１に示すような入力信号ＤＯ１が第ｘ＋１段インバータの出力部からバッファの入力部に与えられると、ＧＮＤよりも高いレベルとＶＤＤ１（＞ＶＤＤ）との間を振幅する出力信号ＤＯ２がバッファの出力部に現れることになる。このような出力信号ＤＯ２をバッファから対応する画素内の転送ゲート４およびリセットトランジスタ７のゲート電極に伝達すれば、電荷蓄積モードにおいても図７に示すような電位ポテンシャルが半導体基板表面に形成され、その結果、電荷蓄積モードでのブルーミングが抑制される。また、信号読み出しモードにおいて、リセットトランジスタ７および転送ゲート４を導通状態にするためにそれらのゲート電極に与えられる制御信号レベルが高くなるという利点ももたらさせる。更に、本実施形態では、第１および第３の実施形態に比較して、消費電力が低減される。ＶＤＤ１＞ＶＤＤの関係が成立する期間が限定されているためである。
【００５３】
図１３は、行選択エンコーダ４１とバッファ回路４２の構成例を示す。
【００５４】
バッファ回路４２は一行につき３個の最終段インバータ１５ａ、１５ｂおよび１５ｃを含んでおり、３個の最終段インバータ１５ａ〜１５ｃから、それぞれ、３種類の制御信号（選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉ）が出力される。行選択エンコーダ４１は、複数のインバータから構成された２入力ＮＡＮＤ１４ａ、１４ｂおよび１４ｃを有している。２入力ＮＡＮＤ１４ａ〜１４ｃは、ひとつの行に３個配列されており、対応する最終段インバータ１５ａ〜１５ｃに接続されている。
【００５５】
行選択エンコーダ４１にはシフトレジスタ１１が含まれており、シフトレジスタ１１はクロックＣＬＫおよびスタートパルスＳＩＮを受け取る。シフトレジスタ１１の動作はクロックＣＬＫに同期する。シフトレジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が出力されるときｉ行が選択される。シフトレジスタ１１のｉ行部分から出力された信号は、ｉ行に属する３つの２入力ＮＡＮＤ１４ａ〜１４ｃの各々の一入力端子に送られる。３つの２入力ＮＡＮＤ１４ａ〜１４ｃの各々の他の入力端子は、それぞれ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲを受け取る。
【００５６】
シフトレジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている間に、選択同期信号ＣＳＬが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ａの出力が最終段インバータ１５ａを介して、選択信号ＳＬｉとして出力される。また、シフトレジスタのｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている間に、リセット同期信号ＣＲＳが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ｂの出力がインバータ１５ｂを介して、リセット信号ＲＳｉとして出力される。更に、シフトレジスタのｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている間に、転送同期信号ＣＴＲが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ｃの出力がインバータ１５ｃを介して、転送信号ＴＲｉとして出力される。
【００５７】
図１４を参照しながら、上記各信号の動作タイミングを説明する。
【００５８】
まず、時刻ｔ１において、クロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂ、リセットトランジスタ７および転送ゲート４は非導通（ＯＦＦ）状態であり、図３に示される信号蓄積モードにある。ただし、本発明の第１の実施形態から第３の実施形態によれば、バッファからの出力は、論理「Ｌｏｗ」状態にあっても、その電位レベルＶＬが正方向にバイアスされている（図８（ｂ）、図９（ｂ）、および図１０（ｂ））。
【００５９】
時刻ｔ２において、クロックＣＬＫ、選択同期信号ＣＳＬおよびリセット同期信号ＣＲＳは、何れも、論理「Ｈｉｇｈ」状態に変化しているが、転送同期信号ＣＴＲは論理「Ｌｏｗ」状態のままである。このとき、選択信号ＳＬｉおよびリセット信号ＲＳｉは論理「Ｈｉｇｈ」状態に変化しているが、転送信号ＴＲｉは論理「Ｌｏｗ」状態のままである。このため、スイッチングトランジスタ６ｂおよびリセットトランジスタ７は導通（ＯＮ）状態にあるが、転送ゲート４は非導通（ＯＦＦ）状態のままである。図４に示される検出部リセットモードに相当する。
【００６０】
時刻ｔ３において、クロックＣＬＫ、選択同期信号ＣＳＬおよび同期信号ＣＴＲは、何れも、論理「Ｈｉｇｈ」状態であるが、リセット同期信号ＣＲＳ転送は論理「Ｌｏｗ」状態に変化している。このとき、選択信号ＳＬｉおよび転送信号ＴＲｉは論理「Ｈｉｇｈ」状態にあるが、リセット信号ＲＳｉは論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂおよび転送ゲート４は導通（ＯＮ）状態にあるが、リセットトランジスタ７は非導通（ＯＦＦ）状態のままである。図５に示される信号読み出しモードに相当する。
【００６１】
時刻ｔ４において、クロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂ、リセットトランジスタ７および転送ゲート４は非導通（ＯＦＦ）状態である。しかし、リセット信号ＲＳｉおよび転送信号ＴＲｉが正側にバイアスされているため、図７に示されるように、リセットトランジスタ７および転送ゲート４のチャネルのポテンシャルが低下し、光電変換素子３で過剰に生成された電荷は隣接する他の画素にオーバーフローすることなく、転送ゲート４およびリセットトランジスタ７を介して、第１の電源側に流れる。このため、ブルーミングの発生が防止される。
【００６２】
上記信号のタイミングは第１から第３の実施形態について当てはまる。次に、図１５を参照しながら、第４の実施形態について、信号動作のタイミングを説明する。
【００６３】
まず、時刻ｔ１においては、クロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂ、リセットトランジスタ７および転送ゲート４は非導通（ＯＦＦ）状態であり、図３に示される信号蓄積モードにある。ただし、本発明の第１の実施形態から第３の実施形態によれば、バッファからの出力は、論理「Ｌｏｗ」状態にあっても、その電位レベルＶＬが正方向にバイアスされている（図８（ｂ）、図９（ｂ）、および図１０（ｂ））。
【００６４】
時刻ｔ２において、クロックＣＬＫ、選択同期信号ＣＳＬおよびリセット同期信号ＣＲＳは、何れも、論理「Ｈｉｇｈ」状態に変化しているが、転送同期信号ＣＴＲは論理「Ｌｏｗ」状態のままである。このとき、選択信号ＳＬｉおよびリセット信号ＲＳｉは論理「Ｈｉｇｈ」状態に変化しているが、転送信号ＴＲｉは論理「Ｌｏｗ」状態のままである。選択同期信号ＣＳＬと同じタイミングで、ＶＤＤ１の電位がＶＤＤよりも大きくなっている。スイッチングトランジスタ６ｂおよびリセットトランジスタ７は導通（ＯＮ）状態にある。リセットトランジスタ７のゲート電極にはＶＤＤよりも大きなＶＤＤ１の電位が与えられている。転送ゲート４は非導通（ＯＦＦ）状態のままであるが、制御ゲート４のゲート電極に与えられる信号はバイアスされている。
【００６５】
時刻ｔ３において、クロックＣＬＫ、選択同期信号ＣＳＬおよび同期信号ＣＴＲは、何れも、論理「Ｈｉｇｈ」状態であるが、リセット同期信号ＣＲＳ転送は論理「Ｌｏｗ」状態に変化している。このとき、選択信号ＳＬｉおよび転送信号ＴＲｉは論理「Ｈｉｇｈ」状態にあるが、リセット信号ＲＳｉは論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂおよび転送ゲート４は導通（ＯＮ）状態にあるが、リセットトランジスタ７は非導通（ＯＦＦ）状態のままである。リセットトランジスタ７は非導通（ＯＦＦ）状態のままであるが、リセットトランジスタ７のゲート電極に与えられる信号はバイアスされている。 時刻ｔ４において、クロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にある。このため、スイッチングトランジスタ６ｂ、リセットトランジスタ７および転送ゲート４は非導通（ＯＦＦ）状態である。しかも、リセット信号ＲＳｉおよび転送信号ＴＲｉが正側にバイアスされていないため、インバータを電流が流れず、消費電力の増大が抑制される。
【００６６】
第４の実施形態によれば、一定期間（例えば、一水平ブランキング期間）、リセット信号ＲＳｉおよび転送信号ＴＲｉが正側にバイアスされているため、その期間は、図７に示されるように、リセットトランジスタ７および転送ゲート４のチャネルのポテンシャルが低下し、光電変換素子３で過剰に生成された電荷は隣接する他の画素にオーバーフローすることなく、転送ゲート４およびリセットトランジスタ７を介して、第１の電源側に流れる。このため、ブルーミングの発生が抑制される。
【００６７】
上記各実施形態では、各画素１が転送ゲート４を有している。以下、各画素が転送ゲートを有していない実施形態を説明する。
【００６８】
図１６は、各画素の構成を示している。図１６に示されるように、光を電荷に変換するとともに、その電荷を蓄積することのできる光電変換素子３を有している。光電変換素子３は、例えばフォトダイオードから構成される。各画素は、更に、光電変換素子３の電位変化を検知するための増幅素子としてゲート電極が光電変換素子３に接続されたＭＯＳ型トランジスタ６ａを有している。このＭＯＳ型トランジスタ６ａのドレインは、第１の電源（Ｖｄｄ）に接続されており、そのソースは画素内のスイッチングトランジスタ６ｂを介して垂直信号出力線８に電気的に接続される。ＭＯＳ型トランジスタ６ａの電流駆動力は、そのゲート電極の電位、すなちわ、光電変換素子３の電位に依存する。スイッチングトランジスタ６ｂのゲート電極は制御信号（ＳＬｉ）を受け取り、スイッチングトランジスタ６ｂは、その制御信号ＳＬｉに応答して開閉する。スイッチングトランジスタ６ｂが電気的に導通しているとき、第１の電源からＭＯＳ型トランジスタ６ａ、スイッチングトランジスタ６ｂおよび垂直信号出力線８を介して、不図示の負荷素子（例えば、ロードトランジスタ）に電流が流れる。本実施形態では、ＭＯＳ型トランジスタ６ａおよび負荷素子によってソースフォロワー回路（ＳＦＣ）が形成されるため、光電変換素子３の電位に応じた大きさの信号電位が垂直信号出力線８上に現れることになる。この信号電位が選択列駆動部２２の働きによって画素信号として出力される。
【００６９】
各画素は、更に、第１の電源と光電変換素子３との間に挿入され、そのゲート電極に受けたリセット信号に応答して検出部５の電位を第１の電源の電位レベルまたはそれに近い電位レベルに強制的に復帰させるリセットトランジスタ７を有している。リセットトランジスタ７が電気的に導通すると、それまで光電変換素子３に保持されていた電荷はリセットトランジスタ７を介して第１の電源に流出する。その結果、光電変換素子３の電位状態は初期のレベルに復帰させられる。
【００７０】
図１７は、図１６の画素を備えた装置のための行選択回路の主要部を示している。
【００７１】
バッファ回路４２は一行につき２個の最終段インバータ１５ａおよび１５ｂを含んでおり、２個の最終段インバータ１５ａおよび１５ｂから、それぞれ、２種類の制御信号（選択信号ＳＬｉおよびリセット信号ＲＳｉ）が出力される。行選択エンコーダ４１は、複数のインバータから構成された２入力ＮＡＮＤ１４ａおよび１４ｂを有している。２入力ＮＡＮＤ１４ａおよび１４ｂは、ひとつの行に２個配列されており、それぞれ、対応する最終段インバータ１５ａおよび１５ｂに接続されている。
【００７２】
行選択エンコーダ４１にはシフトレジスタ１１が含まれており、シフトレジスタ１１はクロックＣＬＫおよびスタートパルスＳＩＮを受け取る。シフトレジスタ１１の動作はクロックＣＬＫに同期する。シフトレジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が出力されるときｉ行が選択される。シフトレジスタ１１のｉ行部分から出力された信号は、ｉ行に属する２つの２入力ＮＡＮＤ１４ａおよび１４ｂの各々の一入力端子に送られる。２つの２入力ＮＡＮＤ１４ａおよび１４ｂの各々の他の入力端子は、それぞれ、選択同期信号ＣＳＬおよびリセット同期信号ＣＲＳを受け取る。
【００７３】
シフトレジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている間に、選択同期信号ＣＳＬが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ａの出力がインバータ１５ａを介して、選択信号ＳＬｉとして出力される。また、シフトレジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている間に、リセット同期信号ＣＲＳが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ｂの出力がインバータ１５ｂを介して、リセット信号ＲＳｉとして出力される。
【００７４】
このような構成を持つ装置についても、第１から第４の実施形態について説明してきた動作と類似の動作によって、類似の効果が発揮される。この実施形態では、転送ゲートが存在しないため、光電変換素子３で生成された過剰な電荷はリセットトランジスタ７を介して第１の電源ＶＤＤに流れ出す。そのため、隣接する他の画素に電荷がオーバーフローすることが防止または抑制され、ブルーミングの発生が抑制される。
【００７５】
【発明の効果】
本発明によれば、光電変換素子で生成された過剰な電荷をリセットトランジスタ等を介して第１の電源ＶＤＤ側に流れ出させることができる。そのため、ある画素の電荷が隣接する他の画素にオーバーフローすることを防止または抑制し、ブルーミングの発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明による固体撮像装置の概略構成図である。
【図２】本発明による固体撮像装置の実施形態における画素の内部構成を示す回路図である。
【図３】信号蓄積モードにおける画素内特定領域の表面ポテンシャルおよび蓄積電荷を模式的に示す図である。
【図４】検出部分リセットモードにおける画素内特定領域の表面ポテンシャルおよび蓄積電荷を模式的に示す図である。
【図５】信号読み出しモードにおける画素内特定領域の表面ポテンシャルおよび蓄積電荷を模式的に示す図である。
【図６】ブルーミング状態における画素内特定領域の表面ポテンシャルおよび蓄積電荷を模式的に示す図である。
【図７】ブルーミングが抑制されている状態における画素内特定領域の表面ポテンシャルおよび蓄積電荷を模式的に示す図である。
【図８】（ａ）は本発明による固体撮像装置の第１の実施形態における行選択回路のｉ行の選択に関する主要部の構成を示す回路図であり、（ｂ）はその行選択回路の第ｘ＋１段インバータからバッファの入力部に与えられる入力信号ＤＯ１と、バッファの出力部から出力される出力信号ＤＯ２とを示す波形図である。
【図９】（ａ）は本発明による固体撮像装置の第２の実施形態における行選択回路のｉ行の選択に関する主要部の構成を示す回路図であり、（ｂ）はその行選択回路の第ｘ＋１段インバータからバッファの入力部に与えられる入力信号ＤＯ１と、バッファの出力部から出力される出力信号ＤＯ２とを示す波形図である。
【図１０】（ａ）は本発明による固体撮像装置の第３の実施形態における行選択回路のｉ行の選択に関する主要部の構成を示す回路図であり、（ｂ）はその行選択回路の第ｘ＋１段インバータからバッファの入力部に与えられる入力信号ＤＯ１と、バッファの出力部から出力される出力信号ＤＯ２とを示す波形図である。
【図１１】本発明による固体撮像装置の第４の実施形態における行選択回路の第ｘ＋１段インバータからバッファの入力部に与えられる入力信号ＤＯ１と、バッファの出力部から出力される出力信号ＤＯ２とを示す波形図である。
【図１２】本発明による固体撮像装置の第２の実施形態における行選択回路から出力される出力信号（ＲＳｉおよびＴＲｉ）が入力信号ＤＯ１に依存してどのように変化するかを示すグラフである。
【図１３】本発明による固体撮像装置に好適に使用され得る行選択回路のｉ行の選択に関する主要部の内部構成例を示す回路図である。
【図１４】図１３の行選択回路に入力されるクロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲの各波形と、その行選択回路から出力される選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉの各波形を示すタイミングチャートである。
【図１５】本発明による固体撮像装置の第４の実施形態において、図１３の行選択回路に入力されるクロックＣＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同期信号ＣＴＲの各波形と、その行選択回路から出力される選択信号ＳＬｉ、リセット信号ＲＳｉおよび転送信号ＴＲｉの各波形を示すタイミングチャートである。
【図１６】各画素が転送ゲートを有していない実施形態における画素の構成を示す回路図である。
【図１７】図１６の画素を備えた固体撮像装置のための行選択回路の主要部を示す回路図である。
【図１８】（ａ）は、画素内のフォトダイオードやトランジスタが形成されている半導体表面近傍を模式的に示す断面図、（ｂ）は、その電位分布を示す模式図である。
【符号の説明】
１ 画素
３ 光電変換素子
４ 転送ゲート
５ 検出部、
６ａ ＭＯＳ型トランジスタ
６ｂ スイッチングトランジスタ
７ リセットトランジスタ
８ 垂直信号出力線
１０ 撮像部
２１ 列選択エンコーダ
２２ 選択列駆動部
４１ 行選択エンコーダ
４２ バッファ
Claims (17)
- 光電変換によって生成した電荷を蓄積する情報蓄積部と、制御信号に応じて前記情報蓄積部と電源供給部との間に存在する電気的障壁の高さを変化させ、それによって前記情報蓄積部に蓄積された前記電荷を前記電源供給部に放出させることができるリセット素子とを有する複数の画素、および
前記複数の画素から少なくともひとつの画素を選択する周辺回路、を備えた固体撮像装置であって、
前記周辺回路は、前記制御信号を生成する選択回路を有し、
前記選択回路は、第１の電源電位および前記第１の電源電位よりも低い第２の電源電位を受け取ることによって動作する複数段のインバータを含み、前記複数段のインバータのうちの最終段インバータの出力を前記制御信号として前記リセット素子に供給し、
前記最終段インバータは、エンハンスメント型ＮチャネルＭＯＳトランジスタとデプレッション型ＰチャネルＭＯＳトランジスタとを含むＣＭＯＳインバータである固体撮像装置。 - 光電変換によって生成した電荷を蓄積する情報蓄積部と、制御信号に応じて前記情報蓄積部と電源供給部との間に存在する電気的障壁の高さを変化させ、それによって前記情報蓄積部に蓄積された前記電荷を前記電源供給部に放出させることができるリセット素子とを有する複数の画素、および
前記複数の画素から少なくともひとつの画素を選択する周辺回路、を備えた固体撮像装置であって、
前記周辺回路は、前記制御信号を生成する選択回路を有し、
前記選択回路は、第１の電源電位および前記第１の電源電位よりも低い第２の電源電位を受け取ることによって動作する複数段のインバータを含み、前記複数段のインバータのうちの最終段インバータの出力を前記制御信号として前記リセット素子に供給し、
前記最終段インバータが受け取る第１の電源電位は、前記最終段以外のインバータが受け取る第１の電源電位よりも高く、かつ前記最終段インバータが受け取る第２の電源電位は、前記最終段以外のインバータが受け取る第２の電源電位と共通である固体撮像装置。 - 前記最終段インバータが受け取る第１の電源電位は、選択された期間だけ、前記最終段以外のインバータが受け取る第１の電源電位よりも高い請求項２に記載の固体撮像装置。
- 前記選択された期間は、水平ブランキング期間に含まれる請求項３に記載の固体撮像装置。
- 前記最終段インバータは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを含むＣＭＯＳインバータである請求項２から４の何れか１項に記載の固体撮像装置。
- 前記情報蓄積部は、光電変換素子を含んでいる請求項１から５の何れか１項に記載の固体撮像装置。
- 前記複数の画素の各々は、前記光電変換素子と前記リセット素子との間に配置された転送電極を有し、
前記転送電極は、他の制御信号に応じて前記転送電極の下に存在する電気的障壁の高さを変化させ、それによって前記光電変換素子に蓄積された電荷を前記電源供給部に放出させることができる請求項６に記載の固体撮像装置。 - 前記選択回路は、前記第１の電源電位および前記第２の電源電位を受け取ることによって動作する他の複数段のインバータを含み、前記他の複数段のインバータのうちの最終段インバータの出力を前記他の制御信号として前記転送電極に供給する請求項７に記載の固体撮像装置。
- 前記選択回路の前記他の複数段のインバータのうちの最終段インバータは、エンハンスメント型ＮチャネルＭＯＳトランジスタとデプレッション型ＰチャネルＭＯＳトランジスタとを含むＣＭＯＳインバータである請求項８に記載の固体撮像装置。
- 前記他の複数段のインバータのうちの最終段インバータが受け取る第１の電源電位は、前記他の複数段のインバータのうちの最終段以外のインバータが受け取る第１の電源電位よりも高く、かつ前記他の複数段のインバータのうちの最終段インバータが受け取る第２の電源電位は、前記他の複数段のインバータのうちの最終段以外のインバータが受け取る第２の電源電位と共通である請求項８に記載の固体撮像装置。
- 前記他の複数段のインバータのうちの最終段インバータが受け取る第１の電源電位は、選択された期間だけ、前記他の最終段以外のインバータが受け取る第１の電源電位よりも高い請求項１０に記載の固体撮像装置。
- 前記選択された期間は、水平ブランキング期間に含まれる請求項１１に記載の固体撮像装置。
- 前記各画素は、前記光電変換素子の電位変化を検知する増幅素子をそれぞれ有し、
前記リセット素子は前記光電変換素子に蓄積された電荷を電源供給部に排出し前記光電変換素子の電位をリセットする機能を有し、
前記リセット素子下の電気的障壁の高さは、前記リセット素子に前記制御信号を印加することにより制御される請求項６から１２の何れか１項に記載の固体撮像装置。 - 前記各画素は、前記光電変換素子から読み出された電荷を蓄積する検出部をそれぞれ有し、
前記転送電極は、前記光電変換素子と前記検出部との間にあって前記光電変換素子から前記検出部へ前記電荷を読み出す機能を有する請求項１３に記載の固体撮像装置。 - 前記複数段のインバータが受け取る第２の電源電位と前記他の複数段のインバータが受け取る第２の電源電位のうちの少なくとも一方は、ＧＮＤ電位である請求項８から１４の何れか１項に記載の固体撮像装置。
- 請求項１から６の何れか１項に記載の固体撮像装置の駆動方法であって、
光電変換によって電荷を生成し、前記情報蓄積部に蓄積させる工程と、
前記選択回路で発生させた制御信号のレベルをパルス的に増大させることによって、前記情報蓄積部内の電荷を前記リセット素子を介してリセットする工程と、
を包含する駆動方法。 - 請求項７から１５の何れか１項に記載の固体撮像装置の駆動方法であって、
光電変換によって電荷を生成し、前記光電変換素子に蓄積させる工程と、
前記選択回路で発生させた制御信号のレベルをパルス的に増大させることによって、前記転送電極と前記リセット素子との間に存在する電荷を前記リセット素子を介してリセットする工程と、
前記選択回路で発生させた他の制御信号のレベルをパルス的に増大させることによって、前記光電変換素子内の電荷を前記転送電極を介して前記転送電極と前記リセット素子との間に移動させる工程と、
を包含する駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15698298A JP3871439B2 (ja) | 1998-06-05 | 1998-06-05 | 固体撮像装置およびその駆動方法 |
| US09/321,581 US6674471B1 (en) | 1998-06-05 | 1999-05-28 | Solid-state imaging device and method for driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15698298A JP3871439B2 (ja) | 1998-06-05 | 1998-06-05 | 固体撮像装置およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11355664A JPH11355664A (ja) | 1999-12-24 |
| JP3871439B2 true JP3871439B2 (ja) | 2007-01-24 |
Family
ID=15639593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15698298A Expired - Fee Related JP3871439B2 (ja) | 1998-06-05 | 1998-06-05 | 固体撮像装置およびその駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6674471B1 (ja) |
| JP (1) | JP3871439B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3621844B2 (ja) * | 1999-02-24 | 2005-02-16 | シャープ株式会社 | 増幅型固体撮像装置 |
| JP3667214B2 (ja) | 2000-08-25 | 2005-07-06 | キヤノン株式会社 | 固体撮像装置およびその駆動方法 |
| TW552799B (en) * | 2000-10-03 | 2003-09-11 | Agilent Technologies Inc | System solution for amorphous lag problem |
| JP2002330346A (ja) | 2001-05-02 | 2002-11-15 | Fujitsu Ltd | Ｃｍｏｓセンサ回路 |
| JP4117540B2 (ja) * | 2002-10-17 | 2008-07-16 | ソニー株式会社 | 固体撮像素子の制御方法 |
| JP4071190B2 (ja) | 2003-12-02 | 2008-04-02 | シャープ株式会社 | 増幅型固体撮像装置およびその駆動方法 |
| US20050224901A1 (en) * | 2004-03-30 | 2005-10-13 | Xinping He | Active pixel having buried transistor |
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| JP4229884B2 (ja) * | 2004-07-29 | 2009-02-25 | シャープ株式会社 | 増幅型固体撮像装置 |
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| KR100623347B1 (ko) | 2004-12-03 | 2006-09-19 | 매그나칩 반도체 유한회사 | 제어 신호의 레벨 변동을 최소화할 수 있는 이미지센서 |
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| JP2006270890A (ja) * | 2005-03-25 | 2006-10-05 | Matsushita Electric Ind Co Ltd | 撮像装置、及びデジタルカメラ |
| JP5051994B2 (ja) * | 2005-09-26 | 2012-10-17 | ソニー株式会社 | 固体撮像装置、固体撮像装置の駆動方法および撮像装置 |
| JP4185949B2 (ja) | 2006-08-08 | 2008-11-26 | キヤノン株式会社 | 光電変換装置及び撮像装置 |
| JP2008233536A (ja) | 2007-03-20 | 2008-10-02 | Sony Corp | 表示装置 |
| KR101468546B1 (ko) * | 2008-02-11 | 2014-12-03 | 삼성전자 주식회사 | 이미지 센서의 구동 방법 |
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| JP5661260B2 (ja) | 2009-07-16 | 2015-01-28 | キヤノン株式会社 | 固体撮像装置及びその駆動方法 |
| JP5781108B2 (ja) * | 2013-02-28 | 2015-09-16 | 株式会社東芝 | 光結合装置 |
| JP2017055370A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 固体撮像装置 |
| US10547806B2 (en) * | 2016-04-14 | 2020-01-28 | Sony Corporation | Solid-state imaging element, method for operating solid-state imaging element, imaging device, and electronic equipment |
| CN114731376A (zh) | 2019-12-02 | 2022-07-08 | 索尼半导体解决方案公司 | 固体摄像装置和电子设备 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1998
- 1998-06-05 JP JP15698298A patent/JP3871439B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-28 US US09/321,581 patent/US6674471B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6674471B1 (en) | 2004-01-06 |
| JPH11355664A (ja) | 1999-12-24 |
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|
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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