JP3621844B2 - 増幅型固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、増幅型固体撮像装置の画素リーク電流を低減する回路技術に関するものである。
【０００２】
【従来の技術】
各画素毎に増幅機能を持たせ、走査回路により読み出す増幅型固体撮像装置が提案されている。特に、画素構成を周辺の駆動回路や信号処理回路との一体化に有利なＣＭＯＳ型としたＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）型イメージセンサが知られている。ＡＰＳ型では、１画素内に、光電変換部、増幅部、画素選択部及びリセット部を形成する必要があり、通常、フォトダイオード（ＰＤ）からなる光電変換部の他に、３〜４個のＭＯＳトランジスタ（Ｔ）が用いられる。
【０００３】
図５に、従来のＰＤ＋３Ｔ方式の場合の２次元エリアイメージセンサの構成を示す（馬渕他、「１／４インチＶＧＡ対応３３万画素ＣＭＯＳイメージセンサ」、映像情報メディア学会技術報告、ＩＰＵ９７−１３、１９９７年３月）。
【０００４】
図に於いて、５は光電変換用フォトダイオード、１は増幅用ＭＯＳトランジスタ、２はリセット用ＭＯＳトランジスタ、３は画素選択用ＭＯＳトランジスタ、１１は画素選択クロックライン、１２はリセットクロックライン、１３は信号線、１４は電源線である。
【０００５】
ＭＯＳトランジスタ３及び２は、それぞれ、画素選択クロックライン１１及びリセットクロックライン１２を介して、垂直走査回路（Ｉ）２０及び垂直走査回路（ＩＩ）２１により駆動される。また、信号線１３には、定電流負荷となるＭＯＳトランジスタ１５（ＶＬ１：ゲートバイアス電圧）が接続されると共に、その出力電圧は、アンプ（増幅用ＭＯＳトランジスタ）１６及び水平クロックライン１８を介して水平走査回路２２により駆動されるＭＯＳトランジスタ１７を介して、水平信号線１９に読み出される。水平信号線１９には定電流負荷となるＭＯＳトランジスタ２３（ゲートバイアス電圧：ＶＬ２）が接続されると共に、その出力電圧はアンプ２４を介して出力ＯＳに導かれる。
【０００６】
図５において、ＭＯＳトランジスタ１、２及び３は、すべてｎ型エンハンスメントＭＯＳトランジスタであり、５はｐｎ接合ダイオードであるため、標準のＣＭＯＳプロセスで容易に形成可能である。他方、アンプ１６、２４のアナログ回路、及び垂直走査回路２０、２１や、水平走査回路２２のディジタル回路は、一般にＣＭＯＳ回路で構成される。したがって、画素部と周辺回路部とは、共に、共通プロセスで形成可能となる。これより、電源の共通化でき、電源ＶＤに接続される。
【０００７】
【発明が解決しようとする課題】
図５の構成の場合、トランジスタ１、２及び３は、すべてｎ型エンハンスメントＭＯＳトランジスタであるため、増幅用ＭＯＳトランジスタ１と定電流負荷ＭＯＳトランジスタ１５により構成されるソースフォロア回路の入出力特性は、図６のようになる。ここで、ＭＯＳトランジスタ１の閾値電圧をＶＴ１、定電流負荷ＭＯＳトランジスタ１５の閾値電圧をＶＴ２、同ゲートバイアス電圧をＶＬとすると、出力電圧ｖｏが、
ｖｏ＞ＶＬ−ＶＴ２
の範囲で、定電流負荷ＭＯＳトランジスタ１５は飽和動作となり、その結果、リニアリティが確保される。したがって、入力電圧ｖｉは、電源電圧ＶＤ付近の高い電圧にしないと、充分な動作マージンが得られないことになる。
【０００８】
他方、図５の構成では、光電変換部５を電源電圧ＶＤにリセットすることにより、同部５を構成するｐｎ接合ダイオードは電圧ＶＤに逆バイアスされる。ｐｎ接合ダイオードは、リーク電流が存在すると、光積分期間の間、蓄積されて、信号電荷に加算され、偽の信号となる。これは、画素毎に、ばらついて、ザラ状の固定パターンノイズになると共に、局所的に大きなリーク電流は白色欠陥となる。すなわち、画質を大きく損なう原因となる。
【０００９】
ｐｎ接合ダイオードのリーク電流は、逆バイアス電圧に強く依存し、図７に示すように、逆バイアス電圧の増大により、急激に増大する。すなわち、ｐｎ接合ダイオードの低リーク電流化のためには、逆バイアス電圧の低下、すなわち、電源電圧ＶＤの低下が必須であるが、他方、これは、図６に示したように、動作マージンの低下をもたらす。この関係は、ＡＰＳ型ＣＭＯＳイメージセンサの重大な課題となっている。
【００１０】
本発明は、以上の問題点に鑑み考案されたものであり、極めて簡単な構造で、ｐｎ接合ダイオードの低リーク電流化を達成すると共に、動作マージンも充分に確保できる、全く新規な増幅型固体撮像装置の構成手法を提供するものである。
【００１１】
【課題を解決するための手段】
本発明の増幅型固体撮像装置は、画素が複数配列され、各画素は、それぞれ、光電変換領域、信号増幅用の第１のＭＯＳトランジスタ、前記光電変換領域に蓄積した信号電荷をリセットするための第２のＭＯＳトランジスタ、及び画素選択用の第３のＭＯＳトランジスタを有する増幅型固体撮像装置において、前記第１及び第３のＭＯＳトランジスタが直列接続された両端の何れか一方が信号線に、他端が第１の電源に接続され、前記第２のＭＯＳトランジスタは、一端が前記光電変換領域に、他端が前記第１の電源より低電圧の第２の電源に接続され、前記第１のＭＯＳトランジスタはデプレッション型であることを特徴とするものである。
【００１２】
また、本発明の増幅型固体撮像装置では、前記第２のＭＯＳトランジスタ及び前記第３のＭＯＳトランジスタも、前記第１のＭＯＳトランジスタと同様にデプレッション型であってもよい。
【００１３】
また、前記信号線は、前記第１の電源により駆動される信号処理回路に接続されるようにしてもよい。
【００１４】
また、本発明の増幅型固体撮像装置では、前記第２の電源は、前記第１の電源から分圧回路により生成される。前記分圧回路は、ボルテージフォロア回路を用いて構成されるものであってもよい。或いは、前記分圧回路は、ダイオード順方向接続回路により構成されるものであってもよい。
【００１５】
かかる本発明の増幅型固体撮像装置によれば、受光部となるｐｎ接合ダイオードの逆バイアス電圧が、読み出し動作に必要となる電源電圧より低い電圧に設定されることにより、受光部のリーク電流が大幅に低減されると共に、信号増幅用のＭＯＳトランジスタがデプレッション型とされることにより、ｐｎ接合ダイオードの逆バイアス電圧が低い値であっても、充分な動作マージンを確保することができるものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１７】
図１は、本発明の増幅型固体撮像装置の一実施形態である２次元エリアイメージセンサの回路構成を示す図である。
【００１８】
図１において、１１は画素選択クロックライン、１２はリセットクロックライン、１３は信号線、１４は電源線であり、これらは、図５に示した従来技術と同様である。
【００１９】
本発明の特徴は、以下の点にある。すなわち、増幅用の第１のＭＯＳトランジスタ１０１、リセット用の第２のＭＯＳトランジスタ１０２、及び画素選択用の第３のＭＯＳトランジスタ１０３は、それぞれ、デプレッション型とされる。また、リセット用の電源線１１４は、信号読み出し用の電源電圧ＶＤが印加される電源線１４とは別に設けられ、電源電圧ＶＤから分圧回路２５により生成された、ＶＤより低電圧のＶＰが印加される。なお、図１に於いては、３個のＭＯＳトランジスタ１０１、１０２及び１０３を、すべてデプレッション型としているが、後述するように、所定の条件を満足する場合は、リセット用のＭＯＳトランジスタ１０２及び画素選択用のＭＯＳトランジスタ１０３については、従来と同様に、エンハンスメント型とすることもできる。
【００２０】
図１の場合、ＭＯＳトランジスタ１０１、１０２及び１０３は、すべてｎ型デプレッション型ＭＯＳトランジスタであるため、増幅用ＭＯＳトランジスタ１０１と定電流負荷ＭＯＳトランジスタ１５により構成されるソースフォロア回路の入出力特性は、図２（実線）のようになる。すなわち、図６の場合に比べ、入力電圧範囲が、負側に、ＶＴ１’−ＶＴ１だけシフトする（ＶＴ１’：デプレッション型ＭＯＳトランジスタ１０１の閾値電圧、ＶＴ１：エンハンスメント型ＭＯＳトランジスタ１の閾値電圧）。ここで、定電流負荷を構成するＭＯＳトランジスタ１５の閾値電圧をＶＴ２、同ゲートバイアス電圧をＶＬとすると、図６の場合と同様に、出力電圧ｖｏが、
ｖｏ＞ＶＬ−ＶＴ２
の範囲で、定電流負荷を構成するＭＯＳトランジスタ１５は飽和動作となり、リニアリティが確保される。したがって、入力電圧ｖｉは、電源電圧ＶＤより充分低い電圧ＶＰ以下で、充分な動作マージンが得られる。
【００２１】
このことは、図１の構成では、光電変換部５を構成するｐｎ接合ダイオードは、電源電圧ＶＤより充分低い電圧ＶＰにリセット動作されることになり、図７からも明らかなように、リーク電流が大幅に低減する。すなわち、画素毎にばらつくザラ状の固定パターンノイズや、局所的なリーク電流による白色欠陥が大幅に低下することを意味する。すなわち、画質が大幅に改善されるものである。
【００２２】
図１では、ＭＯＳトランジスタ１０２及び１０３は、ＭＯＳトランジスタ１０１と同じデプレッション型としている。垂直走査回路（ＩＩ）２１の電源電圧はＶＤであるから、ＭＯＳトランジスタ１０２を駆動するリセットクロックライン１２のリセットクロックのハイレベルはＶＤとなる。図２に示すように、ゲート電圧がＶＤのときのポテンシャルφｍＤ（ＶＤ）は、
φｍＤ（ＶＤ）＞ＶＰ
であるから、ＭＯＳトランジスタ１０２で光電変換部５をＶＰにリセットすることが可能である。同様に、垂直走査回路（Ｉ）２０の電源電圧もＶＤであるから、ＭＯＳトランジスタ１０３を駆動する画素選択クロックライン１１の選択クロックのハイレベルはＶＤとなる。図２に示すように、
φｍＤ（ＶＤ）＞φｍＤ（ＶＰ）
であるから、ＭＯＳトランジスタ１０１の出力電圧φｍＤ（ＶＰ）を、ＭＯＳトランジスタ１０３で、スイッチングすることも可能である。但し、ＭＯＳトランジスタ１０２のオフマージンのため、入力電圧ｖｉの範囲は、
φｍ０＜ｖｉ＜ＶＰ
に制限される。ここで、φｍ０は、ゲート電圧０ＶのときのＭＯＳトランジスタ１０１〜１０３のチャネルポテンシャルである。なお、このとき、図２に示すように、ゲート電圧φｍ０のときのポテンシャルをφｍ１として、φｍ１＞φｍ０であるから、ＭＯＳトランジスタ１０３のオフマージンは確保される。
【００２３】
他方、ＶＤとＶＰとの電圧差が大きい場合は、ＭＯＳトランジスタ１０２と１０３をエンハンスメント型としても動作可能である。この場合の構成を１画素分について図３に示す。図２の破線で示すように、エンハンスメント型でゲート電圧がＶＤのときのポテンシャルφｍＥ（ＶＤ）が、リセット電圧ＶＰに比べ、
φｍＥ（ＶＤ）＞ＶＰ
であれば、ＭＯＳトランジスタ１０２で光電変換部をＶＰにリセットすることが可能となる。また、φｍＥ（ＶＤ）が、デプレッション型でゲート電圧ＶＰのときのポテンシャルφｍＤ（ＶＰ）に比べ、
φｍＥ（ＶＤ）＞φｍＤ（ＶＰ）
であれば、ＭＯＳトランジスタ１０１の出力電圧：ｖｏ≦φｍＤ（ＶＰ）をＭＯＳトランジスタ１０３でスイッチングすることが可能となる。
【００２４】
なお、ＭＯＳトランジスタ１０２、１０３はエンハンスメント型であるため、完全にオフでき、入力電圧ｖｉの範囲が、ＭＯＳトランジスタ１０２、１０３のオフマージンで制限されることはない。
【００２５】
図４は、図１に示した分圧回路２５の具体的構成例を示したものである。図４（ａ）では、抵抗２６及び２７により分圧された電圧が、ボルテージフォロア回路２８により低インピーダンス化され、電解コンデンサ２９で平滑化されて、電圧ＶＰが出力される。また、図４（ｂ）では、電源ＶＤ側にダイオード３０がｎ個直列に順方向接続され、その出力が電解コンデンサ２９で平滑化される。ダイオード３０の順方向電位降下分をΔＶとすると、出力電圧ＶＰは、
ＶＰ＝ＶＤ−ｎΔｖ
となる。
【００２６】
【発明の効果】
以上、詳細に説明したように、本発明の増幅型固体撮像装置は、画素が複数配列され、各画素は、それぞれ、光電変換領域、信号増幅用の第１のＭＯＳトランジスタ、前記光電変換領域に蓄積した信号電荷をリセットするための第２のＭＯＳトランジスタ、及び画素選択用の第３のＭＯＳトランジスタを有する増幅型固体撮像装置において、前記第１及び第３のＭＯＳトランジスタが直列接続された両端の何れか一方が信号線に、他端が第１の電源に接続され、前記第２のＭＯＳトランジスタは、一端が前記光電変換領域に、他端が前記第１の電源より低電圧の第２の電源に接続され、前記第１のＭＯＳトランジスタはデプレッション型であることを特徴とするものであり、かかる本発明の増幅型固体撮像装置によれば、受光部となるｐｎ接合ダイオードの逆バイアス電圧が、読み出し動作に必要となる電源電圧より低い電圧に設定されることにより、受光部のリーク電流が大幅に低減されると共に、信号増幅用のＭＯＳトランジスタがデプレッション型とされることにより、ｐｎ接合ダイオードの逆バイアス電圧が低い値であっても、充分な動作マージンを確保することができるものである。以上により、本発明の実用上の効果は絶大である。
【図面の簡単な説明】
【図１】本発明の増幅型固体撮像装置の一実施形態である２次元エリアイメージセンサの回路構成を示す回路図である。
【図２】同２次元エリアイメージセンサの動作説明に供する図である。
【図３】本発明の増幅型固体撮像装置の他の実施形態である２次元エリアイメージセンサについて、その１画素分の回路構成を示した回路図である。
【図４】（ａ）及び（ｂ）は本発明の増幅型固体撮像装置に於いて用いられる分圧回路の具体的構成例を示す回路図である。
【図５】従来の増幅型固体撮像装置の一例である２次元エリアイメージセンサの回路構成を示す回路図である。
【図６】同２次元エリアイメージセンサの動作説明に供する図である。
【図７】従来の増幅型固体撮像装置の問題点の説明に供する図である。
【符号の説明】
１０１ 増幅用ＭＯＳトランジスタ
１０２ リセット用ＭＯＳトランジスタ
１０３ 画素選択用ＭＯＳトランジスタ
５ 光電変換用フォトダイオード
１３ 信号線
１４ 電源線
１１４ リセット用電源線
【発明の属する技術分野】
本発明は、増幅型固体撮像装置の画素リーク電流を低減する回路技術に関するものである。
【０００２】
【従来の技術】
各画素毎に増幅機能を持たせ、走査回路により読み出す増幅型固体撮像装置が提案されている。特に、画素構成を周辺の駆動回路や信号処理回路との一体化に有利なＣＭＯＳ型としたＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）型イメージセンサが知られている。ＡＰＳ型では、１画素内に、光電変換部、増幅部、画素選択部及びリセット部を形成する必要があり、通常、フォトダイオード（ＰＤ）からなる光電変換部の他に、３〜４個のＭＯＳトランジスタ（Ｔ）が用いられる。
【０００３】
図５に、従来のＰＤ＋３Ｔ方式の場合の２次元エリアイメージセンサの構成を示す（馬渕他、「１／４インチＶＧＡ対応３３万画素ＣＭＯＳイメージセンサ」、映像情報メディア学会技術報告、ＩＰＵ９７−１３、１９９７年３月）。
【０００４】
図に於いて、５は光電変換用フォトダイオード、１は増幅用ＭＯＳトランジスタ、２はリセット用ＭＯＳトランジスタ、３は画素選択用ＭＯＳトランジスタ、１１は画素選択クロックライン、１２はリセットクロックライン、１３は信号線、１４は電源線である。
【０００５】
ＭＯＳトランジスタ３及び２は、それぞれ、画素選択クロックライン１１及びリセットクロックライン１２を介して、垂直走査回路（Ｉ）２０及び垂直走査回路（ＩＩ）２１により駆動される。また、信号線１３には、定電流負荷となるＭＯＳトランジスタ１５（ＶＬ１：ゲートバイアス電圧）が接続されると共に、その出力電圧は、アンプ（増幅用ＭＯＳトランジスタ）１６及び水平クロックライン１８を介して水平走査回路２２により駆動されるＭＯＳトランジスタ１７を介して、水平信号線１９に読み出される。水平信号線１９には定電流負荷となるＭＯＳトランジスタ２３（ゲートバイアス電圧：ＶＬ２）が接続されると共に、その出力電圧はアンプ２４を介して出力ＯＳに導かれる。
【０００６】
図５において、ＭＯＳトランジスタ１、２及び３は、すべてｎ型エンハンスメントＭＯＳトランジスタであり、５はｐｎ接合ダイオードであるため、標準のＣＭＯＳプロセスで容易に形成可能である。他方、アンプ１６、２４のアナログ回路、及び垂直走査回路２０、２１や、水平走査回路２２のディジタル回路は、一般にＣＭＯＳ回路で構成される。したがって、画素部と周辺回路部とは、共に、共通プロセスで形成可能となる。これより、電源の共通化でき、電源ＶＤに接続される。
【０００７】
【発明が解決しようとする課題】
図５の構成の場合、トランジスタ１、２及び３は、すべてｎ型エンハンスメントＭＯＳトランジスタであるため、増幅用ＭＯＳトランジスタ１と定電流負荷ＭＯＳトランジスタ１５により構成されるソースフォロア回路の入出力特性は、図６のようになる。ここで、ＭＯＳトランジスタ１の閾値電圧をＶＴ１、定電流負荷ＭＯＳトランジスタ１５の閾値電圧をＶＴ２、同ゲートバイアス電圧をＶＬとすると、出力電圧ｖｏが、
ｖｏ＞ＶＬ−ＶＴ２
の範囲で、定電流負荷ＭＯＳトランジスタ１５は飽和動作となり、その結果、リニアリティが確保される。したがって、入力電圧ｖｉは、電源電圧ＶＤ付近の高い電圧にしないと、充分な動作マージンが得られないことになる。
【０００８】
他方、図５の構成では、光電変換部５を電源電圧ＶＤにリセットすることにより、同部５を構成するｐｎ接合ダイオードは電圧ＶＤに逆バイアスされる。ｐｎ接合ダイオードは、リーク電流が存在すると、光積分期間の間、蓄積されて、信号電荷に加算され、偽の信号となる。これは、画素毎に、ばらついて、ザラ状の固定パターンノイズになると共に、局所的に大きなリーク電流は白色欠陥となる。すなわち、画質を大きく損なう原因となる。
【０００９】
ｐｎ接合ダイオードのリーク電流は、逆バイアス電圧に強く依存し、図７に示すように、逆バイアス電圧の増大により、急激に増大する。すなわち、ｐｎ接合ダイオードの低リーク電流化のためには、逆バイアス電圧の低下、すなわち、電源電圧ＶＤの低下が必須であるが、他方、これは、図６に示したように、動作マージンの低下をもたらす。この関係は、ＡＰＳ型ＣＭＯＳイメージセンサの重大な課題となっている。
【００１０】
本発明は、以上の問題点に鑑み考案されたものであり、極めて簡単な構造で、ｐｎ接合ダイオードの低リーク電流化を達成すると共に、動作マージンも充分に確保できる、全く新規な増幅型固体撮像装置の構成手法を提供するものである。
【００１１】
【課題を解決するための手段】
本発明の増幅型固体撮像装置は、画素が複数配列され、各画素は、それぞれ、光電変換領域、信号増幅用の第１のＭＯＳトランジスタ、前記光電変換領域に蓄積した信号電荷をリセットするための第２のＭＯＳトランジスタ、及び画素選択用の第３のＭＯＳトランジスタを有する増幅型固体撮像装置において、前記第１及び第３のＭＯＳトランジスタが直列接続された両端の何れか一方が信号線に、他端が第１の電源に接続され、前記第２のＭＯＳトランジスタは、一端が前記光電変換領域に、他端が前記第１の電源より低電圧の第２の電源に接続され、前記第１のＭＯＳトランジスタはデプレッション型であることを特徴とするものである。
【００１２】
また、本発明の増幅型固体撮像装置では、前記第２のＭＯＳトランジスタ及び前記第３のＭＯＳトランジスタも、前記第１のＭＯＳトランジスタと同様にデプレッション型であってもよい。
【００１３】
また、前記信号線は、前記第１の電源により駆動される信号処理回路に接続されるようにしてもよい。
【００１４】
また、本発明の増幅型固体撮像装置では、前記第２の電源は、前記第１の電源から分圧回路により生成される。前記分圧回路は、ボルテージフォロア回路を用いて構成されるものであってもよい。或いは、前記分圧回路は、ダイオード順方向接続回路により構成されるものであってもよい。
【００１５】
かかる本発明の増幅型固体撮像装置によれば、受光部となるｐｎ接合ダイオードの逆バイアス電圧が、読み出し動作に必要となる電源電圧より低い電圧に設定されることにより、受光部のリーク電流が大幅に低減されると共に、信号増幅用のＭＯＳトランジスタがデプレッション型とされることにより、ｐｎ接合ダイオードの逆バイアス電圧が低い値であっても、充分な動作マージンを確保することができるものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１７】
図１は、本発明の増幅型固体撮像装置の一実施形態である２次元エリアイメージセンサの回路構成を示す図である。
【００１８】
図１において、１１は画素選択クロックライン、１２はリセットクロックライン、１３は信号線、１４は電源線であり、これらは、図５に示した従来技術と同様である。
【００１９】
本発明の特徴は、以下の点にある。すなわち、増幅用の第１のＭＯＳトランジスタ１０１、リセット用の第２のＭＯＳトランジスタ１０２、及び画素選択用の第３のＭＯＳトランジスタ１０３は、それぞれ、デプレッション型とされる。また、リセット用の電源線１１４は、信号読み出し用の電源電圧ＶＤが印加される電源線１４とは別に設けられ、電源電圧ＶＤから分圧回路２５により生成された、ＶＤより低電圧のＶＰが印加される。なお、図１に於いては、３個のＭＯＳトランジスタ１０１、１０２及び１０３を、すべてデプレッション型としているが、後述するように、所定の条件を満足する場合は、リセット用のＭＯＳトランジスタ１０２及び画素選択用のＭＯＳトランジスタ１０３については、従来と同様に、エンハンスメント型とすることもできる。
【００２０】
図１の場合、ＭＯＳトランジスタ１０１、１０２及び１０３は、すべてｎ型デプレッション型ＭＯＳトランジスタであるため、増幅用ＭＯＳトランジスタ１０１と定電流負荷ＭＯＳトランジスタ１５により構成されるソースフォロア回路の入出力特性は、図２（実線）のようになる。すなわち、図６の場合に比べ、入力電圧範囲が、負側に、ＶＴ１’−ＶＴ１だけシフトする（ＶＴ１’：デプレッション型ＭＯＳトランジスタ１０１の閾値電圧、ＶＴ１：エンハンスメント型ＭＯＳトランジスタ１の閾値電圧）。ここで、定電流負荷を構成するＭＯＳトランジスタ１５の閾値電圧をＶＴ２、同ゲートバイアス電圧をＶＬとすると、図６の場合と同様に、出力電圧ｖｏが、
ｖｏ＞ＶＬ−ＶＴ２
の範囲で、定電流負荷を構成するＭＯＳトランジスタ１５は飽和動作となり、リニアリティが確保される。したがって、入力電圧ｖｉは、電源電圧ＶＤより充分低い電圧ＶＰ以下で、充分な動作マージンが得られる。
【００２１】
このことは、図１の構成では、光電変換部５を構成するｐｎ接合ダイオードは、電源電圧ＶＤより充分低い電圧ＶＰにリセット動作されることになり、図７からも明らかなように、リーク電流が大幅に低減する。すなわち、画素毎にばらつくザラ状の固定パターンノイズや、局所的なリーク電流による白色欠陥が大幅に低下することを意味する。すなわち、画質が大幅に改善されるものである。
【００２２】
図１では、ＭＯＳトランジスタ１０２及び１０３は、ＭＯＳトランジスタ１０１と同じデプレッション型としている。垂直走査回路（ＩＩ）２１の電源電圧はＶＤであるから、ＭＯＳトランジスタ１０２を駆動するリセットクロックライン１２のリセットクロックのハイレベルはＶＤとなる。図２に示すように、ゲート電圧がＶＤのときのポテンシャルφｍＤ（ＶＤ）は、
φｍＤ（ＶＤ）＞ＶＰ
であるから、ＭＯＳトランジスタ１０２で光電変換部５をＶＰにリセットすることが可能である。同様に、垂直走査回路（Ｉ）２０の電源電圧もＶＤであるから、ＭＯＳトランジスタ１０３を駆動する画素選択クロックライン１１の選択クロックのハイレベルはＶＤとなる。図２に示すように、
φｍＤ（ＶＤ）＞φｍＤ（ＶＰ）
であるから、ＭＯＳトランジスタ１０１の出力電圧φｍＤ（ＶＰ）を、ＭＯＳトランジスタ１０３で、スイッチングすることも可能である。但し、ＭＯＳトランジスタ１０２のオフマージンのため、入力電圧ｖｉの範囲は、
φｍ０＜ｖｉ＜ＶＰ
に制限される。ここで、φｍ０は、ゲート電圧０ＶのときのＭＯＳトランジスタ１０１〜１０３のチャネルポテンシャルである。なお、このとき、図２に示すように、ゲート電圧φｍ０のときのポテンシャルをφｍ１として、φｍ１＞φｍ０であるから、ＭＯＳトランジスタ１０３のオフマージンは確保される。
【００２３】
他方、ＶＤとＶＰとの電圧差が大きい場合は、ＭＯＳトランジスタ１０２と１０３をエンハンスメント型としても動作可能である。この場合の構成を１画素分について図３に示す。図２の破線で示すように、エンハンスメント型でゲート電圧がＶＤのときのポテンシャルφｍＥ（ＶＤ）が、リセット電圧ＶＰに比べ、
φｍＥ（ＶＤ）＞ＶＰ
であれば、ＭＯＳトランジスタ１０２で光電変換部をＶＰにリセットすることが可能となる。また、φｍＥ（ＶＤ）が、デプレッション型でゲート電圧ＶＰのときのポテンシャルφｍＤ（ＶＰ）に比べ、
φｍＥ（ＶＤ）＞φｍＤ（ＶＰ）
であれば、ＭＯＳトランジスタ１０１の出力電圧：ｖｏ≦φｍＤ（ＶＰ）をＭＯＳトランジスタ１０３でスイッチングすることが可能となる。
【００２４】
なお、ＭＯＳトランジスタ１０２、１０３はエンハンスメント型であるため、完全にオフでき、入力電圧ｖｉの範囲が、ＭＯＳトランジスタ１０２、１０３のオフマージンで制限されることはない。
【００２５】
図４は、図１に示した分圧回路２５の具体的構成例を示したものである。図４（ａ）では、抵抗２６及び２７により分圧された電圧が、ボルテージフォロア回路２８により低インピーダンス化され、電解コンデンサ２９で平滑化されて、電圧ＶＰが出力される。また、図４（ｂ）では、電源ＶＤ側にダイオード３０がｎ個直列に順方向接続され、その出力が電解コンデンサ２９で平滑化される。ダイオード３０の順方向電位降下分をΔＶとすると、出力電圧ＶＰは、
ＶＰ＝ＶＤ−ｎΔｖ
となる。
【００２６】
【発明の効果】
以上、詳細に説明したように、本発明の増幅型固体撮像装置は、画素が複数配列され、各画素は、それぞれ、光電変換領域、信号増幅用の第１のＭＯＳトランジスタ、前記光電変換領域に蓄積した信号電荷をリセットするための第２のＭＯＳトランジスタ、及び画素選択用の第３のＭＯＳトランジスタを有する増幅型固体撮像装置において、前記第１及び第３のＭＯＳトランジスタが直列接続された両端の何れか一方が信号線に、他端が第１の電源に接続され、前記第２のＭＯＳトランジスタは、一端が前記光電変換領域に、他端が前記第１の電源より低電圧の第２の電源に接続され、前記第１のＭＯＳトランジスタはデプレッション型であることを特徴とするものであり、かかる本発明の増幅型固体撮像装置によれば、受光部となるｐｎ接合ダイオードの逆バイアス電圧が、読み出し動作に必要となる電源電圧より低い電圧に設定されることにより、受光部のリーク電流が大幅に低減されると共に、信号増幅用のＭＯＳトランジスタがデプレッション型とされることにより、ｐｎ接合ダイオードの逆バイアス電圧が低い値であっても、充分な動作マージンを確保することができるものである。以上により、本発明の実用上の効果は絶大である。
【図面の簡単な説明】
【図１】本発明の増幅型固体撮像装置の一実施形態である２次元エリアイメージセンサの回路構成を示す回路図である。
【図２】同２次元エリアイメージセンサの動作説明に供する図である。
【図３】本発明の増幅型固体撮像装置の他の実施形態である２次元エリアイメージセンサについて、その１画素分の回路構成を示した回路図である。
【図４】（ａ）及び（ｂ）は本発明の増幅型固体撮像装置に於いて用いられる分圧回路の具体的構成例を示す回路図である。
【図５】従来の増幅型固体撮像装置の一例である２次元エリアイメージセンサの回路構成を示す回路図である。
【図６】同２次元エリアイメージセンサの動作説明に供する図である。
【図７】従来の増幅型固体撮像装置の問題点の説明に供する図である。
【符号の説明】
１０１ 増幅用ＭＯＳトランジスタ
１０２ リセット用ＭＯＳトランジスタ
１０３ 画素選択用ＭＯＳトランジスタ
５ 光電変換用フォトダイオード
１３ 信号線
１４ 電源線
１１４ リセット用電源線
Claims (6)
- 画素が複数配列され、各画素は、それぞれ、光電変換領域、信号増幅用の第１のＭＯＳトランジスタ、前記光電変換領域に蓄積した信号電荷をリセットするための第２のＭＯＳトランジスタ、及び画素選択用の第３のＭＯＳトランジスタを有する増幅型固体撮像装置において、
前記第１及び第３のＭＯＳトランジスタが直列接続された両端の何れか一方が信号線に、他端が第１の電源に接続され、前記第２のＭＯＳトランジスタは、一端が前記光電変換領域に、他端が前記第１の電源より低電圧の第２の電源に接続され、前記第１のＭＯＳトランジスタはデプレッション型であることを特徴とする増幅型固体撮像装置。 - 前記第２のＭＯＳトランジスタ及び前記第３のＭＯＳトランジスタがデプレッション型であることを特徴とする、請求項１に記載の増幅型固体撮像装置。
- 前記信号線は、前記第１の電源により駆動される信号処理回路に接続されることを特徴とする、請求項１または２に記載の増幅型固体撮像装置。
- 前記第２の電源は、前記第１の電源から分圧回路により生成されることを特徴とする、請求項１、２または３に記載の増幅型固体撮像装置。
- 前記分圧回路は、ボルテージフォロア回路を用いて構成されることを特徴とする、請求項４に記載の増幅型固体撮像装置。
- 前記分圧回路は、ダイオード順方向接続回路により構成されることを特徴とする、請求項４に記載の増幅型固体撮像装置。
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