JP3397895B2 - 固体撮像素子 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は絶縁ゲート型トランジス
タ及び固体撮像素子に関するものである。 【０００２】 【従来の技術】従来、エンハンスメント型（Enhancemen
t type）のＭＯＳトランジスタはバイポーラトランジス
タに比べて小さく集積度があがるため、メモリ等の種々
のデジタル的な用途に使用されている。ところで、近
年、ＭＯＳトランジスタをアナログ的に使用する要望が
ある。しかしながら、ＭＯＳトランジスタは、シリコン
基板の表面近傍にチャネルを形成しているので、バイポ
ーラトランジスタに比べて雑音が大きくなり、信号に対
する雑音の比（Ｓ／Ｎ比）が悪くなるという問題とな
る。 【０００３】そのため、デプレッション型（Depletion
type）のＭＯＳトランジスタ（以下、ＤｐＭＯＳトラン
ジスタという）を使用することが提案されている。例え
ばＮチャネルＭＯＳトランジスタの場合、ソース・ドレ
イン間に形成されたチャネルにリン，砒素等のＮ型不純
物を打ち込む。すると、チャネルにはＮ型の反転層が形
成され、埋込チャネル型になって、デプレッション型の
ＮチャネルＭＯＳトランジスタ（以下、ＤｐＮＭＯＳト
ランジスタという）となる。すると、電子はチャネルの
表面というよりはむしろ深いところを流れるようになる
ので、雑音が減りＳ／Ｎが良くなる。その結果、ＭＯＳ
トランジスタをアナログ的に使用することが可能とな
る。 【０００４】尚、ＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタという）の場合、チャネルに
ほう素等のＰ型不純物を打ち込むことによりチャネルに
Ｐ型の反転層が形成されてデプレッション型のＰＭＯＳ
トランジスタとなる。 【０００５】 【発明が解決しようとする課題】しかしながら、ＤｐＮ
ＭＯＳトランジスタは負のゲート電圧で動作するので、
今までＮＭＯＳトランジスタのゲートに印加していた正
電圧を負電圧に変換するための回路と、その負電圧を生
成するための負電源が必要となる。そのため、回路規模
が大きくなるとともに回路構成が複雑になるので、容易
に使用することができないという問題がある。 【０００６】本発明は上記問題点を解決するためになさ
れたものであって、雑音が少なく、アナログ的な用途で
使用することができる絶縁ゲート型トランジスタを提供
することを目的とする。また、そのような絶縁ゲート型
トランジスタを出力回路に用いた固体撮像素子を提供す
ることを目的とする。 【０００７】 【課題を解決するための手段】請求項１に記載の発明
は、半導体基板と、半導体基板の一主面に互いに所定の
距離を隔てて形成されるドレイン領域及びソース領域
と、これらのドレイン領域及びソース領域の間で前記半
導体基板の表面領域に形成される反転層と、この反転層
を被って上記半導体基板上に配置される浮遊ゲートと、
この浮遊ゲート上に配置される制御ゲートと、を備え、
上記浮遊ゲートに蓄積される電荷の量に応じて動作点が
変更されることを要旨とする。 【０００８】請求項２に記載の発明は、前記ドレイン領
域及びソース領域がＮ型の導電特性を成すと共に、前記
反転層が前記ドレイン領域及びソース領域よりも低濃度
のＮ型の導電特性を成し、前記浮遊ゲートに一定量の電
荷が蓄積され、前記制御ゲートが前記ソース領域に対し
て所定の正電圧を越えたときに前記ドレイン領域と前記
ソース領域との間が導通することを要旨とする。 【０００９】請求項３に記載の発明は、被写体映像を受
け、その被写体映像に応じて発生する情報電荷を行列配
置された複数の受光画素に蓄積し、この受光画素から転
送出力される情報電荷を出力部で電圧値に変換して映像
信号を出力する固体撮像素子であって、前記出力部で取
り出される電圧値を受ける出力回路を備え、この出力回
路が請求項１または請求項２に記載の絶縁ゲート型トラ
ンジスタからなるソースフォロワ回路にて構成されるこ
とを要旨とする。 【００１０】 【作用】従って請求項１に記載の発明によれば、絶縁ゲ
ート型トランジスタは、ドレイン領域、ソース領域、反
転層、浮遊ゲート、制御ゲートを備えている。ドレイン
領域及びソース領域は、半導体基板の一主面に互いに所
定の距離を隔てて形成される。反転層は、これらのドレ
イン領域及びソース領域の間で半導体基板の表面領域に
形成される。浮遊ゲートはこの反転層を被って上記半導
体基板上に配置され、制御ゲートはこの浮遊ゲート上に
配置される。そして、浮遊ゲートに蓄積される電荷の量
に応じて動作点が変更される。 【００１１】請求項２に記載の発明によれば、請求項１
に記載の絶縁ゲート型トランジスタにおいて、ドレイン
領域及びソース領域はＮ型の導電特性を成すと共に、反
転層がドレイン領域及びソース領域よりも低濃度のＮ型
の導電特性を成ている。そして、浮遊ゲートに一定量の
電荷が蓄積され、制御ゲートがソース領域に対して所定
の正電圧を越えたときにドレイン領域とソース領域との
間が導通する。 【００１２】請求項３に記載の発明によれば、固体撮像
素子は、被写体映像を受け、その被写体映像に応じて発
生する情報電荷を行列配置された複数の受光画素に蓄積
し、この受光画素から転送出力される情報電荷を出力部
で電圧値に変換して映像信号を出力する。その固体撮像
素子は、請求項１または請求項２に記載の絶縁ゲート型
トランジスタからなるソースフォロワ回路にて構成さ
れ、出力部で取り出される電圧値を受ける出力回路を備
えている。 【００１３】 【実施例】以下、本発明を具体化した一実施例を図面に
従って説明する。図３は、ＤｐＮＭＯＳトランジスタの
断面図である。 【００１４】Ｎ型のシリコン基板２１上には、ボロンイ
オン等のＰ型不純物が注入されてＰ型のウェル２２が形
成されている。ウェル２２上には、リン等のＮ型不純物
が注入されてＮ型のドレイン領域２３とソース領域２４
が形成されている。そのドレイン領域２３とソース領域
２４との間にはチャネルが形成され、そのチャネルには
Ｎ型の不純物が打ち込まれて反転層２５が形成されてい
る。 【００１５】チャネル上には酸化膜２６を介して浮遊ゲ
ート２７が形成され、その両端はそれぞれドレイン領域
２３，ソース領域２４と浮遊ゲート２７とが一部重なる
ように配置されている。浮遊ゲート２７の上には、酸化
膜２６を介して制御ゲート２８が形成され、絶縁ゲート
型トランジスタを構成している。尚、本実施例におい
て、制御ゲート２８は、浮遊ゲート２７と同じ大きさに
形成されている。 【００１６】ＤｐＮＭＯＳトランジスタは、その浮遊ゲ
ート２７のドレイン領域２３側で発生したホットエレク
トロンを加速して浮遊ゲート２７に注入することでその
浮遊ゲート２７に電荷が蓄えられる。そして、浮遊ゲー
ト２７は酸化膜２６に覆われて絶縁されているので、そ
の浮遊ゲート２７に蓄えられた電荷が他へ散逸すること
はまずない。 【００１７】図４は、浮遊ゲート２７に電荷が蓄えられ
た時のＤｐＮＭＯＳトランジスタの等価回路図である。
図４に示すように、ＤｐＮＭＯＳトランジスタは、１層
ゲート構造のデンプレッション型のＮチャネルＭＯＳト
ランジスタ（以下、ＤｐＭＯＳという）３１と、所定の
電圧の電圧源３２とで等価的に表すことができる。Ｄｐ
ＭＯＳ３１のゲートには電圧源３２のマイナス端子が接
続され、そのゲートに負電圧が印加されている。そし
て、この負電圧、即ち電圧源３２のマイナス端子とプラ
ス端子の電位差は、浮遊ゲート２７に蓄えられた電荷に
応じた値となり、ＤｐＭＯＳ３１のしきい値電圧ＶT1よ
りも低くなっている。従って、このＤｐＮＭＯＳトラン
ジスタは、浮遊ゲート２７に電荷が注入されないときに
は図５に１点鎖線で示すようにしきい値電圧が０Ｖより
低いＶT1となり、浮遊ゲート２７に電荷を注入すること
により図５に実線で示すようにしきい値電圧が０Ｖより
高いＶT2となる。 【００１８】即ち、浮遊ゲート２７に電荷が注入された
ＤｐＮＭＯＳトランジスタは、そのゲートに印加する電
圧をエンハンスメント型ＮＭＯＳトランジスタと同じ極
性、即ち正電圧で動作させることができることになる。
従って、ＤｐＮＭＯＳトランジスタをＮＭＯＳトランジ
スタに置き換えて使用することができる。また、ＤｐＮ
ＭＯＳトランジスタが動作するとき、チャネルの深い所
を電流が流れるので、ＮＭＯＳトランジスタに比べて発
生する雑音が少なくなる。 【００１９】次に、上記のように構成されたＤｐＮＭＯ
Ｓトランジスタを用いたＣＣＤ固体撮像素子の構成を説
明する。図１は、従来のフレームトランスファ型のＣＣ
Ｄ固体撮像素子の模式図である。ＣＣＤ固体撮像素子１
は、撮像部２と蓄積部３と水平転送部４と出力部５とか
ら構成されている。撮像部２には、２次元配列された受
光素子よりなる受光画素が形成され、照射された被写体
映像に応じた情報電荷を発生する。この情報電荷は、撮
像部２から蓄積部３へ１画面単位で転送され、蓄積部３
により一旦蓄積される。 【００２０】更に、情報電荷は、蓄積部３から１行単位
で水平転送部４へ転送され、水平転送部４から出力部５
へ１受光画素単位で転送される。出力部５は、転送され
た情報電荷の電荷量を電圧値に変換し、その変換した電
圧値を映像信号Ｙｔとして出力するようになっている。 【００２１】図２は、出力部５の回路図である。出力部
５には、リセットトランジスタ６及び２段接続されたソ
ースフォロワ型出力回路７，８が設けられている。リセ
ットトランジスタ６はＭＯＳトランジスタよりなり、そ
のソースは、水平転送部４に接続され、水平転送部４か
らの情報電荷を受け、一旦蓄えるようになっている。リ
セットトランジスタ６のソースは出力回路７に接続さ
れ、そのソースに蓄えられた情報電荷は出力回路７，８
によりインピーダンス変換され、その変換された電圧が
映像信号Ｙｔとして出力されるようになっている。 【００２２】また、リセットトランジスタ６のドレイン
は接地されてリセットドレインを形成している。リセッ
トトランジスタ６のゲートにはリセットパルスφＲが印
加され、そのリセットパルスφＲに基づいてソースに蓄
えられた情報電荷が所定の時間間隔でリセットドレイン
に排出されるようになっている。 【００２３】１段目の出力回路７は、電源Ｖddと接地間
に直列接続された一対のＤｐＮＭＯＳトランジスタ７ａ
とＮＭＯＳトランジスタ７ｂとから構成されている。２
段目の出力回路８は、電源Ｖddと接地間に直列接続され
た一対のＤｐＮＭＯＳトランジスタ８ａとＮＭＯＳトラ
ンジスタ８ｂとから構成されている。ＤｐＮＭＯＳトラ
ンジスタ７ａ，８ａは、図３に示すように、それぞれ浮
遊ゲートと制御ゲートとを有する２重ゲート構造のデプ
レッション型ＮチャネルＭＯＳトランジスタである。 【００２４】１段目の出力回路７のＤｐＮＭＯＳトラン
ジスタ７ａのゲートにはリセットトランジスタ６のソー
スが接続されている。ＤｐＮＭＯＳトランジスタ７ａの
ソースは、２段目のソースフォロワ型出力回路８のＤｐ
ＮＭＯＳトランジスタ８ａのゲートに接続されている。
そして、ＤｐＮＭＯＳトランジスタ８ａのソースには出
力端子１０が接続され、その出力端子１０から映像信号
Ｙｔが出力されるようになっている。 【００２５】尚、各出力回路７，８のＮＭＯＳトランジ
スタ７ｂ，８ｂのゲートは共通に接続されるとともに、
予め設定された一定電圧の電圧Ｖggが印加されている。
ＮＭＯＳトランジスタ７ｂ，８ｂは、それぞれ電圧Ｖgg
に基づいた抵抗値となり、ＤｐＮＭＯＳトランジスタ７
ａ，８ａの負荷抵抗となっている。 【００２６】次に、上記のように構成されたＣＣＤ固体
撮像素子の動作を説明する。被写体が写されると、撮像
部２はその被写体映像に応じた情報電荷を発生する。こ
の情報電荷は、撮像部２から蓄積部３へ１画面単位で転
送され、更に１行単位で水平転送部４へ転送される。そ
して、水平転送部４から１受光画素単位で出力部５へ転
送される。 【００２７】出力部５へ転送された情報電荷は、リセッ
トトランジスタ６のソースに一旦蓄えられる。このリセ
ットトランジスタ６のソースは、その寄生容量Ｃのコン
デンサとして見なすことができ、そのソースに蓄えられ
た電荷量をｑとする。リセットトランジスタ６のソース
はＤｐＮＭＯＳトランジスタ７ａの制御ゲート２８に接
続されているので、その制御ゲート２８に印加される電
圧は、寄生容量Ｃと電荷量ｑに応じた電圧ＶG2（＝ｑ／
Ｃ）となり、正の電圧となる。その電圧ＶG2は、１受光
画素単位に転送される電荷量に応じて変化する。 【００２８】すると、ＤｐＮＭＯＳトランジスタ７ａに
はその電圧ＶG2に応じた電流が流れる。このとき、ＮＭ
ＯＳトランジスタ７ｂのゲートには一定電圧の電圧Ｖgg
が印加されて所定の抵抗値となっているので、ＤｐＮＭ
ＯＳトランジスタ７ａとＮＭＯＳトランジスタ７ｂとの
間のノードＮ１の電位は、ＤｐＮＭＯＳトランジスタ７
ａの制御ゲート２８に印加された電圧ＶG2からそのしき
い値電圧ＶT2だけ下がった電位となる。そして、ＤｐＮ
ＭＯＳトランジスタ７ａはそのチャネルに流れる電流が
チャネルの深い所を流れるので、雑音が少なくなってい
る。 【００２９】このノードＮ１の電位はＤｐＮＭＯＳトラ
ンジスタ８ａの制御ゲート２８に印加される。ＮＭＯＳ
トランジスタ８ｂもＮＭＯＳトランジスタ７ｂと同様に
そのゲートに一定電圧の電圧Ｖggが印加されて所定の抵
抗値となっている。従って、ＤｐＮＭＯＳトランジスタ
８ａとＮＭＯＳトランジスタ８ｂとの間のノードＮ２の
電位は、更にＤｐＮＭＯＳトランジスタ８ａのしきい値
電圧ＶT2だけ下がった電位となる。そして、ＤｐＮＭＯ
Ｓトランジスタ８ａはそのチャネルに流れる電流がチャ
ネルの深い所を流れるので、雑音が少なくなっている。
このノードＮ２の電位は、出力端子１０から映像信号Ｙ
ｔとして出力される。 【００３０】今、ＤｐＮＭＯＳトランジスタの制御ゲー
ト２８のの電圧ＶG2の変化を１０Ｖ±１Ｖとする。そし
て、ＤｐＮＭＯＳトランジスタ７ａ，８ａのしきい値電
圧ＶT2をそれぞれ０．８Ｖとする。すると、ノードＮ１
の電圧は、電圧ＶG2からＤｐＮＭＯＳトランジスタ７ａ
のしきい値電圧ＶT2分減少するので、９．２Ｖ±１Ｖと
なり、ＤｐＮＭＯＳトランジスタ８ａのゲートに印加さ
れる。そして、ノードＮ２の電圧は、更に、ＤｐＮＭＯ
Ｓトランジスタ８ａのしきい値電圧ＶT2分減少した電位
となり、８．４Ｖ±１Ｖとなる。従って、映像信号Ｙｔ
は８．４Ｖ±１Ｖとなる。このとき、ＤｐＮＭＯＳトラ
ンジスタ７ａ，８ａの雑音は、従来のＮＭＯＳトランジ
スタに比べて少なくなっているので、映像信号Ｙｔの雑
音も従来に比べて少なくなる。この結果、従来に比べて
Ｓ／Ｎ比が改善された映像信号Ｙｔを得ることができ
る。 【００３１】ところで、図４に示す電圧源３２の電位差
は、浮遊ゲート２７に蓄えられた電荷に応じた値とな
る。従って、蓄えられた電荷の量が多いと電圧源３２の
電位差は大きくなり、ＤｐＮＭＯＳトランジスタ７ａ，
８ａの見かけ上のしきい値電圧ＶT2は高くなり、蓄えら
れた電荷の量が少ないと電圧源３２の電位差は小さくな
り、ＤｐＮＭＯＳトランジスタ７ａ，８ａの見かけ上の
しきい値電圧ＶT2は低くなる。 【００３２】例えば、浮遊ゲート２７に蓄えられた電荷
が多く、上記したＤｐＮＭＯＳトランジスタ７ａ，８ａ
のしきい値電圧ＶT2をそれぞれ３Ｖになったとする。す
ると、出力回路７のＤｐＮＭＯＳトランジスタ７ａのソ
ースから出力される電圧はゲートに印加される電圧から
しきい値電圧ＶT2分減少するので、７Ｖ±１Ｖとなり、
ＤｐＮＭＯＳトランジスタ８ａのゲートに印加される。
そして、ＤｐＮＭＯＳトランジスタ８ａのソースから出
力される電圧は、更に、しきい値電圧ＶT2分減少して４
Ｖ±１Ｖとなる。 【００３３】しかしながら、実際には、出力端子１０に
はコンデンサが接続されて直流成分が除かれ、交流成分
のみの映像信号Ｙｔ（±１Ｖ）が出力される。即ち、Ｄ
ｐＮＭＯＳトランジスタ７ａ，８ａのしきい値電圧ＶT2
の変化により映像信号Ｙｔに与える影響をなくすことが
できる。従って、このように出力端子１０にコンデンサ
を接続して交流成分のみを必要とする構成にすることに
より、浮遊ゲートに蓄えられた電荷の量によるしきい値
電圧ＶT2の変化の影響をなくすことができる。 【００３４】尚、ＤｐＮＭＯＳトランジスタ７ａ，８ａ
の浮遊ゲート２７は、前記したように酸化膜２６に覆わ
れているので、その浮遊ゲート２７に蓄えられた電荷が
他へ散逸することはない。しかし、仮に電荷が浮遊ゲー
ト２７から散逸したとしても、動作中にＤｐＮＭＯＳト
ランジスタ７ａのソース・ドレイン間に流れる電流によ
り発生するホットエレクトロンが浮遊ゲート２６に注入
される。そして、浮遊ゲート２６に所定の量の電荷が注
入されると、それ以上電荷が注入されなくなる。その結
果、ＤｐＮＭＯＳトランジスタ７ａ，８ａの浮遊ゲート
２７に散逸した分の電荷が補充され、同じ特性を保持す
ることができる。 【００３５】このように、本実施例によれば、出力回路
７，８はソースフォロワ型の出力回路であって、２層ゲ
ート構造の浮遊ゲート２７と制御ゲート２８を有するＤ
ｐＮＭＯＳトランジスタ７ａ，８ａを備えている。Ｄｐ
ＮＭＯＳトランジスタ７ａ，８ａはデプレッション型の
ＭＯＳトランジスタであって、浮遊ゲート２７に蓄えら
れた電荷によりＮＭＯＳトランジスタと同じ極性、即ち
正電圧のゲート電圧で動作する。また、ＤｐＮＭＯＳト
ランジスタ７ａ，８ａに流れる電流は、チャネルの深い
所を流れ、雑音が少なくなる。 【００３６】その結果、従来に比べて雑音が少なく、Ｓ
／Ｎ比のよい映像信号Ｙｔを得ることができる。また、
ＤｐＮＭＯＳトランジスタ７ａ，８ａは正電圧のゲート
電圧で動作するので、エンハンスメント型のＮＭＯＳト
ランジスタと同様に使用することができ、容易にＮＭＯ
Ｓトランジスタと置き換えて使用することができる。 【００３７】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）上記実施例において、ＤｐＮＭＯＳトランジスタを
他のアナログ的に使用する箇所、例えばカレントミラー
型の差動アンプ等に応用する。 【００３８】２）上記実施例において、浮遊ゲートと制
御ゲートの大きさを代えて形成する。また、浮遊ゲート
と制御ゲートとを並列に配置したスプリットゲート構造
のＤｐＮＭＯＳトランジスタに具体化する。 【００３９】３）上記実施例において、浮遊ゲートを有
し、チャネルにボロンイオン等のＰ型不純物が打ち込ま
れてＰ型の反転層が形成されたデプレッション型のＰチ
ャネルＭＯＳトランジスタに具体化する。このとき、浮
遊ゲートには電荷に代えて正孔を注入し蓄える。 【００４０】４）上記実施例において、ＮＭＯＳトラン
ジスタ７ｂ，８ｂを所定の抵抗素子に代えて実施する。 以上、この発明の各実施例について説明したが、各実施
例から把握できる請求項以外の技術的思想について、以
下にそれらの効果と共に記載する。 【００４１】イ）請求項１又は請求項２に記載の絶縁ゲ
ート型トランジスタと、その絶縁ゲート型トランジスタ
のソースに接続された抵抗体とからなり、前記絶縁ゲー
ト型トランジスタのソースから出力するようにしたソー
スフォロア型出力回路。この構成により、雑音の少ない
出力を得ることができる。 【００４２】ロ）上記イ）に記載の出力回路において、
前記抵抗体はゲートに一定電圧Ｖggが印加されたＮＭＯ
Ｓトランジスタ７ｂ，８ｂである。この構成により、電
圧Ｖggを変更するだけで容易に抵抗値を変更することが
できる。 【００４３】ハ）請求項１又は請求項２に記載の絶縁ゲ
ート型トランジスタを備えた差動アンプ。この構成によ
り、雑音を減らすことができる。 【００４４】 【発明の効果】以上詳述したように本発明によれば、雑
音が少なく、アナログ的な用途で使用することが可能な
絶縁ゲート型トランジスタを提供することができる。ま
た、その絶縁ゲート型トランジスタを用いた固体撮像素
子を提供することができる。
タ及び固体撮像素子に関するものである。 【０００２】 【従来の技術】従来、エンハンスメント型（Enhancemen
t type）のＭＯＳトランジスタはバイポーラトランジス
タに比べて小さく集積度があがるため、メモリ等の種々
のデジタル的な用途に使用されている。ところで、近
年、ＭＯＳトランジスタをアナログ的に使用する要望が
ある。しかしながら、ＭＯＳトランジスタは、シリコン
基板の表面近傍にチャネルを形成しているので、バイポ
ーラトランジスタに比べて雑音が大きくなり、信号に対
する雑音の比（Ｓ／Ｎ比）が悪くなるという問題とな
る。 【０００３】そのため、デプレッション型（Depletion
type）のＭＯＳトランジスタ（以下、ＤｐＭＯＳトラン
ジスタという）を使用することが提案されている。例え
ばＮチャネルＭＯＳトランジスタの場合、ソース・ドレ
イン間に形成されたチャネルにリン，砒素等のＮ型不純
物を打ち込む。すると、チャネルにはＮ型の反転層が形
成され、埋込チャネル型になって、デプレッション型の
ＮチャネルＭＯＳトランジスタ（以下、ＤｐＮＭＯＳト
ランジスタという）となる。すると、電子はチャネルの
表面というよりはむしろ深いところを流れるようになる
ので、雑音が減りＳ／Ｎが良くなる。その結果、ＭＯＳ
トランジスタをアナログ的に使用することが可能とな
る。 【０００４】尚、ＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタという）の場合、チャネルに
ほう素等のＰ型不純物を打ち込むことによりチャネルに
Ｐ型の反転層が形成されてデプレッション型のＰＭＯＳ
トランジスタとなる。 【０００５】 【発明が解決しようとする課題】しかしながら、ＤｐＮ
ＭＯＳトランジスタは負のゲート電圧で動作するので、
今までＮＭＯＳトランジスタのゲートに印加していた正
電圧を負電圧に変換するための回路と、その負電圧を生
成するための負電源が必要となる。そのため、回路規模
が大きくなるとともに回路構成が複雑になるので、容易
に使用することができないという問題がある。 【０００６】本発明は上記問題点を解決するためになさ
れたものであって、雑音が少なく、アナログ的な用途で
使用することができる絶縁ゲート型トランジスタを提供
することを目的とする。また、そのような絶縁ゲート型
トランジスタを出力回路に用いた固体撮像素子を提供す
ることを目的とする。 【０００７】 【課題を解決するための手段】請求項１に記載の発明
は、半導体基板と、半導体基板の一主面に互いに所定の
距離を隔てて形成されるドレイン領域及びソース領域
と、これらのドレイン領域及びソース領域の間で前記半
導体基板の表面領域に形成される反転層と、この反転層
を被って上記半導体基板上に配置される浮遊ゲートと、
この浮遊ゲート上に配置される制御ゲートと、を備え、
上記浮遊ゲートに蓄積される電荷の量に応じて動作点が
変更されることを要旨とする。 【０００８】請求項２に記載の発明は、前記ドレイン領
域及びソース領域がＮ型の導電特性を成すと共に、前記
反転層が前記ドレイン領域及びソース領域よりも低濃度
のＮ型の導電特性を成し、前記浮遊ゲートに一定量の電
荷が蓄積され、前記制御ゲートが前記ソース領域に対し
て所定の正電圧を越えたときに前記ドレイン領域と前記
ソース領域との間が導通することを要旨とする。 【０００９】請求項３に記載の発明は、被写体映像を受
け、その被写体映像に応じて発生する情報電荷を行列配
置された複数の受光画素に蓄積し、この受光画素から転
送出力される情報電荷を出力部で電圧値に変換して映像
信号を出力する固体撮像素子であって、前記出力部で取
り出される電圧値を受ける出力回路を備え、この出力回
路が請求項１または請求項２に記載の絶縁ゲート型トラ
ンジスタからなるソースフォロワ回路にて構成されるこ
とを要旨とする。 【００１０】 【作用】従って請求項１に記載の発明によれば、絶縁ゲ
ート型トランジスタは、ドレイン領域、ソース領域、反
転層、浮遊ゲート、制御ゲートを備えている。ドレイン
領域及びソース領域は、半導体基板の一主面に互いに所
定の距離を隔てて形成される。反転層は、これらのドレ
イン領域及びソース領域の間で半導体基板の表面領域に
形成される。浮遊ゲートはこの反転層を被って上記半導
体基板上に配置され、制御ゲートはこの浮遊ゲート上に
配置される。そして、浮遊ゲートに蓄積される電荷の量
に応じて動作点が変更される。 【００１１】請求項２に記載の発明によれば、請求項１
に記載の絶縁ゲート型トランジスタにおいて、ドレイン
領域及びソース領域はＮ型の導電特性を成すと共に、反
転層がドレイン領域及びソース領域よりも低濃度のＮ型
の導電特性を成ている。そして、浮遊ゲートに一定量の
電荷が蓄積され、制御ゲートがソース領域に対して所定
の正電圧を越えたときにドレイン領域とソース領域との
間が導通する。 【００１２】請求項３に記載の発明によれば、固体撮像
素子は、被写体映像を受け、その被写体映像に応じて発
生する情報電荷を行列配置された複数の受光画素に蓄積
し、この受光画素から転送出力される情報電荷を出力部
で電圧値に変換して映像信号を出力する。その固体撮像
素子は、請求項１または請求項２に記載の絶縁ゲート型
トランジスタからなるソースフォロワ回路にて構成さ
れ、出力部で取り出される電圧値を受ける出力回路を備
えている。 【００１３】 【実施例】以下、本発明を具体化した一実施例を図面に
従って説明する。図３は、ＤｐＮＭＯＳトランジスタの
断面図である。 【００１４】Ｎ型のシリコン基板２１上には、ボロンイ
オン等のＰ型不純物が注入されてＰ型のウェル２２が形
成されている。ウェル２２上には、リン等のＮ型不純物
が注入されてＮ型のドレイン領域２３とソース領域２４
が形成されている。そのドレイン領域２３とソース領域
２４との間にはチャネルが形成され、そのチャネルには
Ｎ型の不純物が打ち込まれて反転層２５が形成されてい
る。 【００１５】チャネル上には酸化膜２６を介して浮遊ゲ
ート２７が形成され、その両端はそれぞれドレイン領域
２３，ソース領域２４と浮遊ゲート２７とが一部重なる
ように配置されている。浮遊ゲート２７の上には、酸化
膜２６を介して制御ゲート２８が形成され、絶縁ゲート
型トランジスタを構成している。尚、本実施例におい
て、制御ゲート２８は、浮遊ゲート２７と同じ大きさに
形成されている。 【００１６】ＤｐＮＭＯＳトランジスタは、その浮遊ゲ
ート２７のドレイン領域２３側で発生したホットエレク
トロンを加速して浮遊ゲート２７に注入することでその
浮遊ゲート２７に電荷が蓄えられる。そして、浮遊ゲー
ト２７は酸化膜２６に覆われて絶縁されているので、そ
の浮遊ゲート２７に蓄えられた電荷が他へ散逸すること
はまずない。 【００１７】図４は、浮遊ゲート２７に電荷が蓄えられ
た時のＤｐＮＭＯＳトランジスタの等価回路図である。
図４に示すように、ＤｐＮＭＯＳトランジスタは、１層
ゲート構造のデンプレッション型のＮチャネルＭＯＳト
ランジスタ（以下、ＤｐＭＯＳという）３１と、所定の
電圧の電圧源３２とで等価的に表すことができる。Ｄｐ
ＭＯＳ３１のゲートには電圧源３２のマイナス端子が接
続され、そのゲートに負電圧が印加されている。そし
て、この負電圧、即ち電圧源３２のマイナス端子とプラ
ス端子の電位差は、浮遊ゲート２７に蓄えられた電荷に
応じた値となり、ＤｐＭＯＳ３１のしきい値電圧ＶT1よ
りも低くなっている。従って、このＤｐＮＭＯＳトラン
ジスタは、浮遊ゲート２７に電荷が注入されないときに
は図５に１点鎖線で示すようにしきい値電圧が０Ｖより
低いＶT1となり、浮遊ゲート２７に電荷を注入すること
により図５に実線で示すようにしきい値電圧が０Ｖより
高いＶT2となる。 【００１８】即ち、浮遊ゲート２７に電荷が注入された
ＤｐＮＭＯＳトランジスタは、そのゲートに印加する電
圧をエンハンスメント型ＮＭＯＳトランジスタと同じ極
性、即ち正電圧で動作させることができることになる。
従って、ＤｐＮＭＯＳトランジスタをＮＭＯＳトランジ
スタに置き換えて使用することができる。また、ＤｐＮ
ＭＯＳトランジスタが動作するとき、チャネルの深い所
を電流が流れるので、ＮＭＯＳトランジスタに比べて発
生する雑音が少なくなる。 【００１９】次に、上記のように構成されたＤｐＮＭＯ
Ｓトランジスタを用いたＣＣＤ固体撮像素子の構成を説
明する。図１は、従来のフレームトランスファ型のＣＣ
Ｄ固体撮像素子の模式図である。ＣＣＤ固体撮像素子１
は、撮像部２と蓄積部３と水平転送部４と出力部５とか
ら構成されている。撮像部２には、２次元配列された受
光素子よりなる受光画素が形成され、照射された被写体
映像に応じた情報電荷を発生する。この情報電荷は、撮
像部２から蓄積部３へ１画面単位で転送され、蓄積部３
により一旦蓄積される。 【００２０】更に、情報電荷は、蓄積部３から１行単位
で水平転送部４へ転送され、水平転送部４から出力部５
へ１受光画素単位で転送される。出力部５は、転送され
た情報電荷の電荷量を電圧値に変換し、その変換した電
圧値を映像信号Ｙｔとして出力するようになっている。 【００２１】図２は、出力部５の回路図である。出力部
５には、リセットトランジスタ６及び２段接続されたソ
ースフォロワ型出力回路７，８が設けられている。リセ
ットトランジスタ６はＭＯＳトランジスタよりなり、そ
のソースは、水平転送部４に接続され、水平転送部４か
らの情報電荷を受け、一旦蓄えるようになっている。リ
セットトランジスタ６のソースは出力回路７に接続さ
れ、そのソースに蓄えられた情報電荷は出力回路７，８
によりインピーダンス変換され、その変換された電圧が
映像信号Ｙｔとして出力されるようになっている。 【００２２】また、リセットトランジスタ６のドレイン
は接地されてリセットドレインを形成している。リセッ
トトランジスタ６のゲートにはリセットパルスφＲが印
加され、そのリセットパルスφＲに基づいてソースに蓄
えられた情報電荷が所定の時間間隔でリセットドレイン
に排出されるようになっている。 【００２３】１段目の出力回路７は、電源Ｖddと接地間
に直列接続された一対のＤｐＮＭＯＳトランジスタ７ａ
とＮＭＯＳトランジスタ７ｂとから構成されている。２
段目の出力回路８は、電源Ｖddと接地間に直列接続され
た一対のＤｐＮＭＯＳトランジスタ８ａとＮＭＯＳトラ
ンジスタ８ｂとから構成されている。ＤｐＮＭＯＳトラ
ンジスタ７ａ，８ａは、図３に示すように、それぞれ浮
遊ゲートと制御ゲートとを有する２重ゲート構造のデプ
レッション型ＮチャネルＭＯＳトランジスタである。 【００２４】１段目の出力回路７のＤｐＮＭＯＳトラン
ジスタ７ａのゲートにはリセットトランジスタ６のソー
スが接続されている。ＤｐＮＭＯＳトランジスタ７ａの
ソースは、２段目のソースフォロワ型出力回路８のＤｐ
ＮＭＯＳトランジスタ８ａのゲートに接続されている。
そして、ＤｐＮＭＯＳトランジスタ８ａのソースには出
力端子１０が接続され、その出力端子１０から映像信号
Ｙｔが出力されるようになっている。 【００２５】尚、各出力回路７，８のＮＭＯＳトランジ
スタ７ｂ，８ｂのゲートは共通に接続されるとともに、
予め設定された一定電圧の電圧Ｖggが印加されている。
ＮＭＯＳトランジスタ７ｂ，８ｂは、それぞれ電圧Ｖgg
に基づいた抵抗値となり、ＤｐＮＭＯＳトランジスタ７
ａ，８ａの負荷抵抗となっている。 【００２６】次に、上記のように構成されたＣＣＤ固体
撮像素子の動作を説明する。被写体が写されると、撮像
部２はその被写体映像に応じた情報電荷を発生する。こ
の情報電荷は、撮像部２から蓄積部３へ１画面単位で転
送され、更に１行単位で水平転送部４へ転送される。そ
して、水平転送部４から１受光画素単位で出力部５へ転
送される。 【００２７】出力部５へ転送された情報電荷は、リセッ
トトランジスタ６のソースに一旦蓄えられる。このリセ
ットトランジスタ６のソースは、その寄生容量Ｃのコン
デンサとして見なすことができ、そのソースに蓄えられ
た電荷量をｑとする。リセットトランジスタ６のソース
はＤｐＮＭＯＳトランジスタ７ａの制御ゲート２８に接
続されているので、その制御ゲート２８に印加される電
圧は、寄生容量Ｃと電荷量ｑに応じた電圧ＶG2（＝ｑ／
Ｃ）となり、正の電圧となる。その電圧ＶG2は、１受光
画素単位に転送される電荷量に応じて変化する。 【００２８】すると、ＤｐＮＭＯＳトランジスタ７ａに
はその電圧ＶG2に応じた電流が流れる。このとき、ＮＭ
ＯＳトランジスタ７ｂのゲートには一定電圧の電圧Ｖgg
が印加されて所定の抵抗値となっているので、ＤｐＮＭ
ＯＳトランジスタ７ａとＮＭＯＳトランジスタ７ｂとの
間のノードＮ１の電位は、ＤｐＮＭＯＳトランジスタ７
ａの制御ゲート２８に印加された電圧ＶG2からそのしき
い値電圧ＶT2だけ下がった電位となる。そして、ＤｐＮ
ＭＯＳトランジスタ７ａはそのチャネルに流れる電流が
チャネルの深い所を流れるので、雑音が少なくなってい
る。 【００２９】このノードＮ１の電位はＤｐＮＭＯＳトラ
ンジスタ８ａの制御ゲート２８に印加される。ＮＭＯＳ
トランジスタ８ｂもＮＭＯＳトランジスタ７ｂと同様に
そのゲートに一定電圧の電圧Ｖggが印加されて所定の抵
抗値となっている。従って、ＤｐＮＭＯＳトランジスタ
８ａとＮＭＯＳトランジスタ８ｂとの間のノードＮ２の
電位は、更にＤｐＮＭＯＳトランジスタ８ａのしきい値
電圧ＶT2だけ下がった電位となる。そして、ＤｐＮＭＯ
Ｓトランジスタ８ａはそのチャネルに流れる電流がチャ
ネルの深い所を流れるので、雑音が少なくなっている。
このノードＮ２の電位は、出力端子１０から映像信号Ｙ
ｔとして出力される。 【００３０】今、ＤｐＮＭＯＳトランジスタの制御ゲー
ト２８のの電圧ＶG2の変化を１０Ｖ±１Ｖとする。そし
て、ＤｐＮＭＯＳトランジスタ７ａ，８ａのしきい値電
圧ＶT2をそれぞれ０．８Ｖとする。すると、ノードＮ１
の電圧は、電圧ＶG2からＤｐＮＭＯＳトランジスタ７ａ
のしきい値電圧ＶT2分減少するので、９．２Ｖ±１Ｖと
なり、ＤｐＮＭＯＳトランジスタ８ａのゲートに印加さ
れる。そして、ノードＮ２の電圧は、更に、ＤｐＮＭＯ
Ｓトランジスタ８ａのしきい値電圧ＶT2分減少した電位
となり、８．４Ｖ±１Ｖとなる。従って、映像信号Ｙｔ
は８．４Ｖ±１Ｖとなる。このとき、ＤｐＮＭＯＳトラ
ンジスタ７ａ，８ａの雑音は、従来のＮＭＯＳトランジ
スタに比べて少なくなっているので、映像信号Ｙｔの雑
音も従来に比べて少なくなる。この結果、従来に比べて
Ｓ／Ｎ比が改善された映像信号Ｙｔを得ることができ
る。 【００３１】ところで、図４に示す電圧源３２の電位差
は、浮遊ゲート２７に蓄えられた電荷に応じた値とな
る。従って、蓄えられた電荷の量が多いと電圧源３２の
電位差は大きくなり、ＤｐＮＭＯＳトランジスタ７ａ，
８ａの見かけ上のしきい値電圧ＶT2は高くなり、蓄えら
れた電荷の量が少ないと電圧源３２の電位差は小さくな
り、ＤｐＮＭＯＳトランジスタ７ａ，８ａの見かけ上の
しきい値電圧ＶT2は低くなる。 【００３２】例えば、浮遊ゲート２７に蓄えられた電荷
が多く、上記したＤｐＮＭＯＳトランジスタ７ａ，８ａ
のしきい値電圧ＶT2をそれぞれ３Ｖになったとする。す
ると、出力回路７のＤｐＮＭＯＳトランジスタ７ａのソ
ースから出力される電圧はゲートに印加される電圧から
しきい値電圧ＶT2分減少するので、７Ｖ±１Ｖとなり、
ＤｐＮＭＯＳトランジスタ８ａのゲートに印加される。
そして、ＤｐＮＭＯＳトランジスタ８ａのソースから出
力される電圧は、更に、しきい値電圧ＶT2分減少して４
Ｖ±１Ｖとなる。 【００３３】しかしながら、実際には、出力端子１０に
はコンデンサが接続されて直流成分が除かれ、交流成分
のみの映像信号Ｙｔ（±１Ｖ）が出力される。即ち、Ｄ
ｐＮＭＯＳトランジスタ７ａ，８ａのしきい値電圧ＶT2
の変化により映像信号Ｙｔに与える影響をなくすことが
できる。従って、このように出力端子１０にコンデンサ
を接続して交流成分のみを必要とする構成にすることに
より、浮遊ゲートに蓄えられた電荷の量によるしきい値
電圧ＶT2の変化の影響をなくすことができる。 【００３４】尚、ＤｐＮＭＯＳトランジスタ７ａ，８ａ
の浮遊ゲート２７は、前記したように酸化膜２６に覆わ
れているので、その浮遊ゲート２７に蓄えられた電荷が
他へ散逸することはない。しかし、仮に電荷が浮遊ゲー
ト２７から散逸したとしても、動作中にＤｐＮＭＯＳト
ランジスタ７ａのソース・ドレイン間に流れる電流によ
り発生するホットエレクトロンが浮遊ゲート２６に注入
される。そして、浮遊ゲート２６に所定の量の電荷が注
入されると、それ以上電荷が注入されなくなる。その結
果、ＤｐＮＭＯＳトランジスタ７ａ，８ａの浮遊ゲート
２７に散逸した分の電荷が補充され、同じ特性を保持す
ることができる。 【００３５】このように、本実施例によれば、出力回路
７，８はソースフォロワ型の出力回路であって、２層ゲ
ート構造の浮遊ゲート２７と制御ゲート２８を有するＤ
ｐＮＭＯＳトランジスタ７ａ，８ａを備えている。Ｄｐ
ＮＭＯＳトランジスタ７ａ，８ａはデプレッション型の
ＭＯＳトランジスタであって、浮遊ゲート２７に蓄えら
れた電荷によりＮＭＯＳトランジスタと同じ極性、即ち
正電圧のゲート電圧で動作する。また、ＤｐＮＭＯＳト
ランジスタ７ａ，８ａに流れる電流は、チャネルの深い
所を流れ、雑音が少なくなる。 【００３６】その結果、従来に比べて雑音が少なく、Ｓ
／Ｎ比のよい映像信号Ｙｔを得ることができる。また、
ＤｐＮＭＯＳトランジスタ７ａ，８ａは正電圧のゲート
電圧で動作するので、エンハンスメント型のＮＭＯＳト
ランジスタと同様に使用することができ、容易にＮＭＯ
Ｓトランジスタと置き換えて使用することができる。 【００３７】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）上記実施例において、ＤｐＮＭＯＳトランジスタを
他のアナログ的に使用する箇所、例えばカレントミラー
型の差動アンプ等に応用する。 【００３８】２）上記実施例において、浮遊ゲートと制
御ゲートの大きさを代えて形成する。また、浮遊ゲート
と制御ゲートとを並列に配置したスプリットゲート構造
のＤｐＮＭＯＳトランジスタに具体化する。 【００３９】３）上記実施例において、浮遊ゲートを有
し、チャネルにボロンイオン等のＰ型不純物が打ち込ま
れてＰ型の反転層が形成されたデプレッション型のＰチ
ャネルＭＯＳトランジスタに具体化する。このとき、浮
遊ゲートには電荷に代えて正孔を注入し蓄える。 【００４０】４）上記実施例において、ＮＭＯＳトラン
ジスタ７ｂ，８ｂを所定の抵抗素子に代えて実施する。 以上、この発明の各実施例について説明したが、各実施
例から把握できる請求項以外の技術的思想について、以
下にそれらの効果と共に記載する。 【００４１】イ）請求項１又は請求項２に記載の絶縁ゲ
ート型トランジスタと、その絶縁ゲート型トランジスタ
のソースに接続された抵抗体とからなり、前記絶縁ゲー
ト型トランジスタのソースから出力するようにしたソー
スフォロア型出力回路。この構成により、雑音の少ない
出力を得ることができる。 【００４２】ロ）上記イ）に記載の出力回路において、
前記抵抗体はゲートに一定電圧Ｖggが印加されたＮＭＯ
Ｓトランジスタ７ｂ，８ｂである。この構成により、電
圧Ｖggを変更するだけで容易に抵抗値を変更することが
できる。 【００４３】ハ）請求項１又は請求項２に記載の絶縁ゲ
ート型トランジスタを備えた差動アンプ。この構成によ
り、雑音を減らすことができる。 【００４４】 【発明の効果】以上詳述したように本発明によれば、雑
音が少なく、アナログ的な用途で使用することが可能な
絶縁ゲート型トランジスタを提供することができる。ま
た、その絶縁ゲート型トランジスタを用いた固体撮像素
子を提供することができる。
【図面の簡単な説明】
【図１】本発明を具体化した一実施例のＣＣＤ固体撮像
素子の模式図である。 【図２】一実施例の出力部の回路図である。 【図３】本発明のＤｐＮＭＯＳトランジスタの断面図で
ある。 【図４】図３の等価回路図である。 【図５】図３のＮチャネルＭＯＳトランジスタを説明す
る特性図である。 【符号の説明】 ５ 出力部 ７，８ 出力回路 ８ａ，８ａ 絶縁ゲート型トランジスタとしてのＤｐＮ
ＭＯＳトランジスタ ２１ 半導体基板 ２５ 反転層 ２６ 絶縁層 ２７ 浮遊ゲート ２８ 制御ゲート Ｙｔ 映像信号
素子の模式図である。 【図２】一実施例の出力部の回路図である。 【図３】本発明のＤｐＮＭＯＳトランジスタの断面図で
ある。 【図４】図３の等価回路図である。 【図５】図３のＮチャネルＭＯＳトランジスタを説明す
る特性図である。 【符号の説明】 ５ 出力部 ７，８ 出力回路 ８ａ，８ａ 絶縁ゲート型トランジスタとしてのＤｐＮ
ＭＯＳトランジスタ ２１ 半導体基板 ２５ 反転層 ２６ 絶縁層 ２７ 浮遊ゲート ２８ 制御ゲート Ｙｔ 映像信号
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/788
29/792
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 21/339
H01L 27/148
H01L 29/762
H01L 29/788
H01L 29/792
H01L 27/115
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 被写体映像を受け、その被写体映像に応
じて発生する情報電荷を行列配置された複数の受光画素
に蓄積し、この受光画素から転送出力される情報電荷を
出力部（５）で電圧値に変換し、この電圧値を出力回路
（７，８）で受けて映像信号（Ｙｔ）を出力する固体撮
像素子であって、 前記出力回路（７，８）が絶縁ゲート型トランジスタ
（７ａ，８ａ）からなるソースフォロワ回路にて構成さ
れ、 前記絶縁ゲート型トランジスタ（７ａ、８ａ）は、 半導体基板（２１）と、 前記半導体基板（２１）の一主面に互いに所定の距離を
隔てて形成されるＮ型導電性のドレイン領域（２３）及
びＮ型導電性のソース領域（２４）と、前記ドレイン領域（２３）及びソース領域（２４）の間
で前記半導体基板（２１）の表面領域に形成され、前記
ドレイン領域（２３）及びソース領域（２４）よりも低
濃度のＮ型導電性を成す反転層（２５）と、 前記反転層（２５）を被って上記半導体基板（２１）上
に配置される浮遊ゲート（２７）と、 前記浮遊ゲート（２７）上に配置される制御ゲート（２
８）と、を有し、 前記浮遊ゲート（２７）に一定量の電荷が蓄積されて、
しきい値電圧が０Ｖより高くされ、前記制御ゲートに正
電圧を受けて前記ドレイン領域（２３）と前記ソース領
域（２４）との間が導通することを特徴とする固体撮像
素子。
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