JPS63142781A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ビデオラインの寄生容量の低減とチップサ
イズの縮小化の可能な固体撮像装置に関する。

〔従来の技術〕

従来、固体撮像装置としては、ＭＯＳトランジスタを使
用したもの、あるいはＣＯＤ、ＢＢＤ等の電荷結合デバ
イスを使用したものが一般的である。しかし、ＭＯＳ）
ランジスタを使用したものは、出力信号が微弱であり、
信号対雑音比が悪く、光感度も低いという欠点があり、
またＣＯＤ、　　ＢＢＤ等を用いたものは電荷転送時に
電荷の損失があり、製造も困難である等の欠点がある。

これらの欠点を解決するものとして、例えば特開昭５８
−１０５６７２号公報に開示されているような、各画素
に静電誘導トランジスタ（Ｓｔａｔｉｃ　Ｉｎｄｕｃｔ
ｉｏｎＴｒａｎｓｉｓｔｏｒ　；以下ＳＩＴと称する。

）を用いた固体撮像装置が提案されている。

更に本発明者等は、上記出願の発明を改良した固体撮像
装置を種々提案しており、その内の１つの構成例を第６
図＾、（Ｂ）に基づいて説明する。

第６図＾は、ＳＩＴにより固体撮像装置を構成する一画
素の構造図であり、第６図（Ｂｌはその固体撮像装置の
回路構成図である。

第６図へにおいて、ＳＩＴのドレインとして作用するｎ
０シリコン基板１上にはチャネル領域となるｎ−エピタ
キシャル層２が堆積されている。

このエピタキシャル層２には浅いｎ′″ソース領域３が
形成されており、このソース領域３はエピタキシャル層
２内でｐ°ゲート領域４によって囲まれている。ゲート
領域４上にはＭＯＳキャパシタ５が形成されており、こ
のキャパシタ５を介してパルスが供給されるようになっ
ている。ゲート領域４が逆バイアスされると、このゲー
ト領域４の外側には空乏層が形成される。この空乏層の
箇所に光が入射して正孔−電子対が生成されると、電子
はソース３及びドレイン領域１に掃き出され、正孔はゲ
ート領域４に蓄積されるようになる。このためゲート電
位が上昇し、ドレインとソースとの間の電流は上記電圧
変化により変調され、光に依存して増幅された信号が得
られる。なお、第６図へにおける６は各画素を分離する
ための分離領域である。

第６図（Ｂｌにおいて、１０−１１．１０−１２．・・
・・・・１０−２１゜１０−２２．・・・・・・・、・
・・・・・・・、　１０−４４は、それぞれ第６図＾に
示した構造を有している画素を構成するＳＩＴであり、
ここでは説明の便宜上これらのＳＩＴを４行４列に縦横
に配列した例を示している。

縦に配列されているＳＩＴの各ソースは列ライン１１−
１．１１−２．・・・・・・・１１−４に共通に接続さ
れており、横に配列されているＳＩＴの各ゲートはキャ
パシタを介して行ライン１２−Ｌ　１２−２．・・・・
・・・１２−４にそれぞれ接続されている。

列ライフ１１−１．１１−２．−・・−・・１１−４は
、ＭＯＳトランジスタからなるライン増幅トランジスタ
１７−１゜１７−２．・・・・・・・１７−４のゲート
にそれぞれ接続されており、これらのライン増幅トラン
ジスタの各ソースは、それぞれ水平選択スイッチを構成
するトランジスタ１３−１．１３−２．・・・・・・・
１３−４を介してビデオライン１４に接続されている。

一方前記ライン増幅トランジスタの各ドレインは共通に
電源■ＤＤに接続されている。そして、前記ビデオライ
ン１４はビデオラインリセット用トランジスタ１９を介
して接地されており、１亥トランジスタ１９のゲートに
はビデオラインリセットパルスφ□が印加されるようニ
ナっている。水平選択スイッチ用のトランジスタ１３−
１．１３−２．・・・・・・・１３−４の各ゲートは水
平走査回路１５に接続されており、該各ゲートには水平
走査パルスφ３１．φｓ！、・・・・・・・φ８．が印
加されるようになっている。

行ライン１２−１．１２−２．・・・・・・・１２−４
は垂直走査回路１６に接続されており、これらの行ライ
ンには垂直走査パルスφ。、φＧｔ＋・・・・・・・φ
Ｇ４が印加される。列ライン１１．−１．１１−２．・
・・・・・・１１−４の前記ライン増幅トランジスタ１
７−１．１７−２．・・・・・・・１７−４に接続され
る側とは反対側の端部は、それぞれ列ラインリセットト
ランジスタ１８−１．１８−２．・・・・・・・１８−
４を介して接地されており、これらの列ラインリセット
トランジスタの各ゲートには、共通に列ラインリセット
パルスφ□が印加されるようになっている。

そして画素を構成するＳ　ｒ　Ｔｌ０−１１．１０−１
２．−−−・・・・・１０−４４の各ドレインはすべて
シリコン基板ｌ〔第６・図＾〕により形成され、これら
のドレインは電ＲＶ　Ｄに共通に接続されている。

第７図は、上記固体撮像装置を動作させる各パルスのタ
イミングを示す信号波形図であり、第８図は該装置のエ
リアセンサの中の１つの画素ＳｒＴに着目した場合の回
路構成図である。

第７図において、垂直走査（ゲート選択）パルスφ。１
．φ６．．・・・・・・・は２種類の高レベル■。及び
Ｖ＋ｔＳを有するパルスであり、各ラインの水平走査期
間１Ｈの間は読み出しレベルＶ０の値をとり、それに続
く水平ブランキング期間ｔｌＬにはリセットレベルＶ１
）３となる。水平走査（ソース選択）パルスφｆｆｌ＋
　　φＳｔ＋・・・・・・・は各水平走査期間毎に高レ
ベルとなり、横に並ぶ画素を順次走査する。リセットパ
ルスφ。は各水平ブランキング期間毎に高レベルとなる
パルスであり、信号が読み出された画素のリセット作用
を行う。

第８図において、ＣＧＤはゲート・ドレイン間の寄生容
量、ＣＣＳはゲート・ソース間の寄生容量、Ｃ１はソー
スラインの浮遊容量、Ｒｏｓは水平選択用のＭＯＳ）ラ
ンジスタＴ、のオン抵抗、Ｃｖはビデオラインの寄生容
量である。

第９図に、上記固体撮像装置における画素３１Ｔに、水
平走査パルスφ８．垂直走査パルスφＧ。

リセットパルスφ、が印加された時の画素ＳＩＴのゲー
ト電位ｖＧ、ソース電位Ｖ、の時間的な変化を示したも
のである。なお、φ１は後述するゲート・ソース間のビ
ルトイン電圧である。

第１０図は、水平選択パルスφ３が高レベルとなった時
の画素ＳＩＴのゲート電位Ｖｃ、ソース電位■８．ビデ
オラインの電位ｖｖの時間的な変化を示す図である。

次に、第７図〜第１０図を参照しながら、画素ＳＩＴか
らそこに入射した光に対応する信号が読み出される様子
を順次に説明をする。

（１）時間ｔ１において φｍ＝Ｖａｓ（＞φ絃）、φえが高レベルになると、ソ
ース電位ＶｓはＧＮＤにリセットされ、ｖＧ＝φＩｌ（
ゲート・ソース間のビルトイン電圧）となる。

（２）時間ｔ２において パルスφＧ、φ、が低レベル（Ｇ　Ｎ　Ｄ）になると、
ゲート電位■、！は次式＋１１で与えられる逆バイアス
状態となり、光積分を開始する。

Ｇ ｖ　Ｇ　２　””−□・Ｖ１ｍ＋φ、・・・・・・＋１
１ＣＧ＋ＣＪ ここで、ＣＪ＝　Ｃｃｒｓ＋　Ｃｃ。

（３）時間ｔ、において この時間は光積分時間であり、光の照射によって生成さ
れた電荷Ｑ、ｈはゲート容量（Ｃ，＋ＣＪ）に蓄積され
る。上記Ｑ１は次式で与えられる。

Ｑｅｋ＝　ＣＬ−Ａ−Ｐ−ｔ　ｉ＊Ｌ ＝ＧＬ−Ａ−Ｅ　　　　　　　　　　　・・・・・・・
・（２）ここで、ＯＬは生成率（μＡ／μＷ）、Ａは受
光面面積（ｏｉ）、Ｐは光の放射照度（／／Ｗ／ａ＋１
）、Ｌ　ｉｓｔは積分時間（Ｓ）、Ｅは露光！（Ｅ−Ｐ
・ｔ１□）である０時間ｔ３におけるゲート電圧ｖＧ３
は上記＋１１式及び（２）式より、次式（３）で表され
る。

ａ Ｖ、３＝−□・Ｖ１３ Ｃ，＋Ｃ。

ＣＧ＋ＣＪ （４）時間ｔ４において φ、＝ｖ０になるとゲート電位ｖＧＪは、ｅ Ｃｃ　＋　ＣＪ ＣＧ＋ＣＪ となるａ　Ｖ　Ｇ　ａ　〉Ｖ　Ｉｌ＋であると（ここで
■、は画素ＳＩＴのドレイン電流が流れ始めるゲート・
ソース間電位差でありピンチオフ電圧と称している）、
画素ＳＩＴのドレイン電流が流れ、ソースライン容１ｃ
ｓを充電する。この充電はゲート・ソース間の電位差Ｖ
ＧＭが■、となるまで続く。したがって、ソース電位は
次式で与えられる。

Ｇ Ｖ　ｓ　ａ　＝、　　　　（Ｖ　＊。−Ｖ　＋＋５）Ｃ
Ｇ＋ＣＪ Ｃ，十〇。

・・・・・・・・（５） Ｖ、＜φｌであるので、画素ＳＩＴのｐ９ゲートからｎ
゛ソース争電流は殆ど流れない。

（５）時間ｔ、において ライン選択トランジスタＴ、がＯＮＬ、このオン抵抗Ｒ
６Ｎを負荷抵抗ＲＬ及びライン増幅ＭＯ３）ランジスタ
Ｔ、で構成されるソースフォロアアンプにより、ソース
ラインの電位■、は増幅される。前記ソースフォロアア
ンプの増幅率をａとすると、出力■。１アは次式で与え
られる。　　− Ｖｏｕｒ　＝　ａ　Ｖ３ ・・・・・・・・（６） 第１０図において、水平選択パルスφ、が高レベルにな
ると、ライン増幅トランジスタＴ６は、ビデオラインの
寄生容１ｃｖの充電を開始し、Δを時間後、ビデオライ
ンの電位Ｖ、は前記（６）弐で表される■。ｕ７となる
。水平選択パルスφ。

がＧＮＤレベルに立ち下がると、ビデオラインの寄生容
量に蓄積された電荷Ｃｖ−Ｖｏｕｔは負荷抵抗ＲＬを介
して放電を開始する。

（６）時間ｔ、において ビデオラインリセットＭＯＳトランジスタＴＩＶがＯＮ
すると、ビデオラインの寄生容１ｃｖにある残留電荷は
、前記ＭＯＳトランジスタＴ＊Ｖを介して放電し、ビデ
オラインの電位■９はＧＮＤレベルとなる。

以上のようにして一画素の光信号出力が読み出される。

また垂直走査回路１６及び水平走査回路１５により、垂
直走査パルスφＧ＋＋　　φＧｔ、・・・・・・・が順
次行ライン１２−１．１２−２．・・、・・・・を選択
し、水平走査パルスφ８３．φ、２．・、・８．・・が
順次列ライン１１−１゜１１−２．・・・・・・・を選
択することにより、各画素を順次選択し、一画面分の信
号が得られるようになっている。

〔発明が解決しようとする問題点３ 以上説明した固体を最像装置は、前記（６）式からもわ
かるように、従来のＭＯ３型イメージセンサに比較して
かなり大きい出力を得ることができる。

しかし、水平解像度向上などの目的で水平画素数を増大
させると、水平選択トランジスタの数に伴いビデオライ
ンの寄生容量が増大するため、水平選択パルスφ３が印
加されてからビデオラインに画素信号Ｖ。Ｕ７が現れる
までの遅延時間Δｔが大きくなり、所望の画素信号が得
られない可能性を有する。

すなわち、第６図１）に示す水平選択トランジスタ１３
のオン抵抗Ｒ０ｗ、４３水平選択トランジスタ１個当た
りのビデオラインにつながる寄生容Ｉ　Ｃｖ　ｓ、水平
画素数をＮｈとすると、これによる時定数は、Ｎ１　・
ＣＶＳ・Ｒｏにとなる。一方、現状のテレビ方式にて画
像信号を再生することを前提として、水平走査期間を５
３ｐ３とすれば、一画素が選択されている時間はビデオ
ラインをリセットする時間を考慮すると、５３μ３／Ｎ
１より短い、また矩形波が立ち上がるには、一般にその
伝達線のもつ時定数の３倍は必要なことから、前記ビデ
オラインに前記（６）式で決まる出力Ｖ。ｕＴを得るに
は次の条件が成り立たなくてはならない。

３　・Ｎｈ−Ｃｖｓ　・Ｒａｎ＜５３μｓ／　ｌ’Ｊ、
、、、、、、＋、（７）したがって、水平画素数Ｎ、　
＝１０００の逼像装置を前記従来例の構成によって実現
しようとすると、次の条件を満たさなくてはならない。

５３ｘ　１０−’ ３ＸＩＯ’ Σ　１．８　ｘｌＯ−”　［Ｓ］　　・・・・・・・・
（８）水平選択トランジスタの寄生容ｆｆｔｃｖ、は該
トランジスタのドレイン端子の接合容量のみで構成され
ていると仮定し、該トランジスタのドレイン幅を１．５
（μｍ）、ゲート幅をＷ（μｍ）、ドレインの単位面積
当たりの接合容量を４ＸＩＯ−”　　（Ｆ／μｄ〕とす
ると、 Ｃｖｓ＝Ｌ　５　ｘｗｘ　４　×１Ｑ−１６＝　６　ｘ
ｌＯ”　ｘＷ　（Ｆ）　　　・−・−−−−−（９＋一
方、チャネル幅２　（μｍ〕当たりのオン抵抗をＲ’Ｏ
Ｎとおくと、 Ｒ，Ｎ＝Ｒ’。、・Ｗ　　　　　　　　・・・・・・・
・αωｆ９１．００１式の値を（８）式に代入すると、
Ｒ′。、＜　３　ＸＩＯ３・・・・・・・・（１１）と
なる。（１１）式は、水平選択トランジスタのオン抵抗
Ｒ６Ｈは、チャネル幅ｌ　〔μｍ〕当たり３ＣｋΩ〕未
満でなければならないことを意味している。

一方、ＭＯＳトランジスタのトイラオード領域でのチャ
ネルコンダクタンスｇｓａは次式（１２）で表され、オ
ン抵抗はその逆数である。

μ０・εＯＸ’εｏ°Ｗ ｇ＊ａ＝ Ｔｏ貢°Ｌ ・ｌ　Ｖａ　　Ｖｔ　　Ｖｏ　ｌ　　”・”・（１２）
ここで、μ。は移動度、ε。８はＳｉｇｈの誘電率、ε
。は誘電定数、ＴｏＸはゲート酸化膜厚、Ｗはチャネル
幅、Ｌはチャネル長である。

いま、チャネル長１．５〔μｍ〕のＮチャネルＭＯＳト
ランジスタのチャネルコンダクタンスｇｓ４を求めてみ
る。（１１）式にμａ＝７００　（ａＪ／Ｖ　−５ｅｃ
）　。

ＴＯ１）＝４００　（人）、Ｌ＝１．５　　Ｃμｍ）、
ＶＣ＝　８　　（ｖ）、Ｖｔ−０，５（Ｖ）、ＶＤ−５
（Ｖ）を代入すると、 ｇ□Ｚ　　Ｉ　　Ｘｌ０−’　　（請ｈａ）・°・ＲＯ
Ｍ＝　１　／　ｇ　ｓａ：１０　（ｋΩ〕となる。

以上のことから、前記従来例の構成によって水平画素数
Ｎｈ−１０００の撮像装置を実現するには、少なくとも
ビデオラインの寄生容量を、列ライン１本当たりに１つ
の水平選択トランジスタを設けた時の３／１０以下にす
る必要があることがわかる。

水平画素数を増大させたとき、前記従来例の描像装置で
問題となるのは、画素ピンチ縮小に伴う走査回路一段当
たりのピンチの縮小である。例えば２／３インチレンズ
系に対応する水平画素数Ｎｋ＝　１０００の水平画素ピ
ッチは８．８ｃμｍ〕である。

また同一水平画素数で１／２インチレンズ系に対応する
ものは、水平画素ピッチが６．４〔μｍ〕である。水平
走査回路の一段当たりのピッチは、これら画素ピッチと
同じでなければならないが、現在のデバイス及び回路技
術でこれを実現することは相当困難である。

本発明は、従来固体逼像装置における上記二つの問題点
を解消するためになされたもので、水平画素数を増大さ
せてもビデオライン寄生容量が増大せず、また水平走査
回路の一段当たりのピッチを減少させないで水平画素走
査を行うことができるようにした固体撮像装置を提供す
ることを目的とする。

Ｃ問題点を解決するための手段及び作用〕上記問題点を
解決するため、本発明は、マトリックス状に配列した固
体撮像装置と、該固体撮像装置にそれぞれ接続された複
数の行ライン及び列ラインと、該固体撮像装置の光信号
を読み出すビデオラインとを備えた固体撮像装置におい
て、各列ラインにそれぞれ対応して配置された第１の水
平選択トランジスタと、該第１の水平選択トランジスタ
の複数個ずつに共通に接続されるように配置された第２
の水平選択トランジスタとを備え、各列ライン電位を前
記第１及び第２の水平選択トランジスタによりビデオラ
インに選択切り換え伝送するように構成するものである
。

次に、本発明に係る上記構成の固体撮像装置の水平走査
部の基本回路構成を第１図に基づいて説明する。第１図
において、２４−１．２４−２．・・・・・・・・・２
４−ｍｎは水平選択トランジスタ１３−１．１３−２．
・・・・・、・・１３−ｍｎのソース端子を表しており
、前記第６図上）に示した従来例の固体撮像装置におけ
る列（ソース）ライン１１−１．１１−２．・・・・・
・・あるいはライン増幅トランジスタ１７−１．１７−
２．・・・・・・・のソース端子に接続される部分を示
している。前記水平選択トランジスタ１３−１．１３−
２．・・・・・・１３−ａｎのドレイン端子は、ｎ個ず
つ共通にして、それぞれ主水平選択トランジスタ２０−
１．２０−２．・・・・・・・２０−＋ｍの各ソース端
子に接続されている。また前記主水平選択トランジスタ
２０−１．２０−２．・・・・・・・２０−ｍの各ドレ
イン端子は共通にビデオライン１４に接続されている。

そしてこのビデオライン１４にはりセント用トランジス
タ１９が接続されており、そのゲートにはリセットパル
スφ糞、が加えられるようになっている。

前記主水平選択トランジスタ２０−１．２０−２．・・
・・・２〇−麟の各ゲートは、ｍ個の走査段を有する第
１水平走査回路１５に接続されており、それぞれ第１水
平走査パルスφ３１＋　　φｓｚ、・・・・・・・φ３
１１が加えられるようになっている。また前記水平選択
トランジスタ１３−１．１３−２．−−−−・−１３−
ｍｎの各ゲートは、ｎ個おきに共通にして、ｎ個の走査
段を有する第２水平走査回路２３に水平走査ライン２１
−１．２１−２．・・・・・２１−ｎによって接続され
ており、それぞれ第２水平走査パルスφＳｓ１．　　φ
ｓ３２．・・・・・・・φＳｕｍが加えられるようにな
っている。

そして上記のような構成において、主水平選択トランジ
スタ２０−１．２０−２．・・・・・２０〜がそれぞれ
ＯＮしている期間に、その各生水平選択トランジスタ２
０−１．２０−２．・・・・・２０−ｍに接続されてい
る水平選択トランジスタ１３〜１．１３−２．・・・・
・・１３−ｍｒ＋が順次ＯＮしていくように、第１水平
走査パルスφ１．φ３２、・・・・・・・φ（及び第２
水平走査パルスφ８，１゜φ！ｓ２．・・・・・・・φ
Ｓｍｍを印加することによって、ビデオライン１４につ
ながる水平選択スイッチ用トランジスタの数が画素数の
１／ｎだけで、水平走査を実現することが可能となる。

これによりビデオラインに寄生する寄生容量の低減化と
、水平走査回路の出力端子ピッチの拡大を計ることがで
きる。

なお、この基本構成においては、主水平選択トランジス
タ２０−１．２０−２．・・・・・２０−ｍと水平選択
トランジスタ１３−１．１３−２．・・・・・・１３−
ｍｎは、それぞれのソースとドレインを直列に接続した
ものを示しているが、前記各選択トランジスタ間に所望
によりライン増幅トランジスタを配置することもできる
。

〔実施例〕

以下実施例について説明する。第２図は本発明に係る固
体撮像装置の第１の実施例を示す回路構成図であり、第
３図は、第２図に示した固体撮像装置の水平走査回路を
構成する各素子に印加されるパルスのタイミングを示す
図である。

なお第２図において、第６図（Ｂｌに示した従来の固体
撮像装置における構成部材と同−又は同等の構成部材に
は同一符号を付して示している。なお、この実施例にお
いて各画素を構成するＳＩＴの構造は、第６図八に示し
たものと全く同一構造のものであり、本実施例において
は、画素を構成するＳＩＴを便宜上、４行８列のマトリ
ックス状に縦横に配列した例を示している。また画素を
構成する各ＳＩＴのソース又はゲートに加えるパルス信
号波形は、第７図に示したものと全く同様のものが用い
られる。

第２図において、第６国人に示したものと同一構造を有
する各画素Ｓ　Ｉ　Ｔｌ０−１１．１０−１２．・・・
・・・・１０−２１．１０−２２．・・・・・・・・１
０−４８は、マトリックス状に縦横に配列され、縦に配
列されたＳＩＴの各ソースは列ライン１１〜１．１１−
２．・・・・・・・１１−８に共通に接続され、横に配
列されたＳＩＴのゲートはキャパシタを介して行ライン
１２−１．１２−２．・・・・・・・１２−４にそれぞ
れ接続されている。前記列ライン１ｌ−Ｌｌｌ−２，・
・・・・・・１１−８は、ＭＯＳ）ランジスタからなる
ライン増幅トランジスタ１７−１．１７−２．・・・・
・・・１７−８の各ゲートにそれぞれ接続され、これら
のライン増幅トランジスタ１７−１．１７−２．・・・
・・・・１７−８の各ソースは、水平選択スイッチを構
成するトランジスタ１３−１．１３−２．・・・・・・
・１３−８のドレインにそれぞれ接続されている。

前記水平選択スイッチ用トランジスタ１３−１．１３−
２．・・・・・・・１３−８は、それぞれ隣接する列ラ
インに属する該水平選択トランジスタの各ソースを２つ
ずつ共通に接続し、更にこれらの各共通接続端子は主水
平選択用トランジスタ２０−１．２０−２．・・・・・
・・２０−４を介してビデオライン１４に接続されるよ
うになっている。そして該ビデオライン１４はビデオラ
インリセット用トランジスタ１９を介して接地されてお
す、８亥トランジスタ１９のゲートにはビデオラインリ
セットパルスφＲ１を印加するようになっている。

前記水平選択スイッチ用トランジスタ１３−１．１３−
２．・・・・・・・１３〜８の各ドレインは、それぞれ
ライン増幅トランジスタ１７−１．１７−２．・・・・
・・・１７−８を介して共通に電源Ｖ、に接続され、こ
れら水平選択スイッチ用トランジスタ１３−１．１３−
２．・・・・・・・１３−８の各ゲートは、一つおきに
共通にして第２水平走査回路２３に接続され、それぞれ
第２水平走査パルスφ、！＋、φｓｓｉが印加される。

また前記主水平選択スイッチ用トランジスタ２０−１．
２０−２．・・・・・・・２０−４の各ゲートは第１水
平走査回路１５に接続され、第１水平走査パルスφ５＋
＋　　φＳｔ＋・・・・・・・φｓ４が印加されるよう
になっている。

行ライン１２〜１．・・・・・・・１２−４は垂直走査
回路１６に接続され、該行ライン１２−１．・・・・・
・・１２〜４には垂直走査ノゞルスφ６＋、　　φＧｔ
、・・・・・・・φＧ４が印加されるようになっている
。前記列ライン１１−１．１１−２．・・・・・・・・
・１１−４の前記ライン増幅トランジスタ１７−１゜１
７−２．・・・・０．・１７−４に接続する側とは反対
側の端部は、それぞれ列ラインリセットトランジスタ１
８−１゜１８−２．・・・・・・・１８−８を介して接
地され、該列ラインリセットトランジスタ１８−１．１
８−２．・・・・・・・１８−８の各ゲートには、共通
に列ラインリセットパルスφ。

が印加されるようになっている。

画素を構成するＳ　Ｉ　Ｔｌ０−１１．１０−１２．・
・・・・・・１〇−４８の各ドレインは、すべてシリコ
ン基板１　〔第６図へ参照〕により形成されており、そ
してこれらのドレインは電源■、に共通に接続されてい
る。

この実施例において、垂直走査パルスφ１．φＧｚ１・
・・・・・・φＧ４が前記行ライン１２−１．１２−２
．−１．−９・・工２−４に印加され、前記列ライン１
１−１．１１−２．・・・・・・・１１−８に選択画素
ＳＩＴのゲートに蓄積された電荷量に応じたソース電位
■、が現れるまでの動作は、前記第６国人、（Ｂ）に示
した従来例のものと同様である。

次に、第２図において、行ライン１２−１に垂直パルス
φ。１が印加され、前記行ライン１２−１の電位が読み
出しレベル■。になった以降について説明する。行ライ
ン１２−１が電位Ｖ０となると、これにつながる画素Ｓ
　Ｉ　Ｔ１０−１１．１０−１２．・・・・・・・１０
−１８によって、列ライン１１−１．１１−２．・・・
・・・・１１−８には前記各画素Ｓ　Ｉ　Ｔｌ０−１１
．１０−１２．・・・・・・・１０−１８の各ゲートに
蓄積された電荷に対応するソース電位が現れる。

第３図に示すように、時間ｔ、／　　において第１水平
走査パルスφ、ｌが高レベルになると、主水平選択トラ
ンジスタ２０−１はターンオンする。これと同時、ある
いは少し遅れた時間ｔ　、　ｌ　　において、第２水平
走査パルスφ３３１が高レベルとなり、水平選択トラン
ジスタ１３−１がターンオンする。このとき、ライン増
幅トランジスタ１７−１と水平選択トランジスタ１３−
１のオン抵抗と主水平選択トランジスタ２０−１のオン
抵抗及び負荷抵抗ＲＬとで構成されるソースフォロアア
ンプが動作し、第６図田）に示した従来例と同様に、列
ライン１１−１の電位が前記ソースフォロアアンプによ
って増幅され、その出力がビデオライン１４に現れる。

時間ｔ　、　ｌ　　になると第２水平走査パルスφｉ１
１は低レベルとなり、水平選択トランジスタ１３−１は
ターンオフする。このとき前記ライン増幅トランジスタ
１７−１は前記ビデオライン１４から切り離され、した
がって前記ソースフォロアアンプは動作を停止する。こ
れと同時あるいは少し遅れた時間ｔ　、　１になると、
ビデオラインリセットトランジスタ１９がこれのゲート
に印加されるビデオラインリセットパルスφ□によって
ターンオンし、ビデオライン１４及び主水平選択トラン
ジスタ２０−１のソース・ドレインに残留している電荷
を放電し、時間ｔ、１において前記ビデオラインリセッ
トトランジスタはターンオフする。

次に時間ｔ　、　ｌ　　と同時あるいは少し遅れた時間
ｔ　、　ｌ　　において、第２水平走査パルスφｓｓｔ
によって水平選択トランジスタ１３−２がターンオンし
、これによりライン増幅トランジスタ１７−２と水平選
択トランジスタ１３−２のオン抵抗と主水平選択トラン
ジスタ２０−１のオン抵抗及び負荷抵抗Ｒ５で構成され
るソースフォロアアンプが動作し、第６図田）に示した
従来例と同様に、列ライン１１−２の電位が前記ソース
フォロアアンプによって増幅され、その出力がビデオラ
イン１４に現れる。

次いで時間ｔ　？ｌ　　になると、第２水平走査パルス
φｓｓｚが低レベルとなり、水平選択トランジスタ１３
−２はターンオフす慝ことによって、前記ソースフォロ
アアンプは動作を停止する。これと同時あるいは少し遅
れた時間ｔ　、　ｌ　　においてビデオラインリセット
トランジスタ１９が、これのゲートに印加されるビデオ
ラインリセットパルスφ□によって再度ターンオンし、
ビデオライン１４及び主水平選択トランジスタ２０−１
のソース・ドレインに残留している電荷を放電し、時間
ｔ　、　ｌ　　に前記ビデオラインリセットトランジス
タ１９はターンオフする。前記第１水平選択パルスφｓ
１はこの時間ｔ　、　１〜ｔ　、　ｌ　　の間ｔ８＃　
において低レベルとなり、主水平選択トランジスタ２０
−１はターンオフする。これと同時あるいは少し遅れて
第１水平走査パルスφ、２が高レベルとなる。

そして同様にして、第２水平走査回路２３が第２水平走
査パルスφ３，１．φｓｓｚを出力することによって、
水平選択トランジスタ１３−３．１３−４が順次選択さ
れ、列ライン１１−３．１１−４の電位が順次ビデオラ
イン１４に増幅出力される。

このように、第２水平走査回路２３が第２水平走査パル
スφＳｆｆ＋＋　　φｓｓｔを出力することによって水
平選択トランジスタ１３−１．１３−２．・・・・・・
・１３−８を順次選択し、また第１水平走査回路１５が
第１水平走査パルスφｉｌ＋　　φ３２．・・・・・・
・φ３４を走査出力することによって主水平選択トラン
ジスタ２０−１．２０−２゜・・・・・・２０−４を順
次選択動作させる６以上の動作によって順次水平画素選
択を行い、前記行ライン１２−１につながる全画素Ｓ　
Ｉ　Ｔｌ０−１１．１０−１２．・・・・・・・１０−
１８の信号をビデオライン１４に出力する。また、行ラ
イン１２−１．１２−２．・・・・・・・１２−４の選
択は、従来の固体撮像装置と同様に、垂直走査回路１６
が垂直走査パルスφＧ＋、　　φ、２．・・・・・・・
φ、４を順次走査することによって行い、前述の水平画
素選択作用と併せることによって、一画面分の全画素信
号を得ることができる。

この実施例においては、水平画素選択作用は、水平選択
スイッチ用トランジスタ１３−１．１３−２．・・・、
・・・１３−８と主水平選択スイッチ用トランジスタ２
０−１．２０−２．・・・・・・２０〜４とで行われる
。したがってライン増幅トランジスタ１７−１．１７−
２．・・・・・・・１７−８がビデオライン１４の寄生
容量を充電するとき存在する抵抗成分は、これらの両水
平選択トランジスタのオン抵抗の和となる。しかし水平
選択トランジスタ１３−１．１３−２．・・・・・・・
１３−８のオン抵抗の大きさは、その寄生容量が直接ビ
デオライン１４につながらないため、回路上では自由に
大きく選定することができ、したがって前記寄生容量を
充電するとき存在する抵抗成分は、従来例に示したよう
な、１列ラインに１個の水平選択トランジスタを配置し
水平画素選択を行う場合の該水平選択トランジスタのオ
ン抵抗の２倍の値までには至らない。

一方、ビデオライン１４につながる主水平選択トランジ
スタ２０−１．２０−２．・・・・・・・２０−４の数
は、水平画素数の１／　〔主水平選択トランジスタにつ
ながる水平選択トランジスタの数〕、すなわちこの実施
例では１／２となり、従来の場合に比べ、水平選択トラ
ンジスタによるビデオラインの寄生容量は１／２となる
。

したがってライン増幅トランジスタ１７−１．１７−２
゜・・・・・・１７−８がビデオライン１４を充電する
ときの時定数は、前述の従来例の場合の１／２近くに低
減される。すなわち第１０図に示すΔｔが、従来のもの
の１／２近くに短くなり、水平画素数を増大させた場合
でも、前記（６）式で示される画素出力を得ることがで
きる。

また第１水平走査回路１５の走査段のピッチは、水平画
素ピッチの〔主水平選択トランジスタにつながる水平選
択トランジスタの数〕倍、すなわち２倍でよいから、水
平画素数が増大し水平画素ピッチが著しく縮小したとき
でも、前記第１水平走査回路１５の走査段のピッチは著
しくは縮小せず、したがって前記第１水平走査回路１５
のパターンレイアウトは容易に行うことができる。

第４図は、本発明の第２の実施例を示す回路構成図であ
り、第２図に示した第１の実施例における素子と同様な
作用を行う素子には同一符号を付し、その説明を省略す
る。前記第１の実施例では、水平選択トランジスタ１３
−１．１３−２．・・・・・・・１３−８はライン増幅
トランジスタ１７−１．　ＩＴ−２，・・・・・・・１
７−８の負荷側、すなわちビデオライン１４につながる
側に接続していたが、この第２の実施例では、図示のよ
うに、水平選択トランジスタ１３−１．１３−２．・・
・・・・・１３−８は前記ライン増幅トランジスタ１７
−１．１７−２．・・・・・・・１７−８の電源側に接
続している。そしてこの相違点を除いては、この第２の
実施例の回路構成は、第１の実施例の回路構成と全く同
一である。また、動作及び効果についても、上記回路構
成の相違点によって生ずる、ライン増幅トランジスタ１
７−１．１７−２．・・・・・・・１７−８と水平選択
トランジスタ１３−１．１３−２．・・・・・・・１３
−８と主水平選択トランジスタ２０−１．２０−２．・
・・・・・・２０−４及び負荷抵抗Ｒｔで構成されるソ
ースフォロアアンプの特性の相違を除いては、本実施例
の回路動作及び効果は、第１の実施例のそれらと全く同
様である。

第５図は、本発明の第３の実施例を示す回路構成図であ
り、第２図に示した第１実施例における素子と同様な作
用を行う素子には同一符号を付し、その説明を省略する
。前記第１の実施例においては、各列ライン１１−１．
１１−２．・・・・・・・１１−８にそれぞれライン増
幅トランジスタ１７−１．１７−２．・・・・・・・１
７−８を設け、その出力を水平選択トランジスタ１３−
１゜１３−２．・・・・・・・１３−８及び水平選択ト
ランジスタ２０，１゜２０〜２．・・・・・・・２０−
４によってビデオライン１４に切り換えて伝送する回路
構成になっていたが、本実施例においては、前記各列ラ
イン１１−４．１１−２．・・・・・・・１１−８の電
位を、水平選択トランジスタ１３−１．１３−２・・・
・・・・・１３−８及び主水平選択トランシフタ２０−
１゜２０〜２．・・・・・・・２０−４によって、ビデ
オライン１４に切り換えて伝送し、更に該ビデオライン
１４に伝送された各列ライン１１−１．１１−２．・・
・・・・・１１−８の電位を、該ビデオライン１４の終
端に接続された単一のライン増幅トランジスタ１７と負
荷抵抗ＲＬとからなるソースフォロアアンプで増幅する
構成になっている。

すなわち、第１の実施例では、水平選択トランジスタ１
３−Ｌ　１３−２．・・・・・・・１３−８及び主水平
選択トランジスタ２０−１．２０−２．・・・・・・・
２０−４は、ライン増幅用ソースフォロアアンプの出力
をビデオライン１４に切り換える作用を行うようになっ
ているが、本実施例では、前記水平選択トランジスタ及
び主水平選択トランジスタは、前記ライン増幅用ソース
フォロアアンプの入力をビデオライン１４に切り換える
作用を行うように構成されている。そして、この点を除
いた動作は第１実施例と全く同一である。

またこの実施例の場合、ビデオライン１４を充電する電
源となるのは画素Ｓ　Ｉ　Ｔｌ０−１１．１０−１２．
・・・・・・・１０−４８であるが、この際、問題とな
るのは第１の実施例と同様に、前記ビデオライン１４に
つながる水平選択スイッチ用トランジスタのオン抵抗と
その寄生容量からなる時定数である。この時定数は本実
施例の場合では、第１の実施例と同様に、従来の固体撮
像装置に比べ１／２近（に低減されるので、第１の実施
例と全く同様の作用効果が得られる。またこの実施例で
は、ビデオライン１４の終端にはライン増幅トランジス
タ（ＭＯＳ）ランジスタ）１７のゲートを接続している
が、前記ビデオライン１４の終端には、いかなる素子を
接続してもその効果は変わらない。

以上述べた３つの各実施例においては、水平画素ＳＩＴ
の数が少ないものを示しているため、生水平選択トラン
ジスタ２０−１．２０−２．・・・・・・・２０−４に
つながる水平選択トランジスタ１３−１．１３−２．・
・・・・・・１３−８の数、及び第２水平走査回路の出
力段の数は２つにしているが、前記主水平選択トランジ
スタのソース・ドレイン端子の中、ビデオライン１４に
つながらない方の端子容量がビデオライン寄生容量に比
較して大きくならないＲ罪で、いくつにも設定すること
ができる。

またライン増幅トランジスタとしてはＭＯＳトランジス
タを用いたものを示したが、ＳＩＴで構成してもよく、
また負荷抵抗Ｒ５はデプレッション形ＭＯ３）ランジス
タで構成しても構わない。

また更に、上記各実施例では、画素として静電誘導トラ
ンジスタを用いたもののみを示したが、本発明は画素の
構成素子にかかわらず、画素の走査を、走査回路につな
がる選択トランジスタで行う固体撮像装置の全てに適用
できるものである。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明によれば
１、ビデオラインに寄生する寄生容量の低減と水平走査
回路の出力端子ピッチの拡大を同時に実現することがで
きるので、チップサイズの縮小化を計ることができ、あ
るいはまた水平画素数を増大させることによって高解像
度化に対応する固体撮像装置を容易に実現することがで
きる。

また本発明による固体撮像装置は、従来と全く同一の工
程を用いて製造することができ、したがって製造の困難
性やコストアップ等の問題点を生じないですむ等の利点
も得られる。

【図面の簡単な説明】

第１図は、本発明に係る固体撮像装置の要部たる水平走
査部の基本回路構成図、第２図は、本発明の第１の実施
例の回路構成図、第３同は、第２図の水平走査回路各部
への印加パルスのタイミングを示す信号波形図、第４図
は、本発明の第２の実施例の回路構成図、第５図は、本
発明の第３の実施例の回路構成図、第６国人は、従来の
ＳＩＴで構成した固体を最像装置の一画素の構造図、第
６図ＦＢｌはその固体撮像装置全体の回路構成図、第７
図は、第６開田）に示した固体撮像装置を動作させるパ
ルスのタイミングを示す信号波形図、第８図は、第６図
（Ｂｌに示した固体撮像装置の一画素に対する回路構成
図、第９図は、第８図における印加パルス信号とＳＩＴ
画素のゲート電位及びソース電位との関係を示す図、第
１Ｏ図は、第８図における水平選択パルスとＳＩＴ画素
のゲート電位及びソース電位、並びにビデオライン電位
との関係を示す図である。 図において、１０−１１．１０−１２．・・・・・・・
は画素ＳＩＴ、　１１−１．１１−２．・・・・・・・
は列ライン、１２−１．１２−２゜・・・・・・は行ラ
イン、１３−１．１３−２．・・・・・・・は水平選択
トランジスタ、１４はビデオライン、１５は第１水平走
査回路、１６は垂直走査回路、１７−１．１７−２．・
・・・・・・はライン増幅トランジスタ、１８−１．１
８−２．・・・・・・・は列ラインリセットトランジス
タ、１９はビデオラインリセットトランジスタ、２０−
１．２０−２．・・・・・・・は主水平選択トランジス
タ、２１−１．２１−２．・・・・・・・は水平走査ラ
イン、２３は第２水平走査回路、２４−１．２４−２．
・・・・・・・は水平選択トランジスタ１３−１゜１３
−２．・・・・・・・のソース端子を示す。 特許出願人　オリンパス光学工業株式会社ｔ＋’　　　
　　ｔａ’ １１ビ穏ｔう ＣＢ） 第７図 第８図 枳 第１０図 手続補正書 昭和６２年　３月　２日 特許庁長官　　黒　１）明　雄　　殿 ！、事件の表示 昭和６１年　特　許　願　第２８７８４０号２、発明の
名称　　固　体　逼　像　装　置３、補正をする者 ４、代理人 ６、補正により増加する発明の数　　な　し７、補正の
対象　　明細書の発明の詳細な説明の欄及び図面の簡単
な説−８世≧（びに図面 （１）明細書第４頁２０行、第５頁２行、５〜６行、１
９〜２０行、第１１頁９行、第１７頁末行〜第１８頁１
行、第２０頁１行、第２１頁８行、９〜ｌＯ行、第２２
頁６〜７行、第２３頁１行、第２４頁１４行、第２５頁
３〜４行、１７行、第２８頁５行、第２９頁４行、第３
０頁４行、８行、　１３〜１４行、第３１頁５行、　１
６〜１７行、第３３頁１行、　１５行及び第３５頁２０
行の「ライン増幅トランジスタ」を「ドライブ用トラン
ジスタ」と補正する。 （２）　　明細書第６頁５行、第７頁３行及び第２３頁
６行の「φ。」を「φ、」と補正する。 （３）　　明細書第８頁５行の［φｉ＝Ｖ＋＋ｓ（＞φ
、）」を、「φ。 ＝Ｖｍｓ（＞φ、）」と補正する。 （４）　　同頁７行の「（ゲート・ソース間のビルトイ
ン電圧）」を削除する。 （５）　　同頁１３行ノｒ　Ｖｃｚ＝’−”　−・ｖ１
１３＋φ３　ＪＣａ＋Ｃａ る。 （６）　　明細書第１Ｏ頁１６〜１７行の「ライン増幅
ＭＯ３）ランする。 （７）　　明細書第１４頁１１行のｒ２ｃμｍ）ＪをＩ
”１（μｍ）Ｊと補正する。 （８）　　同頁１３行のｒＲｏｎ＝Ｒ’。、・Ｗ」をｒ
　Ｒｏｓ＝　Ｒ’　ＯＮ／ＷＪと補正する。 （９）　　同頁未行の「トライード」を「トライオード
」と補正する。 （１０）　　明細書第２３頁１行のｒｌｌ−４Ｊをｒｌ
ｌ−８Ｊと補正する。 （１１）　　同頁２行のｒ１７−４Ｊをｒ１７−８　Ｊ
と補正する。 （１２）　　明細書第３２頁２〜３行及び６行の「ライ
ン増幅用」を「列ライン電位感知用」と補正する。 （１３）図面中、第２図、第４図、第５回、第６図の）
及び第７図を、それぞれ添付図面のように補正する。 以上 第６図 （Ｂ）

Claims (3)

【特許請求の範囲】
1. （１）マトリックス状に配列した固体撮像素子と、該固
   体撮像素子にそれぞれ接続された複数の行ライン及び列
   ラインと、該固体撮像素子の光信号を読み出すビデオラ
   インとを備えた固体撮像装置において、各列ラインにそ
   れぞれ対応して配置された第１の水平選択トランジスタ
   と、該第１の水平選択トランジスタの複数個ずつに共通
   に接続されるように配置された第２の水平選択トランジ
   スタとを備え、各列ライン電位を前記第１及び第２の水
   平選択トランジスタによりビデオラインに選択切り換え
   伝送するように構成したことを特徴とする固体撮像装置
   。
2. （２）前記第１及び第２の水平選択トランジスタは、オ
   ン・オフ制御により列ラインを選択するように構成され
   ていることを特徴とする特許請求の範囲第１項記載の固
   体撮像装置。
3. （３）前記第１及び第２の水平選択トランジスタを順次
   オン・オフ制御する手段を備えていることを特徴とする
   特許請求の範囲第１項記載の固体撮像装置。