JP4693822B2 - 固体撮像装置、カメラ及び情報処理装置 - Google Patents

Description

本発明は、ラインセンサ又はエリアセンサ等の固体撮像装置、並びに、それを備えるカメラ及び情報処理装置に関する。

一般に、ラインセンサ又はエリアセンサ等の固体撮像装置では、それぞれ光電変換素子を含む多数のセンサセルがライン状又は２次元状に配列されている。各センサセルの出力は、ホールド容量に一旦保持され、その後、スイッチ用トランジスタを介して共通信号線上に分配され、これにより共通信号線の電位が変化する。そして、共通信号線上の電位はアンプによって増幅されて出力される。

共通信号線には、寄生容量として配線容量が存在する他、ライン方向のセンサセルの数分のスイッチ用トランジスタのドレイン容量に相当する寄生容量が存在する。これは、共通信号線には、ライン方向のセンサセルの数分のスイッチ用トランジスタが接続されていることに起因する。

共通信号線の寄生容量が大きくなると、ホールド容量に保持された電荷が共通信号線に分配された際の共通信号線の電位変化が小さくなる。近年は、固体撮像装置の太画素化、大判化が進んでおり、これに伴ってスイッチ用トランジスタ数の増大（合計ソース容量の増大）や配線容量の増大により共通信号線の寄生容量が大きくなる傾向にある。

このような問題の解決を試みた光電変換装置が特開平２−２６８０６３号公報に開示されている。図１は、同公報に開示された光電変換装置の構成を示す図である。この光電変換装置では、２つの光電変換素子Ｓ１、Ｓ２に対して１つのＭＯＳトランジスタＴＨ１が設けられている。したがって、共通の出力信号線ＳＬに接続されるＭＯＳトランジスタの総数は列数の１／２となっており、出力信号線ＳＬの寄生容量の低減が図られている。光電変換素子Ｓ１、Ｓ２は、ＭＯＳトランジスタＴｓ１、Ｔｓ２を介して信号線Ｈ１に接続されている。光電変換素子Ｓ１、Ｓ２の出力は、信号線Ｈ１に共通に接続されているコンデンサＣ１、Ｃ２にそれぞれ蓄積され、ＭＯＳトランジスタＴＨ１を介して出力信号線ＳＬ上に順に分配される。
特開昭６３−１４２７８１号公報 特許第２５９００８１号公報 特開２００１−２５７９３８号公報 特許第２６７８０６２号公報

しかしながら、上記公報に記載された光電変換装置では、ホールド容量としてのコンデンサＣ１、Ｃ２が信号線Ｈ１に共通に接続されている。そのために、出力信号線ＳＬの寄生容量は小さくなるものの、信号線Ｈ１の寄生容量が大きくなる。このような不利益は、信号線Ｈ１に共通に接続するコンデンサの個数が小さい場合（すなわち、ブロック化の単位が小さい場合）には軽微であるが、信号線Ｈ１に共通に接続するコンデンサの個数の増加とともに顕在化しうる。これは、光電変換素子Ｓ１、Ｓ２が駆動すべき負荷が増加することを意味し、好ましいことではない。また、コンデンサＣ１と光電変換素子Ｓ１との位置関係と、コンデンサＣ２と光電変換素子Ｓ２との位置関係とを同一にすることが困難であるために、光電変換素子Ｓ１についての読み出し経路と、光電変換素子Ｓ２についての読み出し経路との同一性を確保することが困難である。

本発明は、上記の背景に鑑みてなされたものであり、例えば、光電変換素子を含むセンサセルが駆動すべき負荷を増大させることなく共通信号線の寄生容量を低減すること、及び／又は、読み出し経路の同一性の確保を容易にしつつ共通信号線の寄生容量を低減することを目的とする。

本発明の第１の側面は、それぞれ光電変換素子を有する複数のセンサセルが水平方向及び垂直方向に２次元状に配列された固体撮像装置に係り、該固体撮像装置は、前記複数のセンサセルからの信号が出力される複数の第１の共通信号線と、前記複数の第１の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、前記複数のホールド容量の信号をそれぞれ転送する複数の第１スイッチと、特定の数を単位として前記複数の第１スイッチの出力の間を接続する複数のブロック化領域と、第２の共通信号線と、前記複数のブロック化領域の信号を前記第２の共通信号線に転送する複数の第２スイッチと、前記複数のセンサセルの配列における各行について、前記特定の数の列を単位とするブロックごとに、前記特定の数のセンサセルからの読み出し信号の総和に相当する信号が得られるように、制御を実行する制御回路とを備える。
本発明の第２の側面は、それぞれ光電変換素子を有する複数のセンサセルが配列された固体撮像装置に係り、該固体撮像装置は、前記複数のセンサセルからの信号が出力される複数の第１の共通信号線と、前記複数の第１の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、前記複数のホールド容量の信号をそれぞれ転送する複数の第１スイッチと、特定の数を単位として前記複数の第１スイッチの出力の間を接続する複数のブロック化領域と、第２の共通信号線と、前記複数のブロック化領域の信号を前記第２の共通信号線に転送する複数の第２スイッチと、前記複数のセンサセルの信号が特定の順番で読み出されるように、前記複数の第１スイッチ及び前記複数の第２スイッチを制御する走査回路とを備え、前記走査回路は、共通のパルスによって、同じブロック化領域に接続される複数の前記第１スイッチのうち最初の前記第１スイッチ及び前記第２スイッチがオン状態になり、最後の前記第１スイッチがオン状態になるタイミングに応じて、前記第２スイッチがオフ状態になるように、構成されている。
本発明の第３の側面は、それぞれ光電変換素子を有する複数のセンサセルが配列された固体撮像装置に係り、該固体撮像装置は、前記複数のセンサセルからの信号が出力される複数の第１の共通信号線と、前記複数の第１の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、前記複数のホールド容量の信号をそれぞれ転送する複数の第１スイッチと、特定の数を単位として前記複数の第１スイッチの出力の間を接続する複数のブロック化領域と、第２の共通信号線と、前記複数のブロック化領域の信号を前記第２の共通信号線に転送する複数の第２スイッチと、前記特定の数を単位とするブロックごとに、前記複数の第２スイッチをオフ状態にし、かつ、前記複数の第１スイッチをオン状態にし、前記ブロック化領域を共有する前記特定の数のホ−ルド容量間において、信号電荷を平均化し、前記平均化されたホールド容量の信号を順次もしくはブロック単位、もしくは数ビットごとに読み出すよう、前記複数の第１スイッチおよび第２のスイッチを制御する制御回路とを備える。
本発明の第４の側面は、それぞれ光電変換素子を有する複数のセンサセルが水平方向及び垂直方向に２次元状に配列された固体撮像装置に係り、該固体撮像装置は、前記複数のセンサセルからの信号が出力される複数の第１の共通信号線と、前記複数の第１の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、前記複数のホールド容量の信号をそれぞれ転送する複数の第１スイッチと、特定の数を単位として前記複数の第１スイッチの出力の間を接続する複数のブロック化領域と、第２の共通信号線と、前記複数のブロック化領域の信号を前記第２の共通信号線に転送する複数の第２スイッチと、前記複数のセンサセルの配列における各行について、前記特定の数の列を単位とするブロックごとに、前記所定数のセンサセルからの読み出し信号の平均値に相当する信号が得られるように、制御を実行する制御回路とを備える。
本発明の第５の側面は、それぞれ光電変換素子を有する複数のセンサセルが配列された固体撮像装置に係り、前記複数のセンサセルからの信号が出力される複数の第１の共通信号線と、前記複数の第１の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、前記複数の第１の共通信号線に現れる信号を前記複数のホールド容量に転送する複数の転送スイッチと、前記複数の転送スイッチがオンすることによって前記複数の第１の共通信号線からの信号がそれぞれ前記複数のホールド容量に保持された後、前記複数の転送スイッチがオフした状態で前記複数のホールド容量の信号をそれぞれ転送する複数の第１スイッチと、特定の数を単位として前記複数の第１スイッチの出力の間を接続する複数のブロック化領域と、第２の共通信号線と、前記複数のブロック化領域の信号を前記第２の共通信号線に転送する複数の第２スイッチと、信号の読み出し対象のセンサセルについての前記ブロック化領域に接続された前記第２スイッチを開いて当該ブロック化領域と前記共通信号線とをリセットした後に、当該センサセルについての前記第１スイッチを開いて当該センサセルの信号を読み出すように、リセットの動作及び信号の読み出しの動作を制御する駆動回路とを備える。

本発明の第６の側面は、電子カメラ等のカメラに係り、前記固体撮像装置と、前記固体撮像装置によって撮像された画像を処理するプロセッサとを備えることを特徴とする。

本発明の第７の側面は、前記固体撮像装置と、前記固体撮像装置によって撮像された画像を処理するプロセッサとを備えることを特徴とする。

本発明によれば、例えば、光電変換素子を含むセンサセルが駆動すべき負荷を増大させることなく共通信号線の寄生容量を低減すること、及び／又は、読み出し経路の同一性の確保を容易にしつつ共通信号線の寄生容量を低減することができる。

これにより、例えば、高い読み出しゲイン或いはＳＮ比で画像信号を読み出すことができる。

以下、本発明の好適な実施の形態の固体撮像装置について説明する。なお、この実施の形態は、本発明をエリアセンサに適用した例であるが、本発明は、ラインセンサにも適用することができる。

図２は、本発明の好適な実施の形態の固体撮像装置の構成を示す図である。なお、ここでは、説明の簡単化のため、４行４列の２次元配列を有する固体撮像装置を説明するが、本発明は、さらに多くの画素を有する固体撮像装置にも当然に適用することができる。

図２において、センサセル２（２−１１、２−１２、２−１３、２−１４、２−２１、２−２２、２−２３、２−２４、２−３１、２−３２、２−３３、２−３４、２−４１、２−４１、２−４２、２−４３、２−４４）が４行４列（水平方向に４列、垂直方向に４行）に配置されている。図３に例示的に示すように、各センサセル２は、例えば、信号転送トランジスタ４１、フォトダイオード（光電変換素子）４２、リセットトランジスタ４３で構成されうる。フォトダイオード４２に入射する光によってフォトダイオード４２に生じる電荷信号は、信号転送トランジスタ４１を介して電圧信号として垂直信号線（第１の共通信号線）５に転送される。リセットトランジスタ４３は、例えば垂直走査回路４等から供給されるリセット信号３０に従ってフォトダイオード４２をリセットする。

２次元配列されたセンサセル２の行は、垂直走査回路４が選択信号線３（３−１、３−２、３−３、３−４）のうち該当する選択信号線をアクティブレベル（Ｈレベル）にすることにより選択される。垂直走査回路４は、センサセル２からの信号の読み出し時に、制御回路１４からの制御信号ＶＣＯＮに従って４本の選択信号線３を順番にアクティブレベルにすることにより垂直方向の走査を行う。

各行の読み出し（より詳しくは、選択信号線のアクティベーション）に先立って、ＭＯＳトランジスタ等で構成されるリセット回路１（１−１、１−２、１−３、１−４）を制御する垂直リセット信号ＶＲＳＴをアクティブレベル（Ｈレベル）にするとともに、ＭＯＳトランジスタ等で構成される転送トランジスタ６（６−１、６−２、６−３、６−４）を制御する転送信号線ＴＲＡＮをアクティブレベル（Ｈレベル）にすることにより、垂直信号線５（５−１、５−２、５−３、５−４）及びホールド容量７（７−１，７−２、７−３、７−４）がリセットされる。

選択信号線（例えば、３−１）がアクティブレベルになり、転送トランジスタ４１（図３参照）がオンすると、センサセル（例えば、２−１１、２−１２、２−１３、２−１４）によって垂直信号線５（５−１、５−２、５−３、５−４）が駆動され、垂直信号線５に電圧信号が転送される。

垂直信号線５（５−１、５−２、５−３、５−４）上に現れる電圧信号は、転送トランジスタ６（６−１、６−２、６−３、６−４）を介して、信号線１９（１９−１、１９−２、１９−３、１９−４）に一端（信号端子）が接続されたホールド容量７（７−１，７−２、７−３、７−４）に保持される。なお、各ホールド容量７の他端には、例えば接地電位が与えられる。

ホールド容量７−１、７−２に保持された電荷は、ＭＯＳトランジスタ等で構成される第１スイッチ８−１、８−２を介して、ブロック化された水平信号線（ブロック化領域）９−１上に分配される。すなわち、ホールド容量７−１、７−２に保持された電荷は、ホールド容量７−１、７−２の信号端子が接続された信号線１９−１、１９−２上に見える容量とブロック化水平信号線９−１の寄生容量との間で分配され、これによりブロック化水平信号線９−１上にはホールド容量７−１又は７−２に保持された電荷に対応する電位が現れる。なお、ホールド容量７−１、７−２に保持された電荷を同時にブロック化水平信号線９−１に分配することはできないので、第１スイッチ８−１、８−２は、異なるタイミングでオン状態にされる。ブロック化水平信号線９−１の寄生容量には、配線容量の他、第１スイッチ８−１、８−２のソース容量や、第２スイッチ１０−１のドレイン容量等が含まれる。

同様に、ホールド容量７−３、７−４に保持された電荷は、ＭＯＳトランジスタ等で構成される第１スイッチ８−３、８−４を介して、ブロック化された水平信号線（ブロック化領域）９−２上に分配される。すなわち、ホールド容量７−３、７−４に保持された電荷は、ホールド容量７−３、７−４の信号端子が接続された信号線１９−３、１９−４上に見える容量とブロック化水平信号線９−２の寄生容量との間で分配され、これによりブロック化水平信号線９−２上にはホールド容量７−３又は７−４に保持された電荷に対応する電位が現れる。なお、ホールド容量７−３、７−４に保持された電荷を同時にブロック化水平信号線９−２に分配することはできないので、第１スイッチ８−３、８−４は、異なるタイミングでオン状態にされる。ブロック化水平信号線９−２の寄生容量には、配線容量の他、第１スイッチ８−３、８−４のソース容量や、第２スイッチ１０−２のドレイン容量等が含まれる。

電荷分配によってブロック化水平信号線９−１上に現れる電荷は、第２スイッチ１０−１を介して更に共通水平信号線（第２の共通信号線）１１上に分配される。すなわち、ホールド容量７−１（又は７−２）に保持された電荷は、第１スイッチ８−１（又は８−２）及び第２スイッチ１０−１を介して、ホールド容量７−１（又は７−２）の信号端子が接続された信号線１９−１（又は１９−２）上に見える容量、ブロック化水平信号線９−１の寄生容量、水平信号線１１の寄生容量で分配される。これにより、ホールド容量７−１（又は７−２）に保持された電荷に対応する電位が、共通水平信号線１１上に現れる。

同様に、電荷分配によってブロック化水平信号線９−２上に現れる電荷は、第２スイッチ１０−２を介して更に共通水平信号線１１上に分配される。すなわち、ホールド容量７−３（又は７−４）に保持された電荷は、第１スイッチ８−３（又は８−４）及び第２スイッチ１０−２を介して、ホールド容量７−３（又は７−４）の信号端子が接続された信号線１９−３（又は１９−４）上に見える容量、ブロック化水平信号線９−２の寄生容量、水平信号線１１の寄生容量で分配される。これにより、ホールド容量７−３（又は７−４）に保持された電荷に対応する電位が、共通水平信号線１１上に現れる。

すなわち、この実施の形態では、４列のセンサセル２のアレイ（或いは、第１スイッチ８）を２列単位でブロック化し、各ブロックのブロック化水平信号線９−１、９−２をそれぞれ第２スイッチ１０−１、１０−２を介して共通水平信号線１１に接続している。したがって、共通水平信号線１１上に見えるスイッチ（トランジスタ）の寄生容量は、４列の１／２である２列分のスイッチ１０−１及び１０−２の寄生容量となる。さらに言えば、２つのブロックへのブロック化（分割）により、共通水平信号線１１上に見えるスイッチの寄生容量を１／２に低減することができる。

図２に示す例では、４列のセンサセルアレイ（或いは、第１スイッチ）を２列単位で２分割しているが、これは説明の簡単化のためであることに留意されたい。この原理を一般化すると、ｎ列単位でセンサセルアレイ（或いは、第１スイッチ）をブロック化すると（ｎ分割すると）、共通水平信号線１１上に見えるスイッチの寄生容量は、分割しない場合の１／ｎになる。

なお、ここでは、センサセルアレイ（或いは、第１スイッチ）をブロック化或いは分割するという表現を用いているが、別の表現を用いるなら、共通水平信号線の分割ということもできる。

ブロック化或いは分割により、共通水平信号線１１上に見える寄生容量を大幅に低減することができる。これにより、ホールド容量７に保持された電荷を共通水平信号線１１に分配した際の共通水平信号線１１の電位変化を大きくすることができる。これは、ホールド容量７からの読み出しゲインを大きくし、ＳＮ比を向上させることができることを意味する。

さらに、この実施の形態では、転送スイッチ６（例えば、６−１）と第１スイッチ８（例えば、８−１）との間の信号線１９（例えば、１９−１）の間にそれぞれ当該列のホールド容量７（例えば、７−１）のみを配置している。したがって、信号線１９の配線長を短くすることができる。これにより、信号線１９の寄生容量を小さくし、また、読み出し経路間（列間）の構造の同一性を容易に確保することができる。

他方、図１に示す従来の構成に基づいて、例えば、８列に対して共通の垂直方向の信号線Ｈ１を配置する場合、信号線Ｈ１に対して８個のコンデンサを配置し、さらに、該８個のコンデンサと接地線との間にトランジスタ（例えば、Ｔｒ１、Ｔｒ２）を配置するとともにそれらを制御するための信号線（例えば、φｃ１、φｃ２）等を配置する必要があるので、信号線Ｈ１の配線長が長くなり、寄生容量等の負荷が増大する。そのため、光電変換素子（例えば、Ｓ１、Ｓ２）が駆動すべき負荷が増大する。また、図１に示す従来の構成では、信号線Ｈ１に共通に接続するコンデンサの個数の増大に伴って、読み出し経路間（列間）の構造の同一性を確保することが困難である。

共通水平信号線１１上に現れる信号は、容量帰還形アンプ２０によって増幅され出力される。容量帰還形アンプ２０は、例えば、差動アンプ２１と、その反転入力端子（−）と出力端子ＶＯＵＴとの間に並列接続された帰還容量２２と、帰還容量２２に並列接続されたリセット用トランジスタ２３とで構成される。差像アンプ２１の非反転入力端子（＋）には、基準電圧ＶＲＥＦが与えられる。

ここで、容量帰還形アンプ２０に代えて、例えば電圧読出形アンプを採用することもできるが、容量帰還形アンプ２０を採用することがより好ましい。容量帰還形アンプを採用した場合、ホールド容量７と帰還容量２２のみによって読出しゲインが決定されるので、ブロック化水平信号線９−１、９−２の寄生容量のばらつきの影響を排除することができる。ここで、ホールド容量７の値をＣＴ、帰還容量２２の値をＣＦとすると、アンプ２０の出力電圧ＶＯＵＴは、次式で示される。

ＶＯＵＴ＝（ＣＴ／ＣＦ）・ＶＲＥＦ
これに対して、電圧読出形アンプを採用した場合、ブロック化水平信号線９−１、９−２の寄生容量のばらつきにより、共通水平信号線１１上に現れる電位がブロック間でばらつき、この電位を増幅した電圧読出形アンプの出力もブロック間でばらつく可能性がある。

次に、図４を参照しながら垂直走査回路４によって選択された行のセンサセル２の出力信号がホールド容量６に転送された後における第１スイッチ８及び第２スイッチ１０の制御について説明する。

この実施の形態では、共通水平信号線１１及び容量帰還形アンプ２０をリセットするリセット信号ＨＲＳＴは制御回路１４により、第１スイッチ８−１、８−２、８−３、８−４をそれぞれを制御する第１転送制御信号Ｔ１−１、Ｔ１−２、Ｔ１−３、Ｔ１−４及び第２スイッチＴ２−１、Ｔ２−２をそれぞれ制御する第２転送制御信号Ｔ２−１、Ｔ２−２は水平走査回路（駆動回路）１３により生成される。水平走査回路１３は、制御回路１４が発生する制御信号ＨＣＯＮにより制御される。

まず、第２転送制御信号Ｔ２−１がアクティブレベル（Ｈレベル）にされ、第１ブロックのための第２スイッチ１０−１がオン状態にされる。その後、所定周期のパルス信号であるリセット信号ＨＲＳＴのＨパルスの間、リセット用トランジスタ１２がオンする。これにより、共通水平信号線１１及びブロック化水平信号線９−１がリセットされるとともに、容量帰還形アンプ２０がリセットされる。

次いで、第１転送信号Ｔ１−１が所定期間だけアクティブレベル（Ｈレベル）にされ、第１列のための第１スイッチ８−１がオン状態にされる。これにより、第１列のホールド容量７−１に保持されていた電荷がブロック化水平信号線９−１及び共通水平信号線１１に分配されつつ、その電荷が容量帰還形アンプ２０により電圧信号ＶＯＵＴとして読み出される。

次いで、リセット信号ＨＲＳＴのＨパルスの間、リセット用トランジスタ１２がオンする。これにより、共通水平信号線１１及びブロック化水平信号線９−１がリセットされるとともに、容量帰還形アンプ２０がリセットされる。

次いで、第１転送信号Ｔ１−２が所定期間だけアクティブレベル（Ｈレベル）にされ、第２列のための第１スイッチ８−２がオン状態にされる。これにより、第２列のホールド容量７−２に保持されていた電荷がブロック化水平信号線９−１及び共通水平信号線１１に分配されつつ、その電荷が容量帰還形アンプ２０により電圧信号ＶＯＵＴとして読み出される。

次いで、第２転送信号Ｔ２−１がインアクティブレベル（Ｌレベル）にされ、第１ブロックのための第２スイッチ１０−１がオフ状態にされる。これにより、第１ブロックについての読み出し動作が終了する。

次いで、第２転送信号Ｔ２−２がアクティブレベル（Ｈレベル）にされ、第２ブロックのための第２スイッチ１０−２がオン状態にされる。その後、リセット信号ＨＲＳＴのＨパルスの間、リセット用トランジスタ１２がオンする。これにより、共通水平信号線１１及びブロック化水平信号線９−１がリセットされるとともに、容量帰還形アンプ２０がリセットされる。

次いで、第１転送信号Ｔ１−３が所定期間だけアクティブレベル（Ｈレベル）にされ、第３列のための第１スイッチ８−３がオン状態にされる。これにより、第３列のホールド容量７−３に保持されていた電荷がブロック化水平信号線９−２及び共通水平信号線１１に分配されつつ、その電荷が容量帰還形アンプ２０により電圧信号ＶＯＵＴとして読み出される。

次いで、リセット信号ＨＲＳＴのＨパルスの間、リセット用トランジスタ１２がオンする。これにより、共通水平信号線１１及びブロック化水平信号線９−１がリセットされるとともに、容量帰還形アンプ２０がリセットされる。

次いで、第１転送信号Ｔ１−４が所定期間だけアクティブレベル（Ｈレベル）にされ、第４列のための第１スイッチ８−４がオン状態にされる。これにより、第４列のホールド容量７−４に保持されていた電荷がブロック化水平信号線９−２及び共通水平信号線１１に分配されつつ、その電荷が容量帰還形アンプ２０により電圧信号ＶＯＵＴとして読み出される。

次いで、第２転送信号Ｔ２−２がインアクティブレベル（Ｌレベル）にされ、第２ブロックのための第２スイッチ１０−１がオフ状態にされる。これにより、第２ブロックについての読み出し動作が終了する。

以上は、１行分の読み出し動作である。この動作の後、制御回路１４がリセット信号ＶＲＳＴ及び転送信号ＴＲＡＮをアクティブレベル（Ｈレベル）にすることにより、垂直信号線５及びホールド容量７をリセットする。その後、垂直走査回路４が次の行の選択信号線３をアクティブレベル（Ｈレベル）にし、当該行のセンサセル２の出力信号がホールド容量７に転送される。その後、当該行について、図４に示す手順番に従って読み出し動作が実行される。

この実施の形態の固体撮像装置は、各行のセンサセル２の出力信号をブロックごとに合算した信号を出力する加算機能を有する。すなわち、この固体撮像装置は、ブロック化水平信号線９−１（又は９−２）を共有するホールド容量７−１及び７−２（又は、７−３及び７−４）に保持される電荷の総和に対応する電荷をブロック化水平信号線９−１（又は９−２）に分配し、これによりセンサセル２−ｘ１及び２−ｘ２（又は、２−ｘ３及び２−ｘ４）（ｘは、１〜４のいずれか）の出力信号の総和（すなわち、各ブロックにおける行方向の画素の値の総和）を出力する加算機能を有する。

図５は、加算機能を実現するための第１転送制御信号及び第２転送制御信号等のタイミングを示す図である。水平走査回路１３は、制御回路１４が発生する制御信号ＨＣＯＮによって加算動作の指令を受けると、図５に示すような第１転送制御信号Ｔ１−１、Ｔ１−２、Ｔ１−３、Ｔ１−４、第２転送制御信号Ｔ２−１、Ｔ２−２を制御することにより、加算動作を制御する。すなわち、第１転送制御信号Ｔ１−１及びＴ１−２（Ｔ１−３及びＴ１−４）を同時にアクティブレベルにして第１スイッチ８−１及び８−２（８−３及び８−４）を同時にオンにすることにより、加算動作が実現される。これにより、加算用の特別な演算器を設けることなく、しかも、高速に加算動作を行うことができる。

ここで、この総和をブロックの列数（この実施の形態では２）で割ることにより、当該ブロックにおける各行の画素値の平均値を得ることができる。このような平均値を演算する機能については、後述の応用例において更に述べる。

図６は、図２に示す固体撮像装置１００を組み込んだカメラの概略構成を示す図である。なお、このカメラは、銀塩カメラに対立する概念として、一般的に電子カメラと呼ばれ、これにはスチルカメラ、ムビーカメラ、又は、それらの機能を混載したカメラ等が含まれる。また、このカメラは、例えば、パーソナルコンピュータや携帯端末等の情報処理装置にその一部として組み込まれてもよい。

固定式又は交換式のレンズユニット１１０により被写体像が固体撮像装置１００上に結ばれる。固体撮像装置１００の出力は、プロセッサ（画像処理部）１２０に供給される。プロセッサ１２０に供給される信号は、アナログ信号（例えば、前述のＶＯＵＴ又はそれを処理した信号）であってもよいし、そのようなアナログ信号をＡ／Ｄ変換したデジタル信号であってもよい。

プロセッサ１２０は、固体撮像装置１００から供給される信号に画像処理を施して表示装置１４０に供給したり、記憶メディア１３０に記録したりする。表示装置１４０は、撮影・再生に関する各種の情報を表示する情報提供部として、及び、ビューファインダーとして機能しうる。

なお、このカメラは、典型的には露出調整機能や焦点調節機能等を備える。これらの機能は周知の技術に基づいて設計することができるので、ここでは詳細な説明を省略する。

プロセッサ１２０は、固体撮像装置１００における前述の加算機能（ブロック単位で行方向の画素の値を合算する機能）を利用して所定個数の画素の平均値を演算するための平均化処理部１２１を備えている。

このカメラは、平均化処理部１２１の機能を利用して低解像度モードを実現している。これを図７を参照して説明する。図７（ａ）は、高解像度モードで撮像される画像を概念的に示している。なお、ここでも、簡単化のため、図２に示す例に従い、固体撮像装置１００が４行４列の画素（センサセル）を有するものとする。高解像度モードでは、図７（ａ）に示すように、４行４列の画素からなる画像が撮像される。

一方、低解像度モードでは、図５を参照して説明したように、ブロック単位で行方向の画素の値が合算されるので、図７（ｂ）に模式的に示すような画像が固体撮像装置１００から出力される。ここで、図７（ａ）及び（ｂ）において全く同一の被写体が全く同一の条件で撮像されたとすると、画素２１１は、画素２０１と画素２０２の値を合算した画素値を有し、画素２１２は、画素２０３と画素２０４の値を合算した画素値を有する。

平均化処理部１２１は、画素２１１及び画素２１２の画素値に基づいて、４画素（画素２０１〜２０４に相当する位置の４画素）の画素値の平均値を演算する。

また、以上の処理の代わりに、例えば、画素２１１、２１３、２１５、２１７の値（２画素の合算値）のみを固体撮像装置１００から読み出して、それらをそれぞれ２で割り、その結果を画素２２１、２２２、２２３、２２４の値とすることもできる。

このような低解像度モードは、記憶メディア１３０に記録すべき画像として低解像度（低画素数）の画像を撮像するモードとして有用であるばかりでなく、例えば、表示装置１４０に供給すべきビューファインダー用の画像を得るためにも有用である。

以上のように、固体撮像装置１００の加算機能を利用することにより、平均化処理或いは低解像度化処理を単純な演算で高速に実行するこができる。

更に、他の実施の形態として、平均化された信号を直接読み出す方法について述べる。前述の実施の形態は、加算された信号を信号処理ブロックの平均処理ブロックで処理する例である。

この実施の形態においては、前記所定数を単位とするブロックごとに、前記複数の第２のスイッチをOFF状態にし、かつ、前記複数の第１のスイッチをON状態にし、前記ブロック化信号線を共有する前記所定数のホ−ルド容量間において、信号電荷を平均化する。

このブロック平均処理を実行した後、水平走査回路を用いて、ブロック毎に平均化された信号が保持されているホールド容量の信号を順次読み出す。この場合、１ブロックについて１ホールド容量から信号を読み出せば情報としては十分であるため、実質的には読み飛ばし走査（数列おきに読み出す）をする。

この結果、加算同様、１フレーム当たりの信号読出し時間もブロック化した分だけ短縮することが可能である。具体的には、１ブロック当たり８列共通にすれば、１フレーム当たりの信号読出し時間を1/8に短縮できる。

また、センサ内で平均化することで画像処理の処理時間を軽減できるという効果がある。また、加算出力の場合、低輝度を多く含む画像においては、より信号ゲインが上がるため好適であるのに対し、高輝度を多く含む画像においては、すぐ飽和出力に達してしまいダイナミックレンジ的には不適である。

これに対し、平均化出力の場合は、読出しゲインは通常撮影と同様であり、ダイナミックレンジが必要とされる高輝度を多く含む画像などにおいて好適である。

ここまでは、説明の簡単化のため、固体撮像装置１００の全ての画素を有効画素として利用されるものとして説明したが、以下では、より現実的な応用例としてセンサセルが配列された領域（センサセルアレイ領域）の一部をオプティカルブラック部として使用する例を説明する。

図８に示す例では、固体撮像装置のセンサセルアレイ領域は、オプティカルブラックレベルを検出するためのオプティカルブラック部（ＯＢ）部２１０と、有効画素領域２２０とを含んでいる。ここで、ＯＢ部２１０の列数Ｎ１の公約数をブロック単位（すなわち、各ブロックの列数）とすることが好ましい。また、有効画素部２２０の列数Ｎ２は、ＯＢ部２１０の列数の倍数（この場合、有効画素部２２０の列数Ｎ２の公約数がブロック単位に一致する）とすることが好ましい。

このように構成すれば、ブロックの中にＯＢ部２１０と有効画素部２２０との境界が位置しないので、ブロック単位での画像処理が容易になり、例えばプロセッサ１２０における処理が簡略化される。

次に、水平走査回路１３の具体的な構成例を例示的に説明する。図９は、水平走査回路１３の具体的な構成例を示す図である。なお、ここでは、より実際的な例を説明するために１ブロックが８列で構成される場合について説明する。

この構成例では、水平走査回路１３は、１ブロック（センサセル２のアレイの１ブロック）について１個のシフトレジスタ３０１を直列に接続して構成されている。初段のシフトレジスタ３０１には、所定のパルス信号ＰＳが入力され、これに応じてシフト動作を開始し、ＯＵＴ端子から所定のパルス信号を出力し次段のシフトレジスタ３０１に入力する。各シフトレジスタ３０１は、該当するブロックを選択するためのＢｘＳＥＬ（ｘは、１、２、３・・・）を出力する。ＢｘＳＥＬは、図２では、第２スイッチ（１０−１、１０−２）を選択するための転送制御信号（Ｔ２−１、Ｔ２−２）に相当する。また、各シフトレジスタ３０１は、該当するブロック内における列を選択するためのＣｘＳＥＬ＜１：８＞（ｘは、１、２、３・・・）を出力する。ＣｘＳＥＬ＜１：８＞は、図２では、第１スイッチ（例えば、８−１、８−２を選択するための転送制御信号（例えば、Ｔ１−１、Ｔ１−２）に相当する。

図１０は、各シフトレジスタ３０１の構成例を示す図である。各シフトレジスタ３０１は、４組の２ビットシフトレジスタ４０１を直列接続して構成される。これらの４つの２ビットシフトレジスタ４０１により、ＣｘＳＥＬ＜１：８＞に相当するＣ＿ＳＥＬ１〜Ｃ＿ＳＥＬ８が出力される。また、各シフトレジスタ３０１は、該当するブロック（該当する第２スイッチ）を選択するための転送制御信号ＢｘＳＥＬに相当するＢ＿ＳＥＬを発生するブロック制御回路４０２を有する。

ブロック制御回路４０２は、初段の２ビットシフトレジスタ４０１に対する入力信号の活性化に同期してＢ＿ＳＥＬをＨレベルに活性化し、最終段の２ビットシフトレジスタ４０１の出力信号に同期してＢ＿ＳＥＬをＬレベルに非活性化する。図１１は、各２ビットシフトレジスタ４０１の構成例を示す図である。

図１２は、図９〜図１１に示す水平走査回路１３の動作を示すタイミングチャートである。

上記の固体撮像装置１００は、第２スイッチ１０−１、１０−２を介してブロック化水平信号線９−１、９−２を共通水平信号線１１に接続する例である。これを１段階のブロック化と考えることができる。そして、本発明は、２段階以上のブロック化にも適用することができる。

図１３は、本発明を２段階のブロック化に適用した固体撮像装置の構成を示す図である。なお、図１３では、作図の関係上、光電変換素子２、垂直走査回路４、水平走査回路１３、アンプ２０、制御回路１４等は省略されている。

図１３では、第１ブロック化水平信号線９−１、９−２・・・及び第１スイッチ８−１、８−２・・・によって所定数（ここでは４）の列を単位として第１段階のブロック化を行い、更に、第２ブロック化水平信号線３１−１、３１−２及び第２スイッチ１０−１、１０−２によって所定数（ここでは２）の第１ブロック化水平信号線９−１、９−２・・・を単位として第２段階のブロック化を行い、更に、第３スイッチ３０−１、３０−２・・・を介して第２ブロック化水平信号線３１−１、３１−２・・・が共通水平信号線１１に接続されている。

更に、このような技術的思想に従って３段階以上のブロック化を行ってもよい。

このように多段階でブロック化を行うことにより、共通水平信号線１１上に見える寄生容量の低減効果を更に高めることができる。

本発明は、図２のような固体撮像装置に限らず、例えば、図１４のような構成の固体撮像装置にも適用されうる。

図１４の固体撮像装置は、図２の固体撮像装置の転送トランジスタ６の前段にクランプ回路（垂直信号線５に直列に接続された容量６１と、容量６１と転送トランジスタ６との間に並列に接続された一方の端子が所定の電位に接続されているスイッチトランジスタ６２）を配置した構成である。また、1画素の構成は、図１５のような構成である。

図１５において、５１は光電変換部であるフォトダイオ−ド、５２はゲ−トの電荷を増幅して垂直信号線５に出力する増幅手段である増幅トランジスタ、５３はフォトダイオ−ドで発生した電荷を増幅トランジスタのゲ−トに転送するための転送手段である転送トランジスタ、５４は増幅トランジスタのゲ−トをリセットするためのリセット手段であるリセットトランジスタ、５５は、信号を出力する画素を選択するための選択手段である選択トランジスタである。
また、図１４の６５は、図１５で説明した増幅トランジスタ５２とソースフォロワ回路を構成する負荷手段である負荷トランジスタである。

次に、図１４の固体撮像装置の動作について説明する。まず、増幅トランジスタのゲ−トをリセットすることにより生じるリセット信号をクランプ回路でクランプし、その後、転送トランジスタ５３をオン状態にすることにより、フォトダイオ−ドの電荷を増幅トランジスタのゲ−トへ転送し、増幅トランジスタから出力された光電変換信号をクランプ回路へ出力する。

上記の動作により、クランプ回路からは画素毎に生じる固定パタ−ンノイズ、ランダムノイズが除去された信号が容量７へ保持される。

上記の構成、動作以外については、図２の固体撮像装置と同じである。

このクランプ回路を配置することにより、画素毎に生じる固定パタ−ンノイズ、ランダムノイズを抑制することが可能となる。

さらにまた、本発明は、例えば図１６のような回路構成にも適用されうる。図１６は、垂直方向の1列毎に異なる水平信号線へ出力する構成となっている。ここで、点線で囲んだ部分７０は、同一の構成である。また、動作は、図１４の固体撮像装置と同じである。

図１６のような回路構成にすることにより、画素数が多い場合であっても、読み出しスピードを遅くせずにすむ。

従来の光電変換装置の構成を示す図である。 本発明の好適な実施の形態の固体撮像装置の構成を示す図である。 センサセルの構成例を示す図である。 第１スイッチ及び第２スイッチの制御例を示す図である。 加算動作時の第１スイッチ及び第２スイッチの制御例を示す図である。 図２に示す固体撮像装置を組み込んだカメラの概略構成を示す図である。 高解像度モード及び低解像度モードについて説明する図である。 オプティカルブラック部を設けた固体撮像装置を概念的に示す図である。 水平走査回路の具体的な構成例を示す図である。 水平走査回路の具体的な構成例を示す図である。 水平走査回路の具体的な構成例を示す図である。 図９〜図１１に示す水平走査回路のタイミングチャートである。 多段階のブロック化の概念を示す図である。 本発明の他の実施の形態の固体撮像装置の構成を示す図である。 センサセルの構成例を示す図である。 本発明のさらに他の実施の形態の固体撮像装置の構成を示す図である。

Claims (10)

1. それぞれ光電変換素子を有する複数のセンサセルが配列された固体撮像装置であって、
   前記複数のセンサセルからの信号が出力される複数の第１の共通信号線と、
   前記複数の第１の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、
   前記複数のホールド容量の信号をそれぞれ転送する複数の第１スイッチと、
   特定の数を単位として前記複数の第１スイッチの出力の間を接続する複数のブロック化領域と、
   第２の共通信号線と、
   前記複数のブロック化領域の信号を前記第２の共通信号線に転送する複数の第２スイッチと、
   前記特定の数を単位とするブロックごとに、前記ブロック化領域を共有する前記特定の数のホ−ルド容量の信号の総和に対応する信号を前記第２の共通信号線に転送するように、前記複数の第１スイッチを制御する制御回路と、
   を備えることを特徴とする固体撮像装置。
2. それぞれ光電変換素子を有する複数のセンサセルが水平方向及び垂直方向に２次元状に配列された固体撮像装置であって、
   前記複数のセンサセルからの信号が出力される複数の第１の共通信号線と、
   前記複数の第１の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、
   前記複数のホールド容量の信号をそれぞれ転送する複数の第１スイッチと、
   特定の数を単位として前記複数の第１スイッチの出力の間を接続する複数のブロック化領域と、
   第２の共通信号線と、
   前記複数のブロック化領域の信号を前記第２の共通信号線に転送する複数の第２スイッチと、
   前記複数のセンサセルの配列における各行について、前記特定の数の列を単位とするブロックごとに、前記特定の数のセンサセルからの読み出し信号の総和に相当する信号が得られるように、制御を実行する制御回路と、
   を備えることを特徴とする固体撮像装置。
3. それぞれ光電変換素子を有する複数のセンサセルが配列された固体撮像装置であって、
   前記複数のセンサセルからの信号が出力される複数の第１の共通信号線と、
   前記複数の第１の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、
   前記複数のホールド容量の信号をそれぞれ転送する複数の第１スイッチと、
   特定の数を単位として前記複数の第１スイッチの出力の間を接続する複数のブロック化領域と、
   第２の共通信号線と、
   前記複数のブロック化領域の信号を前記第２の共通信号線に転送する複数の第２スイッチと、
   前記複数のセンサセルの信号が特定の順番で読み出されるように、前記複数の第１スイッチ及び前記複数の第２スイッチを制御する走査回路とを備え、
   前記走査回路は、
   共通のパルスによって、同じブロック化領域に接続される複数の前記第１スイッチのうち最初の前記第１スイッチ及び前記第２スイッチがオン状態になり、
   最後の前記第１スイッチがオン状態になるタイミングに応じて、前記第２スイッチがオフ状態になるように、
   構成されていることを特徴とする固体撮像装置。
4. それぞれ光電変換素子を有する複数のセンサセルが配列された固体撮像装置であって、
   前記複数のセンサセルからの信号が出力される複数の第１の共通信号線と、
   前記複数の第１の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、
   前記複数のホールド容量の信号をそれぞれ転送する複数の第１スイッチと、
   特定の数を単位として前記複数の第１スイッチの出力の間を接続する複数のブロック化領域と、
   第２の共通信号線と、
   前記複数のブロック化領域の信号を前記第２の共通信号線に転送する複数の第２スイッチと、
   前記特定の数を単位とするブロックごとに、前記複数の第２スイッチをオフ状態にし、かつ、前記複数の第１スイッチをオン状態にし、前記ブロック化領域を共有する前記特定の数のホ−ルド容量間において、信号電荷を平均化し、前記平均化されたホールド容量の信号を順次もしくはブロック単位、もしくは数ビットごとに読み出すよう、前記複数の第１スイッチおよび第２のスイッチを制御する制御回路と、
   を備えることを特徴とする固体撮像装置。
5. それぞれ光電変換素子を有する複数のセンサセルが水平方向及び垂直方向に２次元状に配列された固体撮像装置であって、
   前記複数のセンサセルからの信号が出力される複数の第１の共通信号線と、
   前記複数の第１の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、
   前記複数のホールド容量の信号をそれぞれ転送する複数の第１スイッチと、
   特定の数を単位として前記複数の第１スイッチの出力の間を接続する複数のブロック化領域と、
   第２の共通信号線と、
   前記複数のブロック化領域の信号を前記第２の共通信号線に転送する複数の第２スイッチと、
   前記複数のセンサセルの配列における各行について、前記特定の数の列を単位とするブロックごとに、前記所定数のセンサセルからの読み出し信号の平均値に相当する信号が得られるように、制御を実行する制御回路と、
   を備えることを特徴とする固体撮像装置。
6. 前記複数のセンサセルの信号が特定の順番で読み出されるように、前記複数の第１スイッチ及び前記複数の第２スイッチを制御する走査回路を更に備えることを特徴とする請求項１又は２に記載の固体撮像装置。
7. 信号の読み出し対象のセンサセルについての前記ブロック化領域に接続された前記第２スイッチを開いて当該ブロック化領域と前記第２の共通信号線とをリセットした後に、当該センサセルについての前記第１スイッチを開いて当該センサセルの信号を読み出すように、リセットの動作及び信号の読み出しの動作を制御する駆動回路を更に備えることを特徴とする請求項１乃至請求項６のいずれか１項に記載の固体撮像装置。
8. 前記第１スイッチと前記センサセルとの間に前記センサセルからの信号をクランプするクランプ回路を更に備えることを特徴とする請求項１に記載の固体撮像装置。
9. 請求項１乃至請求項８のいずれか１項に記載の固体撮像装置と、
   前記固体撮像装置によって撮像された画像を処理するプロセッサと、
   を備えることを特徴とするカメラ。
10. 請求項１乃至請求項８のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置によって撮像された画像を処理するプロセッサと、
    を備えることを特徴とする情報処理装置。

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