WO2015194390A1 - 固体撮像装置および電子機器 - Google Patents

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Abstract

　本技術は、画質を損なわずに、高フレームレート撮影を実現することができるようにする固体撮像装置および電子機器に関する。 フローティングディフュージョンは、１または複数の光電変換部に蓄積された電荷を保持し、複数の増幅トランジスタは、フローティングディフュージョンに保持されている電荷に対応する信号を読み出し、垂直信号線には、増幅トランジスタにより読み出された信号が出力される。複数の増幅トランジスタは、垂直信号線に対して並列に接続される。本技術は、例えばCMOSイメージセンサに適用することができる。

Description

固体撮像装置および電子機器
　本技術は、固体撮像装置および電子機器に関し、特に、高フレームレート撮影を実現することができるようにする固体撮像装置および電子機器に関する。
　近年、固体撮像装置における画素サイズの微細化が進む一方、画素トランジスタのレイアウトによっては、共有画素内の複数のフォトダイオード間で、感度のばらつきが生じることがあった。
　これに対して、８画素共有で、トランジスタ領域を２つに分けた対称的な画素トランジスタのレイアウトを採用することで、共有画素内の複数のフォトダイオード間での感度のばらつきを抑制するようにした固体撮像装置がある（特許文献１参照）。
　ところで、従来、スポーツ中継等においてスローモーション動画を得るためや、動きの速い被写体を撮像するために、デジタルビデオカメラによる高フレームレート撮影が行われている。
　高フレームレート撮影を実現するためには、例えば、デジタルビデオカメラに設けられているCMOS（Complementary Metal Oxide Semiconductor）イメージセンサにおいて、各画素が有する増幅トランジスタからの信号を即座に垂直信号線に出力するとともに、その信号が安定するまでの時間を短縮させる必要がある。
　これを実現するためには、増幅トランジスタの相互コンダクタンスgmを大きくすればよいことが知られている。そして、相互コンダクタンスgmを大きくするためには、増幅トランジスタのゲート長Ｌを短くするか、ゲート幅Ｗを広くすればよいことも知られている。
特開２０１３－６２７８９号公報
　しかしながら、増幅トランジスタのゲート長Ｌを短くしたり、ゲート幅Ｗを広くした場合、増幅トランジスタのランダムノイズが増大したり、画素の飽和信号量が減少し、画質が損なわれるおそれがあった。
　本技術は、このような状況に鑑みてなされたものであり、画質を損なわずに、高フレームレート撮影を実現することができるようにするものである。
　本技術の一側面の固体撮像装置は、１または複数の光電変換部と、前記光電変換部に蓄積された電荷を保持する１のフローティングディフュージョンと、前記フローティングディフュージョンに保持されている電荷に対応する信号を読み出す複数の増幅トランジスタと、前記増幅トランジスタにより読み出された信号が出力される垂直信号線とを備え、複数の前記増幅トランジスタは並列に接続される。
　複数の前記増幅トランジスタに読み出された信号を前記垂直信号線へ出力する、１または前記増幅トランジスタと同数以下の選択トランジスタをさらに設け、複数の前記増幅トランジスタは、前記選択トランジスタを介して前記垂直信号線に接続されるようにすることができる。
　複数の前記増幅トランジスタは、同一のアクティブ領域上に形成されるようにすることができる。
　複数の前記増幅トランジスタは、それぞれ異なるアクティブ領域上に形成され、前記異なるアクティブ領域同士の間には、素子分離領域が形成されるようにすることができる。
　前記選択トランジスタの閾値電圧は、複数の前記増幅トランジスタの閾値電圧より低くなるようになされるようにすることができる。
　前記垂直信号線に接続された負荷トランジスタをさらに備え、
　前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされなされるようにすることができる。
　前記負荷トランジスタの閾値電圧がより低くなるようになされることで、前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされるようにすることができる。
　複数の前記増幅トランジスタの閾値電圧がより高くなるようになされることで、前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされるようにすることができる。
　前記負荷トランジスタの負荷電流値がより小さくなるようになされることで、前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされるようにすることができる。
　本技術の一側面の電子機器は、１または複数の光電変換部と、前記光電変換部に蓄積された電荷を保持する１のフローティングディフュージョンと、前記フローティングディフュージョンに保持されている電荷に対応する信号を読み出す複数の増幅トランジスタと、前記増幅トランジスタにより読み出された信号が出力される垂直信号線とを備え、複数の前記増幅トランジスタは並列に接続されている固体撮像装置を備える。
　本技術の一側面においては、１または複数の光電変換部と、光電変換部に蓄積された電荷を保持する１のフローティングディフュージョンと、フローティングディフュージョンに保持されている電荷に対応する信号を読み出す複数の増幅トランジスタと、増幅トランジスタにより読み出された信号が出力される垂直信号線とを備える固体撮像装置において、複数の増幅トランジスタが、垂直信号線に対して並列に接続される。
　本技術の一側面によれば、画質を損なわずに、高フレームレート撮影を実現することが可能となる。
従来の固体撮像装置における問題点について説明する図である。 本技術を適用した固体撮像装置の構成例を示すブロック図である。 固体撮像装置における画素の構成例を示す回路図である。 固体撮像装置における画素のレイアウト例を示す平面図である。 固体撮像装置における画素の構成例を示す回路図である。 固体撮像装置における画素のレイアウト例を示す平面図である。 画素共有型の画素の構成例を示す回路図である。 画素共有型の画素のレイアウト例を示す平面図である。 画素共有型の画素の構成例を示す回路図である。 画素共有型の画素のレイアウト例を示す平面図である。 従来の画素の構成の一部を示す回路図である。 本技術を適用した画素の構成の一部を示す回路図である。 選択トランジスタのゲインのリニアリティ悪化について説明する図である。 負荷MOSトランジスタのオン抵抗のばらつきについて説明する図である。 負荷MOSトランジスタのオン抵抗を小さくする具体例を示す図である。 負荷MOSトランジスタのオン抵抗を小さくする具体例を示す図である。 負荷MOSトランジスタのオン抵抗を小さくする具体例を示す図である。 本技術を適用した電子機器の構成例を示すブロック図である。
＜従来の固体撮像装置における問題点＞
　まず、本技術の実施の形態について説明する前に、従来の固体撮像装置における問題点について説明する。
　図１は、従来の固体撮像装置における画素のレイアウト例を示す平面図である。
　図１のＡには、４つの画素１１が示されており、それぞれの画素１１が、縦２画素、横２画素の４画素共有の構成をなしている。
　画素１１はそれぞれ、光電変換部としてのフォトダイオード（PD）２１、転送トランジスタ２２、フローティングディフュージョン（FD）２３、リセットトランジスタ２４、増幅トランジスタ２５、および選択トランジスタ２６を有している。このうち、FD２３、リセットトランジスタ２４、増幅トランジスタ２５、および選択トランジスタ２６は、４つの画素１１に共有されている。
　ところで、高フレームレート撮影を実現するためには、増幅トランジスタの相互コンダクタンスgmを大きくすればよいことが知られている。そして、相互コンダクタンスgmを大きくするためには、増幅トランジスタのゲート長Ｌを短くするか、ゲート幅Ｗを広くすればよいことも知られている。
　一般的に、増幅トランジスタのランダムノイズは、増幅トランジスタのゲート長Ｌとゲート幅Ｗの積に反比例することが知られている。そのため、図１のＢに示されるように、増幅トランジスタ２５のゲート長Ｌを短くした場合、増幅トランジスタ２５のランダムノイズが増大してしまう。
　一方、図１のＣに示されるように、増幅トランジスタ２５のゲート幅Ｗを広くした場合、増幅トランジスタ２５の近傍に形成されているPD２１の領域を狭める必要があり、これにより、画素１１の飽和信号量が減少してしまう。
　このように、相互コンダクタンスgmを大きくするために、増幅トランジスタのゲート長Ｌを短くしたり、ゲート幅Ｗを広くすることで、画質が損なわれるおそれがあった。
＜固体撮像装置の構成例＞
　図２は、本技術が適用される固体撮像装置の一実施の形態を示すブロック図である。以下においては、増幅型固体撮像装置の１つである、表面照射型のCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成について説明する。なお、本技術は、表面照射型のCMOSイメージセンサへの適用に限られるものではなく、裏面照射型のCMOSイメージセンサや他の増幅型固体撮像装置、CCD（Charge Coupled Device）イメージセンサ等の電荷転送型の固体撮像装置にも適用可能である。
　図２に示されるCMOSイメージセンサ５０は、図示せぬ半導体基板上に形成された画素アレイ部５１と、画素アレイ部５１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部５２、カラム処理部５３、水平駆動部５４、およびシステム制御部５５から構成されている。
　さらに、CMOSイメージセンサ５０は、信号処理部５８およびデータ格納部５９を備えている。
　画素アレイ部５１は、受光した光量に応じた光電荷を生成し、蓄積する光電変換部を有する単位画素（以下、単に画素という）が行方向および列方向に、すなわち、行列状に２次元配置された構成を採る。ここで、行方向とは画素行の画素の配列方向（水平方向）を表し、列方向とは画素列の画素の配列方向（垂直方向）を表している。
　画素アレイ部５１においては、行列状の画素配列に対して、画素行毎に画素駆動線５６が行方向に沿って配線され、画素列毎に垂直信号線５７が列方向に沿って配線されている。画素駆動線５６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。
　垂直駆動部５２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部５１の各画素を全画素同時または行単位等で駆動する。すなわち、垂直駆動部５２は、垂直駆動部５２を制御するシステム制御部５５とともに、画素アレイ部５１の各画素を駆動する駆動部を構成している。
　垂直駆動部５２によって選択駆動された画素行の各単位画素から出力される信号は、画素列毎に垂直信号線５７の各々を通してカラム処理部５３に入力される。カラム処理部５３は、画素アレイ部５１の画素列毎に、選択行の各画素から垂直信号線５７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部５３は、信号処理として、少なくともノイズ除去処理、例えばCDS（Correlated Double Sampling）処理を行う。カラム処理部５３によるCDS処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の、画素固有の固定パターンノイズが除去される。カラム処理部５３には、ノイズ除去処理以外に、例えば、AD（Analog-Digital）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力させることも可能である。
　水平駆動部５４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部５３の画素列に対応する単位回路を順番に選択する。水平駆動部５４による選択走査により、カラム処理部５３において単位回路毎に信号処理された画素信号が順番に出力される。
　システム制御部５５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部５２、カラム処理部５３、および水平駆動部５４等の駆動制御を行う。
　信号処理部５８は、少なくとも演算処理機能を有し、カラム処理部５３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部５９は、信号処理部５８での信号処理に必要なデータを一時的に格納する。
　なお、信号処理部５８およびデータ格納部５９は、CMOSイメージセンサ５０と同じ基板（半導体基板）上に搭載されても構わないし、CMOSイメージセンサ５０とは別の基板上に配置されるようにしても構わない。また、信号処理部５８およびデータ格納部５９の各処理は、CMOSイメージセンサ５０とは別の基板に設けられる外部信号処理部、例えば、DSP（Digital Signal Processor）回路やソフトウエアによる処理として実行されても構わない。
　また、CMOSイメージセンサ５０が裏面照射型のCMOSイメージセンサである場合、画素アレイ部５１を含む半導体基板とロジック回路を含む半導体基板とを貼り合わせた、積層型のCMOSイメージセンサとして構成されるようにしてもよい。
＜画素の構成例＞
　図３は、画素アレイ部５１に配置されている画素の構成例を示す回路図である。
　図３に示されるように、画素６１は、光電変換部としてのフォトダイオード（PD）７１、転送トランジスタ７２、フローティングディフュージョン（FD）７３、リセットトランジスタ７４、増幅トランジスタ７５－１，７５－２、および選択トランジスタ７６を有している。なお、画素６１が有する画素トランジスタは、いずれもｎ型MOSトランジスタとして構成されるものとする。
　PD７１のアノードは接地されており、PD７１のカソードは、転送トランジスタ７２のソースに接続されている。転送トランジスタ７２のドレインは、増幅トランジスタ７５－１，７５－２それぞれのゲートに接続されており、この接続点が、FD７３を構成する。
　リセットトランジスタ７４は、所定の電源VddとFD７３との間に接続されている。増幅トランジスタ７５－１，７５－２それぞれのドレインは、所定の電源Vddに接続され、増幅トランジスタ７５－１，７５－２それぞれのソースは、選択トランジスタ７６のドレインに接続されている。すなわち、増幅トランジスタ７５－１，７５－２は、並列に接続されている。選択トランジスタ７６のソースは、垂直信号線（VSL）７７に接続されている。
　また、垂直信号線７７は、定電流源７８に接続されており、増幅トランジスタ７５－１，７５－２と定電流源７８とがソースフォロワ回路を構成するようになされている。
　このような回路構成の画素６１において、PD７１に蓄積された電荷は、転送トランジスタ７２を介してFD７３に転送され、保持される。画素６１が読み出しの対象となると、選択トランジスタ７６がオンされ、増幅トランジスタ７５－１，７５－２それぞれがソースフォロワ駆動する。これにより、FD７３に保持されている電荷に対応する信号が、画素６１の画素信号として増幅トランジスタ７５－１，７５－２により読み出され、垂直信号線７７に出力される。また、FD７３に保持されている電荷はリセットトランジスタ７４がオンされることでリセットされる。
＜画素のレイアウト例＞
　図４は、画素６１のレイアウト例を示す平面図である。なお、図４において、図３と対応する部分には同一符号を付してあり、その説明は適宜省略する。
　図４のＡにおいては、増幅トランジスタ７５－１，７５－２および選択トランジスタ７６がそれぞれ、同一のアクティブ領域上に形成されている。
　一方、図４のＢにおいては、増幅トランジスタ７５－１と、増幅トランジスタ７５－２および選択トランジスタ７６とは、それぞれ異なるアクティブ領域上に形成されている。なお、それぞれのアクティブ領域同士の間には、素子分離領域が形成されているものとする。
　また、図示はしないが、増幅トランジスタ７５－１，７５－２それぞれに接続される電源Vddは、２箇所に設けられるようにすることができる。
　以上の構成のように、増幅トランジスタ７５－１，７５－２が並列に接続されるようにすることで、増幅トランジスタのゲート幅Ｗを広げたことと等価な状態となる。このように、実際に、増幅トランジスタのゲート長Ｌを短くすることも、ゲート幅Ｗを広くすることもなく、増幅トランジスタのゲート幅Ｗを広げた状態とすることができ、増幅トランジスタの相互コンダクタンスgmを大きくすることができるので、結果として、画質を損なわずに、高フレームレート撮影を実現することが可能となる。
　以上においては、増幅トランジスタ７５－１，７５－２により読み出された信号が、１つの選択トランジスタ７６を介して垂直信号線７７に出力されるものとしたが、複数の選択トランジスタを介して垂直信号線７７に出力されるようにしてもよい。
＜画素の他の構成例＞
　図５は、画素の他の構成例を示す回路図である。
　なお、図５に示される構成と図３に示される構成とで、同一の部分については、その説明を省略する。
　すなわち、図５に示される構成は、図３に示される構成と、１つの選択トランジスタ７６に代えて、２つの選択トランジスタ７６－１，７６－２が設けられている点で異なる。具体的には、増幅トランジスタ７５－１，７５－２それぞれは、選択トランジスタ７６－１，７６－２それぞれを介して垂直信号線７７に接続され、選択トランジスタ７６－１，７６－２それぞれは、増幅トランジスタ７５－１，７５－２それぞれにより読み出された信号を垂直信号線７７に出力するよう同時に駆動する。
＜画素の他のレイアウト例＞
　図６は、図５に示される画素６１のレイアウト例を示す平面図である。なお、図６において、図５と対応する部分には同一符号を付してあり、その説明は適宜省略する。
　図６のＡにおいては、増幅トランジスタ７５－１，７５－２および選択トランジスタ７６－１，７６－２がそれぞれ、同一のアクティブ領域上に形成されている。
　一方、図６のＢにおいては、増幅トランジスタ７５－１および選択トランジスタ７６－１と、増幅トランジスタ７５－２および選択トランジスタ７６－２とは、それぞれ異なるアクティブ領域上に形成されている。なお、それぞれのアクティブ領域同士の間には、素子分離領域が形成されているものとする。
　また、図示はしないが、増幅トランジスタ７５－１，７５－２それぞれに接続される電源Vddは、２箇所に設けられるようにすることができる。
　以上の構成においても、増幅トランジスタ７５－１，７５－２が並列に接続されるので、増幅トランジスタのゲート幅Ｗを広げたことと等価な状態となり、増幅トランジスタの相互コンダクタンスgmを大きくすることができる。結果として、画質を損なわずに、高フレームレート撮影を実現することが可能となる。
　なお、本技術は、画素共有型の固体撮像装置に対しても適用することができる。
＜画素共有型の画素の構成例＞
　図７は、縦２画素、横２画素の４画素共有型の固体撮像装置における画素の構成例を示す回路図である。
　なお、図７に示される構成と図３に示される構成とで、同一の部分については、その説明を省略する。
　図７に示されるように、４つの画素６１は、PD７１、転送トランジスタ７２、FD７３、リセットトランジスタ７４、増幅トランジスタ７５－１，７５－２、および選択トランジスタ７６を有している。なお、FD７３、リセットトランジスタ７４、増幅トランジスタ７５－１，７５－２、および選択トランジスタ７６は、４つの画素６１に共有されている。
＜画素共有型の画素のレイアウト例＞
　図８は、図７に示される４画素共有型の画素６１のレイアウト例を示す平面図である。なお、図８において、図７と対応する部分には同一符号を付してあり、その説明は適宜省略する。
　図８のＡにおいては、増幅トランジスタ７５－１，７５－２および選択トランジスタ７６がそれぞれ、同一のアクティブ領域上に形成されている。
　一方、図８のＢにおいては、増幅トランジスタ７５－１と、増幅トランジスタ７５－２および選択トランジスタ７６とは、それぞれ異なるアクティブ領域上に形成されている。なお、それぞれのアクティブ領域同士の間には、素子分離領域が形成されているものとする。
　図８の例では、増幅トランジスタ７５－１，７５－２は、共有画素内で複数のPD７１を跨ぐことなく配置される。
　また、図示はしないが、増幅トランジスタ７５－１，７５－２それぞれに接続される電源Vddは、２箇所に設けられるようにすることができる。
　以上の構成においても、増幅トランジスタ７５－１，７５－２が並列に接続されるので、増幅トランジスタのゲート幅Ｗを広げたことと等価な状態となり、増幅トランジスタの相互コンダクタンスgmを大きくすることができる。結果として、画質を損なわずに、高フレームレート撮影を実現することが可能となる。
＜画素共有型の画素の他の構成例＞
　図９は、画素共有型の画素の他の構成例を示す回路図である。
　なお、図９に示される構成と図７に示される構成とで、同一の部分については、その説明を省略する。
　すなわち、図９に示される構成は、図７に示される構成と、１つの選択トランジスタ７６に代えて、２つの選択トランジスタ７６－１，７６－２が設けられている点で異なる。具体的には、増幅トランジスタ７５－１，７５－２それぞれは、選択トランジスタ７６－１，７６－２それぞれを介して垂直信号線７７に接続され、選択トランジスタ７６－１，７６－２それぞれは、増幅トランジスタ７５－１，７５－２それぞれにより読み出された信号を垂直信号線７７に出力するよう同時に駆動する。
＜画素共有型の画素の他のレイアウト例＞
　図１０は、図９に示される画素共有型の画素６１のレイアウト例を示す平面図である。なお、図１０において、図９と対応する部分には同一符号を付してあり、その説明は適宜省略する。
　図１０のＡにおいては、増幅トランジスタ７５－１，７５－２および選択トランジスタ７６－１，７６－２がそれぞれ、同一のアクティブ領域上に形成されている。
　一方、図１０のＢにおいては、増幅トランジスタ７５－１および選択トランジスタ７６－１と、増幅トランジスタ７５－２および選択トランジスタ７６－２とは、それぞれ異なるアクティブ領域上に形成されている。なお、それぞれのアクティブ領域同士の間には、素子分離領域が形成されているものとする。
　図１０の例では、増幅トランジスタ７５－１，７５－２は、共有画素内で複数のPD７１を跨ぐことなく配置される。
　また、図示はしないが、増幅トランジスタ７５－１，７５－２それぞれに接続される電源Vddは、２箇所に設けられるようにすることができる。
　以上の構成においても、増幅トランジスタ７５－１，７５－２が並列に接続されるので、増幅トランジスタのゲート幅Ｗを広げたことと等価な状態となり、増幅トランジスタの相互コンダクタンスgmを大きくすることができる。結果として、画質を損なわずに、高フレームレート撮影を実現することが可能となる。
　なお、上述した構成においては、２つの増幅トランジスタ７５－１，７５－２が並列に接続されるものとしたが、３つ以上の増幅トランジスタが並列に接続されるようにしてもよい。
　また、並列に接続される複数の増幅トランジスタに接続される選択トランジスタの数は、増幅トランジスタの数と同数以下とすることができる。例えば、４つの増幅トランジスタが並列に接続される場合、４つの増幅トランジスタそれぞれに接続されるように、４つの選択トランジスタが設けられるようにしてもよいし、２つの増幅トランジスタに１つの選択トランジスタが接続されるように、２つの選択トランジスタが設けられるようにしてもよい。
＜複数の増幅トランジスタを並列に接続することによる問題点とその対策＞
　上述したように、複数の増幅トランジスタが並列に接続されるようにすることで、増幅トランジスタの相互コンダクタンスgmを大きくすることができるようになる。
　しかしながら、複数の増幅トランジスタを並列に接続することによって、選択トランジスタのリニアリティが悪化するという問題点がある。
　図１１は、従来の、１つの増幅トランジスタを備える画素の構成の一部を示す回路図である。図１１においては、増幅トランジスタ７５、選択トランジスタ７６、および定電流源７８のみが示されている。
　ここで、図１１において、増幅トランジスタ７５のゲート長をＬ、ゲート幅をＷ、閾値電圧をVth_amp、入力電圧（ゲート電圧）をVin、増幅トランジスタ７５と選択トランジスタ７６との間の電圧をV2とすると、ドレイン電流Isfは以下の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
 　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１）
　なお、式（１）において、Ｋは、増幅トランジスタ７５の移動度μと、ゲート容量Coxとの積μCoxで表される。
　一方、図１２は、本技術を適用した、並列に接続された２つの増幅トランジスタを備える画素の構成の一部を示す回路図である。図１２においては、増幅トランジスタ７５－１，７５－２、選択トランジスタ７６、および定電流源７８のみが示されている。
　なお、図１２に示される増幅トランジスタ７５－１，７５－２、選択トランジスタ７６、および定電流源７８は、図１１に示される増幅トランジスタ７５、選択トランジスタ７６、および定電流源７８のそれぞれと同一の仕様および特性を有するものとする。
　ここで、図１２において、増幅トランジスタ７５－１，７５－２の閾値電圧をV'th_amp、増幅トランジスタ７５－１，７５－２と選択トランジスタ７６との間の電圧をV'2とすると、ドレイン電流Isfは以下の式（２）で表される。
Figure JPOXMLDOC01-appb-M000002
 　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２）
　本技術を適用した構成においては、増幅トランジスタ７５－１，７５－２が並列に接続されることで、増幅トランジスタのゲート幅Ｗを２倍にした状態と等価な状態となるので、式（１）におけるゲート幅Ｗの項が、式（２）においては２Ｗとなっている。
　さて、図１１および図１２において、等しいドレイン電流Isfが流れるものとし、式（１）におけるVth_ampと、式（２）におけるV'th_ampとが等しいとするならば、式（１）におけるV2と式（２）におけるV'2との関係は、V2＜V'2で表される。これは、増幅トランジスタの相互コンダクタンスgmが大きくなることで、増幅トランジスタのオン抵抗が小さくなることによる。
　ここで、増幅トランジスタ（AMP）と選択トランジスタ（SEL）との間の電圧が高くなると、図１３に示されるように、選択トランジスタの動作領域が、線形領域から飽和領域へとシフトすることで、選択トランジスタのゲインが低下し、そのリニアリティが悪化してしまう。
　そこで、本技術の実施の形態においては、選択トランジスタの閾値電圧が、複数の増幅トランジスタの閾値電圧より低く設定されるようにする。これにより、複数の増幅トランジスタが並列に接続されるようにした場合であっても、AMP-SEL間の電圧を低くすることができ、選択トランジスタのリニアリティが悪化することを避けることが可能となる。
　なお、画素トランジスタの閾値電圧は、トランジスタ形成時のイオン注入におけるドープ量により制御される。
＜選択トランジスタの閾値電圧が増幅トランジスタの閾値電圧より低く設定されることによる問題点とその対策＞
　上述したように、選択トランジスタの閾値電圧が増幅トランジスタの閾値電圧より低く設定されるようにすることで、選択トランジスタのリニアリティが悪化することを避けることができるようになる。
　しかしながら、選択トランジスタの閾値電圧が、複数の増幅トランジスタの閾値電圧より低く設定されることによって、定電流源としての負荷MOSトランジスタのオン抵抗のばらつきが目立ちやすくなり、その画素列について、いわゆる縦筋が発生してしまうという問題点がある。
　図１４は、定電流源としての負荷MOSトランジスタのオン抵抗のばらつきについて説明する図である。
　図１４のＡは、１つの増幅トランジスタを備える画素の構成の一部を示す回路図であり、増幅トランジスタ７５、選択トランジスタ７６、垂直信号線７７、および定電流源７８が示されている。
　図１４のＢは、図１４のＡに示される回路図の等価回路を示す回路図である。図１４のＢに示されるように、増幅トランジスタ７５のオン抵抗をR_amp、選択トランジスタ７６のオン抵抗をR_sel、定電流源７８としての負荷MOSトランジスタのオン抵抗をR_load、電源電圧をVddとすると、垂直信号線７７の出力となるソースフォロワ出力Voutは以下の式（３）で表される。
Figure JPOXMLDOC01-appb-M000003
 　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３）
　ここで、上述したように、増幅トランジスタの相互コンダクタンスgmを大きくし、かつ、選択トランジスタの閾値電圧を増幅トランジスタの閾値電圧より低く設定するようにした場合、図１４のＣに示されるように、増幅トランジスタ７５のオン抵抗R_ampおよび選択トランジスタ７６のオン抵抗R_selは小さくなる。なお、図１４においては、抵抗を示す記号のギザギザの数がその抵抗値を表すものとし、以下においても、これに従うものとする。
　式（３）において、増幅トランジスタ７５のオン抵抗R_ampおよび選択トランジスタ７６のオン抵抗R_selが小さくなると、相対的に負荷MOSトランジスタのオン抵抗R_loadが大きくなる。負荷MOSトランジスタのオン抵抗は、もともと画素列毎にばらつきがあるため、これにより、そのばらつきが目立つようになってしまい、結果として、その画素列について、いわゆる縦筋が発生してしまう。
　そこで、本技術の実施の形態においては、負荷MOSトランジスタのオン抵抗が、増幅トランジスタのオン抵抗と選択トランジスタのオン抵抗との和より小さくなるようにする。
　具体的には、定電流源７８としての負荷MOSトランジスタの閾値電圧をより低く設定することで、図１５のＡに示される負荷MOSトランジスタのオン抵抗R_loadを、図１５のＢに示されるように小さくする。
　また、増幅トランジスタ７５（本実施の形態では、並列に接続された複数の増幅トランジスタ）の閾値電圧をより高く設定することで、図１６のＡに示される増幅トランジスタ７５のオン抵抗R_ampを、図１６のＢに示されるように大きくするようにしてもよい。
　さらに、定電流源７８としての負荷MOSトランジスタに流れる負荷電流I_loadの電流値をより小さくすることで、図１７のＡに示される増幅トランジスタ７５のオン抵抗R_ampおよび選択トランジスタのオン抵抗R_selを、図１７のＢに示されるように大きくするようにしてもよい。
　これにより、負荷MOSトランジスタのオン抵抗が、増幅トランジスタのオン抵抗と選択トランジスタのオン抵抗と比べて相対的に小さくなる。その結果、負荷MOSトランジスタのオン抵抗のばらつきが目立たなくなり、その画素列について、縦筋の発生を抑制することが可能となる。
＜電子機器の構成例＞
　次に、図１８を参照して、本技術を適用した電子機器の構成例について説明する。
　図１８に示される電子機器５００は、光学レンズ５０１、シャッタ装置５０２、固体撮像装置５０３、駆動回路５０４、および信号処理回路５０５を備えている。図１８においては、固体撮像装置５０３として、上述した実施の形態の画素を有するCMOSイメージセンサ５０を電子機器（例えばデジタルスチルカメラ）に設けた場合の構成を示す。
　光学レンズ５０１は、被写体からの像光（入射光）を固体撮像装置５０３の撮像面上に結像させる。これにより、固体撮像装置５０３内に一定期間信号電荷が蓄積される。シャッタ装置５０２は、固体撮像装置５０３に対する光照射期間および遮光期間を制御する。
　駆動回路５０４は、固体撮像装置５０３の信号転送動作およびシャッタ装置５０２のシャッタ動作を制御する駆動信号を供給する。駆動回路５０４から供給される駆動信号（タイミング信号）により、固体撮像装置５０３は信号転送を行う。信号処理回路５０５は、固体撮像装置５０３から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
　本技術の実施の形態の電子機器５００においては、固体撮像装置５０３において、画質を損なわずに、高フレームレート撮影を実現することができるため、スポーツ中継等においてスローモーション動画を得たり、動きの速い被写体を撮像することができるようになる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　さらに、本技術は以下のような構成をとることができる。
（１）
　１または複数の光電変換部と、
　前記光電変換部に蓄積された電荷を保持する１のフローティングディフュージョンと、
　前記フローティングディフュージョンに保持されている電荷に対応する信号を読み出す複数の増幅トランジスタと、
　前記増幅トランジスタにより読み出された信号が出力される垂直信号線と
　を備え、
　複数の前記増幅トランジスタは並列に接続される
　固体撮像装置。
（２）
　複数の前記増幅トランジスタに読み出された信号を前記垂直信号線へ出力する、１または前記増幅トランジスタと同数以下の選択トランジスタをさらに備え、
　複数の前記増幅トランジスタは、前記選択トランジスタを介して前記垂直信号線に接続される
　（１）に記載の固体撮像装置。
（３）
　複数の前記増幅トランジスタは、同一のアクティブ領域上に形成される
　（１）または（２）に記載の固体撮像装置。
（４）
　複数の前記増幅トランジスタは、それぞれ異なるアクティブ領域上に形成され、
　前記異なるアクティブ領域同士の間には、素子分離領域が形成される
　（１）または（２）に記載の固体撮像装置。
（５）
　前記選択トランジスタの閾値電圧は、複数の前記増幅トランジスタの閾値電圧より低くなるようになされている
　（１）乃至（４）のいずれかに記載の固体撮像装置。
（６）
　前記垂直信号線に接続された負荷トランジスタをさらに備え、
　前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされている
　（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
　前記負荷トランジスタの閾値電圧がより低くなるようになされることで、前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされている
　（６）に記載の固体撮像装置。
（８）
　複数の前記増幅トランジスタの閾値電圧がより高くなるようになされることで、前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされている
　（６）に記載の固体撮像装置。
（９）
　前記負荷トランジスタの負荷電流値がより小さくなるようになされることで、前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされている
　（６）に記載の固体撮像装置。
（１０）
　１または複数の光電変換部と、
　前記光電変換部に蓄積された電荷を保持する１のフローティングディフュージョンと、
　前記フローティングディフュージョンに保持されている電荷に対応する信号を読み出す複数の増幅トランジスタと、
　前記増幅トランジスタにより読み出された信号が出力される垂直信号線と
　を備え、
　複数の前記増幅トランジスタは並列に接続されている固体撮像装置
　を備える電子機器。
　５０　CMOSイメージセンサ，　５１　画素アレイ部，　６１　画素，　７１　フォトダイオード，　７３　フローティングディフュージョン，　７５－１，７５－２　増幅トランジスタ，　７６，７６－１，７６－２　選択トランジスタ，　７７　垂直信号線，　７８　定電流源，　５００　電子機器，　５０３　固体撮像装置

Claims (10)

  1. 　１または複数の光電変換部と、
    　前記光電変換部に蓄積された電荷を保持する１のフローティングディフュージョンと、
    　前記フローティングディフュージョンに保持されている電荷に対応する信号を読み出す複数の増幅トランジスタと、
    　前記増幅トランジスタにより読み出された信号が出力される垂直信号線と
    　を備え、
    　複数の前記増幅トランジスタは並列に接続される
    　固体撮像装置。
  2. 　複数の前記増幅トランジスタに読み出された信号を前記垂直信号線へ出力する、１または前記増幅トランジスタと同数以下の選択トランジスタをさらに備え、
    　複数の前記増幅トランジスタは、前記選択トランジスタを介して前記垂直信号線に接続される
    　請求項１に記載の固体撮像装置。
  3. 　複数の前記増幅トランジスタは、同一のアクティブ領域上に形成される
    　請求項１に記載の固体撮像装置。
  4. 　複数の前記増幅トランジスタは、それぞれ異なるアクティブ領域上に形成され、
    　前記異なるアクティブ領域同士の間には、素子分離領域が形成される
    　請求項１に記載の固体撮像装置。
  5. 　前記選択トランジスタの閾値電圧は、複数の前記増幅トランジスタの閾値電圧より低くなるようになされている
    　請求項２に記載の固体撮像装置。
  6. 　前記垂直信号線に接続された負荷トランジスタをさらに備え、
    　前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされている
    　請求項２に記載の固体撮像装置。
  7. 　前記負荷トランジスタの閾値電圧がより低くなるようになされることで、前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされている
    　請求項６に記載の固体撮像装置。
  8. 　複数の前記増幅トランジスタの閾値電圧がより高くなるようになされることで、前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされている
    　請求項６に記載の固体撮像装置。
  9. 　前記負荷トランジスタの負荷電流値がより小さくなるようになされることで、前記負荷トランジスタのオン抵抗は、複数の前記増幅トランジスタのオン抵抗と前記選択トランジスタのオン抵抗との和より小さくなるようになされている
    　請求項６に記載の固体撮像装置。
  10. 　１または複数の光電変換部と、
    　前記光電変換部に蓄積された電荷を保持する１のフローティングディフュージョンと、
    　前記フローティングディフュージョンに保持されている電荷に対応する信号を読み出す複数の増幅トランジスタと、
    　前記増幅トランジスタにより読み出された信号が出力される垂直信号線と
    　を備え、
    　複数の前記増幅トランジスタは並列に接続されている固体撮像装置
    　を備える電子機器。
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