KR20180076845A - 이미지 센서 - Google Patents

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KR20180076845A
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고종현
이재규
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Abstract

포토다이오드의 면적을 확보할 수 있는 이미지 센서를 제공한다. 본 발명에 따른 이미지 센서는, 포토다이오드와 플로팅 확산 영역이 배치되는 픽셀 영역, 및 픽셀 영역의 제1 방향 측에 인접하며 제1 방향에 수직 방향인 제2 방향을 따라서 배열되는 n개의 트랜지스터로 구성되며 픽셀 영역에 대응하는 트랜지스터 셋(set)이 배치되는 트랜지스터 영역을 포함하며, 트랜지스터 셋은 1개의 리셋 트랜지스터, k개의 소스 팔로워 트랜지스터, 및 m개의 선택 트랜지스터로 이루어지며(n=k+m+1, m은 1 이상의 정수이고, k는 2 이상의 정수이며 m과 같거나 크되, k+m은 4 이상의 짝수), 1개의 리셋 트랜지스터와 k개의 소스 팔로워 트랜지스터 중 1개의 리셋 트랜지스터와 인접하는 하나의 소스 팔로워 트랜지스터는 각각의 드레인 영역을 공유하며, k개의 소스 팔로워 트랜지스터와 m개의 선택 트랜지스터는 인접하는 2개의 트랜지스터 각각의 사이에서 소스 영역 또는 드레인 영역을 공유하며 배열된다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는 소스 팔로워 트랜지스터와 선택 트랜지스터를 가지는 이미지 센서에 관한 것이다.
이미지 센서는 복수 개의 단위 픽셀들이 2차원 어레이 배열되어 구성된다. 일반적으로 단위 픽셀은 포토다이오드와 복수의 픽셀 트랜지스터들로 구성될 수 있다. 여기서, 복수의 픽셀 트랜지스터들은 예컨대, 전송 트랜지스터(Transfer Transistor), 리셋 트랜지스터(Reset Transistor), 소스 팔로워 트랜지스터(Source Follower Transistor), 및 선택 트랜지스터(Selection Transistor)를 포함할 수 있다.
본 발명의 기술적 과제는 포토다이오드의 면적을 확보할 수 있는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 이미지 센서를 제공한다. 본 발명에 따른 이미지 센서는, 포토다이오드와 플로팅 확산 영역이 배치되는 픽셀 영역, 및 상기 픽셀 영역의 제1 방향 측에 인접하며 상기 제1 방향에 수직 방향인 제2 방향을 따라서 배열되는 n개의 트랜지스터로 구성되며 상기 픽셀 영역에 대응하는 트랜지스터 셋(set)이 배치되는 트랜지스터 영역을 포함하며, 상기 트랜지스터 셋은 1개의 리셋 트랜지스터, k개의 소스 팔로워 트랜지스터, 및 m개의 선택 트랜지스터로 이루어지며(n=k+m+1, m은 1 이상의 정수이고, k는 2 이상의 정수이며 m과 같거나 크되, k+m은 4 이상의 짝수), 상기 1개의 리셋 트랜지스터와 상기 k개의 소스 팔로워 트랜지스터 중 상기 1개의 리셋 트랜지스터와 인접하는 하나의 소스 팔로워 트랜지스터는 각각의 드레인 영역을 공유하며, 상기 k개의 소스 팔로워 트랜지스터와 상기 m개의 선택 트랜지스터는 인접하는 2개의 트랜지스터 각각의 사이에서 소스 영역 또는 드레인 영역을 공유하며 배열된다.
본 발명에 따른 이미지 센서는, 포토다이오드와 플로팅 확산 영역이 배치되는 픽셀 영역, 및 상기 픽셀 영역의 제1 방향 측에 인접하며 상기 제1 방향에 수직 방향인 제2 방향을 따라서 배열되는 n개의 트랜지스터로 구성되며 상기 픽셀 영역에 대응하는 트랜지스터 셋이 배치되는 트랜지스터 영역을 포함하며, 상기 트랜지스터 셋은 1개의 리셋 트랜지스터, p개의 소스 팔로워 트랜지스터 및 p개의 선택 트랜지스터로 이루어지며(n=2*p+1로 3 이상의 홀수, p는 2 이상의 정수), 상기 1개의 리셋 트랜지스터와 상기 p개의 소스 팔로워 트랜지스터 중 상기 1개의 리셋 트랜지스터와 인접하는 하나의 소스 팔로워 트랜지스터는 각각의 드레인 영역을 공유하며, 상기 p개의 소스 팔로워 트랜지스터와 상기 p개의 선택 트랜지스터는 인접하는 2개의 트랜지스터 각각의 사이에서 소스 영역 또는 드레인 영역을 공유하되, 상기 p개의 선택 트랜지스터 중 인접하는 2개의 선택 트랜지스터는 각각의 드레인 영역을 공유하며 배열된다.
본 발명에 따른 이미지 센서는, 병렬로 연결된 소스 팔로워 트랜지스터들이 상대적으로 넓은 채널 폭을 가지는 하나의 소스 팔로워 트랜지스터의 기능을 수행하여 소스 팔로워 트랜지스터의 트랜스콘덕턴스(transconductance)가 개선된다. 또한 병렬로 연결된 선택 트랜지스터들이 넓은 채널 폭을 가지는 하나의 선택 트랜지스터의 기능을 수행하여, 출력단에서 바라보는 선택 트랜지스터의 저항의 감소에 따른 RC 지연이 감소된다. 따라서, 이미지 센서의 신호 전송 속도가 증가될 수 있다.
또한 트랜지스터 셋(set) 내에 별도의 정션 분리를 위한 분리 영역을 배치할 필요가 없으므로 분리 영역에서 기인하는 암전류 또는 노이즈가 발생되는 것을 방지할 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이고, 도 1b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다.
도 1c 및 도 1d는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도들이다.
도 1e는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다.
도 2a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이고, 도 2b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다.
도 2c는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이다.
도 3a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이고, 도 3b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다.
도 3c는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이다.
도 3d는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다.
도 4a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이고, 도 4b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다.
도 4c는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이다.
도 4d는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다.
도 5는 본 발명의 일 실시 예에 따른 이미지 센서에 대한 개략적인 구성도이다.
도 6은 본 발명의 일 실시 예에 따른 이미지 센서를 구비한 전자 장치에 대한 개략적인 구성도이다.
본 발명의 구성 요소 및 효과를 충분히 이해하기 위하여, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이고, 도 1b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다.
도 1a 및 도 1b를 함께 참조하면, 이미지 센서(100)는 픽셀부(도 5의 420) 내에 픽셀 영역(PA) 및 트랜지스터 영역(TA)을 포함할 수 있다. 픽셀 영역(PA)에는 픽셀(110)이 배치되고, 트랜지스터 영역(TA)에는 트랜지스터 셋(120)이 배치될 수 있다. 픽셀(110)은 포토다이오드(PD1~PD4)와 플로팅 확산 영역(FD)을 가질 수 있다.
일부 실시 예에서, 픽셀(110)은 4개의 포토다이오드(PD1~PD4)로 이루어지는 4개의 단일 픽셀이 하나의 플로팅 확산 영역(FD)과 함께 하나의 공유 픽셀을 구성할 수 있다. 예를 들면, 픽셀(110)은 4개의 포토다이오드(PD1~PD4)가 하나의 플로팅 확산 영역(FD)을 둘러싸면서 공유하는 구조를 가질 수 있다.
픽셀(110)에서, 4개의 포토다이오드(PD1~PD4)에 의한 하나의 플로팅 확산 영역(FD)의 공유는 각각의 포토다이오드(PD1~PD4)에 대응하는 전송 트랜지스터(TF1~TF4)를 통해 이루어질 수 있다. 구체적으로, 제1 포토다이오드(PD1)에 대응하는 제1 전송 트랜지스터(TF1), 제2 포토다이오드(PD2)에 대응하는 제2 전송 트랜지스터(TF2), 제3 포토다이오드(PD3)에 대응하는 제3 전송 트랜지스터(TF3) 및 제4 포토다이오드(PD4)에 대응하는 제4 전송 트랜지스터(TF4)는 하나의 플로팅 확산 영역(FD)을 공통 드레인 영역으로 공유할 수 있다. 제1 내지 제4 전송 트랜지스터(TF1~TF4)는 제1 내지 제4 포토다이오드(PD1~PD4)와 플로팅 확산 영역(FD) 사이에 각각 배치되는 전송 게이트 전극(128)에 의하여 구성될 수 있다.
도 1b의 등가 회로도에서는 하나의 포토다이오드(PD)와 하나의 전송 트랜지스터(TF)만을 예시적으로 도시하였으며, 픽셀(110)이 4개의 포토다이오드(PD1~PD4)와 4개의 전송 트랜지스터(TF)를 가지는 경우, 4개의 포토다이오드(PD1~PD4) 각각에 대응하는 4개의 전송 트랜지스터(TF1~TF4)가 플로팅 확산 영역(FD)을 드레인 영역으로 공유할 수 있다.
한편, 픽셀(110)이 공유 픽셀을 구성한다는 것은, 단위 픽셀을 이루는 4개의 포토다이오드(PD1~PD4)가 하나의 플로팅 확산 영역(FD)을 공유한다는 의미뿐만 아니라, 4개의 포토다이오드(PD1~PD4)가 하나의 트랜지스터 셋(120)을 공유한다는 의미를 포함할 수 있다.
트랜지스터 셋(120)은 픽셀 영역(PA)에 인접하는 트랜지스터 영역(TA)에 배치되고, 픽셀(110) 하나당 하나의 트랜지스터 셋(120)이 배치될 수 있다. 그에 따라, 픽셀(110)을 구성하는 4개의 단위 픽셀을 이루는 4개의 포토다이오드(PD1~PD4)가 하나의 트랜지스터 셋(120)을 공유할 수 있다.
도 1a에는 픽셀(110)이 4개의 포토다이오드(PD1~PD4)와 하나의 플로팅 확산 영역(FD)을 가지는 4개의 단위 픽셀이 공유 픽셀을 구성하는 것으로 도시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 일부 실시 예에서, 픽셀(100)은 하나의 포토다이오드와 하나의 플로팅 확산 영역(FD)을 가지는 단일 픽셀로 이루어지거나, 2개, 또는 8개 이상의 포토다이오드와, 하나의 플로팅 확산 영역(FD)을 가지는 2개, 또는 8개 이상의 단위 픽셀이 공유 픽셀을 구성할 수 있다.
트랜지스터 셋(120)의 트랜지스터들(RS, SF1, SF2, SEL1, SEL2)은, 도 1a에 도시된 바와 같이, 제1 방향(X 방향)을 따라 배치될 수 있다. 픽셀 영역(PA)은 트랜지스터 영역(TR)의 제1 방향(X 방향)에 수직 방향인 제2 방향(Y 방향) 측에 인접하여 배치될 수 있다.
트랜지스터 셋(120)은 리셋 트랜지스터(RS), 소스 팔로워 트랜지스터(SF1, SF2) 및 선택 트랜지스터(SEL1, SEL2)을 포함할 수 있다. 일부 실시 예에서, 트랜지스터 셋(120)은 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2), 및 제2 소스 팔로워 트랜지스터(SF2)로 이루어질 수 있다.
트랜지스터 셋(120)을 자세히 설명하면, 리셋 트랜지스터(RS)는 리셋 게이트 전극(122)과 그 양쪽에 배치된 제1 및 제2 불순물 영역(132-1, 132-2)으로 구성되고, 제1 소스 팔로워 트랜지스터(SF1)는 제1 소스 팔로워 게이트 전극(124-1)과 그 양쪽에 배치된 제2 및 제3 불순물 영역(132-2, 134-1)으로 구성되고, 제1 선택 트랜지스터(SEL1)는 제1 선택 게이트 전극(126-1)과 그 양쪽에 배치된 제3 및 제4 불순물 영역(134-1, 136)으로 구성되고, 제2 선택 트랜지스터(SEL2)는 제2 선택 게이트 전극(126-2)과 그 양쪽에 배치된 제4 및 제5 불순물 영역(136, 134-2)으로 구성되고, 제2 소스 팔로워 트랜지스터(SF2)는 제2 소스 팔로워 게이트 전극(124-2)과 그 양쪽에 배치된 제5 및 제6 불순물 영역(134-2, 138)으로 구성될 수 있다. 제1 내지 제6 불순물 영역(132-1, 132-2, 134-1, 136, 134-2, 138)은 예를 들면, n형 고농도 불순물 영역일 수 있다.
리셋 트랜지스터(RS)와 제1 소스 팔로워 트랜지스터(SF1)는 제2 불순물 영역(132-2)을 드레인 영역(D)으로 공유하고, 제1 소스 팔로워 트랜지스터(SF1)와 제1 선택 트랜지스터(SEL1)는 제3 불순물 영역(134-1)을 소스 영역(S)으로 공유하고, 제1 선택 트랜지스터(SEL1)와 제2 선택 트랜지스터(SEL2)는 제4 불순물 영역(136)을 드레인 영역(D)으로 공유하고, 제2 선택 트랜지스터(SEL2)와 제2 소스 팔로워 트랜지스터(SF2)는 제5 불순물 영역(134-2)을 소스 영역(S)으로 공유할 수 있다.
리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132-1)과 플로팅 확산 영역(FD)은 제1 배선 구조(180)를 통해 전기적으로 연결되어 등전위를 이룰 수 있다. 또한 제1 및 제2 소스 팔로워 트랜지스터(SF1, SF2) 각각의 제1 및 제2 소스 팔로워 게이트 전극(124-1, 124-2)도 제1 배선 구조(180)를 통해 플로팅 확산 영역(FD)과 전기적으로 연결될 수 있다. 따라서, 리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132-1), 제1 및 제2 소스 팔로워 게이트 전극(124-1, 124-2), 및 플로팅 확산 영역(FD)은 모두 등전위를 이룰 수 있다.
리셋 트랜지스터(RS)와 제1 소스 팔로워 트랜지스터(SF1)가 공유하는 드레인 영역(D)인 제2 불순물 영역(132-2), 및 제2 소스 팔로워 트랜지스터(SF2)의 드레인 영역(D)인 제6 불순물 영역(138)은 전원 전압(VPIX)에 연결될 수 있다. 제2 불순물 영역(132-2) 및 제6 불순물 영역(138)은 제2 배선 구조(182)를 통하여 전원 전압(VPIX)에 연결될 수 있다.
제1 선택 트랜지스터(SEL1)의 제1 선택 게이트 전극(126-1) 및 제2 선택 트랜지스터(SEL2)의 제2 선택 게이트 전극(126-2)은 일체로 이루어질 수 있다. 제1 및 제2 선택 게이트 전극(126-1, 126-2)은 일체로 이루어지며 내부에 오픈 공간(126MO)을 가지는 결합 선택 게이트 전극(126M)의 서로 다른 일부분일 수 있다. 결합 선택 게이트 전극(126M)이 가지는 오픈 공간(126MO) 하측에는 제1 및 제2 선택 트랜지스터(SEL1, SEL2)가 공유하는 드레인 영역(D)인 제4 불순물 영역(136)이 배치될 수 있다.
제1 및 제2 선택 트랜지스터(SEL1, SEL2)가 공유하는 드레인 영역(D)인 제4 불순물 영역(136)을 통해 출력 전압(VOUT)이 출력될 수 있다. 출력 전압(VOUT)은 오픈 공간(126MO)을 통하여 제4 불순물 영역(136)과 연결되는 제3 배선 구조(184)를 통하여 출력될 수 있다.
이미지 센서(100)의 트랜지스터 영역(TA)에 배치되는 트랜지스터 셋(120)은 픽셀 영역(PA)에 인접하여 제1 방향(X 방향)을 따라서 배열되는 5개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2)로 구성된다. 5개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2)는 인접하는 2개의 트랜지스터 각각의 사이에서 소스 영역(S) 또는 드레인 영역(D)을 공유하며 제1 방향(X 방향)을 따라서 배열될 수 있다. 따라서 트랜지스터 셋(120)이 가지는 5개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2) 각각의 소스 영역(S) 및 드레인 영역(D)은 제1 방향(X 방향)을 따라서 서로 이격되며 배치되는 6개의 불순물 영역(132-1, 132-2, 134-1, 136, 134-2, 138)에 의하여 구성될 수 있다.
6개의 불순물 영역(132-1, 132-2, 134-1, 136, 134-2, 138)에 의하여 구성되는 5개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2) 각각의 소스 영역(S) 및 드레인 영역(D)은 제1 방향(X 방향)을 따라서 교번적으로 배치될 수 있다.
트랜지스터 셋(120)의 양단, 즉 리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132-1)과 제2 소스 팔로워(SF2)의 드레인 영역(D)인 제6 불순물 영역(138) 각각에 인접하여, 정션 분리(junction isolation)를 위한 분리 영역(140)이 배치될 수 있다. 일부 실시 예에서, 분리 영역(140)은 절연막 및 상기 절연막의 하부의 반도체층으로 형성될 수 있다. 상기 절연막은 예를 들면, 실리콘산화물(SiO2)과 같은 산화물로 이루어질 수 있다. 상기 반도체층은 예를 들면, p형 고농도 불순물 영역일 수 있다. 일부 실시 예에서, 분리 영역(140)은 트렌치를 절연막으로 매립한 STI(Shallow Trench Isolation) 구조로 형성될 수 있다.
본 발명의 실시 예에 따른 이미지 센서(100)는 2개의 소스 팔로워 트랜지스터(SF1, SF2)가 병렬도 연결되고, 2개의 선택 트랜지스터(SEL1, SEL2)가 병렬로 연결될 수 있다. 또한 제1 소스 팔로워 트랜지스터(SF1)와 제1 선택 트랜지스터(SEL1)가 소스 영역(S)을 공유하고, 제2 소스 팔로워 트랜지스터(SF2)와 제2 선택 트랜지스터(SEL2)가 소스 영역(S)을 공유할 수 있다.
따라서 트랜지스터 영역(TA)의 제2 방향(Y)으로의 폭이 상대적으로 좁은 경우에도, 병렬로 연결된 제1 및 제2 소스 팔로워 트랜지스터(SF1, SF2)가 상대적으로 넓은 채널 폭을 가지는 하나의 소스 팔로워 트랜지스터(SF)의 기능을 수행하여, 소스 팔로워 트랜지스터(SF)의 트랜스콘덕턴스(transconductance)가 개선되어, 이미지 센서(100)의 신호 전송 속도가 증가될 수 있다.
또한 병렬로 연결된 제1 및 제2 선택 트랜지스터(SEL1, SEL2)이 넓은 채널 폭을 가지는 하나의 선택 트랜지스터(SEL)의 기능을 수행하여, 출력 전압(VOUT)이 출력되는 출력단에서 바라보는 선택 트랜지스터(SEL)의 저항의 감소에 따른 RC 지연(RC delay) 감소로, 이미지 센서(100)의 신호 전송 속도가 증가될 수 있다.
더욱이, 5개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2) 각각의 소스 영역(S) 및 드레인 영역(D)을 6개의 불순물 영역(132-1, 132-2, 134-1, 136, 134-2, 138)으로 구성되고, 5개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2) 중 인접하는 2개의 트랜지스터 사이의 소스 영역(S) 또는 드레인 영역(D)을 구성하는 4개의 불순물 영역(132-2, 134-1, 136, 134-2)은 공유되므로, 하나의 트랜지스터 셋(120) 내에 별도의 정션 분리를 위한 분리 영역을 배치할 필요가 없다. 따라서 하나의 트랜지스터 셋(120) 내에 별도의 분리 영역을 배치할 경우에 발생되는 암전류 또는 노이즈가 발생되는 것을 방지할 수 있다.
픽셀 영역(PA) 및 트랜지스터 영역(TA)을 포함하는 픽셀부(420)의 주변에는 픽셀 분리 영역(150)이 배치될 수 있다. 일부 실시 예에서, 픽셀 분리 영역(150)은 픽셀 영역(PA)에 대하여 반대 방향인 트랜지스터 영역(TA)의 제2 방향(Y 방향)의 일단 및 트랜지스터 영역(TA)에 반대 방향인 픽셀 영역(PA)의 제2 방향(Y 방향)의 일단 각각에 인접하여 배치될 수 있다. 일부 실시 예에서, 픽셀 분리 영역(150)은 픽셀 영역(PA) 및 트랜지스터 영역(TA)을 포함하는 픽셀부(420)의 주변을 감싸도록 배치될 수 있다.
일부 실시 예에서, 픽셀 분리 영역(150)은 절연막 및 상기 절연막의 하부의 반도체층으로 형성될 수 있다. 상기 절연막은 예를 들면, 실리콘산화물(SiO2)과 같은 산화물로 이루어질 수 있다. 상기 반도체층은 예를 들면, p형 고농도 불순물 영역일 수 있다. 일부 실시 예에서, 픽셀 분리 영역(150)은 트렌치를 절연막으로 매립한 DTI(Deep Trench Isolation) 구조로 형성될 수 있다. 제1 및 제2 방향(X 및 Y 방향)에 수직 방향인 제3 방향(Z 방향)에 대한 픽셀 분리 영역(150)의 깊이는 분리 영역(140)의 깊이보다 큰 값을 가질 수 있다.
도 1a에는 제1, 제2, 제4 및 제6 불순물 영역(132-1, 132-2, 136, 138)에만 콘택 표시(ㅧ가 들어있는 사각형)가 도시되어 있으나, 이미지 센서(100)에 배치되는 콘택은 이에 한정되지 않는다. 상기 콘택 표시는 트랜지스터 영역(TA)의 제1 내지 제6 불순물 영역(132-1, 132-2, 134-1, 136, 134-2, 138) 중 콘택(도 1c의 166)이 형성되는 곳과 구분되지 않는 곳을 구분하기 위함으로, 트랜지스터 영역(TA)의 불순물 영역 상에만 표시된다. 즉, 제1 내지 제6 불순물 영역(132-1, 132-2, 134-1, 136, 134-2, 138) 중 제1, 제2, 제4, 및 제6 불순물 영역(132-1, 132-2, 136, 138) 상에는 콘택(166)이 형성되고, 제3 및 제5 불순물 영역(134-1, 134-2) 상에는 콘택이 형성되지 않을 수 있다.
제1 불순물 영역(132-1) 상에 형성되는 콘택(166)은 제1 배선 구조(180)의 일부분일 수 있다. 제2 및 제6 불순물 영역(132-2, 138) 상에 각각 형성되는 콘택(166)은 제2 배선 구조(182)의 일부분일 수 있다. 제4 불순물 영역(136) 상에 형성되는 콘택은 제3 배선 구조(184)의 일부일 수 있다.
본 명세서에서는 도시의 편의를 위하여 트랜지스터 영역(TA)의 게이트 전극들 상 및 픽셀 영역(PA)의 전송 게이트 전극(128) 상 및 플로팅 확산 영역(FD) 상에 형성될 수 있는 콘택은 모두 도시를 생략하고 필요한 경우 제1 내지 제3 배선 구조(180, 182, 184)와 같이 연결 관계만을 도시하였으며, 예외적으로 도 1d에 플로팅 확산 영역(FD) 상에 형성된 콘택(166)만을 도시하였다.
도 1c 및 도 1d는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도들이다. 구체적으로 도 1c는 도 1a의 I-I'를 따라서 절단한 단면도이고, 도 1d는 도 1a의 II-II'를 따라서 절단한 단면도이다. 도 1a에서 II-II'선은 제2 포토다이오드(PD2)와 제2 전송 트랜지스터(TF2)를 따라서 절단되었으나, 제1 내지 제4 포토다이오드(PD1~PD4) 각각과 제1 내지 제4 전송 트랜지스터(TF1~TF4) 각각은 단면 구조가 실질적으로 동일한 바, 도 1d에서는 별도로 구분하지 않고 포토다이오드(PD)와 전송 트랜지스터(TF)로 도시하였다. 또한 도 1c 및 도 1d에 대한 설명 중 도 1a 및 도 1b와 중복되는 내용은 생략될 수 있다.
도 1a 내지 도 1d를 함께 참조하면, 이미지 센서(100)는 픽셀 영역(PA)에 배치되는 포토 다이오드(PD), 전송 트랜지스터(TF) 및 플로팅 확산 영역(FD)과 트랜지스터 영역(TA)에 배치되는 트랜지스터 셋(120)을 포함할 수 있다.
포토 다이오드(PD)는 기판(102)의 제1 면(102a)에 인접하는 제1 반도체 영역(112) 및 제1 반도체 영역(112)의 하부의 제2 반도체 영역(114)으로 이루어질 수 있다. 기판(102)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시 예에서, 기판(102)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시 예에서, 기판(102)은 p형 반도체 기판일 수 있다. 다른 일부 실시 예에서, 기판(102)은 p형 반도체 기판, 또는 n형 반도체 기판에 형성된 p형 웰 영역일 수 있다.
일부 실시 예에서, 제1 반도체 영역(112)은 p형 불순물 영역이고, 제2 반도체 영역(114)은 n형 불순물 영역일 수 있다.
기판(102)의 제2 면(102b) 상에는 포토다이오드(PD)와 적어도 일부분이 중첩되는 컬러필터층(190) 및 컬러필터층(190) 상에 배치되는 마이크로 렌즈(195)가 형성될 수 있다.
컬러필터층(190)은 마이크로 렌즈(195)를 통해서 입사된 빛을 통과시켜 제2 면(102b)을 통하여 필요한 파장의 빛만을 포토다이오드(PD)로 입사시킬 수 있다. 일부 실시 예에서, 기판(102)의 제2 면(102b)과 컬러필터층(190) 사이에는 빛의 반사를 방지하여 포토다이오드(PD)로 빛을 입사시키기 위한 반사 방지막(도시 생략)이 형성될 수 있다. 상기 반사 방지막은 예를 들면, SiON, SiC, SICN, 및 SiCO 등으로 형성될 수 있다.
마이크로 렌즈(195)는 대응하는 컬러필터층(195)과 중첩되게 형성될 수 있다. 마이크로 렌즈(195)는 포토다이오드(PD) 이외의 영역으로 입사하는 빛의 경로를 변경시켜 포토다이오드(PD)로 빛을 집광시킬 수 있다.
플로팅 확산 영역(FD)은 포토다이오드(PD)에 인접하는 기판(102)의 제1 면(102a)에 인접하는 부분에 형성될 수 있다. 일부 실시 예에서, 플로팅 확산 영역(FD)은 n형 고농도 불순물 영역일 수 있다.
플로팅 확산 영역(FD)과 포토다이오드(PD) 사이에는 전송 트랜지스터(TF)가 배치될 수 있다. 전송 트랜지스터(TF)는 기판(102)의 제1 면(102a) 상에 형성된 게이트 절연막(104) 및 게이트 절연막(104) 상을 덮는 전송 게이트 전극(128)을 포함할 수 있다.
트랜지스터 영역(TA)에 배치되는 트랜지스터 셋(120)은 제1 방향(X 방향)을 따라서 배열되는 복수의 트랜지스터(RS, SF1, SF2, SEL1, SEL2)로 구성될 수 있다.
트랜지스터 셋(120)은 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2) 및 제2 소스 팔로워 트랜지스터(SF2)로 이루어질 수 있다. 트랜지스터 셋(120)이 가지는 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2) 및 제2 소스 팔로워 트랜지스터(SF2) 각각의 소스 영역(S) 및 드레인 영역(D)은 제1 방향(X 방향)을 따라서 서로 이격되며 배치되는 제1 내지 제6 불순물 영역(132-1, 132-2, 134-1, 136, 134-2, 138)에 의하여 구성될 수 있다. 제1 내지 제6 불순물 영역(132-1, 132-2, 134-1, 136, 134-2, 138)에 의하여 구성되는 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2) 및 제2 소스 팔로워 트랜지스터(SF2) 각각의 소스 영역(S) 및 드레인 영역(D)은 제1 방향(X 방향)을 따라서 교번적으로 배치될 수 있다.
제1 내지 제6 불순물 영역(132-1, 132-2, 134-1, 136, 134-2, 138)은 기판(102)의 제1 면(102a)에 인접하는 부분에 형성될 수 있다. 일부 실시 예에서, 제1 내지 제6 불순물 영역(132-1, 132-2, 134-1, 136, 134-2, 138)은 각각 n형 고농도 불순물 영역일 수 있다.
리셋 트랜지스터(RS)의 리셋 게이트 전극(122), 제1 소스 팔로워 트랜지스터(SF1)의 제1 소스 팔로워 게이트 전극(124-1), 제1 선택 트랜지스터(SEL1)의 제1 선택 게이트 전극(126-1), 제2 선택 트랜지스터(SEL2)의 제2 선택 게이트 전극(126-2) 및 제2 소스 팔로워 트랜지스터(SF2)의 제2 소스 팔로워 게이트 전극(124-2) 각각은 기판(102)의 제1 면(102a) 상에 게이트 절연막(104)의 사이에 두고 배치될 수 있다.
픽셀 영역(PA) 및 트랜지스터 영역(TA)에는 배선 구조체(160)가 형성될 수 있다. 배선 구조체(160)는 포토 다이오드(PD), 전송 트랜지스터(TF), 플로팅 확산 영역(FD), 및 트랜지스터 셋(120)을 덮도록 기판(102)의 제1 면(102a) 상에 형성될 수 있다. 배선 구조체(160)는 예를 들면, 복수의 배선(162), 층간 절연막(164) 및 복수의 콘택(166)을 구비할 수 있다. 일부 실시 예에서, 배선 구조체(160)가 가지는 복수의 배선(162)은 다층 구조를 가질 수 있다. 복수의 콘택(166)은 복수의 배선(162) 사이를 수직으로 연결하거나, 복수의 배선(162)과 게이트 전극(122, 124-1, 124-2, 126-1, 126-2, 128), 소스 영역(S), 드레인 영역(D), 또는 플로팅 확산 영역(FD) 사이를 수직으로 연결할 수 있다.
복수의 배선(162) 및 복수의 콘택(166)은 배선 구조체(160) 내에서 3차원적인 연결 관계를 가지므로, 본 명세서에서는 복수의 배선(162) 및 복수의 콘택(166)은 예시적으로 일부만 도시하고, 복수의 배선(162)과 복수의 콘택(166)의 연결 관계는 도 1a 내지 도 4d에 도시한 제1 내지 제5 배선 구조들(180, 182, 184, 186, 188)을 통하여 개념적으로 나타낸다.
따라서 복수의 배선(162)의 일부 및 복수의 콘택(166)의 일부는 도 1a 내지 도 1d에서 보인 제1 내지 제3 배선 구조(180, 182, 184)의 전부 또는 일부를 구성할 수 있다.
따라서 도 1c 및 도 1d에서 복수의 배선(162)과 복수의 콘택(166)은 서로 연결되지 않은 것으로 도시되었으나, 복수의 배선(162) 중 일부개들은 서로 연결될 수 있고, 또는 복수의 배선(162) 중 일부개와 복수의 콘택(166) 중 일부개는 서로 연결될 수 있다.
트랜지스터 셋(120)의 양단, 즉 리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132-1)과 제2 소스 팔로워(SF2)의 드레인 영역(D)인 제6 불순물 영역(138) 각각에 인접하여, 분리 영역(140)이 배치될 수 있다.
픽셀 분리 영역(150)은 기판(102)의 제1 면(102a)으로부터 기판(102)의 내부를 향하여 연장되는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 픽셀 분리 영역(150)은 기판(102)의 제2 면(102b)으로부터 기판(102)의 내부를 향하여 연장될 수 있다. 픽셀 분리 영역(150)은 기판(102)의 제1 면(102a)으로부터 기판(102)의 제2 면(102b)까지 연장될 수 있다.
도 1e는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다. 도 1e에 대한 설명 중 도 1a와 중복되는 내용은 생략될 수 있다.
도 1e를 참조하면, 이미지 센서(100-1)의 트랜지스터 영역(TA)에는 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2) 및 제2 소스 팔로워 트랜지스터(SF2)으로 구성되는 트랜지스터 셋(120)이 배치된다. 도 1a에 보인 이미지 센서(100)에서, 제1 선택 트랜지스터(SEL1)의 제1 선택 게이트 전극(126-1)과 제2 선택 트랜지스터(SEL2)의 제2 선택 게이트 전극(126-2)이 일체로 이루어진 결합 선택 게이트 전극(126M)인 것과 달리, 도 1e의 제1 선택 트랜지스터(SEL1)의 제1 선택 게이트 전극(126-1a)과 제2 선택 트랜지스터(SEL2)의 제2 선택 게이트 전극(126-2a)은 분리되도록 형성되어 서로 이격될 수 있다. 제1 선택 게이트 전극(126-1a)과 제2 선택 게이트 전극(126-2a)은 제4 배선 구조(186)를 통하여 서로 전기적으로 연결될 수 있다. 제4 배선 구조(186)는 도 1c에서 설명한 복수의 배선(162)의 일부개와 복수의 콘택(166)의 일부개에 의하여 전부 또는 일부를 구성할 수 있다.
도 2a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이고, 도 2b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다. 도 2c는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이다. 구체적으로 도 2c는 도 2a의 Ia-Ia'를 따라서 절단한 단면도이다. 도 2a 내지 도 2c에 대한 설명 중 도 1a 내지 도 1e와 중복되는 내용은 생략될 수 있다.
도 2a 내지 도 2c를 함께 참조하면, 이미지 센서(100a)는 픽셀 영역(PA)과 트랜지스터 영역(TA)을 포함할 수 있다. 픽셀 영역(PA)에는 픽셀(110)이 배치되고, 트랜지스터 영역(TA)에는 트랜지스터 셋(120a)이 배치될 수 있다. 픽셀(110)은 포토다이오드(PD1~PD4)와 플로팅 확산 영역(FD)을 가질 수 있다.
트랜지스터 셋(120a)의 트랜지스터들(RS, SF1, SF2, SF3, SEL)은, 도 2a 및 도 2c에 도시된 바와 같이, 제1 방향(X 방향)을 따라 배치될 수 있다. 트랜지스터 셋(120a)은 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제2 소스 팔로워 트랜지스터(SF2), 제3 소스 팔로워 트랜지스터(SF3) 및 선택 트랜지스터(SEL)로 이루어질 수 있다.
리셋 트랜지스터(RS)는 리셋 게이트 전극(122a)과 그 양쪽에 배치된 제1 및 제2 불순물 영역(132a-1, 132a-2)으로 구성되고, 제1 소스 팔로워 트랜지스터(SF1)는 제1 소스 팔로워 게이트 전극(124a-1)과 그 양쪽에 배치된 제2 및 제3 불순물 영역(132a-2, 134a-1)으로 구성되고, 제2 소스 팔로워 트랜지스터(SF2)는 제2 소스 팔로워 게이트 전극(124a-2)과 그 양쪽에 배치된 제3 및 제4 불순물 영역(134a-1, 138a)으로 구성되고, 제3 소스 팔로워 트랜지스터(SF3)는 제3 소스 팔로워 게이트 전극(124a-3)과 그 양쪽에 배치된 제4 및 제5 불순물 영역(138a, 134a-2)으로 구성되고, 선택 트랜지스터(SEL1)는 선택 게이트 전극(126a-1)과 그 양쪽에 배치된 제5 및 제6 불순물 영역(134a-2, 136a)으로 구성될 수 있다. 제1 내지 제6 불순물 영역(132a-1, 132a-2, 134a-1, 138a, 134a-2, 138a)은 예를 들면, n형 고농도 불순물 영역일 수 있다.
리셋 트랜지스터(RS)와 제1 소스 팔로워 트랜지스터(SF1)는 제2 불순물 영역(132a-2)을 드레인 영역(D)으로 공유하고, 제1 소스 팔로워 트랜지스터(SF1)와 제2 소스 팔로워 트랜지스터(SF2)는 제3 불순물 영역(134a-1)을 소스 영역(S)으로 공유하고, 제2 소스 팔로워 트랜지스터(SF2)와 제3 소스 팔로워 트랜지스터(SF3)는 제4 불순물 영역(138a)을 드레인 영역(D)으로 공유하고, 제3 소스 팔로워 트랜지스터(SF3)와 선택 트랜지스터(SEL)는 제5 불순물 영역(134a-2)을 소스 영역(S)으로 공유할 수 있다.
리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132a-1)과 플로팅 확산 영역(FD)은 제1 배선 구조(180)를 통해 전기적으로 연결되어 등전위를 이룰 수 있다. 또한 제1 내지 제3 소스 팔로워 트랜지스터(SF1, SF2, SF3) 각각의 제1 내지 제3 소스 팔로워 게이트 전극(124a-1, 124a-2, 124a-3)도 제1 배선 구조(180)를 통해 플로팅 확산 영역(FD)과 전기적으로 연결될 수 있다. 따라서, 리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132a-1), 제1 내지 제2 소스 팔로워 게이트 전극(124a-1, 124a-2, 124a-3), 및 플로팅 확산 영역(FD)은 모두 등전위를 이룰 수 있다.
리셋 트랜지스터(RS)와 제1 소스 팔로워 트랜지스터(SF1)가 공유하는 드레인 영역(D)인 제2 불순물 영역(132a-2), 및 제2 및 제3 소스 팔로워(SF2, SF3)가 공유하는 드레인 영역(D)인 제4 불순물 영역(138a)은 전원 전압(VPIX)에 연결될 수 있다. 제2 불순물 영역(132a-2) 및 제4 불순물 영역(138a)은 제2 배선 구조(182)를 통하여 전원 전압(VPIX)에 연결될 수 있다.
선택 트랜지스터(SEL)의 드레인 영역(D)인 제6 불순물 영역(136a)을 통해 출력 전압(VOUT)이 출력될 수 있다. 출력 전압(VOUT)은 제6 불순물 영역(136a)과 연결되는 제3 배선 구조(184)를 통하여 출력될 수 있다.
이미지 센서(100a)의 트랜지스터 영역(TA)에 배치되는 트랜지스터 셋(120a)은 픽셀 영역(PA)에 인접하여 제1 방향(X 방향)을 따라서 배열되는 5개의 트랜지스터(RS, SF1, SF2, SF3, SEL)로 구성된다. 5개의 트랜지스터(RS, SF1, SF2, SF3, SEL)는 인접하는 2개의 트랜지스터 각각의 사이에서 소스 영역(S) 또는 드레인 영역(D)을 공유하며 제1 방향(X 방향)을 따라서 배열될 수 있다. 따라서 트랜지스터 셋(120a)이 가지는 5개의 트랜지스터(RS, SF1, SF2, SF3, SEL) 각각의 소스 영역(S) 및 드레인 영역(D)은 제1 방향(X 방향)을 따라서 서로 이격되며 배치되는 6개의 불순물 영역(132a-1, 132a-2, 134a-1, 138a, 134a-2, 138a)에 의하여 구성될 수 있다.
6개의 불순물 영역(132a-1, 132a-2, 134a-1, 138a, 134a-2, 138a)에 의하여 구성되는 5개의 트랜지스터(RS, SF1, SF2, SF3, SEL) 각각의 소스 영역(S) 및 드레인 영역(D)은 제1 방향(X 방향)을 따라서 교번적으로 배치될 수 있다.
제1 내지 제6 불순물 영역(132a-1, 132a-2, 134a-1, 138a, 134a-2, 136a)은 기판(102)의 제1 면(102a)에 인접하는 부분에 형성될 수 있다. 일부 실시 예에서, 제1 내지 제6 불순물 영역(132a-1, 132a-2, 134a-1, 138a, 134a-2, 136a)은 각각 n형 고농도 불순물 영역일 수 있다.
트랜지스터 셋(120a)의 양단, 즉 리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132a-1)과 선택 트랜지스터(SEL)의 드레인 영역(D)인 제6 불순물 영역(136a) 각각에 인접하여, 분리 영역(140)이 배치될 수 있다.
본 발명의 실시 예에 따른 이미지 센서(100a)는 3개의 소스 팔로워 트랜지스터(SF1, SF2, SF3)가 병렬로 연결될 수 있다. 또한 제1 소스 팔로워 트랜지스터(SF1)와 제2 소스 팔로워 트랜지스터(SF2)가 소스 영역(S)을 공유하고, 제3 소스 팔로워 트랜지스터(SF3)와 선택 트랜지스터(SEL)가 소스 영역(S)을 공유할 수 있다. 또한 제1 및 제2 소스 팔로워 트랜지스터(SF1, SF2)가 공유하는 소스 영역(S)과 제3 소스 팔로워 트랜지스터(SF3)의 소스 영역(S)은 제5 배선 구조(186)를 통하여 전기적으로 연결될 수 있다.
따라서 트랜지스터 영역(TA)의 제2 방향(Y)으로의 폭이 상대적으로 좁은 경우에도, 병렬로 연결된 제1 내지 제3 소스 팔로워 트랜지스터(SF1, SF2, SF3)가 상대적으로 넓은 채널 폭을 가지는 하나의 소스 팔로워 트랜지스터(SF)의 기능을 수행하여, 소스 팔로워 트랜지스터(SF)의 트랜스콘덕턴스가 개선되어, 이미지 센서(100a)의 신호 전송 속도가 증가될 수 있다.
도 3a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이고, 도 3b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다. 도 3c는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이다. 구체적으로 도 3c는 도 3a의 Ib-Ib'를 따라서 절단한 단면도이다. 도 3a 내지 도 3c에 대한 설명 중 도 1a 내지 도 1d와 중복되는 내용은 생략될 수 있다.
도 3a 내지 도 3c를 함께 참조하면, 이미지 센서(100b)는 픽셀 영역(PA)과 트랜지스터 영역(TA)을 포함할 수 있다. 픽셀 영역(PA)에는 픽셀(110)이 배치되고, 트랜지스터 영역(TA)에는 트랜지스터 셋(120b)이 배치될 수 있다. 픽셀(110)은 포토다이오드(PD1~PD4)와 플로팅 확산 영역(FD)을 가질 수 있다.
트랜지스터 셋(120b)의 트랜지스터들(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3)은, 도 3a 및 도 3c에 도시된 바와 같이, 제1 방향(X 방향)을 따라 배치될 수 있다. 트랜지스터 셋(120b)은 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2), 제2 소스 팔로워 트랜지스터(SF2), 제3 소스 팔로워 트랜지스터(SF3) 및 제3 선택 트랜지스터(SEL3)로 이루어질 수 있다.
리셋 트랜지스터(RS)는 리셋 게이트 전극(122b)과 그 양쪽에 배치된 제1 및 제2 불순물 영역(132b-1, 132b-2)으로 구성되고, 제1 소스 팔로워 트랜지스터(SF1)는 제1 소스 팔로워 게이트 전극(124b-1)과 그 양쪽에 배치된 제2 및 제3 불순물 영역(132b-2, 134b-1)으로 구성되고, 제1 선택 트랜지스터(SEL1)는 제1 선택 게이트 전극(126b-1)과 그 양쪽에 배치된 제3 및 제4 불순물 영역(134b-1, 136b-1)으로 구성되고, 제2 선택 트랜지스터(SEL2)는 제2 선택 게이트 전극(126b-2)과 그 양쪽에 배치된 제4 및 제5 불순물 영역(136b-1, 134b-2)으로 구성되고, 제2 소스 팔로워 트랜지스터(SF2)는 제2 소스 팔로워 게이트 전극(124b-2)과 그 양쪽에 배치된 제5 및 제6 불순물 영역(134b-2, 138b)으로 구성되고, 제3 소스 팔로워 트랜지스터(SF3)는 제3 소스 팔로워 게이트 전극(124b-3)과 그 양쪽에 배치된 제6 및 제7 불순물 영역(138b, 134b-3)으로 구성되고, 제3 선택 트랜지스터(SEL3)는 제3 선택 게이트 전극(126b-3)과 그 양쪽에 배치된 제7 및 제8 불순물 영역(134b-3, 136b-2)으로 구성될 수 있다. 제1 내지 제8 불순물 영역(132b-1, 132b-2, 134b-1, 136b-1, 134b-2, 138b, 134b-3, 136b-2)은 예를 들면, n형 고농도 불순물 영역일 수 있다.
트랜지스터 셋(120b)의 트랜지스터들(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3) 중 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2) 및 제2 소스 팔로워 트랜지스터(SF2)는 도 1a 및 도 1c에 보인 트랜지스터 셋(120)과 유사한 바, 자세한 설명은 생략하도록 한다. 트랜지스터 셋(120b)은 도 1a 및 도 1c에 보인 트랜지스터 셋(120)과 달리 제3 소스 팔로워 트랜지스터(SF3)와 제3 선택 트랜지스터(SEL3)를 더 포함할 수 있다.
제2 소스 팔로워 트랜지스터(SF2)와 제3 소스 팔로워 트랜지스터(SF3)는 제6 불순물 영역(138b)을 드레인 영역(D)으로 공유하고, 제3 소스 팔로워 트랜지스터(SF3)와 제3 선택 트랜지스터(SEL3)는 제7 불순물 영역(134b-3)을 소스 영역(S)으로 공유할 수 있다.
리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132b-1)과 플로팅 확산 영역(FD)은 제1 배선 구조(180)를 통해 전기적으로 연결되어 등전위를 이룰 수 있다. 또한 제1 내지 제3 소스 팔로워 트랜지스터(SF1, SF2, SF3) 각각의 제1 내지 제3 소스 팔로워 게이트 전극(124b-1, 124b-2, 124b-3)도 제1 배선 구조(180)를 통해 플로팅 확산 영역(FD)과 전기적으로 연결될 수 있다. 따라서, 리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132b-1), 제1 내지 제3 소스 팔로워 게이트 전극(124b-1, 124b-2, 124b-3), 및 플로팅 확산 영역(FD)은 모두 등전위를 이룰 수 있다.
리셋 트랜지스터(RS)와 제1 소스 팔로워 트랜지스터(SF1)가 공유하는 드레인 영역(D)인 제2 불순물 영역(132b-2), 및 제2 및 제3 소스 팔로워 트랜지스터(SF2, SF3)가 공유하는 드레인 영역(D)인 제6 불순물 영역(138b)은 전원 전압(VPIX)에 연결될 수 있다. 제2 불순물 영역(132b-2) 및 제6 불순물 영역(138b)은 제2 배선 구조(182)를 통하여 전원 전압(VPIX)에 연결될 수 있다.
제1 및 제2 선택 트랜지스터(SEL1, SEL2)가 공유하는 드레인 영역(D)인 제4 불순물 영역(136b-1) 및 제3 선택 트랜지스터(SEL3)의 드레인 영역(D)인 제8 불순물 영역(136b-2)을 통해 출력 전압(VOUT)이 출력될 수 있다. 출력 전압(VOUT)은 제4 불순물 영역(136b-1) 및 제8 불순물 영역(136b-2)과 연결되는 제3 배선 구조(184)를 통하여 출력될 수 있다.
제1 선택 트랜지스터(SEL1)의 제1 선택 게이트 전극(126b-1) 및 제2 선택 트랜지스터(SEL2)의 제2 선택 게이트 전극(126b-2)은 일체로 이루어지는 결합 선택 게이트 전극(126Mb)의 서로 다른 일부분일 수 있다. 결합 선택 게이트 전극(126Mb)과 제3 선택 게이트 전극(126b-3)은 제4 배선 구조(186)에 의하여 전기적으로 연결될 수 있다.
이미지 센서(100b)의 트랜지스터 영역(TA)에 배치되는 트랜지스터 셋(120b)은 픽셀 영역(PA)에 인접하여 제1 방향(X 방향)을 따라서 배열되는 7개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3)로 구성된다. 7개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3)는 인접하는 2개의 트랜지스터 각각의 사이에서 소스 영역(S) 또는 드레인 영역(D)을 공유하며 제1 방향(X 방향)을 따라서 배열될 수 있다. 따라서 트랜지스터 셋(120b)이 가지는 7개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3) 각각의 소스 영역(S) 및 드레인 영역(D)은 제1 방향(X 방향)을 따라서 서로 이격되며 배치되는 8개의 불순물 영역(132b-1, 132b-2, 134b-1, 136b-1, 134b-2, 138b, 134b-3, 136b-2)에 의하여 구성될 수 있다.
8개의 불순물 영역(132b-1, 132b-2, 134b-1, 136b-1, 134b-2, 138b, 134b-3, 136b-2)에 의하여 구성되는 7개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3) 각각의 소스 영역(S) 및 드레인 영역(D)은 제1 방향(X 방향)을 따라서 교번적으로 배치될 수 있다.
제1 내지 제8 불순물 영역(132b-1, 132b-2, 134b-1, 136b-1, 134b-2, 138b, 134b-3, 136b-2)은 기판(102)의 제1 면(102a)에 인접하는 부분에 형성될 수 있다. 일부 실시 예에서, 제1 내지 제8 불순물 영역(132b-1, 132b-2, 134b-1, 136b-1, 134b-2, 138b, 134b-3, 136b-2)은 각각 n형 고농도 불순물 영역일 수 있다.
트랜지스터 셋(120b)의 양단, 즉 리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132b-1)과 제3 선택 트랜지스터(SEL3)의 드레인 영역(D)인 제8 불순물 영역(136b-2) 각각에 인접하여, 분리 영역(140)이 배치될 수 있다.
본 발명의 실시 예에 따른 이미지 센서(100b)는 3개의 소스 팔로워 트랜지스터(SF1, SF2, SF3)가 병렬도 연결되고, 3개의 선택 트랜지스터(SEL1, SEL2, SEL3)가 병렬로 연결될 수 있다. 또한 제1 소스 팔로워 트랜지스터(SF1)와 제1 선택 트랜지스터(SEL1)가 소스 영역(S)을 공유하고, 제2 소스 팔로워 트랜지스터(SF2)와 제2 선택 트랜지스터(SEL2)가 소스 영역(S)을 공유하고, 제3 소스 팔로워 트랜지스터(SF3)와 제3 선택 트랜지스터(SEL3)가 소스 영역(S)을 공유할 수 있다.
따라서 트랜지스터 영역(TA)의 제2 방향(Y)으로의 폭이 상대적으로 좁은 경우에도, 병렬로 연결된 제1 내지 제3 소스 팔로워 트랜지스터(SF1, SF2, SF3)가 상대적으로 넓은 채널 폭을 가지는 하나의 소스 팔로워 트랜지스터(SF)의 기능을 수행하여, 소스 팔로워 트랜지스터(SF)의 트랜스콘덕턴스가 개선되어 이미지 센서(100b)의 신호 전송 속도가 증가될 수 있다.
또한 병렬로 연결된 제1 내지 제3 선택 트랜지스터(SEL1, SEL2, SEL3)이 넓은 채널 폭을 가지는 하나의 선택 트랜지스터(SEL)의 기능을 수행하여, 출력 전압(VOUT)이 출력되는 출력단에서 바라보는 선택 트랜지스터(SEL)의 저항의 감소에 따른 RC 지연 감소로 이미지 센서(100b)의 신호 전송 속도가 증가할 수 있다.
도 3d는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다. 도 3d에 대한 설명 중 도 1e 및 도 3a와 중복되는 내용은 생략될 수 있다.
도 3d를 참조하면, 이미지 센서(100b-1)의 트랜지스터 영역(TA)에는 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2), 제2 소스 팔로워 트랜지스터(SF2), 제3 소스 팔로워 트랜지스터(SF3) 및 제3 선택 트랜지스터(SEL3)로 구성되는 트랜지스터 셋(120b)이 배치된다. 도 3a에 보인 이미지 센서(100b)에서, 제1 선택 트랜지스터(SEL1)의 제1 선택 게이트 전극(126b-1)과 제2 선택 트랜지스터(SEL2)의 제2 선택 게이트 전극(126b-2)이 일체로 이루어진 결합 선택 게이트 전극(126Mb)인 것과 달리, 도 3d의 제1 선택 트랜지스터(SEL1)의 제1 선택 게이트 전극(126b-1a)과 제2 선택 트랜지스터(SEL2)의 제2 선택 게이트 전극(126b-2a)은 분리되도록 형성되어 서로 이격될 수 있다. 제1 내지 제3 선택 게이트 전극(126b-1a, 126b-2a, 126b-3)은 제4 배선 구조(186)를 통하여 서로 전기적으로 연결될 수 있다.
도 4a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이고, 도 4b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다. 도 4c는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이다. 구체적으로 도 4c는 도 4a의 Ic-Ic'를 따라서 절단한 단면도이다. 도 4a 내지 도 4c에 대한 설명 중 도 1a 내지 도 1d, 및 도 3a 내지 도 3c와 중복되는 내용은 생략될 수 있다.
도 4a 내지 도 4c를 함께 참조하면, 이미지 센서(100c)는 픽셀 영역(PA)과 트랜지스터 영역(TA)을 포함할 수 있다. 픽셀 영역(PA)에는 픽셀(110)이 배치되고, 트랜지스터 영역(TA)에는 트랜지스터 셋(120c)이 배치될 수 있다. 픽셀(110)은 포토다이오드(PD1~PD4)와 플로팅 확산 영역(FD)을 가질 수 있다.
트랜지스터 셋(120c)의 트랜지스터들(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3, SEL4, SF4)은, 도 34 및 도 4c에 도시된 바와 같이, 제1 방향(X 방향)을 따라 배치될 수 있다. 트랜지스터 셋(120c)은 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2), 제2 소스 팔로워 트랜지스터(SF2), 제3 소스 팔로워 트랜지스터(SF3), 제3 선택 트랜지스터(SEL3), 제4 선택 트랜지스터(SEL4) 및 제4 소스 팔로워 트랜지스터(SF4)로 이루어질 수 있다.
리셋 트랜지스터(RS)는 리셋 게이트 전극(122c)과 그 양쪽에 배치된 제1 및 제2 불순물 영역(132c-1, 132c-2)으로 구성되고, 제1 소스 팔로워 트랜지스터(SF1)는 제1 소스 팔로워 게이트 전극(124c-1)과 그 양쪽에 배치된 제2 및 제3 불순물 영역(132c-2, 134c-1)으로 구성되고, 제1 선택 트랜지스터(SEL1)는 제1 선택 게이트 전극(126c-1)과 그 양쪽에 배치된 제3 및 제4 불순물 영역(134c-1, 136c-1)으로 구성되고, 제2 선택 트랜지스터(SEL2)는 제2 선택 게이트 전극(126c-2)과 그 양쪽에 배치된 제4 및 제5 불순물 영역(136c-1, 134c-2)으로 구성되고, 제2 소스 팔로워 트랜지스터(SF2)는 제2 소스 팔로워 게이트 전극(124c-2)과 그 양쪽에 배치된 제5 및 제6 불순물 영역(134c-2, 138c-1)으로 구성되고, 제3 소스 팔로워 트랜지스터(SF3)는 제3 소스 팔로워 게이트 전극(124c-3)과 그 양쪽에 배치된 제6 및 제7 불순물 영역(138c-1, 134c-3)으로 구성되고, 제3 선택 트랜지스터(SEL3)는 제3 선택 게이트 전극(126c-3)과 그 양쪽에 배치된 제7 및 제8 불순물 영역(134c-3, 136c-2)으로 구성되고, 제4 선택 트랜지스터(SEL4)는 제4 선택 게이트 전극(126c-4)과 그 양쪽에 배치된 제8 및 제9 불순물 영역(136c-2, 134c-4)으로 구성되고, 제4 소스 팔로워 트랜지스터(SF4)는 제4 소스 팔로워 게이트 전극(124c-4)과 그 양쪽에 배치된 제9 및 제10 불순물 영역(134c-3, 138c-2)으로 구성될 수 있다. 제1 내지 제10 불순물 영역(132c-1, 132c-2, 134c-1, 136c-1, 134c-2, 138c-1, 134c-3, 136c-2, 134c-4, 138c-2)은 예를 들면, n형 고농도 불순물 영역일 수 있다.
트랜지스터 셋(120c)의 트랜지스터들(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3, SEL4, SF4) 중 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2) 및 제2 소스 팔로워 트랜지스터(SF2)는 도 1a 및 도 1c에 보인 트랜지스터 셋(120)과 유사한 바, 자세한 설명은 생략하도록 한다. 트랜지스터 셋(120c)은 도 1a 및 도 1c에 보인 트랜지스터 셋(120)과 달리 제3 소스 팔로워 트랜지스터(SF3), 제3 선택 트랜지스터(SEL3), 제4 선택 트랜지스터(SEL4) 및 제4 소스 팔로워 트랜지스터(SF4)를 더 포함할 수 있다. 따라서 트랜지스터 셋(120c)은 도 1a 및 도 1c에 보인 트랜지스터 셋(120)이 2개가 배치되며, 2개의 트랜지스터 셋(120) 각각에서 서로 마주보는 소스 팔로워 트랜지스터들이 드레인 영역(D)을 공유하는 형태를 가질 수 있다.
마찬가지로, 트랜지스터 셋(120c)의 트랜지스터들(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3, SEL4, SF4) 중 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2), 제2 소스 팔로워 트랜지스터(SF2), 제3 소스 팔로워 트랜지스터(SF3), 및 제3 선택 트랜지스터(SEL3)는 도 3a 및 도 3c에 보인 트랜지스터 셋(120b)과 유사트랜지스터 셋(120c)은 도 3a 및 도 3c에 보인 트랜지스터 셋(120b)과 달리 제4 선택 트랜지스터(SEL4) 및 제4 소스 팔로워 트랜지스터(SF4)를 더 포함할 수 있다.
제3 선택 트랜지스터(SEL3)와 제4 선택 트랜지스터(SEL4)는 제8 불순물 영역(136c-2)을 드레인 영역(D)으로 공유하고, 제4 선택 트랜지스터(SEL)와 제4 소스 팔로워 트랜지스터(SF4)는 제9 불순물 영역(134c-4)을 소스 영역(S)으로 공유할 수 있다.
리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132c-1)과 플로팅 확산 영역(FD)은 제1 배선 구조(180)를 통해 전기적으로 연결되어 등전위를 이룰 수 있다. 또한 제1 내지 제4 소스 팔로워 트랜지스터(SF1, SF2, SF3, SF4) 각각의 제1 내지 제4 소스 팔로워 게이트 전극(124c-1, 124c-2, 124c-3, 124c-4)도 제1 배선 구조(180)를 통해 플로팅 확산 영역(FD)과 전기적으로 연결될 수 있다. 따라서, 리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132c-1), 제1 내지 제4 소스 팔로워 게이트 전극(124c-1, 124c-2, 124c-3, 124c-4), 및 플로팅 확산 영역(FD)은 모두 등전위를 이룰 수 있다.
리셋 트랜지스터(RS)와 제1 소스 팔로워 트랜지스터(SF1)가 공유하는 드레인 영역(D)인 제2 불순물 영역(132c-2), 제2 및 제3 소스 팔로워 트랜지스터(SF2, SF3)가 공유하는 드레인 영역(D)인 제6 불순물 영역(138c-1)은 및 제4 소스 팔로워 트랜지스터(SF)의 드레인 영역(D)인 제10 불순물 영역(138c-2)은 전원 전압(VPIX)에 연결될 수 있다. 제2 불순물 영역(132c-2), 제6 불순물 영역(138c-1) 및 제10 불순물 영역(138c-2)은 제2 배선 구조(182)를 통하여 전원 전압(VPIX)에 연결될 수 있다.
제1 및 제2 선택 트랜지스터(SEL1, SEL2)가 공유하는 드레인 영역(D)인 제4 불순물 영역(136c-1) 및 제3 및 제4 선택 트랜지스터(SEL3, SEL4)가 공유하는 드레인 영역(D)인 제8 불순물 영역(136c-2)을 통해 출력 전압(VOUT)이 출력될 수 있다. 출력 전압(VOUT)은 제4 불순물 영역(136c-1) 및 제8 불순물 영역(136c-2)과 연결되는 제3 배선 구조(184)를 통하여 출력될 수 있다.
제1 선택 트랜지스터(SEL1)의 제1 선택 게이트 전극(126c-1) 및 제2 선택 트랜지스터(SEL2)의 제2 선택 게이트 전극(126c-2)은 일체로 이루어지는 제1 결합 선택 게이트 전극(126Mc-1)의 서로 다른 일부분일 수 있다. 제3 선택 트랜지스터(SEL3)의 제3 선택 게이트 전극(126c-3) 및 제4 선택 트랜지스터(SEL4)의 제4 선택 게이트 전극(126c-4)은 일체로 이루어지는 제2 결합 선택 게이트 전극(126Mc-2)의 서로 다른 일부분일 수 있다. 제1 결합 선택 게이트 전극(126Mc-1)과 제2 결합 선택 게이트 전극(126Mc-2)은 제4 배선 구조(186)에 의하여 전기적으로 연결될 수 있다.
이미지 센서(100c)의 트랜지스터 영역(TA)에 배치되는 트랜지스터 셋(120c)은 픽셀 영역(PA)에 인접하여 제1 방향(X 방향)을 따라서 배열되는 9개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3, SEL4, SF4)로 구성된다. 9개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3, SEL4, SF4)는 인접하는 2개의 트랜지스터 각각의 사이에서 소스 영역(S) 또는 드레인 영역(D)을 공유하며 제1 방향(X 방향)을 따라서 배열될 수 있다. 따라서 트랜지스터 셋(120c)이 가지는 9개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3, SEL4, SF4) 각각의 소스 영역(S) 및 드레인 영역(D)은 제1 방향(X 방향)을 따라서 서로 이격되며 배치되는 10개의 불순물 영역(132c-1, 132c-2, 134c-1, 136c-1, 134c-2, 138c-1, 134c-3, 136c-2, 134c-4, 138c-2)에 의하여 구성될 수 있다.
10개의 불순물 영역(132c-1, 132c-2, 134c-1, 136c-1, 134c-2, 138c-1, 134c-3, 136c-2, 134c-4, 138c-2)에 의하여 구성되는 9개의 트랜지스터(RS, SF1, SEL1, SEL2, SF2, SF3, SEL3, SEL4, SF4) 각각의 소스 영역(S) 및 드레인 영역(D)은 제1 방향(X 방향)을 따라서 교번적으로 배치될 수 있다.
제1 내지 제10 불순물 영역(132c-1, 132c-2, 134c-1, 136c-1, 134c-2, 138c-1, 134c-3, 136c-2, 134c-4, 138c-2)은 기판(102)의 제1 면(102a)에 인접하는 부분에 형성될 수 있다. 일부 실시 예에서, 제1 내지 제10 불순물 영역(132c-1, 132c-2, 134c-1, 136c-1, 134c-2, 138c-1, 134c-3, 136c-2, 134c-4, 138c-2)은 각각 n형 고농도 불순물 영역일 수 있다.
트랜지스터 셋(120c)의 양단, 즉 리셋 트랜지스터(RS)의 소스 영역(S)인 제1 불순물 영역(132c-1)과 제4 소스 팔로워 트랜지스터(SF4)의 드레인 영역(D)인 제10 불순물 영역(138c-2) 각각에 인접하여, 분리 영역(140)이 배치될 수 있다.
본 발명의 실시 예에 따른 이미지 센서(100c)는 4개의 소스 팔로워 트랜지스터(SF1, SF2, SF3, SF4)가 병렬도 연결되고, 4개의 선택 트랜지스터(SEL1, SEL2, SEL3, SEL4)가 병렬로 연결될 수 있다. 또한 제1 소스 팔로워 트랜지스터(SF1)와 제1 선택 트랜지스터(SEL1)가 소스 영역(S)을 공유하고, 제2 소스 팔로워 트랜지스터(SF2)와 제2 선택 트랜지스터(SEL2)가 소스 영역(S)을 공유하고, 제3 소스 팔로워 트랜지스터(SF3)와 제3 선택 트랜지스터(SEL3)가 소스 영역(S)을 공유하고, 제4 소스 팔로워(SF4)와 제4 선택 트랜지스터(SEL4)가 소스 영역(S)을 공유할 수 있다.
따라서 트랜지스터 영역(TA)의 제2 방향(Y)으로의 폭이 상대적으로 좁은 경우에도, 병렬로 연결된 제1 내지 43 소스 팔로워 트랜지스터(SF1, SF2, SF3, SF4)가 상대적으로 넓은 채널 폭을 가지는 하나의 소스 팔로워 트랜지스터(SF)의 기능을 수행하여, 소스 팔로워 트랜지스터(SF)의 트랜스콘덕턴스가 개선되어 이미지 센서(100c)의 신호 전송 속도가 증가될 수 있다.
또한 병렬로 연결된 제1 내지 제4 선택 트랜지스터(SEL1, SEL2, SEL3, SEL4)이 넓은 채널 폭을 가지는 하나의 선택 트랜지스터(SEL)의 기능을 수행하여, 출력 전압(VOUT)이 출력되는 출력단에서 바라보는 선택 트랜지스터(SEL)의 저항의 감소에 따른 RC 지연 감소로 이미지 센서(100c)의 신호 전송 속도가 증가할 수 있다.
도 4d는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다. 도 4d에 대한 설명 중 도 1e, 도 3d 및 도 4a와 중복되는 내용은 생략될 수 있다.
도 4d를 참조하면, 이미지 센서(100c-1)의 트랜지스터 영역(TA)에는 리셋 트랜지스터(RS), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 선택 트랜지스터(SEL2), 제2 소스 팔로워 트랜지스터(SF2), 제3 소스 팔로워 트랜지스터(SF3), 제3 선택 트랜지스터(SEL3), 제4 선택 트랜지스터(SEL4) 및 제4 소스 팔로워 트랜지스터(SF4)로 구성되는 트랜지스터 셋(120c)이 배치된다. 도 4a에 보인 이미지 센서(100c)에서, 제1 선택 트랜지스터(SEL1)의 제1 선택 게이트 전극(126c-1)과 제2 선택 트랜지스터(SEL2)의 제2 선택 게이트 전극(126c-2)이 일체로 이루어진 제1 결합 선택 게이트 전극(126Mc-1)이고, 제3 선택 트랜지스터(SEL3)의 제3 선택 게이트 전극(126c-3)과 제4 선택 트랜지스터(SEL4)의 제4 선택 게이트 전극(126c-4)이 일체로 이루어진 제2 결합 선택 게이트 전극(126Mc-2)인 것과 달리, 도 4d의 제1 선택 트랜지스터(SEL1)의 제1 선택 게이트 전극(126c-1a)과 제2 선택 트랜지스터(SEL2)의 제2 선택 게이트 전극(126c-2a)은 분리되도록 형성되어 서로 이격되고, 제3 선택 트랜지스터(SEL3)의 제3 선택 게이트 전극(126c-3a)과 제4 선택 트랜지스터(SEL4)의 제4 선택 게이트 전극(126c-4a)은 분리되도록 형성되어 서로 이격될 수 있다. 제1 내지 제4 선택 게이트 전극(126c-1a, 126c-2a, 126c-3, 126c-4)은 제4 배선 구조(186)를 통하여 서로 전기적으로 연결될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 이미지 센서에 대한 개략적인 구성도이다.
도 1a 내지 도 4d를 함께 참조하면, 본 발명의 기술적 사상에 따른 이미지 센서는 일방향을 따라서 배열되는 n개의 트랜지스터로 구성되는 트랜지스터 셋을 포함하며, 상기 트랜지스터 셋은 1개의 리셋 트랜지스터, k개의 소스 팔로워 트랜지스터, 및 m개의 선택 트랜지스터로 이루어질 수 있다. 여기에서, n=k+m+1이고, m은 1 이상의 정수이고, k는 m과 같거나 큰 2 이상의 정수이다. 또한 k+m은 4 이상의 짝수이다.
또한 상기 트랜지스터 셋이 포함하는 상기 1개의 리셋 트랜지스터와 그에 인접하는 소스 팔로워 트랜지스터는 각각의 드레인 영역을 공유하며, 상기 k개의 소스 팔로워 트랜지스터와 상기 m개의 선택 트랜지스터는 인접하는 2개의 트랜지스터 각각의 사이에서 소스 영역 또는 드레인 영역을 공유하며 배열될 수 있다.
상기 트랜지스터 셋이 가지는 상기 n개의 트랜지스터 각각의 소스 영역 및 드레인 영역은, 상기 일방향을 따라서 서로 이격되며 배치되는 n+1개의 불순물 영역에 의하여 구성될 수 있다.
예를 들면, 도 1a 내지 도 1e에 보인 것과 같이, 트랜지스터 셋(120)은 1개의 리셋 트랜지스터(RS), 2개의 소스 팔로워 트랜지스터(SF1, SF2), 및 2개의 선택 트랜지스터(SEL1, SEL2)로 이루어질 수 있다. 예를 들면, 도 3a 내지 도 3d에 보인 것과 같이, 트랜지스터 셋(120b)은 1개의 리셋 트랜지스터(RS), 3개의 소스 팔로워 트랜지스터(SF1, SF2, SF3), 및 3개의 선택 트랜지스터(SEL1, SEL2, SEL3)로 이루어질 수 있다. 예를 들면, 도 4a 내지 도 4c에 보인 것과 같이, 트랜지스터 셋(102c)은 1개의 리셋 트랜지스터(RS), 4개의 소스 팔로워 트랜지스터(SF1, SF2, SF3, SF4), 및 4개의 선택 트랜지스터(SEL1, SEL2, SEL3, SEL4)로 이루어질 수 있다.
별도로 도시하지는 않았으나, 3a 내지 도 3d에 보인 트랜지스터 셋(120b)의 리셋 트랜지스터(RS)와 제1 소스 팔로워 트랜지스터(SF1) 사이에, 도 1a 내지 도 1e에 보인 트랜지스터 셋(120)에 보인 것과 같은 배열의 2개의 소스 팔로워 트랜지스터와 2개의 선택 트랜지스터를 1개 또는 2개 이상을 배치하여, 1개의 리셋 트랜지스터, 5개의 소스 팔로워 트랜지스터, 및 5개의 선택 트랜지스터를 가지는 트랜지스터 셋을 구성하거나, 추가로 2개의 소스 팔로워 트랜지스터 및 2개의 선택 트랜지스터 씩을 더 구비하는 트랜지스터 셋(예를 들면, 7개의 소스 팔로워 트랜지스터 및 7개의 선택 트랜지스터, 9개의 소스 팔로워 트랜지스터 및 9개의 선택 트랜지스터 등)을 구성하는 것 또한 가능하다.
또한 별도로 도시하지는 않았으나, 4a 내지 도 4d에 보인 트랜지스터 셋(120c)의 리셋 트랜지스터(RS)와 제1 소스 팔로워 트랜지스터(SF1) 사이에, 도 1a 내지 도 1e에 보인 트랜지스터 셋(120)에 보인 것과 같은 배열의 2개의 소스 팔로워 트랜지스터와 2개의 선택 트랜지스터를 1개 또는 2개 이상을 배치하여, 1개의 리셋 트랜지스터, 6개의 소스 팔로워 트랜지스터, 및 6개의 선택 트랜지스터를 가지는 트랜지스터 셋을 구성하거나, 추가로 2개의 소스 팔로워 트랜지스터 및 2개의 선택 트랜지스터 씩을 더 구비하는 트랜지스터 셋(예를 들면, 8개의 소스 팔로워 트랜지스터 및 8개의 선택 트랜지스터, 10개의 소스 팔로워 트랜지스터 및 10개의 선택 트랜지스터 등)을 구성하는 것 또한 가능하다.
따라서 본 발명의 기술적 사상에 따른 이미지 센서의 일방향을 따라서 배열되는 n개의 트랜지스터로 구성되는 트랜지스터 셋을 포함하며, 상기 트랜지스터 셋은, 1개의 리셋 트랜지스터와 p개의 동일한 개수를 가지는 소스 팔로워 트랜지스터들 및 선택 트랜지스터들로 구성될 수 있다(n=2*p+1로 3 이상의 홀수, p는 2 이상의 정수). 상기 트랜지스터 셋를 구성하는 p개의 소스 팔로워 트랜지스터와 p개의 선택 트랜지스터는, 상기 p개의 소스 팔로워 트랜지스터와 상기 p개의 선택 트랜지스터는, 상기 1개의 리셋 트랜지스터로부터 멀어지는 방향으로 하나의 소스 팔로워 트랜지스터와 하나의 선택 트랜지스터가 배열되는 적어도 하나의 제1 서브 트랜지스터 셋과, 상기 1개의 리셋 트랜지스터로부터 멀어지는 방향으로 하나의 선택 트랜지스터와 하나의 소스 팔로워 트랜지스터가 배열되는 적어도 하나의 제2 서브 트랜지스터 셋을 포함하는 p개의 서브 트랜지스터 셋을 구성하며, 상기 트랜지스터 셋은, 상기 제1 서브 트랜지스터 셋과 상기 제2 서브 트랜지스터 셋이 교대로 배치될 수 있다.
예를 들어, 제1 소스 팔로워 트랜지스터(SF1) 및 제1 선택 트랜지스터(SEL1), 그리고 제3 소스 팔로워 트랜지스터(SF3) 및 제3 선택 트랜지스터(SEL3)는 각각 제1 서브 트랜지스터 셋일 수 있고, 제2 선택 트랜지스터(SEL2) 및 제2 소스 팔로워 트랜지스터(SF2), 그리고 제4 선택 트랜지스터(SEL4) 및 제4 소스 팔로워 트랜지스터(SF4)는 각각 제2 서브 트랜지스터 셋일 수 있다.
따라서, 도 1a 내지 도 1e에 보인 트랜지스터 셋(120)은 하나의 리셋 트랜지스터, 제1 서브 트랜지스터 셋 및 제2 서브 트랜지스터 셋 순으로 배치되어 구성되고, 도 3a 내지 도 3d에 보인 트랜지스터 셋(120b)은 하나의 리셋 트랜지스터, 하나의 제1 서브 트랜지스터 셋, 제2 서브 트랜지스터, 및 다른 제1 서브 트랜지스터 셋 순으로 배치되어 구성되고, 도 4a 내지 도 4d에 보인 트랜지스터 셋(120c)은 하나의 리셋 트랜지스터, 하나의 제1 서브 트랜지스터 셋, 하나의 제2 서브 트랜지스터 셋, 다른 제1 서브 트랜지스터 셋, 및 다른 제2 서브 트랜지스터 셋 순으로 배치되어 구성될 수 있다.
예를 들면, 도 2a 내지 도 2c에 보인 것과 같이, 트랜지스터 셋(120a) 은 1개의 리셋 트랜지스터(RS), 3개의 소스 팔로워 트랜지스터(SF1, SF2, SF3), 및 1개의 선택 트랜지스터(SEL)로 이루어질 수 있다.
별도로 도시하지는 않았으나, 도 2a 내지 도 2c에 보인 트랜지스터 셋(120a)의 리셋 트랜지스터(RS)와 제1 소스 팔로워 트랜지스터(SF1) 사이에, 도 1a 내지 도 1e에 보인 트랜지스터 셋(120)에 보인 것과 같은 배열의 2개의 소스 팔로워 트랜지스터와 2개의 선택 트랜지스터를 1개 또는 2개 이상을 배치하여, 1개의 리셋 트랜지스터, 5개의 소스 팔로워 트랜지스터, 및 3개의 선택 트랜지스터를 가지는 트랜지스터 셋을 구성하거나, 추가로 2개의 소스 팔로워 트랜지스터 및 2개의 선택 트랜지스터 씩을 더 구비하는 트랜지스터 셋(예를 들면, 7개의 소스 팔로워 트랜지스터 및 5개의 선택 트랜지스터, 9개의 소스 팔로워 트랜지스터 및 7개의 선택 트랜지스터 등)을 구성하는 것 또한 가능하다.
따라서 트랜지스터 셋 내에 별도의 분리 영역을 배치하지 않으면서, 복수개의 소스 팔로워 트랜지스터, 또는 복수개의 소스 팔로워 트랜지스터 및 복수개의 선택 트랜지스터를 배치하여, 이미지 센서의 신호 전송 속도가 증가될 수 있다.
도 5를 참조하면, 본 실시예의 이미지 센서(400)는 픽셀부(420)와 주변 회로부를 구비할 수 있다. 픽셀부(420)는 반도체 기판(401)에 광전 변환 소자를 포함한 복수의 픽셀들(410)이 2차원 어레이 구조로 규칙적으로 배열되어 형성될 수 있다. 광전 변환 소자는 예컨대, 포토다이오드일 수 있다. 또한, 픽셀들(410) 각각은 도 1a 내지 도 4d의 이미지 센서들(100, 100-1, 100a, 100b, 100b-1, 100c, 100c-1)에서 채용된 픽셀(110)과 그에 대응하는 트랜지스터 셋(120, 120a, 120b, 120c)을 구비할 수 있다.
주변 회로부는 픽셀부(420) 주변으로 배치되고, 수직 구동 회로(440), 컬럼 신호처리 회로(450), 수평 구동 회로(460), 출력 회로(470), 제어 회로(480) 등을 구비할 수 있다.
제어 회로(480)는 수직 구동 회로(440), 컬럼 신호처리 회로(450), 수평 구동 회로(460) 등을 제어할 수 있다. 예컨대, 제어 회로(480)에서는 수직 동기 신호, 수평 동기 신호 및 마스터 클럭을 기초로 수직 구동 회로(440), 컬럼 신호처리 회로(450) 및 수평 구동 회로(460) 등의 동작의 기준이 되는 클록 신호나 제어 신호들을 생성할 수 있다. 또한, 제어 회로(480)는 상기 클록 신호나 제어 신호들을 수직 구동 회로(440), 컬럼 신호처리 회로(450) 및 수평 구동 회로(460) 등에 입력할 수 있다.
수직 구동 회로(440)는 예컨대 시프트 레지스터로 구성되고, 픽셀 구동 배선을 선택해, 선택된 픽셀 구동 배선에 픽셀을 구동하기 위한 펄스를 공급하여 행 단위로 픽셀을 구동할 수 있다. 예컨대, 수직 구동 회로(440)는 픽셀부(420)의 각 픽셀(410)에 펄스를 행 단위로 수직 방향으로 순차적으로 선택 주사할 수 있다. 또한, 수직 신호선(432)을 통해 각 픽셀(410U)의 광전 변환 소자, 예컨대, 포토다이오드에서 생성한 전하들에 따른 픽셀 신호를 컬럼 신호처리 회로(450)에 공급하도록 할 수 있다.
컬럼 신호처리 회로(450)는 픽셀(410U)의 열마다 배치되어 1행분의 픽셀(410U)에서 출력되는 신호를 픽셀 열마다 노이즈 제거 등의 신호 처리를 할 수 있다. 예컨대, 컬럼 신호처리 회로(450)는 픽셀(410U) 고유의 노이즈를 제거하기 위한 CDS(Crrelated-Double Sampling)나 신호 증폭, AD 변환 등의 신호 처리를 할 수 있다. 컬럼 신호처리 회로(450)의 출력단에는 수평 선택 스위치(미도시)가 설치될 수 있다.
수평 구동 회로(460)는, 예컨대, 시프트 레지스터로 구성되고, 수평 주사 펄스를 순차적으로 출력함으로써, 컬럼 신호처리 회로(450)의 각각을 순서대로 선택하여, 컬럼 신호처리 회로(450) 각각의 픽셀 신호를 수평 신호선(434)에 출력시킬 수 있다.
출력 회로(470)는 컬럼 신호처리 회로(450) 각각에서 수평 신호선(434)을 통해 순차적으로 공급되는 신호들에 대해 신호 처리하여 출력할 수 있다. 예컨대, 출력 회로(470)는 버퍼링만 할 경우도 있고, 흑 레벨 조정, 열불균일 보정, 각종 디지털 신호 처리 등을 행하는 경우도 있다. 한편, 입출력 단자(490)는 외부와 신호의 교환을 할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 이미지 센서를 구비한 전자 장치에 대한 개략적인 구성도이다.
도 6을 참조하면, 본 실시예의 전자 장치(500)는 이미지 센서(510), 광학계(520), 셔터(530), 구동 회로(540) 및 신호 처리 회로(550)를 포함할 수 있다.
이미지 센서(510)는 도 1a 내지 도 4d의 이미지 센서(100, 100-1, 100a, 100b, 100b-1, 100c, 100c-1)일 수 있다. 이미지 센서(510)는 도 5에 도시된 바와 같이 픽셀부(420)와 주변 회로부를 구비할 수 있다.
광학계(520)는 이미지 센서(510)의 수광부로 입사광을 유도하는 소자로서, 복수 개의 광학 렌즈들로 구성될 수 있다. 예컨대, 광학계(520)는 피사체로부터의 입사광을 이미지 센서(510)의 촬상면 상에 결상시키고, 이것에 의해 이미지 센서(510) 내에 전하가 생성되어 축적될 수 있다.
셔터(530)는 이미지 센서(510)로의 광의 조사 기간 및 차광 기간을 제어할 수 있다. 구동 회로(540)는 이미지 센서(510)의 전송 동작 및 셔터(530)의 동작을 제어하는 구동 신호를 공급할 수 있다. 구동 회로(540)에서 공급되는 구동 신호(또는 타이밍 신호)에 의해 이미지 센서(510)가 신호 전송을 수행할 수 있다.
신호처리 회로(550)는 이미지 센서(510)의 출력 신호에 대하여 각종 신호 처리를 수행할 수 있다. 신호 처리가 이루어진 영상 신호(Video Signal)는 메모리 등의 기억 매체에 기억되어나 혹은 모니터에 출력될 수 있다.
본 실시예의 전자 장치(500)는 예컨대, 정지화상 또는 동영상 촬영이 가능한 CMOS 카메라일 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100-1, 100a, 100b, 100b-1, 100c, 100c-1 : 이미지 센서, 102: 기판, 110 : 픽셀, 120, 120a, 120b, 120c : 트랜지스터 셋, 140 : 분리 영역, 150 : 픽셀 분리 영역, 160: 배선 구조체

Claims (20)

  1. 포토다이오드와 플로팅 확산 영역이 배치되는 픽셀 영역; 및
    상기 픽셀 영역의 제1 방향 측에 인접하며, 상기 제1 방향에 수직 방향인 제2 방향을 따라서 배열되는 n개의 트랜지스터로 구성되며 상기 픽셀 영역에 대응하는 트랜지스터 셋(set)이 배치되는 트랜지스터 영역;을 포함하며,
    상기 트랜지스터 셋은 1개의 리셋 트랜지스터, k개의 소스 팔로워 트랜지스터, 및 m개의 선택 트랜지스터로 이루어지며(n=k+m+1, m은 1 이상의 정수이고, k는 2 이상의 정수이며 m과 같거나 크되, k+m은 4 이상의 짝수),
    상기 1개의 리셋 트랜지스터와 상기 k개의 소스 팔로워 트랜지스터 중 상기 1개의 리셋 트랜지스터와 인접하는 하나의 소스 팔로워 트랜지스터는, 각각의 드레인 영역을 공유하며, 상기 k개의 소스 팔로워 트랜지스터와 상기 m개의 선택 트랜지스터는 인접하는 2개의 트랜지스터 각각의 사이에서 소스 영역 또는 드레인 영역을 공유하며 배열되는 이미지 센서.
  2. 제1 항에 있어서,
    상기 k개의 소스 팔로워 트랜지스터의 각각의 게이트 전극들, 상기 1개의 리셋 트랜지스터의 소스 영역, 및 상기 플로팅 확산 영역은 등전위를 이루도록 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  3. 제1 항에 있어서,
    상기 트랜지스터 셋이 가지는 상기 n개의 트랜지스터 각각의 소스 영역 및 드레인 영역은, 상기 제2 방향을 따라서 서로 이격되며 배치되는 n+1개의 불순물 영역에 의하여 구성되는 것을 특징으로 하는 이미지 센서.
  4. 제1 항에 있어서,
    m은 2보다 큰 정수이고,
    상기 k개의 소스 팔로워 트랜지스터 중 적어도 2개의 소스 팔로워 트랜지스터 각각은, 상기 m개의 선택 트랜지스터 중 서로 다른 선택 트랜지스터와 소스 영역을 공유하는 것을 특징으로 하는 이미지 센서.
  5. 제4 항에 있어서,
    상기 m개의 선택 트랜지스터 중 서로 인접하는 2개의 선택 트랜지스터는, 각각의 드레인 영역을 공유하는 것을 특징으로 하는 이미지 센서.
  6. 제5 항에 있어서,
    상기 서로 인접하는 2개의 선택 트랜지스터 각각의 게이트 전극은 일체로 이루어진 것을 특징으로 하는 이미지 센서.
  7. 제5 항에 있어서,
    상기 서로 인접하는 2개의 선택 트랜지스터 각각의 게이트 전극은 서로 이격되며 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  8. 제4 항에 있어서,
    상기 트랜지스터 셋은, 2개 이상의 동일한 개수를 가지는 소스 팔로워 트랜지스터 및 선택 트랜지스터로 구성되는 것을 특징으로 하는 이미지 센서.
  9. 제1 항에 있어서,
    상기 k개의 소스 팔로워 트랜지스터 중 나머지 소스 팔로워 트랜지스터의 드레인 영역은, 상기 1개의 리셋 트랜지스터의 드레인 영역과 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  10. 제9 항에 있어서,
    상기 k개의 소스 팔로워 트랜지스터 중 서로 인접하는 소스 팔로워 트랜지스터는, 각각의 소스 영역을 공유하는 것을 특징으로 하는 이미지 센서.
  11. 제9 항에 있어서,
    상기 트랜지스터 셋은, 1개 이상의 선택 트랜지스터, 및 상기 1개 이상의 선택 트랜지스터보다 2개 많은 개수의 소스 팔로워 트랜지스터로 구성되는 것을 특징으로 하는 이미지 센서.
  12. 포토다이오드와 플로팅 확산 영역이 배치되는 픽셀 영역; 및
    상기 픽셀 영역의 제1 방향 측에 인접하며, 상기 제1 방향에 수직 방향인 제2 방향을 따라서 배열되는 n개의 트랜지스터로 구성되며 상기 픽셀 영역에 대응하는 트랜지스터 셋이 배치되는 트랜지스터 영역;을 포함하며,
    상기 트랜지스터 셋은 1개의 리셋 트랜지스터, p개의 소스 팔로워 트랜지스터, 및 p개의 선택 트랜지스터로 이루어지며(n=2*p+1로 3 이상의 홀수, p는 2 이상의 정수),
    상기 1개의 리셋 트랜지스터와 상기 p개의 소스 팔로워 트랜지스터 중 상기 1개의 리셋 트랜지스터와 인접하는 하나의 소스 팔로워 트랜지스터는, 각각의 드레인 영역을 공유하며,
    상기 p개의 소스 팔로워 트랜지스터와 상기 p개의 선택 트랜지스터는 인접하는 2개의 트랜지스터 각각의 사이에서 소스 영역 또는 드레인 영역을 공유하되, 상기 p개의 선택 트랜지스터 중 인접하는 2개의 선택 트랜지스터는 각각의 드레인 영역을 공유하며 배열되는 이미지 센서.
  13. 제12 항에 있어서,
    상기 p개의 소스 팔로워 트랜지스터와 상기 p개의 선택 트랜지스터는, 상기 1개의 리셋 트랜지스터로부터 멀어지는 방향으로 하나의 소스 팔로워 트랜지스터와 하나의 선택 트랜지스터가 배열되는 적어도 하나의 제1 서브 트랜지스터 셋과, 상기 1개의 리셋 트랜지스터로부터 멀어지는 방향으로 하나의 선택 트랜지스터와 하나의 소스 팔로워 트랜지스터가 배열되는 적어도 하나의 제2 서브 트랜지스터 셋을 포함하는 p개의 서브 트랜지스터 셋을 구성하며,
    상기 트랜지스터 셋은, 상기 제1 서브 트랜지스터 셋과 상기 제2 서브 트랜지스터 셋이 교대로 배치되는 것을 특징으로 하는 이미지 센서.
  14. 제12 항에 있어서,
    상기 p개의 소스 팔로워 트랜지스터의 각각의 게이트 전극들, 상기 1개의 리셋 트랜지스터의 소스 영역, 및 상기 플로팅 확산 영역은 등전위를 이루도록 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  15. 제12 항에 있어서,
    상기 서로 인접하는 2개의 선택 트랜지스터 각각의 게이트 전극은 일체로 이루어지며 내부에 오픈 공간을 가지는 것을 특징으로 하는 이미지 센서.
  16. 제15 항에 있어서,
    상기 서로 인접하는 2개의 선택 트랜지스터 각각이 공유하는 드레인 영역은, 상기 오픈 공간의 하측에 배치되는 것을 특징으로 하는 이미지 센서.
  17. 제12 항에 있어서,
    상기 p개의 소스 팔로워 트랜지스터 각각은, 상기 p개의 선택 트랜지스터 중 서로 다른 선택 트랜지스터와 소스 영역을 공유하는 것을 특징으로 하는 이미지 센서.
  18. 제12 항에 있어서,
    상기 트랜지스터 영역은, 상기 트랜지스터 셋의 상기 제2 방향을 따르는 양단 각각에 인접하여 배치되는 분리 영역을 더 포함하는 것을 특징으로 하는 이미지 센서.
  19. 제12 항에 있어서,
    상기 트랜지스터 셋을 구성하는 n개의 트랜지스터 중 서로 인접하는 2개의 트랜지터들 각각의 사이에는 분리 영역이 배치되지 않는 것을 특징으로 하는 이미지 센서.
  20. 제12 항에 있어서,
    상기 p개의 선택 트랜지스터 각각의 게이트 전극은 서로 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
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