KR101580323B1 - 이미지 센서 - Google Patents
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Abstract
실시예에 따른 이미지 센서는 반도체 기판의 상부에 형성된 소자분리막; 상기 소자분리막 일측의 상기 반도체 기판 상부에 형성된 포토 다이오드; 상기 소자분리막 타측의 상기 반도체 기판 상부에 형성된 제1 도전형 웰; 상기 제1 도전형 웰 위에 형성된 제1 게이트 및 제2 게이트; 상기 소자분리막과 상기 제1 게이트 사이, 상기 제1 게이트와 상기 제2 게이트 사이의 일측, 상기 제2 게이트의 나머지 옆부분의 상기 제1 도전형 웰 상측 일부에 형성된 제2 도전형 플로팅 영역; 상기 제1 게이트와 상기 제2 게이트 사이의 타측의 상기 제1 도전형 웰 상측 일부에 형성된 제1 도전형 영역; 및 상기 제1 게이트 및 상기 제2 게이트 사이의 상기 제1 도전형 웰 위에 형성되고, 상기 제2 도전형 플로팅 영역 및 상기 제1 도전형 영역을 연결시키는 금속층을 포함한다.
실시예에 의하면, 이미지 센서의 소스 팔로워 구조를 개선함으로써 바디 이펙트 현상을 제거할 수 있고, 높은 전달 전압에서도 소스 팔로워의 높은 이득을 유지할 수 있다.
CMOS, 이미지 센서, 구동 회로, 소스 팔로워, 바디 이펙트
Description
실시예는 이미지 센서에 관한 것이다.
이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로서, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)로 구분된다.
CMOS 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.
이와 같은 CMOS 이미지 센서는 CMOS 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다. 또한, CMOS 이미지 센서는 각종 회로를 단일칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다.
도 1은 이미지 센서의 회로도이고, 도 2는 이미지 센서의 평면 레이 아웃도 이다.
도 1 및 도 2를 참조하면, 이미지 센서의 단위 화소(10)는 입사된 광에 의하여 전기신호를 발생시키는 포토 다이오드(PD)(11), 포토 다이오드(11)에서 발생된 전기신호를 축적하는 트랜스퍼 트랜지스터(Tx)(12), 트랜스퍼 트랜지스터(12)에 축적된 전기신호를 저장하는 부유 확산(FD; Floating Diffusion)층(13), 부유 확산층(13)으로 전원을 인가하는 리셋 트랜지스터(Rx)(14), 부유 확산층(13)에 전기신호가 저장됨에 따라 게이트 전위가 변화되고, 전기신호를 인가하는 억세스 트랜지스터(Ax)(15), 억세스 트랜지스터(15)에 의하여 인가된 전기신호를 출력하는 셀렉터 트랜지스터(Sx)(16)를 포함한다.
구동회로를 구성하는 상기 억세스 트랜지스터(15)의 드레인은 공통 전원(Vdd)에 연결되고, 상기 억세스 트랜지스터 및 상기 셀렉터 트랜지스터의 소스는 공통 소스로 연결된다.
또한, 상기 셀렉터 트랜지스터의 드레인은 출력단자(Vout)로 기능된다. 이와 같은 트랜지스터의 구조는 캐스캐이드 타입(cascade type)의 소스 팔로워(source follower) 구조를 이용한 것이다.
상기 소스 팔로워는 P형 서브 기판 위에 NMOS로 구성되는데, 부유 확산층(13)에 전달된 트랜스퍼 트랜지스터(12)의 신호에 의하여 공통 전원(Vdd)의 전압이 플로팅된 n형 영역(A)에 인가되고, 이로 인하여 P형 서브 기판은 상대적으로 네거티브(negative) 전압 특성을 갖는다.
따라서, 상기 소스 팔로워의 문턱 전압(Vt)이 증가하고, 신호에 대한 이 득(gain)이 감소하는 바디 이펙트(Body effect) 현상이 초래되는 문제점이 있다.
실시예는 바디 이펙트 현상을 개선하여 높은 전달 전압에서도 높은 이득을 유지할 수 있는 소스 팔로워 구조의 이미지 센서를 제공한다.
실시예에 따른 이미지 센서는 반도체 기판의 상부에 형성된 소자분리막; 상기 소자분리막 일측의 상기 반도체 기판 상부에 형성된 포토 다이오드; 상기 소자분리막 타측의 상기 반도체 기판 상부에 형성된 제1 도전형 웰; 상기 제1 도전형 웰 위에 형성된 제1 게이트 및 제2 게이트; 상기 소자분리막과 상기 제1 게이트 사이, 상기 제1 게이트와 상기 제2 게이트 사이의 일측, 상기 제2 게이트의 나머지 옆부분의 상기 제1 도전형 웰 상측 일부에 형성된 제2 도전형 플로팅 영역; 상기 제1 게이트와 상기 제2 게이트 사이의 타측의 상기 제1 도전형 웰 상측 일부에 형성된 제1 도전형 영역; 및 상기 제1 게이트 및 상기 제2 게이트 사이의 상기 제1 도전형 웰 위에 형성되고, 상기 제2 도전형 플로팅 영역 및 상기 제1 도전형 영역을 연결시키는 금속층을 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 이미지 센서의 소스 팔로워 구조를 개선함으로써 바디 이펙트 현상을 제거할 수 있다.
둘째, 이미지 센서의 바디 이펙트 현상을 제거함으로써 높은 전달 전압에서 도 소스 팔로워의 높은 이득을 유지할 수 있다.
첨부된 도면을 참조하여 실시예에 따른 이미지 센서에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 3은 실시예에 따른 이미지 센서의 구조를 개략적으로 도시한 상면도이고, 도 4는 도 3의 표시선 B-B'을 기준으로 한 실시예에 따른 이미지 센서의 측단면도이다.
도 1, 도 3 및 도 4에 도시된 이미지 센서는 다수의 화소들 중 단위 화소(Pixel, P)를 이루며, 외부의 광을 감지하는 포토 다이오드(110) 및 상기 포토 다이오드(110)에 저장된 전하들의 전송 및 출력 등을 제어하는 다수의 트랜지스터들(120, 140, 150, 170)을 포함한다.
상기 다수의 트랜지스터들은 트랜스퍼 트랜지스터(Transfer transistor)(120), 리셋 트랜지스터(Reset transistor)(140), 억세스 트랜지스터(Access transistor)(150) 및 셀렉트 트랜지스터(Select transistor)(170)를 포함한다.
상기 포토 다이오드(110)는 트랜스퍼 트랜지스터(120)의 소스와 연결되고, 트랜스퍼 트랜지스터(120)의 드레인은 리셋 트랜지스터(140)의 소스 및 억세스 트랜지스터(150)의 게이트에 연결된다.
상기 리셋 트랜지스터(140)의 드레인과 상기 억세스 트랜지스터(150)의 드레인은 전원단(Vdd)과 연결되고, 상기 억세스 트랜지스터(150)의 소스는 셀렉트 트랜지스터(170)의 소스와 공통 소스를 구성한다.
상기 억세스 트랜지스터(170)의 게이트는 선택신호를 입력받고, 드레인은 출력단(Vout)과 연결되어 전기신호를 출력한다.
상기 리셋 트랜지스터(140)의 드레인에는 전원 전압(Vdd)이 인가되고, 트랜스퍼 트랜지스터(120)의 드레인과 리셋 트랜지스터(140)의 소스 사이의 영역에는 부유 확산층(FD, floating diffusion)(130)이 형성된다.
상기 부유 확산층(130)은 억세스 트랜지스터(150)의 게이트에 접속된다.
상술한 구조의 이미지 센서(100)의 화소(P)의 동작을 간략히 설명한다.
먼저, 상기 리셋 트랜지스터(140)를 턴 온(turn on)시켜 상기 부유 확산층(130)의 전위를 상기 전원 전압(Vdd)과 동일하게 한 후에, 상기 리셋 트랜지스터(140)를 턴 오프(turn off)시킨다. 이러한 동작을 리셋 동작이라 정의한다.
외부의 광이 상기 포토 다이오드(110)에 입사되면, 상기 포토 다이오드(110)내에 전자-홀 쌍(EHP; electron-hole pair)들이 생성되어 신호 전하들이 포토 다이오드(110)내에 축적된다.
이어서, 상기 트랜스퍼 트랜지스터(120)가 턴 온됨에 따라 상기 포토 다이오드(110)내 축적된 신호 전하들은 상기 부유 확산층(130)으로 출력되어 상기 부유 확산층(130)에 저장된다.
이에 따라, 상기 부유 확산층(130)의 전위는 상기 포토 다이오드(110)에서 출력된 전하의 전하량에 비례하여 변화되고, 이로 인해 상기 억세스 트랜지스터(150)의 게이트의 전위가 변한다. 이때, 선택 신호에 의해 상기 셀렉트 트랜지스터(170)가 턴 온되면, 데이타가 출력단(Out)으로 출력된다. 데이타가 출력된 후에, 화소(P)는 다시 리셋 동작을 수행한다. 화소(P)는 이러한 과정들을 반복하여 광을 전기적 신호로 변환시켜 출력한다.
실시예는 소스 팔로워의 구조에 관한 것으로서, 이하 도 3 및 도 4를 참조하여 상기 포토 다이오드(110), 상기 셀렉트 트랜지스터(170), 상기 억세스 트랜지스터(150)의 구조에 대하여 설명한다.
이하, 경우에 따라 상기 셀렉트 트랜지스터(170), 상기 억세스 트랜지스터(150)의 영역을 "소스 팔로워"라 지칭하기로 한다.
실시예에 따른 트랜지스터들의 액티브 영역, 특히 소스 팔로워의 액티브 영역과 상기 포토 다이오드(110) 영역을 물리적으로 격리시키기 위하여 소자분리막(200)이 형성되는데, 상기 소자분리막(200)은 P형 서브 기판(210)의 상 부로부터 약 6000Å 내지 8000Å의 깊이로 깊게 형성된다.
이렇게 소자분리막(200)이 깊게 형성되는 것은 이후 상기 소스 팔로워 영역에 형성되는 N형 웰(182)과 상기 포토 다이오드(110) 사이를 격리시키기 위한 것이다.
이후, PMOS 기반의 소스 팔로워를 형성하기 위하여 상기 소자분리막(200) 일측에 N형 웰(182)을 형성한다.
이때, 상기 N형 웰(182)은 상기 소자분리막(200)보다 얕게 형성된다.
이어서, 상기 N형 웰(182) 위에 상기 셀렉트 트랜지스터(170)의 게이트, 상기 억세스 트랜지스터(150)의 게이트를 형성하고, 전원단(Vdd) 전극을 형성한다.
이후, 제1 이온주입공정을 진행하여 상기 소자분리막(200)과 상기 셀렉트 트랜지스터(170)의 게이트 사이, 상기 셀렉트 트랜지스터(170)의 게이트와 상기 억세스 트랜지스터(150)의 게이트 사이, 상기 억세스 트랜지스터(150)의 게이트와 상기 전원단(Vdd) 전극 사이의 상기 N형 웰(182) 상부에 P형 플로팅 영역(184)을 형성한다.
상기 트랜지스터들의 게이트는 게이트 절연막, 사이드월, 스페이서 등의 구조를 가질 수 있으나, 상세한 설명은 생략하기로 한다.
이어서, 도 3에 도시된 것처럼, 상기 셀렉트 트랜지스터(170)의 게이트와 상기 억세스 트랜지스터(150)의 게이트 사이의 상기 P형 플로팅 영역(184) 영역 중 일측에 제2 이온주입공정을 진행하여 N형 영역(186)을 형성한다.
이때, 상기 N형 영역(186)이 형성되면, 상기 P형 플로팅 영역(184)과 상기 N 형 영역(186)을 연결시키는 금속층(160)을 상기 셀렉트 트랜지스터(170)의 게이트와 상기 억세스 트랜지스터(150)의 게이트 사이의 상기 N형 웰(182) 위에 형성한다.
상기 N형 영역(186)과 상기 P형 플로팅 영역(184)이 상기 금속층(160)에 의하여 연결됨으로써 상기 N형 웰(182)과 상기 P형 플로팅 영역(184)의 전위(potential)가 동일하게 유지될 수 있고, 따라서 종래의 바디 이펙트 현상을 제거할 수 있다.
이하, 이미지 센서의 다른 실시예에 대하여 설명한다.
다른 실시예에 따른 이미지 센서는 전술한 이미지 센서의 구조와 거의 유사하므로 상이한 부분에 대해서만 설명하며 도 3 및 도 4의 도면부호를 그대로 사용하기로 한다.
첫째, 소자분리막(200)이 N형 서브 기판(210)의 상부로부터 약 6000Å 내지 8000Å의 깊이로 깊게 형성된다. 다른 실시예에서는 P형 서브 기판 대신 N형 서브 기판(210)이 사용된다.
둘째, NMOS 기반의 소스 팔로워를 형성하기 위하여 상기 소자분리막(200) 일측에 P형 웰(182)이 형성된다. 다른 실시예에서는 NMOS 기반이 아닌 PMOS 기반의 소스 팔로워가 형성되며, N형 웰 대신 P형 웰(182)이 형성된다. 이때, 상기 P형 웰(182)은 상기 소자분리막(200)보다 얕게 형성된다.
셋째, 상기 P형 웰(182) 위에 상기 셀렉트 트랜지스터(170)의 게이트, 상기 억세스 트랜지스터(150)의 게이트를 형성하고, 전원단(Vdd) 전극을 형성한다.
이후, 제1 이온주입공정을 진행하여 상기 소자분리막(200)과 상기 셀렉트 트랜지스터(170)의 게이트 사이, 상기 셀렉트 트랜지스터(170)의 게이트와 상기 억세스 트랜지스터(150)의 게이트 사이, 상기 억세스 트랜지스터(150)의 게이트와 상기 전원단(Vdd) 전극 사이의 상기 P형 웰(182) 상부에 N형 플로팅 영역(184)을 형성한다.
다른 실시예에서는 P형 플로팅 영역 대신 N형 플로팅 영역(184)이 형성된다.
넷째, 상기 셀렉트 트랜지스터(170)의 게이트와 상기 억세스 트랜지스터(150)의 게이트 사이의 상기 N형 플로팅 영역(184) 영역 중 일측에 제2 이온주입공정을 진행하여 P형 영역(186)을 형성한다.
다른 실시예에서는 N형 영역 대신 P형 영역(186)이 형성된다.
다섯째, 상기 P형 영역(186)이 형성되면, 상기 N형 플로팅 영역(184)과 상기 P형 영역(186)을 연결시키는 금속층(160)을 상기 셀렉트 트랜지스터(170)의 게이트와 상기 억세스 트랜지스터(150)의 게이트 사이의 상기 P형 웰(182) 위에 형성한다.
도 5는 실시예에 따른 이미지 센서의 억세스 트랜지스터의 이득 및 출력신호의 특성을 측정한 그래프이다.
도 5를 참조하면, 종래에는 상기 억세스 트랜지스터(Ax)(150)의 전달 전압이 상승하면 소스 팔로워의 게인(gain) 특성(C)과 출력신호(Vout)(D)가 저하되었으나(점선 부분), 실시예에 의하면 상기 억세스 트랜지스터(150)의 전달 전압이 상승하더라도 소스 팔로워의 게인(C) 특성과 출력신호(D)가 높게 유지됨(실선 부분)을 알 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 이미지 센서의 회로도.
도 2는 이미지 센서의 평면 레이 아웃도.
도 3은 실시예에 따른 이미지 센서의 구조를 개략적으로 도시한 상면도.
도 4는 도 3의 표시선 B-B'을 기준으로 한 실시예에 따른 이미지 센서의 측단면도.
도 5는 실시예에 따른 이미지 센서의 억세스 트랜지스터의 이득 및 출력신호의 특성을 측정한 그래프.
Claims (8)
- 제2 도전형을 갖는 반도체 기판의 상부에 형성된 소자분리막;상기 소자분리막 일측의 상기 반도체 기판 상부에 형성된 포토 다이오드;상기 소자분리막 타측의 상기 반도체 기판 상부에 형성된 제1 도전형 웰;상기 제1 도전형 웰 위에 형성된 제1 게이트 및 제2 게이트;상기 소자분리막과 상기 제1 게이트 사이, 상기 제1 게이트와 상기 제2 게이트 사이, 상기 제2 게이트의 나머지 옆부분의 상기 제1 도전형 웰 상측 일부에 형성된 제2 도전형 플로팅 영역;상기 제1 게이트와 상기 제2 게이트 사이의 상기 제2 도전형 플로팅 영역 중 일부에 형성된 제1 도전형 영역; 및상기 제1 게이트 및 상기 제2 게이트 사이의 상기 제1 도전형 웰 위에 형성되고, 상기 제2 도전형 플로팅 영역 및 상기 제1 도전형 영역을 연결시키는 금속층을 포함하는 이미지 센서.
- 제1항에 있어서, 상기 소자분리막은상기 반도체 기판의 상부로부터 6000Å 내지 8000Å의 깊이로 형성된 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서,상기 반도체 기판은 P형 서브 기판이고,상기 제1 도전형 웰은 N형 웰이며,상기 제2 도전형 플로팅 영역은 P형 플로팅 영역이고,상기 제1 도전형 영역은 N형 영역인 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서,상기 반도체 기판은 N형 서브 기판이고,상기 제1 도전형 웰은 P형 웰이며,상기 제2 도전형 플로팅 영역은 N형 플로팅 영역이고,상기 제1 도전형 영역은 P형 영역인 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서, 상기 소자분리막은상기 포토 다이오드 및 상기 제1 도전형 웰보다 깊게 형성된 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서,상기 제1 게이트는 셀렉트 트랜지스터의 게이트이고, 상기 제2 게이트는 억세스 트랜지스터의 게이트이며, 상기 셀렉트 트랜지스터 및 상기 억세스 트랜지스터는 소스 팔로워를 구성하는 것을 특징으로 하는 이미지 센서.
- 제6항에 있어서,상기 제2 게이트의 나머지 옆부분의 상기 제2 도전형 플로팅 영역 위에 형성된 전원단 전극을 더 포함하는 이미지 센서.
- 제7항에 있어서,상기 전원단 전극 옆의 상기 반도체 기판의 액티브 영역에 형성된 리셋 트랜지스터의 게이트, 상기 리셋 트랜지스터의 게이트 옆의 상기 액티브 영역에 형성된 부유 확산층, 상기 부유 확산층 옆의 상기 액티브 영역에 형성되고 상기 포토 다이오드와 접속되는 트랜스퍼 트랜지스터의 게이트를 더 포함하는 이미지 센서.
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| JP2007318093A (ja) | 2006-05-26 | 2007-12-06 | Magnachip Semiconductor Ltd | Ｃｍｏｓイメージセンサ及びその製造方法 |
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-
2009
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Patent Citations (1)
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