JP2007318093A - Cmosイメージセンサ及びその製造方法 - Google Patents

Cmosイメージセンサ及びその製造方法 Download PDF

Info

Publication number
JP2007318093A
JP2007318093A JP2007103024A JP2007103024A JP2007318093A JP 2007318093 A JP2007318093 A JP 2007318093A JP 2007103024 A JP2007103024 A JP 2007103024A JP 2007103024 A JP2007103024 A JP 2007103024A JP 2007318093 A JP2007318093 A JP 2007318093A
Authority
JP
Japan
Prior art keywords
gate electrode
ion implantation
image sensor
cmos image
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007103024A
Other languages
English (en)
Other versions
JP5358064B2 (ja
Inventor
Man-Lyun Ha
マン リュン ハ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MagnaChip Semiconductor Ltd
Original Assignee
MagnaChip Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MagnaChip Semiconductor Ltd filed Critical MagnaChip Semiconductor Ltd
Publication of JP2007318093A publication Critical patent/JP2007318093A/ja
Application granted granted Critical
Publication of JP5358064B2 publication Critical patent/JP5358064B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14643Photodiode arrays; MOS imagers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14632Wafer-level processed structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14683Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687Wafer level processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14683Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689MOS based technologies

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

【課題】フォトダイオードの大きさを維持させて、フィルファクターを減少させずに単位画素の大きさを減少させることができるCMOSイメージセンサを提供すること。
【解決手段】基板内に形成されたフォトダイオードと、前記基板上に形成された第1のゲート電極ないし第4のゲート電極と、該第1のゲート電極ないし第4のゲート電極の両側壁にそれぞれ形成されるが、前記第3のゲート電極と第4のゲート電極との間が埋め込まれるように形成されたスペーサと、前記第3のゲート電極と第4のゲート電極との間に埋め込まれたスペーサの下の前記基板内に形成された第1のイオン注入領域と、前記スペーサの間に露出した前記基板内に、前記第1のイオン注入領域よりも高い高濃度で形成された第2のイオン注入領域とを備えることを特徴とする。
【選択図】図5

Description

本発明は、半導体素子及びその製造技術に関し、特に、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ及びその製造方法に関する。
デジタルカメラは、インターネットを利用した映像通信の発展とともに、その需要が爆発的な増加傾向にある。更に、カメラが装着されたPDA(Personal Digital Assistant)、IMT−2000(International Mobile Telecommunications−2000)、CDMA(Code Division Multiple Access)端末器などのような移動通信端末器の普及の増加に伴い、小型カメラモジュールの需要も増えている。
カメラモジュールには、基本的な構成要素となるCCD(Charge Coupled Device)やCMOSイメージセンサを用いたイメージセンサモジュールが広く普及し、利用されている。イメージセンサは、カラーイメージを実現するために、外部から光を受け取って光電荷を生成及び蓄積する光感知部の上部にカラーフィルタが整列している。このようなカラーフィルタアレイCFA(Color Filter Array)は、レッドR(Red)、グリーンG(Green)、及びブルーB(Blue)又はイエロー(Yellow)、マゼンタ(Magenta)、及びシアン(Cyan)の3つのカラーからなる。通常、CMOSイメージセンサのカラーフィルタアレイには、レッドR、グリーンG、及びブルーBの3つのカラーが多く用いられる。
このようなイメージセンサは、光学映像を電気信号に変換させる半導体素子であって、前述したように、CCD及びCMOSイメージセンサが開発されて広く商用化されている。CCDは、個々のMOS(Metal Oxide Semiconductor)キャパシタが互いに非常に近接した位置にあり、かつ電荷キャリアがキャパシタに保存され移送される素子である。それに対し、CMOSイメージセンサは、制御回路及び信号処理回路を周辺回路として用いるCMOS技術を利用して画素数の分、MOSトランジスタを製造し、これを用いて順次出力を検出するスイッチング方式を採用した素子である。
しかし、CCDは、駆動方式が複雑で、電力の消費が多い。また、多くのマスク工程数を必要とするため、工程が複雑であり、シグナルプロセッシング回路をCCDチップ内に実現できず、ワンチップ(one chip)化が困難であるなど、多くの短所があり、近年は、このようなCCDの短所を克服するために、サブマイクロン(sub−micron)CMOS製造技術を利用したCMOSイメージセンサの開発に関する研究が積極的に進められている。
CMOSイメージセンサは、単位画素内にフォトダイオード及びMOSトランジスタを形成して、スイッチング方式で順に信号を検出することによりイメージを実現するようになるが、CMOS製造技術を利用するため、電力消費も少なく、マスク数も20個程度で、30〜40個のマスクを必要とするCCDの製造工程に比べ工程が極めて単純で、種々の信号処理回路とのワンチップ化が可能であって、次世代イメージセンサとして脚光を浴びている。
通常、CMOSイメージセンサは、光を感知する光感知部と、当該光感知部を介して感知された光を電気的信号に処理してデータ化するロジック回路部とから構成されており、光感度を高めるために、イメージセンサ素子全体における光感知部の面積が占める割合(fill factor、以下、フィルファクターとする)を大きくする努力が進められている。しかし、根本的にロジック回路部を除去することができないため、制限された面積下において、このような努力には限界がある。
図1は、一般的なCMOSイメージセンサの単位画素を示した回路図である。
CMOSイメージセンサの単位画素は、1つのフォトダイオードと4つのNMOSトランジスタTx、Rx、Dx、Sxとからなる。具体的には、入射される光を受光して光電荷を生成するフォトダイオードと、当該フォトダイオードで集められた光電荷をフローティング拡散領域FDに伝送するトランスファートランジスタTxと、所望の値にフローティング拡散領域FDの電位をセットし、電荷を排出してフローティング拡散領域FDをリセットさせるリセットトランジスタRxと、フローティング拡散領域FDの電圧がゲートに印加されてソースフォロワーバッファ増幅器(source follower buffer amplifier)として機能するドライブトランジスタDxと、スイッチングによりアドレッシング役割を果たすセレクトトランジスタSxとから構成される。
図2は、図1に示された一般的なCMOSイメージセンサの単位画素を簡略に示した平面図であり、図3は、図2に示された単位画素をI−I’切り取り線に沿って示した断面図である。
図2及び図3を参照して一般的なCMOSイメージセンサの製造方法を説明すると、次のとおりである。
まず、高濃度のP型不純物をドーピングしたP基板11上に低濃度P型不純物をドーピングしたPエピ層12を成長させた後、当該Pエピ層12の所定部分にSTI(Shallow Trench Isolation)法を適用して単位画素どうしの隔離のための素子分離膜13を形成する。
次いで、後続の熱処理による側面拡散を介してドライブトランジスタDx及びセレクトトランジスタSxを含めるようにPウェル14をPエピ層12の所定領域に形成する。
続いて、Pウェル14上にドライブトランジスタDx及びセレクトトランジスタSxの第3のゲート電極及び第4のゲート電極17C、17Dを形成し、Pエピ層12上にトランスファートランジスタTx及びリセットトランジスタRxの第1のゲート電極及び第2のゲート電極17A、17Bを形成する。このとき、4つのトランジスタの第1のゲート電極ないし第4のゲート電極17A、17B、17C、17Dは、ゲート酸化膜15及びポリシリコン膜16からなる。
次に、トランスファートランジスタTxの第1のゲート電極17Aの一側(フォトダイオードが形成される領域)に露出するPエピ層12に高いイオン注入エネルギーでN型不純物を用いた低濃度イオン注入処理を行ってN拡散層18を形成する。
次いで、ドライブトランジスタDx及びセレクトトランジスタSxの第3のゲート電極及び第4のゲート電極17C、17Dの両側壁に露出する基板に、N型不純物を用いた低濃度イオン注入処理を行って低濃度イオン注入領域であるLDD(Lightly Doped Drain)領域19を形成する。このとき、図示されていないが、このようなLDD領域は、トランスファートランジスタTx及びリセットトランジスタRxの第1のゲート電極及び第2のゲート電極17A、17Bの両側に露出した基板にも形成することができる。
続いて、イオン注入傾斜角を有し、P型不純物を用いた低濃度イオン注入処理を行ってLDD領域19の間に低濃度イオン注入領域であるハロー(halo)領域20を形成する。
上記において、LDD領域19及びハロー領域20を形成する理由は、トランジスタの単チャンネル化を防止するためである。
次に、トランジスタの第1のゲート電極ないし第4のゲート電極17A、17B、17C、17Dを覆うように、全体の構造上にスペーサ用絶縁膜を蒸着した後、エッチバックのような全面エッチング処理を行って第1のゲート電極ないし第4のゲート電極17A、17B、17C、17Dの両側壁にそれぞれスペーサ21を形成する。
続いて、トランスファートランジスタTxの一側に露出する基板に低いイオン注入エネルギーでP型不純物をイオン注入してN拡散層18内にP拡散層22を形成する。これにより、P拡散層22及びN拡散層18からなる浅いPN接合が形成され、Pエピ層12、P拡散層22、及びN拡散層18からなるPNP型フォトダイオードが形成される。
次いで、トランジスタの第1のゲート電極ないし第4のゲート電極17A、17B、17C、17Dの両側に露出する基板にN型不純物を用いた高濃度イオン注入処理を行って第1の高濃度イオン注入領域ないし第4の高濃度イオン注入領域23A、23B、23C、23Dを形成する。ここで、第1の高濃度イオン注入領域23Aは、フローティング拡散領域FDとなる。
続いて、金属配線、カラーフィルタ及びマイクロレンズ形成処理を行ってイメージセンサを完成する。
図4は、説明の便宜上、図3に示された「A」部のみを拡大して示した断面図である。図3及び図4に示すように、トランスファートランジスタTxの第1のゲート電極17AとリセットトランジスタRxの第2のゲート電極17Bとの間に形成された第1の高濃度イオン注入領域23Aは、フローティング拡散領域FDとして利用される。そして、リセットトランジスタRxの第2のゲート電極17BとドライブトランジスタDxの第3のゲート電極17Cとの間に形成された第2の高濃度イオン注入領域23Bは、電源電圧源VDDと接続させるためのオミックコンタクト層(omic contact layer)として利用される。そして、セレクトトランジスタSxの第4のゲート電極17Dと素子分離膜13との間に形成された第4の高濃度イオン注入領域23Dは、出力端子Voutと接続させるためのオミックコンタクト層として利用される。このように、第1の高濃度イオン注入領域ないし第4の高濃度イオン注入領域23A、23B、23Dは、その機能上、高濃度イオン注入領域として形成されなければならない。しかし、ドライブトランジスタDxの第3のゲート電極17CとセレクトトランジスタSxの第4のゲート電極17Dとの間に形成された第3の高濃度イオン注入領域23Cは、第2の高濃度イオン注入領域及び第4の高濃度イオン注入領域23B、23Dのように、オミックコンタクト層として利用されないため、敢えて、高濃度イオン注入処理により高濃度イオン注入領域として形成する必要がない。
上述したように、CMOSイメージセンサは、CMOS製造技術により製造されるため、CCDに比べて工程を単純化できるという利点がある。そして、CMOS製造技術に用いられる半導体製造装置が許す範囲内で単位画素の大きさを最小化して高密度画素を実現することができる。
ところが、CMOSイメージセンサの競争性を確保するためには、更に高い高密度画素が必要である。このように、高密度画素を実現するためには、画素の大きさを減少させなければならない。しかし、画素の大きさを減少させた場合、相対的にフォトダイオードの大きさが減少することになり、フィルファクターが減少し、結局、素子の特性が低下するという問題が生じる。
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、フォトダイオードの大きさを維持して、フィルファクターを減少させずに単位画素の大きさを減少させることができるCMOSイメージセンサを提供することにある。
本発明の他の目的は、単位画素の大きさを減少させて高密度画素を実現し、これにより、イメージセンサの高集積度を向上させることができるCMOSイメージセンサを提供することにある。
本発明の更に他の目的は、単位画素を構成する高濃度イオン注入領域から発生する漏れ電流を減少させることができるCMOSイメージセンサを提供することにある。
本発明の更に他の目的は、単位画素の大きさを増加せずにフォトダイオードの大きさを増加させ、フィルファクターを大きく向上させることができるCMOSイメージセンサを提供することにある。
本発明の更に他の目的は、上記の特性を有するCMOSイメージセンサの製造方法を提供することにある。
そこで、上記の目的を達成するための本発明によるCMOSイメージセンサは、基板内に形成されたフォトダイオードと、前記基板上に形成された第1のゲート電極ないし第4のゲート電極と、該第1のゲート電極ないし第4のゲート電極の両側壁にそれぞれ形成されるが、前記第3のゲート電極と第4のゲート電極との間が埋め込まれるように形成されたスペーサと、前記第3のゲート電極と第4のゲート電極との間に埋め込まれたスペーサの下の前記基板内に形成された第1のイオン注入領域と、前記スペーサの間に露出した前記基板内に、前記第1のイオン注入領域よりも高い高濃度で形成された第2のイオン注入領域とを備えることを特徴とする。
また、本発明によるCMOSイメージセンサは、基板内に形成されたフォトダイオードと、前記基板上に形成された第1のゲート電極ないし第3のゲート電極と、前記第1のゲート電極ないし第3のゲート電極の両側壁にそれぞれ形成されるが、前記第2のゲート電極と第3のゲート電極との間が埋め込まれるように形成されたスペーサと、前記第2のゲート電極と第3のゲート電極との間に埋め込まれたスペーサの下の前記基板内に形成された第1のイオン注入領域と、前記スペーサの間に露出した前記基板内に、前記第1のイオン注入領域よりも高い高濃度で形成された第2のイオン注入領域とを備えることを特徴とする。
なお、本発明によるCMOSイメージセンサの製造方法は、基板上に第1のゲート電極ないし第4のゲート電極を形成するステップと、前記第1のゲート電極の一側に露出する前記基板内にフォトダイオードを形成するステップと、前記第3のゲート電極と第4のゲート電極との間に露出する前記基板内に第1のイオン注入領域を形成するステップと、前記第1のゲート電極ないし第4のゲート電極の両側壁にそれぞれ形成されるが、前記第3のゲート電極と第4のゲート電極との間が埋め込まれるようにスペーサを形成するステップと、該スペーサの間に露出した前記基板内に、前記第1のイオン注入領域よりも高い高濃度で第2のイオン注入領域を形成するステップとを含むことを特徴とする。
更に、本発明によるCMOSイメージセンサの製造方法は、基板上に第1のゲート電極ないし第3のゲート電極を形成するステップと、前記第1のゲート電極の一側に露出する前記基板内にフォトダイオードを形成するステップと、前記第2のゲート電極及び第3のゲート電極の間に露出する前記基板内に第1のイオン注入領域を形成するステップと、前記第1のゲート電極ないし第3のゲート電極の両側壁にそれぞれ形成されるが、前記第2のゲート電極と第3ゲート電極との間が埋め込まれるようにスペーサを形成するステップと、前記スペーサの間に露出した前記基板内に、前記第1のイオン注入領域よりも高い高濃度で第2のイオン注入領域を形成するステップとを含むことを特徴とする。
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
また、図面において、層及び領域の厚さは、明確性を期するために誇張されているものであり、層が他の層又は基板上にあると言及された場合、それは、他の層又は基板上に直接形成されるか、又はその間に第3の層が介在し得るものである。
なお、明細書全体にわたり、同じ図面符号(参照番号)で表示された部分は、同じ構成要素を示している。
一般的なCMOSイメージセンサを用いるとき、単位画素の大きさを減少させることと係る問題を解決する1つの方法として、本発明は、一般的なCMOSイメージセンサの構造において、ドライブトランジスタDxのゲート電極とセレクトトランジスタのゲート電極との間に形成された高濃度イオン注入領域を形成しない代わりに、ゲート電極の間隔を最小化して、単位画素の大きさを一般的なCMOSイメージセンサの単位画素に比べて減少させる。また、高濃度イオン注入領域を形成せず、LDD領域19のみ設ける場合、ゲート電極の間の抵抗が増加し得るが、このような抵抗の増加は、ゲート電極の間隔をそれだけ減少させることによって十分に補償できる。
図5は、本発明の実施形態に係るCMOSイメージセンサの構造を説明するために示した断面図であり、図6は、図5に示された「B」部だけを拡大して示した断面図である。
図5及び図6に示すように、本発明の実施形態に係るCMOSイメージセンサは、ドライブトランジスタDxの第3のゲート電極117Cと、セレクトトランジスタSxの第4のゲート電極17Dとの間が後続の工程を介して形成されるスペーサ121により埋め込まれるように近接して配置される。このとき、第3のゲート電極及び第4のゲート電極117C、117Dの間隔SP2は、一番小さな値を有するようにし、例えば、線幅が80nm級以下の素子では50nm〜150nmの範囲内にする。また、第3のゲート電極及び第4のゲート電極117C、117Dの間にはLDD領域119及びハロー領域120が形成される。
このような構造を有する本発明の実施形態に係るCMOSイメージセンサの利点を説明すると、次のとおりである。
本発明は、ドライブトランジスタDxの第3のゲート電極117CとセレクトトランジスタSxの第4のゲート電極117Dとの間の間隔SP2を最小化することで、一般的なCMOSイメージセンサに比べて単位画素の大きさを減少させることができる。すなわち、セレクトトランジスタSxの第4のゲート電極117DをドライブトランジスタDxの第3のゲート電極117Cの方向に移動させて第3のゲート電極及び第4のゲート電極117C、117Dの間隔SP2を、一般的なCMOSイメージセンサのドライブトランジスタDxのゲート電極とセレクトトランジスタSxのゲート電極との間隔SP1(図4参照)(略200nm以上)よりも狭くすることにより、間隔が狭くなった分、一般的なCMOSイメージセンサに比べて単位画素の大きさを減少させることができる。
本発明は、セレクトトランジスタSxの第4のゲート電極117DをドライブトランジスタDxの第3のゲート電極117Cの方向に移動させて形成することにより、第3のゲート電極117Cが、移動された分、余裕面積を確保し、このように確保された面積の余裕によりフォトダイオードを拡張してフォトダイオードの大きさを増すことができる。つまり、本発明は、一般的なCMOSイメージセンサの単位画素と同じ面積を有する単位画素を確保し、かつ、単位画素内のフォトダイオードの大きさを増すことによってフィルファクターを向上させることができる。
本発明は、単位画素の大きさを一般的なCMOSイメージセンサの単位画素より減少させることによって高密度画素を実現でき、これにより、イメージセンサの高集積度を向上させることができる。
本発明は、ドライブトランジスタDxの第3のゲート電極117Cと、セレクトトランジスタSxの第4のゲート電極117Dとの間の基板内に高濃度イオン注入領域を形成しないことにより、一般的なCMOSイメージセンサの単位画素より高濃度イオン注入領域の個数又は面積が減少して、それだけ高濃度イオン注入領域で発生する漏れ電流を減少させることができる。
図7A〜図7Cは、図5に示された本発明の実施形態に係るCMOSイメージセンサの製造方法を示した断面図である。
まず、図7Aに示すように、Pエピ層112、素子分離膜113、Pウェル114が形成された基板111を設ける。
次いで、基板111上に予備ゲート酸化膜及び予備ポリシリコン膜を順次形成した後、ドライエッチングして各トランジスタTx、Rx、Dx、Sxの第1のゲート電極ないし第4のゲート電極117A、117B、117C、117Dを形成する。このとき、セレクトトランジスタSxの第4のゲート電極117Dは、ドライブトランジスタDxの第3のゲート電極117Cに近接するように形成する。望ましくは、第3のゲート電極及び第4のゲート電極117C、117Dの間隔(図6の「SP2」参照)が150nm以下に近接するように形成する。
続いて、トランスファートランジスタTxの第1のゲート電極117Aの一側に露出するPエピ層112に高いイオン注入エネルギーで低濃度N型不純物をイオン注入してN拡散層118を形成する。
次に、ドライブトランジスタDx及びセレクトトランジスタSxの第3のゲート電極及び第4のゲート電極117C、117Dの両側に露出するPエピ層112とPウェル114とに低濃度イオン注入処理を行ってLDD領域119を形成する。このとき、LDD領域119は、図示されていないが、トランスファートランジスタTx及びリセットトランジスタRxの第1のゲート電極及び第2のゲート電極117A、117Bの両側に露出したPエピ層112に形成することもできる。
次いで、イオン注入傾斜角を有し、P型不純物を用いた低濃度イオン注入処理を行ってLDD領域119の間に低濃度イオン注入領域であるハロー領域120を形成する。
続いて、図7Bに示すように、第1のゲート電極ないし第4のゲート電極117A、117B、117C、117Dを含む全体の構造上の段差に沿ってスペーサ用絶縁膜(図示せず)を蒸着する。このとき、スペーサ用絶縁膜は、ドライブトランジスタDxの第3のゲート電極117CとセレクトトランジスタSxのゲート電極117Dとの間を完全に埋め込むように蒸着され、他の領域は、段差面に沿って蒸着される。その理由は、ドライブトランジスタDxのゲート電極117CとセレクトトランジスタSxの第4のゲート電極117Dとの間隔が150nm以下に維持されるためである。すなわち、スペーサ用絶縁膜の蒸着処理の際、第3のゲート電極及び第4のゲート電極117C、117Dの間隔が十分に小さいため、この部位で段差面に沿って形成されず、埋め込まれる。
次に、エッチバック又はブランケットのような全面エッチング処理を行って第1のゲート電極ないし第4のゲート電極117A、117B、117C、117Dの両側壁にそれぞれスペーサ121を形成する。このとき、第3のゲート電極及び第4のゲート電極117C、117Dの間にはスペーサ121が互いに接続した構造(埋め込み構造)で形成される。このとき、スペーサ121は、単一膜又は2層以上の膜で形成することができ、望ましくは、単一膜によって処理を単純化することがよい。更に、第3のゲート電極及び第4のゲート電極117C、117Dの間隔をできるだけ最小化して、スペーサ121を単一膜としても埋め込むことができるようにして処理を単純化することができる。そして、スペーサ121は、窒化膜、酸化膜、又は酸化窒化膜のような絶縁物質で形成することができる。
図7Cに示すように、トランスファートランジスタTxの第1のゲート電極117Aの一側に露出する基板に低いイオン注入エネルギーでP型不純物をイオン注入してN拡散層118内にP拡散層122を形成する。これにより、P拡散層122及びN拡散層118からなる浅いPN接合が形成され、Pエピ層112、P拡散層122、及びN拡散層118からなるPNP型フォトダイオードPDが形成される。
続いて、N型不純物を用いた高濃度イオン注入処理を行って第1のゲート電極及び第2のゲート電極117A、117Bの間と、第2のゲート電極及び第3のゲート電極117B、117Cの間と、第4のゲート電極117Dの一側に露出する基板とに第1の高濃度イオン注入領域ないし第3の高濃度イオン注入領域123A、123B、123Cを形成する。このとき、第3のゲート電極及び第4のゲート電極117C、117Dの間にはスペーサ121が厚く埋め込まれているため、高濃度イオン注入処理の際、不純物イオンが基板内に注入されず、遮断される。つまり、第3のゲート電極及び第4のゲート電極117C、117Dの間の基板内には高濃度イオン注入領域が形成されなくなる。
その後の処理は、一般的な処理と同じであるから、ここでは、それに対する説明は省略する。
以上で説明したように、本発明によれば、次のような効果を得ることができる。
本発明によれば、一般的なCMOSイメージセンサに比べて単位画素の大きさを減少させることができる。
本発明によれば、一般的なCMOSイメージセンサの単位画素と同じ面積を有する単位画素を確保し、かつ、単位画素内のフォトダイオードの大きさを増すことによってフィルファクターを向上させることができる。
本発明によれば、単位画素の大きさを一般的なCMOSイメージセンサの単位画素よりも減少させることによって高密度画素を実現でき、これにより、イメージセンサの高集積度を向上させることができる。
本発明によれば、一般的なCMOSイメージセンサの単位画素より高濃度イオン注入領域の個数又は面積が減少し、それだけ高濃度イオン注入領域から発生する漏れ電流を減少させることができる。
本発明によれば、単位画素を構成する高濃度イオン注入領域のうち不要な領域を除去し、これにより、不要な領域が占めていた面積の分、単位画素の大きさを減少させることができる。
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。特に、本発明の実施形態では、単位画素が4つのトランジスタからなるCMOSイメージセンサについて記述されたが、本発明は、単位画素が3つのトランジスタからなるCMOSイメージセンサにも適用することができる。
一般的なCMOSイメージセンサの単位画素を示した回路図である。 図1に示されたCMOSイメージセンサの単位画素を示した平面図である。 図2に示された単位画素をI−I’切り取り線に沿って示した断面図である。 図3に示された「A」部を拡大して示した断面図である。 本発明の実施形態に係るCMOSイメージセンサの単位画素を示した断面図である。 図5に示された「B」部を拡大して示した断面図である。 図5に示されたCMOSイメージセンサの製造方法を説明するための断面図である。 図5に示されたCMOSイメージセンサの製造方法を説明するための断面図である。 図5に示されたCMOSイメージセンサの製造方法を説明するための断面図である。
符号の説明
FD フローティング拡散領域
Tx トランスファートランジスタ
Rx リセットトランジスタ
Dx ドライブトランジスタ
Sx セレクトトランジスタ
11、111 P基板
12、112 Pエピ層
13、113 素子分離膜
14、114 Pウェル
15、115 ゲート酸化膜
16、116 ポリシリコン膜
17A〜17D、117A〜117D ゲート電極
18、118 N拡散層
19、119 LDD領域
20、120 ハロー領域
21、121 スペーサ
22、122 P拡散層
23A〜23D、123A〜123D 高濃度イオン注入領域

Claims (14)

  1. 基板内に形成されたフォトダイオードと、
    前記基板上に形成された第1のゲート電極ないし第4のゲート電極と、
    該第1のゲート電極ないし第4のゲート電極の両側壁にそれぞれ形成されるが、前記第3のゲート電極と第4のゲート電極との間が埋め込まれるように形成されたスペーサと、
    前記第3のゲート電極と第4のゲート電極との間に埋め込まれたスペーサの下の前記基板内に形成された第1のイオン注入領域と、
    前記スペーサの間に露出した前記基板内に、前記第1のイオン注入領域よりも高い高濃度で形成された第2のイオン注入領域と
    を備えることを特徴とするCMOSイメージセンサ。
  2. 前記第3のゲート電極及び第4のゲート電極が、前記スペーサが前記第3のゲート電極と第4のゲート電極との間で埋め込まれる程度の間隔を有して互いに離隔されるように形成されたことを特徴とする請求項1に記載のCMOSイメージセンサ。
  3. 前記第3のゲート電極と第4のゲート電極との間隔が50nm〜150nmの範囲であることを特徴とする請求項1又は2に記載のCMOSイメージセンサ。
  4. 基板内に形成されたフォトダイオードと、
    前記基板上に形成された第1のゲート電極ないし第3のゲート電極と、
    該第1のゲート電極ないし第3のゲート電極の両側壁にそれぞれ形成されるが、前記第2のゲート電極と第3のゲート電極との間が埋め込まれるように形成されたスペーサと、
    前記第2のゲート電極と第3のゲート電極との間に埋め込まれたスペーサの下の前記基板内に形成された第1のイオン注入領域と、
    前記スペーサの間に露出した前記基板内に、前記第1のイオン注入領域よりも高い高濃度で形成された第2のイオン注入領域と
    を備えることを特徴とするCMOSイメージセンサ。
  5. 前記第2のゲート電極及び第3のゲート電極が、前記スペーサが前記第2のゲート電極と第3のゲート電極との間で埋め込まれる程度の間隔を有して互いに離隔されるように形成されることを特徴とする請求項4に記載のCMOSイメージセンサ。
  6. 前記第2のゲート電極と第3のゲート電極との間の間隔が50nm〜150nmの範囲であることを特徴とする請求項4又は5に記載のCMOSイメージセンサ。
  7. 基板上に第1のゲート電極ないし第4のゲート電極を形成するステップと、
    前記第1のゲート電極の一側に露出する前記基板内にフォトダイオードを形成するステップと、
    前記第3のゲート電極と第4のゲート電極との間に露出する前記基板内に第1のイオン注入領域を形成するステップと、
    前記第1のゲート電極ないし第4のゲート電極の両側壁にそれぞれ形成されるが、前記第3のゲート電極と第4のゲート電極との間が埋め込まれるようにスペーサを形成するステップと、
    該スペーサの間に露出した前記基板内に、前記第1のイオン注入領域よりも高い高濃度で第2のイオン注入領域を形成するステップと
    を含むことを特徴とするCMOSイメージセンサの製造方法。
  8. 前記第3のゲート電極及び第4のゲート電極が、前記スペーサが前記第3のゲート電極と第4のゲート電極との間で埋め込まれる程度の間隔を有して互いに離隔されるように形成されることを特徴とする請求項7に記載のCMOSイメージセンサの製造方法。
  9. 前記第3のゲート電極と第4のゲート電極との間隔が50nm〜150nmの範囲になるように形成されることを特徴とする請求項7又は8に記載のCMOSイメージセンサの製造方法。
  10. 前記第2のイオン注入領域が、前記スペーサを用いたイオン注入処理を行って、前記第1のゲート電極ないし第3のゲート電極の間及び前記第4のゲート電極の一側に露出する前記基板内に形成されることを特徴とする請求項8に記載のCMOSイメージセンサの製造方法。
  11. 基板上に第1のゲート電極ないし第3のゲート電極を形成するステップと、
    前記第1のゲート電極の一側に露出する前記基板内にフォトダイオードを形成するステップと、
    前記第2のゲート電極及び第3のゲート電極の間に露出する前記基板内に第1のイオン注入領域を形成するステップと、
    前記第1のゲート電極ないし第3のゲート電極の両側壁にそれぞれ形成されるが、前記第2のゲート電極と第3のゲート電極との間が埋め込まれるようにスペーサを形成するステップと、
    該スペーサの間に露出した前記基板内に、前記第1のイオン注入領域よりも高い高濃度で第2のイオン注入領域を形成するステップと
    を含むことを特徴とするCMOSイメージセンサの製造方法。
  12. 前記第2のゲート電極及び第3のゲート電極が、前記スペーサが前記第2のゲート電極と第3のゲート電極との間で埋め込まれる程度の間隔を有して互いに離隔されるように形成されることを特徴とする請求項11に記載のCMOSイメージセンサの製造方法。
  13. 前記第2のゲート電極と第3のゲート電極との間隔が50nm〜150nmの範囲になるように形成されることを特徴とする請求項11又は12に記載のCMOSイメージセンサの製造方法。
  14. 前記第2のイオン注入領域が、前記スペーサを用いたイオン注入処理を行って、前記第1のゲート電極と第2のゲート電極との間及び前記第3のゲート電極の一側に露出する前記基板内に形成されることを特徴とする請求項12に記載のCMOSイメージセンサの製造方法。
JP2007103024A 2006-05-26 2007-04-10 Cmosイメージセンサ及びその製造方法 Active JP5358064B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2006-0047703 2006-05-26
KR1020060047703A KR100757654B1 (ko) 2006-05-26 2006-05-26 시모스 이미지 센서 및 그 제조 방법

Publications (2)

Publication Number Publication Date
JP2007318093A true JP2007318093A (ja) 2007-12-06
JP5358064B2 JP5358064B2 (ja) 2013-12-04

Family

ID=38737378

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007103024A Active JP5358064B2 (ja) 2006-05-26 2007-04-10 Cmosイメージセンサ及びその製造方法

Country Status (3)

Country Link
US (1) US8154055B2 (ja)
JP (1) JP5358064B2 (ja)
KR (1) KR100757654B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100120355A (ko) * 2009-05-06 2010-11-16 주식회사 동부하이텍 이미지 센서
JP2012504332A (ja) * 2008-09-29 2012-02-16 クロステック・キャピタル,リミテッド・ライアビリティ・カンパニー トランジスタ、トランジスタを備えた画像センサ、画像センサの製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009065155A (ja) * 2007-09-06 2009-03-26 Dongbu Hitek Co Ltd イメージセンサー
KR101033347B1 (ko) * 2008-10-14 2011-05-09 주식회사 동부하이텍 이미지센서의 제조방법
US8253200B2 (en) * 2008-11-19 2012-08-28 Omnivision Technologies, Inc. Lightly-doped drains (LDD) of image sensor transistors using selective epitaxy
US20100149379A1 (en) * 2008-12-16 2010-06-17 Summa Joseph R Image sensor with three-dimensional interconnect and ccd
US8680619B2 (en) * 2010-03-16 2014-03-25 Taiwan Semiconductor Manufacturing Compnay, Ltd. Method of fabricating hybrid impact-ionization semiconductor device
BR112013029020A2 (pt) 2011-05-12 2019-10-01 Olive Medical Corp sensor de imagem com elementos de interconexão de otimização de tolerância
IN2015MN00019A (ja) 2012-07-26 2015-10-16 Olive Medical Corp
AU2014223163A1 (en) 2013-02-28 2015-08-20 Olive Medical Corporation Videostroboscopy of vocal chords with CMOS sensors
EP2967285B1 (en) 2013-03-15 2023-08-16 DePuy Synthes Products, Inc. Image sensor synchronization without input clock and data transmission clock
WO2014145248A1 (en) 2013-03-15 2014-09-18 Olive Medical Corporation Minimize image sensor i/o and conductor counts in endoscope applications

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11317512A (ja) * 1998-02-28 1999-11-16 Hyundai Electronics Ind Co Ltd Cmosイメ―ジセンサ―及びその製造方法
JP2002057221A (ja) * 2001-06-25 2002-02-22 Oki Electric Ind Co Ltd 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW471111B (en) * 2001-01-09 2002-01-01 Macronix Int Co Ltd Manufacturing method for trench
KR100365415B1 (en) * 2001-04-30 2002-12-18 Hynix Semiconductor Inc Method for manufacturing static ram cell
KR100790233B1 (ko) * 2001-12-14 2007-12-31 매그나칩 반도체 유한회사 이미지센서 제조 방법
US6841266B2 (en) * 2002-03-08 2005-01-11 Industrial Technology Research Institute Photosensitive insulating film of organic light emitting diode (OLED)
US6744084B2 (en) * 2002-08-29 2004-06-01 Micro Technology, Inc. Two-transistor pixel with buried reset channel and method of formation
JP3795846B2 (ja) * 2002-08-29 2006-07-12 富士通株式会社 半導体装置
US6909145B2 (en) * 2002-09-23 2005-06-21 International Business Machines Corporation Metal spacer gate for CMOS FET
KR101000600B1 (ko) * 2003-04-30 2010-12-10 크로스텍 캐피탈, 엘엘씨 이온주입의 시트저항 측정용 테스트패턴 및 그가 내장된씨모스 이미지 센서 및 그의 제조 방법
US7214551B2 (en) * 2003-10-14 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple gate electrode linewidth measurement and photoexposure compensation method
US6949482B2 (en) * 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
KR20050055349A (ko) * 2003-12-08 2005-06-13 삼성전자주식회사 스페이서용 감광제 및 이를 이용한 액정 표시 장치의 제조방법
KR20050093061A (ko) * 2004-03-18 2005-09-23 삼성전자주식회사 Cmos 이미지 센서 및 그 제조방법
US20050266633A1 (en) * 2004-05-28 2005-12-01 Jing-Horng Gau Method for fabricating capacitor
KR100660324B1 (ko) * 2004-07-01 2006-12-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
JP4340248B2 (ja) * 2005-03-17 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体撮像装置を製造する方法
US7271025B2 (en) * 2005-07-12 2007-09-18 Micron Technology, Inc. Image sensor with SOI substrate
US7737500B2 (en) * 2006-04-26 2010-06-15 International Business Machines Corporation CMOS diodes with dual gate conductors, and methods for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11317512A (ja) * 1998-02-28 1999-11-16 Hyundai Electronics Ind Co Ltd Cmosイメ―ジセンサ―及びその製造方法
JP2002057221A (ja) * 2001-06-25 2002-02-22 Oki Electric Ind Co Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012504332A (ja) * 2008-09-29 2012-02-16 クロステック・キャピタル,リミテッド・ライアビリティ・カンパニー トランジスタ、トランジスタを備えた画像センサ、画像センサの製造方法
US8829577B2 (en) 2008-09-29 2014-09-09 Intellectual Ventures Ii Llc Transistor, image sensor with the same, and method of manufacturing the same
KR20100120355A (ko) * 2009-05-06 2010-11-16 주식회사 동부하이텍 이미지 센서
KR101580323B1 (ko) 2009-05-06 2015-12-28 주식회사 동부하이텍 이미지 센서

Also Published As

Publication number Publication date
US20070272981A1 (en) 2007-11-29
JP5358064B2 (ja) 2013-12-04
US8154055B2 (en) 2012-04-10
KR100757654B1 (ko) 2007-09-10

Similar Documents

Publication Publication Date Title
JP5358064B2 (ja) Cmosイメージセンサ及びその製造方法
US9559131B2 (en) Solid-state imaging device and method for manufacturing solid-state imaging device, and electronic device
US7524695B2 (en) Image sensor and pixel having an optimized floating diffusion
JP5564909B2 (ja) 固体撮像装置とその製造方法、及び電子機器
JP5230058B2 (ja) 固体撮像装置およびカメラ
US20080029792A1 (en) Cmos image sensor and method for fabricating the same
JP2012044219A (ja) 固体撮像装置およびカメラ
JP2006191095A (ja) Cmosイメージセンサとその製造方法
JP4423257B2 (ja) Cmosイメージセンサとその製造方法
JP4049218B2 (ja) Cmosイメージセンサーの製造方法
KR100698100B1 (ko) 씨모스 이미지 센서 및 그 제조방법
JP2009033167A (ja) イメージセンサ及びその製造方法
JP4115446B2 (ja) Cmosイメージセンサの製造方法
KR100718776B1 (ko) 시모스 이미지센서 제조 방법
US20080048221A1 (en) Image sensor and manufacturing method thereof
KR100642451B1 (ko) 시모스 이미지 센서 및 그 제조 방법
KR20070033694A (ko) 시모스 이미지센서 제조 방법
KR100714604B1 (ko) 이미지 센서 및 그 제조방법
KR100649001B1 (ko) 씨모스 이미지 센서의 제조방법
KR20050093061A (ko) Cmos 이미지 센서 및 그 제조방법
KR20070067407A (ko) 이미지 센서 및 그 제조방법
KR20030057710A (ko) 감도개선을 위한 씨모스 이미지센서 및 그의 제조 방법
KR20070071001A (ko) 이미지 센서 및 그 제조방법
KR20070034885A (ko) 시모스 이미지센서 제조 방법
KR20080097711A (ko) 이미지 센서 및 그의 제조방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20090624

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090713

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100118

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110928

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120521

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130719

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130902

R150 Certificate of patent or registration of utility model

Ref document number: 5358064

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250