JP2007318093A - Ｃｍｏｓイメージセンサ及びその製造方法 - Google Patents
Ｃｍｏｓイメージセンサ及びその製造方法 Download PDFInfo
- Publication number
- JP2007318093A JP2007318093A JP2007103024A JP2007103024A JP2007318093A JP 2007318093 A JP2007318093 A JP 2007318093A JP 2007103024 A JP2007103024 A JP 2007103024A JP 2007103024 A JP2007103024 A JP 2007103024A JP 2007318093 A JP2007318093 A JP 2007318093A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- ion implantation
- image sensor
- cmos image
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000005468 ion implantation Methods 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 125000006850 spacer group Chemical group 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims description 30
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 24
- 239000012535 impurity Substances 0.000 description 12
- 238000012546 transfer Methods 0.000 description 10
- 238000007667 floating Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 125000001475 halogen functional group Chemical group 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14632—Wafer-level processed structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14687—Wafer level processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
【課題】フォトダイオードの大きさを維持させて、フィルファクターを減少させずに単位画素の大きさを減少させることができるＣＭＯＳイメージセンサを提供すること。
【解決手段】基板内に形成されたフォトダイオードと、前記基板上に形成された第１のゲート電極ないし第４のゲート電極と、該第１のゲート電極ないし第４のゲート電極の両側壁にそれぞれ形成されるが、前記第３のゲート電極と第４のゲート電極との間が埋め込まれるように形成されたスペーサと、前記第３のゲート電極と第４のゲート電極との間に埋め込まれたスペーサの下の前記基板内に形成された第１のイオン注入領域と、前記スペーサの間に露出した前記基板内に、前記第１のイオン注入領域よりも高い高濃度で形成された第２のイオン注入領域とを備えることを特徴とする。
【選択図】図５
【解決手段】基板内に形成されたフォトダイオードと、前記基板上に形成された第１のゲート電極ないし第４のゲート電極と、該第１のゲート電極ないし第４のゲート電極の両側壁にそれぞれ形成されるが、前記第３のゲート電極と第４のゲート電極との間が埋め込まれるように形成されたスペーサと、前記第３のゲート電極と第４のゲート電極との間に埋め込まれたスペーサの下の前記基板内に形成された第１のイオン注入領域と、前記スペーサの間に露出した前記基板内に、前記第１のイオン注入領域よりも高い高濃度で形成された第２のイオン注入領域とを備えることを特徴とする。
【選択図】図５
Description
本発明は、半導体素子及びその製造技術に関し、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ及びその製造方法に関する。
デジタルカメラは、インターネットを利用した映像通信の発展とともに、その需要が爆発的な増加傾向にある。更に、カメラが装着されたＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＩＭＴ−２０００（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ−２０００）、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）端末器などのような移動通信端末器の普及の増加に伴い、小型カメラモジュールの需要も増えている。
カメラモジュールには、基本的な構成要素となるＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）やＣＭＯＳイメージセンサを用いたイメージセンサモジュールが広く普及し、利用されている。イメージセンサは、カラーイメージを実現するために、外部から光を受け取って光電荷を生成及び蓄積する光感知部の上部にカラーフィルタが整列している。このようなカラーフィルタアレイＣＦＡ（Ｃｏｌｏｒ Ｆｉｌｔｅｒ Ａｒｒａｙ）は、レッドＲ（Ｒｅｄ）、グリーンＧ（Ｇｒｅｅｎ）、及びブルーＢ（Ｂｌｕｅ）又はイエロー（Ｙｅｌｌｏｗ）、マゼンタ（Ｍａｇｅｎｔａ）、及びシアン（Ｃｙａｎ）の３つのカラーからなる。通常、ＣＭＯＳイメージセンサのカラーフィルタアレイには、レッドＲ、グリーンＧ、及びブルーＢの３つのカラーが多く用いられる。
このようなイメージセンサは、光学映像を電気信号に変換させる半導体素子であって、前述したように、ＣＣＤ及びＣＭＯＳイメージセンサが開発されて広く商用化されている。ＣＣＤは、個々のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタが互いに非常に近接した位置にあり、かつ電荷キャリアがキャパシタに保存され移送される素子である。それに対し、ＣＭＯＳイメージセンサは、制御回路及び信号処理回路を周辺回路として用いるＣＭＯＳ技術を利用して画素数の分、ＭＯＳトランジスタを製造し、これを用いて順次出力を検出するスイッチング方式を採用した素子である。
しかし、ＣＣＤは、駆動方式が複雑で、電力の消費が多い。また、多くのマスク工程数を必要とするため、工程が複雑であり、シグナルプロセッシング回路をＣＣＤチップ内に実現できず、ワンチップ（ｏｎｅ ｃｈｉｐ）化が困難であるなど、多くの短所があり、近年は、このようなＣＣＤの短所を克服するために、サブマイクロン（ｓｕｂ−ｍｉｃｒｏｎ）ＣＭＯＳ製造技術を利用したＣＭＯＳイメージセンサの開発に関する研究が積極的に進められている。
ＣＭＯＳイメージセンサは、単位画素内にフォトダイオード及びＭＯＳトランジスタを形成して、スイッチング方式で順に信号を検出することによりイメージを実現するようになるが、ＣＭＯＳ製造技術を利用するため、電力消費も少なく、マスク数も２０個程度で、３０〜４０個のマスクを必要とするＣＣＤの製造工程に比べ工程が極めて単純で、種々の信号処理回路とのワンチップ化が可能であって、次世代イメージセンサとして脚光を浴びている。
通常、ＣＭＯＳイメージセンサは、光を感知する光感知部と、当該光感知部を介して感知された光を電気的信号に処理してデータ化するロジック回路部とから構成されており、光感度を高めるために、イメージセンサ素子全体における光感知部の面積が占める割合（ｆｉｌｌ ｆａｃｔｏｒ、以下、フィルファクターとする）を大きくする努力が進められている。しかし、根本的にロジック回路部を除去することができないため、制限された面積下において、このような努力には限界がある。
図１は、一般的なＣＭＯＳイメージセンサの単位画素を示した回路図である。
ＣＭＯＳイメージセンサの単位画素は、１つのフォトダイオードと４つのＮＭＯＳトランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘとからなる。具体的には、入射される光を受光して光電荷を生成するフォトダイオードと、当該フォトダイオードで集められた光電荷をフローティング拡散領域ＦＤに伝送するトランスファートランジスタＴｘと、所望の値にフローティング拡散領域ＦＤの電位をセットし、電荷を排出してフローティング拡散領域ＦＤをリセットさせるリセットトランジスタＲｘと、フローティング拡散領域ＦＤの電圧がゲートに印加されてソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）として機能するドライブトランジスタＤｘと、スイッチングによりアドレッシング役割を果たすセレクトトランジスタＳｘとから構成される。
図２は、図１に示された一般的なＣＭＯＳイメージセンサの単位画素を簡略に示した平面図であり、図３は、図２に示された単位画素をＩ−Ｉ’切り取り線に沿って示した断面図である。
図２及び図３を参照して一般的なＣＭＯＳイメージセンサの製造方法を説明すると、次のとおりである。
まず、高濃度のＰ型不純物をドーピングしたＰ＋基板１１上に低濃度Ｐ型不純物をドーピングしたＰ−エピ層１２を成長させた後、当該Ｐ−エピ層１２の所定部分にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を適用して単位画素どうしの隔離のための素子分離膜１３を形成する。
次いで、後続の熱処理による側面拡散を介してドライブトランジスタＤｘ及びセレクトトランジスタＳｘを含めるようにＰ−ウェル１４をＰ−エピ層１２の所定領域に形成する。
続いて、Ｐ−ウェル１４上にドライブトランジスタＤｘ及びセレクトトランジスタＳｘの第３のゲート電極及び第４のゲート電極１７Ｃ、１７Ｄを形成し、Ｐ−エピ層１２上にトランスファートランジスタＴｘ及びリセットトランジスタＲｘの第１のゲート電極及び第２のゲート電極１７Ａ、１７Ｂを形成する。このとき、４つのトランジスタの第１のゲート電極ないし第４のゲート電極１７Ａ、１７Ｂ、１７Ｃ、１７Ｄは、ゲート酸化膜１５及びポリシリコン膜１６からなる。
次に、トランスファートランジスタＴｘの第１のゲート電極１７Ａの一側（フォトダイオードが形成される領域）に露出するＰ−エピ層１２に高いイオン注入エネルギーでＮ型不純物を用いた低濃度イオン注入処理を行ってＮ−拡散層１８を形成する。
次いで、ドライブトランジスタＤｘ及びセレクトトランジスタＳｘの第３のゲート電極及び第４のゲート電極１７Ｃ、１７Ｄの両側壁に露出する基板に、Ｎ型不純物を用いた低濃度イオン注入処理を行って低濃度イオン注入領域であるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１９を形成する。このとき、図示されていないが、このようなＬＤＤ領域は、トランスファートランジスタＴｘ及びリセットトランジスタＲｘの第１のゲート電極及び第２のゲート電極１７Ａ、１７Ｂの両側に露出した基板にも形成することができる。
続いて、イオン注入傾斜角を有し、Ｐ型不純物を用いた低濃度イオン注入処理を行ってＬＤＤ領域１９の間に低濃度イオン注入領域であるハロー（ｈａｌｏ）領域２０を形成する。
上記において、ＬＤＤ領域１９及びハロー領域２０を形成する理由は、トランジスタの単チャンネル化を防止するためである。
次に、トランジスタの第１のゲート電極ないし第４のゲート電極１７Ａ、１７Ｂ、１７Ｃ、１７Ｄを覆うように、全体の構造上にスペーサ用絶縁膜を蒸着した後、エッチバックのような全面エッチング処理を行って第１のゲート電極ないし第４のゲート電極１７Ａ、１７Ｂ、１７Ｃ、１７Ｄの両側壁にそれぞれスペーサ２１を形成する。
続いて、トランスファートランジスタＴｘの一側に露出する基板に低いイオン注入エネルギーでＰ型不純物をイオン注入してＮ−拡散層１８内にＰ０拡散層２２を形成する。これにより、Ｐ０拡散層２２及びＮ−拡散層１８からなる浅いＰＮ接合が形成され、Ｐ−エピ層１２、Ｐ０拡散層２２、及びＮ−拡散層１８からなるＰＮＰ型フォトダイオードが形成される。
次いで、トランジスタの第１のゲート電極ないし第４のゲート電極１７Ａ、１７Ｂ、１７Ｃ、１７Ｄの両側に露出する基板にＮ型不純物を用いた高濃度イオン注入処理を行って第１の高濃度イオン注入領域ないし第４の高濃度イオン注入領域２３Ａ、２３Ｂ、２３Ｃ、２３Ｄを形成する。ここで、第１の高濃度イオン注入領域２３Ａは、フローティング拡散領域ＦＤとなる。
続いて、金属配線、カラーフィルタ及びマイクロレンズ形成処理を行ってイメージセンサを完成する。
図４は、説明の便宜上、図３に示された「Ａ」部のみを拡大して示した断面図である。図３及び図４に示すように、トランスファートランジスタＴｘの第１のゲート電極１７ＡとリセットトランジスタＲｘの第２のゲート電極１７Ｂとの間に形成された第１の高濃度イオン注入領域２３Ａは、フローティング拡散領域ＦＤとして利用される。そして、リセットトランジスタＲｘの第２のゲート電極１７ＢとドライブトランジスタＤｘの第３のゲート電極１７Ｃとの間に形成された第２の高濃度イオン注入領域２３Ｂは、電源電圧源ＶＤＤと接続させるためのオミックコンタクト層（ｏｍｉｃ ｃｏｎｔａｃｔ ｌａｙｅｒ）として利用される。そして、セレクトトランジスタＳｘの第４のゲート電極１７Ｄと素子分離膜１３との間に形成された第４の高濃度イオン注入領域２３Ｄは、出力端子Ｖｏｕｔと接続させるためのオミックコンタクト層として利用される。このように、第１の高濃度イオン注入領域ないし第４の高濃度イオン注入領域２３Ａ、２３Ｂ、２３Ｄは、その機能上、高濃度イオン注入領域として形成されなければならない。しかし、ドライブトランジスタＤｘの第３のゲート電極１７ＣとセレクトトランジスタＳｘの第４のゲート電極１７Ｄとの間に形成された第３の高濃度イオン注入領域２３Ｃは、第２の高濃度イオン注入領域及び第４の高濃度イオン注入領域２３Ｂ、２３Ｄのように、オミックコンタクト層として利用されないため、敢えて、高濃度イオン注入処理により高濃度イオン注入領域として形成する必要がない。
上述したように、ＣＭＯＳイメージセンサは、ＣＭＯＳ製造技術により製造されるため、ＣＣＤに比べて工程を単純化できるという利点がある。そして、ＣＭＯＳ製造技術に用いられる半導体製造装置が許す範囲内で単位画素の大きさを最小化して高密度画素を実現することができる。
ところが、ＣＭＯＳイメージセンサの競争性を確保するためには、更に高い高密度画素が必要である。このように、高密度画素を実現するためには、画素の大きさを減少させなければならない。しかし、画素の大きさを減少させた場合、相対的にフォトダイオードの大きさが減少することになり、フィルファクターが減少し、結局、素子の特性が低下するという問題が生じる。
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、フォトダイオードの大きさを維持して、フィルファクターを減少させずに単位画素の大きさを減少させることができるＣＭＯＳイメージセンサを提供することにある。
本発明の他の目的は、単位画素の大きさを減少させて高密度画素を実現し、これにより、イメージセンサの高集積度を向上させることができるＣＭＯＳイメージセンサを提供することにある。
本発明の更に他の目的は、単位画素を構成する高濃度イオン注入領域から発生する漏れ電流を減少させることができるＣＭＯＳイメージセンサを提供することにある。
本発明の更に他の目的は、単位画素の大きさを増加せずにフォトダイオードの大きさを増加させ、フィルファクターを大きく向上させることができるＣＭＯＳイメージセンサを提供することにある。
本発明の更に他の目的は、上記の特性を有するＣＭＯＳイメージセンサの製造方法を提供することにある。
そこで、上記の目的を達成するための本発明によるＣＭＯＳイメージセンサは、基板内に形成されたフォトダイオードと、前記基板上に形成された第１のゲート電極ないし第４のゲート電極と、該第１のゲート電極ないし第４のゲート電極の両側壁にそれぞれ形成されるが、前記第３のゲート電極と第４のゲート電極との間が埋め込まれるように形成されたスペーサと、前記第３のゲート電極と第４のゲート電極との間に埋め込まれたスペーサの下の前記基板内に形成された第１のイオン注入領域と、前記スペーサの間に露出した前記基板内に、前記第１のイオン注入領域よりも高い高濃度で形成された第２のイオン注入領域とを備えることを特徴とする。
また、本発明によるＣＭＯＳイメージセンサは、基板内に形成されたフォトダイオードと、前記基板上に形成された第１のゲート電極ないし第３のゲート電極と、前記第１のゲート電極ないし第３のゲート電極の両側壁にそれぞれ形成されるが、前記第２のゲート電極と第３のゲート電極との間が埋め込まれるように形成されたスペーサと、前記第２のゲート電極と第３のゲート電極との間に埋め込まれたスペーサの下の前記基板内に形成された第１のイオン注入領域と、前記スペーサの間に露出した前記基板内に、前記第１のイオン注入領域よりも高い高濃度で形成された第２のイオン注入領域とを備えることを特徴とする。
なお、本発明によるＣＭＯＳイメージセンサの製造方法は、基板上に第１のゲート電極ないし第４のゲート電極を形成するステップと、前記第１のゲート電極の一側に露出する前記基板内にフォトダイオードを形成するステップと、前記第３のゲート電極と第４のゲート電極との間に露出する前記基板内に第１のイオン注入領域を形成するステップと、前記第１のゲート電極ないし第４のゲート電極の両側壁にそれぞれ形成されるが、前記第３のゲート電極と第４のゲート電極との間が埋め込まれるようにスペーサを形成するステップと、該スペーサの間に露出した前記基板内に、前記第１のイオン注入領域よりも高い高濃度で第２のイオン注入領域を形成するステップとを含むことを特徴とする。
更に、本発明によるＣＭＯＳイメージセンサの製造方法は、基板上に第１のゲート電極ないし第３のゲート電極を形成するステップと、前記第１のゲート電極の一側に露出する前記基板内にフォトダイオードを形成するステップと、前記第２のゲート電極及び第３のゲート電極の間に露出する前記基板内に第１のイオン注入領域を形成するステップと、前記第１のゲート電極ないし第３のゲート電極の両側壁にそれぞれ形成されるが、前記第２のゲート電極と第３ゲート電極との間が埋め込まれるようにスペーサを形成するステップと、前記スペーサの間に露出した前記基板内に、前記第１のイオン注入領域よりも高い高濃度で第２のイオン注入領域を形成するステップとを含むことを特徴とする。
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
また、図面において、層及び領域の厚さは、明確性を期するために誇張されているものであり、層が他の層又は基板上にあると言及された場合、それは、他の層又は基板上に直接形成されるか、又はその間に第３の層が介在し得るものである。
なお、明細書全体にわたり、同じ図面符号（参照番号）で表示された部分は、同じ構成要素を示している。
一般的なＣＭＯＳイメージセンサを用いるとき、単位画素の大きさを減少させることと係る問題を解決する１つの方法として、本発明は、一般的なＣＭＯＳイメージセンサの構造において、ドライブトランジスタＤｘのゲート電極とセレクトトランジスタのゲート電極との間に形成された高濃度イオン注入領域を形成しない代わりに、ゲート電極の間隔を最小化して、単位画素の大きさを一般的なＣＭＯＳイメージセンサの単位画素に比べて減少させる。また、高濃度イオン注入領域を形成せず、ＬＤＤ領域１９のみ設ける場合、ゲート電極の間の抵抗が増加し得るが、このような抵抗の増加は、ゲート電極の間隔をそれだけ減少させることによって十分に補償できる。
図５は、本発明の実施形態に係るＣＭＯＳイメージセンサの構造を説明するために示した断面図であり、図６は、図５に示された「Ｂ」部だけを拡大して示した断面図である。
図５及び図６に示すように、本発明の実施形態に係るＣＭＯＳイメージセンサは、ドライブトランジスタＤｘの第３のゲート電極１１７Ｃと、セレクトトランジスタＳｘの第４のゲート電極１７Ｄとの間が後続の工程を介して形成されるスペーサ１２１により埋め込まれるように近接して配置される。このとき、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間隔ＳＰ２は、一番小さな値を有するようにし、例えば、線幅が８０ｎｍ級以下の素子では５０ｎｍ〜１５０ｎｍの範囲内にする。また、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間にはＬＤＤ領域１１９及びハロー領域１２０が形成される。
このような構造を有する本発明の実施形態に係るＣＭＯＳイメージセンサの利点を説明すると、次のとおりである。
本発明は、ドライブトランジスタＤｘの第３のゲート電極１１７ＣとセレクトトランジスタＳｘの第４のゲート電極１１７Ｄとの間の間隔ＳＰ２を最小化することで、一般的なＣＭＯＳイメージセンサに比べて単位画素の大きさを減少させることができる。すなわち、セレクトトランジスタＳｘの第４のゲート電極１１７ＤをドライブトランジスタＤｘの第３のゲート電極１１７Ｃの方向に移動させて第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間隔ＳＰ２を、一般的なＣＭＯＳイメージセンサのドライブトランジスタＤｘのゲート電極とセレクトトランジスタＳｘのゲート電極との間隔ＳＰ１（図４参照）（略２００ｎｍ以上）よりも狭くすることにより、間隔が狭くなった分、一般的なＣＭＯＳイメージセンサに比べて単位画素の大きさを減少させることができる。
本発明は、セレクトトランジスタＳｘの第４のゲート電極１１７ＤをドライブトランジスタＤｘの第３のゲート電極１１７Ｃの方向に移動させて形成することにより、第３のゲート電極１１７Ｃが、移動された分、余裕面積を確保し、このように確保された面積の余裕によりフォトダイオードを拡張してフォトダイオードの大きさを増すことができる。つまり、本発明は、一般的なＣＭＯＳイメージセンサの単位画素と同じ面積を有する単位画素を確保し、かつ、単位画素内のフォトダイオードの大きさを増すことによってフィルファクターを向上させることができる。
本発明は、単位画素の大きさを一般的なＣＭＯＳイメージセンサの単位画素より減少させることによって高密度画素を実現でき、これにより、イメージセンサの高集積度を向上させることができる。
本発明は、ドライブトランジスタＤｘの第３のゲート電極１１７Ｃと、セレクトトランジスタＳｘの第４のゲート電極１１７Ｄとの間の基板内に高濃度イオン注入領域を形成しないことにより、一般的なＣＭＯＳイメージセンサの単位画素より高濃度イオン注入領域の個数又は面積が減少して、それだけ高濃度イオン注入領域で発生する漏れ電流を減少させることができる。
図７Ａ〜図７Ｃは、図５に示された本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示した断面図である。
まず、図７Ａに示すように、Ｐ−エピ層１１２、素子分離膜１１３、Ｐ−ウェル１１４が形成された基板１１１を設ける。
次いで、基板１１１上に予備ゲート酸化膜及び予備ポリシリコン膜を順次形成した後、ドライエッチングして各トランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘの第１のゲート電極ないし第４のゲート電極１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄを形成する。このとき、セレクトトランジスタＳｘの第４のゲート電極１１７Ｄは、ドライブトランジスタＤｘの第３のゲート電極１１７Ｃに近接するように形成する。望ましくは、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間隔（図６の「ＳＰ２」参照）が１５０ｎｍ以下に近接するように形成する。
続いて、トランスファートランジスタＴｘの第１のゲート電極１１７Ａの一側に露出するＰ−エピ層１１２に高いイオン注入エネルギーで低濃度Ｎ型不純物をイオン注入してＮ−拡散層１１８を形成する。
次に、ドライブトランジスタＤｘ及びセレクトトランジスタＳｘの第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの両側に露出するＰ−エピ層１１２とＰ−ウェル１１４とに低濃度イオン注入処理を行ってＬＤＤ領域１１９を形成する。このとき、ＬＤＤ領域１１９は、図示されていないが、トランスファートランジスタＴｘ及びリセットトランジスタＲｘの第１のゲート電極及び第２のゲート電極１１７Ａ、１１７Ｂの両側に露出したＰ−エピ層１１２に形成することもできる。
次いで、イオン注入傾斜角を有し、Ｐ型不純物を用いた低濃度イオン注入処理を行ってＬＤＤ領域１１９の間に低濃度イオン注入領域であるハロー領域１２０を形成する。
続いて、図７Ｂに示すように、第１のゲート電極ないし第４のゲート電極１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄを含む全体の構造上の段差に沿ってスペーサ用絶縁膜（図示せず）を蒸着する。このとき、スペーサ用絶縁膜は、ドライブトランジスタＤｘの第３のゲート電極１１７ＣとセレクトトランジスタＳｘのゲート電極１１７Ｄとの間を完全に埋め込むように蒸着され、他の領域は、段差面に沿って蒸着される。その理由は、ドライブトランジスタＤｘのゲート電極１１７ＣとセレクトトランジスタＳｘの第４のゲート電極１１７Ｄとの間隔が１５０ｎｍ以下に維持されるためである。すなわち、スペーサ用絶縁膜の蒸着処理の際、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間隔が十分に小さいため、この部位で段差面に沿って形成されず、埋め込まれる。
次に、エッチバック又はブランケットのような全面エッチング処理を行って第１のゲート電極ないし第４のゲート電極１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄの両側壁にそれぞれスペーサ１２１を形成する。このとき、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間にはスペーサ１２１が互いに接続した構造（埋め込み構造）で形成される。このとき、スペーサ１２１は、単一膜又は２層以上の膜で形成することができ、望ましくは、単一膜によって処理を単純化することがよい。更に、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間隔をできるだけ最小化して、スペーサ１２１を単一膜としても埋め込むことができるようにして処理を単純化することができる。そして、スペーサ１２１は、窒化膜、酸化膜、又は酸化窒化膜のような絶縁物質で形成することができる。
図７Ｃに示すように、トランスファートランジスタＴｘの第１のゲート電極１１７Ａの一側に露出する基板に低いイオン注入エネルギーでＰ型不純物をイオン注入してＮ−拡散層１１８内にＰ０拡散層１２２を形成する。これにより、Ｐ０拡散層１２２及びＮ−拡散層１１８からなる浅いＰＮ接合が形成され、Ｐ−エピ層１１２、Ｐ０拡散層１２２、及びＮ−拡散層１１８からなるＰＮＰ型フォトダイオードＰＤが形成される。
続いて、Ｎ型不純物を用いた高濃度イオン注入処理を行って第１のゲート電極及び第２のゲート電極１１７Ａ、１１７Ｂの間と、第２のゲート電極及び第３のゲート電極１１７Ｂ、１１７Ｃの間と、第４のゲート電極１１７Ｄの一側に露出する基板とに第１の高濃度イオン注入領域ないし第３の高濃度イオン注入領域１２３Ａ、１２３Ｂ、１２３Ｃを形成する。このとき、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間にはスペーサ１２１が厚く埋め込まれているため、高濃度イオン注入処理の際、不純物イオンが基板内に注入されず、遮断される。つまり、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間の基板内には高濃度イオン注入領域が形成されなくなる。
その後の処理は、一般的な処理と同じであるから、ここでは、それに対する説明は省略する。
以上で説明したように、本発明によれば、次のような効果を得ることができる。
本発明によれば、一般的なＣＭＯＳイメージセンサに比べて単位画素の大きさを減少させることができる。
本発明によれば、一般的なＣＭＯＳイメージセンサの単位画素と同じ面積を有する単位画素を確保し、かつ、単位画素内のフォトダイオードの大きさを増すことによってフィルファクターを向上させることができる。
本発明によれば、単位画素の大きさを一般的なＣＭＯＳイメージセンサの単位画素よりも減少させることによって高密度画素を実現でき、これにより、イメージセンサの高集積度を向上させることができる。
本発明によれば、一般的なＣＭＯＳイメージセンサの単位画素より高濃度イオン注入領域の個数又は面積が減少し、それだけ高濃度イオン注入領域から発生する漏れ電流を減少させることができる。
本発明によれば、単位画素を構成する高濃度イオン注入領域のうち不要な領域を除去し、これにより、不要な領域が占めていた面積の分、単位画素の大きさを減少させることができる。
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。特に、本発明の実施形態では、単位画素が４つのトランジスタからなるＣＭＯＳイメージセンサについて記述されたが、本発明は、単位画素が３つのトランジスタからなるＣＭＯＳイメージセンサにも適用することができる。
ＦＤ フローティング拡散領域
Ｔｘ トランスファートランジスタ
Ｒｘ リセットトランジスタ
Ｄｘ ドライブトランジスタ
Ｓｘ セレクトトランジスタ
１１、１１１ Ｐ＋基板
１２、１１２ Ｐ−エピ層
１３、１１３ 素子分離膜
１４、１１４ Ｐ−ウェル
１５、１１５ ゲート酸化膜
１６、１１６ ポリシリコン膜
１７Ａ〜１７Ｄ、１１７Ａ〜１１７Ｄ ゲート電極
１８、１１８ Ｎ−拡散層
１９、１１９ ＬＤＤ領域
２０、１２０ ハロー領域
２１、１２１ スペーサ
２２、１２２ Ｐ０拡散層
２３Ａ〜２３Ｄ、１２３Ａ〜１２３Ｄ 高濃度イオン注入領域
Ｔｘ トランスファートランジスタ
Ｒｘ リセットトランジスタ
Ｄｘ ドライブトランジスタ
Ｓｘ セレクトトランジスタ
１１、１１１ Ｐ＋基板
１２、１１２ Ｐ−エピ層
１３、１１３ 素子分離膜
１４、１１４ Ｐ−ウェル
１５、１１５ ゲート酸化膜
１６、１１６ ポリシリコン膜
１７Ａ〜１７Ｄ、１１７Ａ〜１１７Ｄ ゲート電極
１８、１１８ Ｎ−拡散層
１９、１１９ ＬＤＤ領域
２０、１２０ ハロー領域
２１、１２１ スペーサ
２２、１２２ Ｐ０拡散層
２３Ａ〜２３Ｄ、１２３Ａ〜１２３Ｄ 高濃度イオン注入領域
Claims (14)
- 基板内に形成されたフォトダイオードと、
前記基板上に形成された第１のゲート電極ないし第４のゲート電極と、
該第１のゲート電極ないし第４のゲート電極の両側壁にそれぞれ形成されるが、前記第３のゲート電極と第４のゲート電極との間が埋め込まれるように形成されたスペーサと、
前記第３のゲート電極と第４のゲート電極との間に埋め込まれたスペーサの下の前記基板内に形成された第１のイオン注入領域と、
前記スペーサの間に露出した前記基板内に、前記第１のイオン注入領域よりも高い高濃度で形成された第２のイオン注入領域と
を備えることを特徴とするＣＭＯＳイメージセンサ。 - 前記第３のゲート電極及び第４のゲート電極が、前記スペーサが前記第３のゲート電極と第４のゲート電極との間で埋め込まれる程度の間隔を有して互いに離隔されるように形成されたことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
- 前記第３のゲート電極と第４のゲート電極との間隔が５０ｎｍ〜１５０ｎｍの範囲であることを特徴とする請求項１又は２に記載のＣＭＯＳイメージセンサ。
- 基板内に形成されたフォトダイオードと、
前記基板上に形成された第１のゲート電極ないし第３のゲート電極と、
該第１のゲート電極ないし第３のゲート電極の両側壁にそれぞれ形成されるが、前記第２のゲート電極と第３のゲート電極との間が埋め込まれるように形成されたスペーサと、
前記第２のゲート電極と第３のゲート電極との間に埋め込まれたスペーサの下の前記基板内に形成された第１のイオン注入領域と、
前記スペーサの間に露出した前記基板内に、前記第１のイオン注入領域よりも高い高濃度で形成された第２のイオン注入領域と
を備えることを特徴とするＣＭＯＳイメージセンサ。 - 前記第２のゲート電極及び第３のゲート電極が、前記スペーサが前記第２のゲート電極と第３のゲート電極との間で埋め込まれる程度の間隔を有して互いに離隔されるように形成されることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
- 前記第２のゲート電極と第３のゲート電極との間の間隔が５０ｎｍ〜１５０ｎｍの範囲であることを特徴とする請求項４又は５に記載のＣＭＯＳイメージセンサ。
- 基板上に第１のゲート電極ないし第４のゲート電極を形成するステップと、
前記第１のゲート電極の一側に露出する前記基板内にフォトダイオードを形成するステップと、
前記第３のゲート電極と第４のゲート電極との間に露出する前記基板内に第１のイオン注入領域を形成するステップと、
前記第１のゲート電極ないし第４のゲート電極の両側壁にそれぞれ形成されるが、前記第３のゲート電極と第４のゲート電極との間が埋め込まれるようにスペーサを形成するステップと、
該スペーサの間に露出した前記基板内に、前記第１のイオン注入領域よりも高い高濃度で第２のイオン注入領域を形成するステップと
を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。 - 前記第３のゲート電極及び第４のゲート電極が、前記スペーサが前記第３のゲート電極と第４のゲート電極との間で埋め込まれる程度の間隔を有して互いに離隔されるように形成されることを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
- 前記第３のゲート電極と第４のゲート電極との間隔が５０ｎｍ〜１５０ｎｍの範囲になるように形成されることを特徴とする請求項７又は８に記載のＣＭＯＳイメージセンサの製造方法。
- 前記第２のイオン注入領域が、前記スペーサを用いたイオン注入処理を行って、前記第１のゲート電極ないし第３のゲート電極の間及び前記第４のゲート電極の一側に露出する前記基板内に形成されることを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
- 基板上に第１のゲート電極ないし第３のゲート電極を形成するステップと、
前記第１のゲート電極の一側に露出する前記基板内にフォトダイオードを形成するステップと、
前記第２のゲート電極及び第３のゲート電極の間に露出する前記基板内に第１のイオン注入領域を形成するステップと、
前記第１のゲート電極ないし第３のゲート電極の両側壁にそれぞれ形成されるが、前記第２のゲート電極と第３のゲート電極との間が埋め込まれるようにスペーサを形成するステップと、
該スペーサの間に露出した前記基板内に、前記第１のイオン注入領域よりも高い高濃度で第２のイオン注入領域を形成するステップと
を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。 - 前記第２のゲート電極及び第３のゲート電極が、前記スペーサが前記第２のゲート電極と第３のゲート電極との間で埋め込まれる程度の間隔を有して互いに離隔されるように形成されることを特徴とする請求項１１に記載のＣＭＯＳイメージセンサの製造方法。
- 前記第２のゲート電極と第３のゲート電極との間隔が５０ｎｍ〜１５０ｎｍの範囲になるように形成されることを特徴とする請求項１１又は１２に記載のＣＭＯＳイメージセンサの製造方法。
- 前記第２のイオン注入領域が、前記スペーサを用いたイオン注入処理を行って、前記第１のゲート電極と第２のゲート電極との間及び前記第３のゲート電極の一側に露出する前記基板内に形成されることを特徴とする請求項１２に記載のＣＭＯＳイメージセンサの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2006-0047703 | 2006-05-26 | ||
| KR1020060047703A KR100757654B1 (ko) | 2006-05-26 | 2006-05-26 | 시모스 이미지 센서 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007318093A true JP2007318093A (ja) | 2007-12-06 |
| JP5358064B2 JP5358064B2 (ja) | 2013-12-04 |
Family
ID=38737378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007103024A Active JP5358064B2 (ja) | 2006-05-26 | 2007-04-10 | Ｃｍｏｓイメージセンサ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8154055B2 (ja) |
| JP (1) | JP5358064B2 (ja) |
| KR (1) | KR100757654B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100120355A (ko) * | 2009-05-06 | 2010-11-16 | 주식회사 동부하이텍 | 이미지 센서 |
| JP2012504332A (ja) * | 2008-09-29 | 2012-02-16 | クロステック・キャピタル，リミテッド・ライアビリティ・カンパニー | トランジスタ、トランジスタを備えた画像センサ、画像センサの製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065155A (ja) * | 2007-09-06 | 2009-03-26 | Dongbu Hitek Co Ltd | イメージセンサー |
| KR101033347B1 (ko) * | 2008-10-14 | 2011-05-09 | 주식회사 동부하이텍 | 이미지센서의 제조방법 |
| US8253200B2 (en) * | 2008-11-19 | 2012-08-28 | Omnivision Technologies, Inc. | Lightly-doped drains (LDD) of image sensor transistors using selective epitaxy |
| US20100149379A1 (en) * | 2008-12-16 | 2010-06-17 | Summa Joseph R | Image sensor with three-dimensional interconnect and ccd |
| US8680619B2 (en) * | 2010-03-16 | 2014-03-25 | Taiwan Semiconductor Manufacturing Compnay, Ltd. | Method of fabricating hybrid impact-ionization semiconductor device |
| BR112013029020A2 (pt) | 2011-05-12 | 2019-10-01 | Olive Medical Corp | sensor de imagem com elementos de interconexão de otimização de tolerância |
| IN2015MN00019A (ja) | 2012-07-26 | 2015-10-16 | Olive Medical Corp | |
| AU2014223163A1 (en) | 2013-02-28 | 2015-08-20 | Olive Medical Corporation | Videostroboscopy of vocal chords with CMOS sensors |
| EP2967285B1 (en) | 2013-03-15 | 2023-08-16 | DePuy Synthes Products, Inc. | Image sensor synchronization without input clock and data transmission clock |
| WO2014145248A1 (en) | 2013-03-15 | 2014-09-18 | Olive Medical Corporation | Minimize image sensor i/o and conductor counts in endoscope applications |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11317512A (ja) * | 1998-02-28 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | Ｃｍｏｓイメ―ジセンサ―及びその製造方法 |
| JP2002057221A (ja) * | 2001-06-25 | 2002-02-22 | Oki Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW471111B (en) * | 2001-01-09 | 2002-01-01 | Macronix Int Co Ltd | Manufacturing method for trench |
| KR100365415B1 (en) * | 2001-04-30 | 2002-12-18 | Hynix Semiconductor Inc | Method for manufacturing static ram cell |
| KR100790233B1 (ko) * | 2001-12-14 | 2007-12-31 | 매그나칩 반도체 유한회사 | 이미지센서 제조 방법 |
| US6841266B2 (en) * | 2002-03-08 | 2005-01-11 | Industrial Technology Research Institute | Photosensitive insulating film of organic light emitting diode (OLED) |
| US6744084B2 (en) * | 2002-08-29 | 2004-06-01 | Micro Technology, Inc. | Two-transistor pixel with buried reset channel and method of formation |
| JP3795846B2 (ja) * | 2002-08-29 | 2006-07-12 | 富士通株式会社 | 半導体装置 |
| US6909145B2 (en) * | 2002-09-23 | 2005-06-21 | International Business Machines Corporation | Metal spacer gate for CMOS FET |
| KR101000600B1 (ko) * | 2003-04-30 | 2010-12-10 | 크로스텍 캐피탈, 엘엘씨 | 이온주입의 시트저항 측정용 테스트패턴 및 그가 내장된씨모스 이미지 센서 및 그의 제조 방법 |
| US7214551B2 (en) * | 2003-10-14 | 2007-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multiple gate electrode linewidth measurement and photoexposure compensation method |
| US6949482B2 (en) * | 2003-12-08 | 2005-09-27 | Intel Corporation | Method for improving transistor performance through reducing the salicide interface resistance |
| KR20050055349A (ko) * | 2003-12-08 | 2005-06-13 | 삼성전자주식회사 | 스페이서용 감광제 및 이를 이용한 액정 표시 장치의 제조방법 |
| KR20050093061A (ko) * | 2004-03-18 | 2005-09-23 | 삼성전자주식회사 | Ｃｍｏｓ 이미지 센서 및 그 제조방법 |
| US20050266633A1 (en) * | 2004-05-28 | 2005-12-01 | Jing-Horng Gau | Method for fabricating capacitor |
| KR100660324B1 (ko) * | 2004-07-01 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조방법 |
| JP4340248B2 (ja) * | 2005-03-17 | 2009-10-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体撮像装置を製造する方法 |
| US7271025B2 (en) * | 2005-07-12 | 2007-09-18 | Micron Technology, Inc. | Image sensor with SOI substrate |
| US7737500B2 (en) * | 2006-04-26 | 2010-06-15 | International Business Machines Corporation | CMOS diodes with dual gate conductors, and methods for forming the same |
-
2006
- 2006-05-26 KR KR1020060047703A patent/KR100757654B1/ko not_active IP Right Cessation
-
2007
- 2007-04-04 US US11/730,853 patent/US8154055B2/en active Active
- 2007-04-10 JP JP2007103024A patent/JP5358064B2/ja active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11317512A (ja) * | 1998-02-28 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | Ｃｍｏｓイメ―ジセンサ―及びその製造方法 |
| JP2002057221A (ja) * | 2001-06-25 | 2002-02-22 | Oki Electric Ind Co Ltd | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012504332A (ja) * | 2008-09-29 | 2012-02-16 | クロステック・キャピタル，リミテッド・ライアビリティ・カンパニー | トランジスタ、トランジスタを備えた画像センサ、画像センサの製造方法 |
| US8829577B2 (en) | 2008-09-29 | 2014-09-09 | Intellectual Ventures Ii Llc | Transistor, image sensor with the same, and method of manufacturing the same |
| KR20100120355A (ko) * | 2009-05-06 | 2010-11-16 | 주식회사 동부하이텍 | 이미지 센서 |
| KR101580323B1 (ko) | 2009-05-06 | 2015-12-28 | 주식회사 동부하이텍 | 이미지 센서 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070272981A1 (en) | 2007-11-29 |
| JP5358064B2 (ja) | 2013-12-04 |
| US8154055B2 (en) | 2012-04-10 |
| KR100757654B1 (ko) | 2007-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5358064B2 (ja) | Ｃｍｏｓイメージセンサ及びその製造方法 | |
| US9559131B2 (en) | Solid-state imaging device and method for manufacturing solid-state imaging device, and electronic device | |
| US7524695B2 (en) | Image sensor and pixel having an optimized floating diffusion | |
| JP5564909B2 (ja) | 固体撮像装置とその製造方法、及び電子機器 | |
| JP5230058B2 (ja) | 固体撮像装置およびカメラ | |
| US20080029792A1 (en) | Cmos image sensor and method for fabricating the same | |
| JP2012044219A (ja) | 固体撮像装置およびカメラ | |
| JP2006191095A (ja) | Ｃｍｏｓイメージセンサとその製造方法 | |
| JP4423257B2 (ja) | Ｃｍｏｓイメージセンサとその製造方法 | |
| JP4049218B2 (ja) | Ｃｍｏｓイメージセンサーの製造方法 | |
| KR100698100B1 (ko) | 씨모스 이미지 센서 및 그 제조방법 | |
| JP2009033167A (ja) | イメージセンサ及びその製造方法 | |
| JP4115446B2 (ja) | Ｃｍｏｓイメージセンサの製造方法 | |
| KR100718776B1 (ko) | 시모스 이미지센서 제조 방법 | |
| US20080048221A1 (en) | Image sensor and manufacturing method thereof | |
| KR100642451B1 (ko) | 시모스 이미지 센서 및 그 제조 방법 | |
| KR20070033694A (ko) | 시모스 이미지센서 제조 방법 | |
| KR100714604B1 (ko) | 이미지 센서 및 그 제조방법 | |
| KR100649001B1 (ko) | 씨모스 이미지 센서의 제조방법 | |
| KR20050093061A (ko) | Ｃｍｏｓ 이미지 센서 및 그 제조방법 | |
| KR20070067407A (ko) | 이미지 센서 및 그 제조방법 | |
| KR20030057710A (ko) | 감도개선을 위한 씨모스 이미지센서 및 그의 제조 방법 | |
| KR20070071001A (ko) | 이미지 센서 및 그 제조방법 | |
| KR20070034885A (ko) | 시모스 이미지센서 제조 방법 | |
| KR20080097711A (ko) | 이미지 센서 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20090624 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090713 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100118 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110928 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120521 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121002 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130719 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130902 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5358064 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |