JP4340248B2 - 半導体撮像装置を製造する方法 - Google Patents
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Description
半導体基板に、複数の第1の活性領域、複数の第2の活性領域を画定する素子分離領域を形成し、
前記複数の第1の活性領域に対し、マスクを用いたイオン注入によりホトダイオードの電荷蓄積領域を形成し、
前記複数の第1の活性領域、複数の第2の活性領域の表面にゲート絶縁膜を形成し、その上にゲート電極層を堆積し、
マスクを用いて前記ゲート電極層をエッチングして、前記第1の活性領域に前記電荷蓄積領域に隣接するトランスファゲート、前記第2の活性領域に電荷読出し回路の複数のトランジスタのゲート電極を形成し、
前記第2の活性領域において、前記ゲート電極両側にイオン注入によりソース/ドレインを形成し、
前記第1の活性領域において、前記トランスファゲートに関して前記電荷蓄積領域と逆側にイオン注入によりフローティングディフュージョンを形成し、
前記トランスファゲート、前記ゲート電極を覆って、前記半導体基板上に酸化シリコン膜を堆積し、
前記第2の活性領域の少なくとも一部のトランジスタを含む領域において前記酸化シリコン膜に対して異方性エッチングを行い、前記ゲート電極側壁上にサイドウォールを残し、
前記第1の活性領域の前記酸化シリコン膜、前記第2の活性領域の前記サイドウォールを覆って、前記半導体基板上に窒化シリコン膜を堆積し、
前記第1の活性領域の前記電荷蓄積領域の少なくとも一部上方の前記窒化シリコン膜をエッチングして除去し、前記電荷蓄積領域は前記酸化シリコン膜で保護した状態で、前記窒化シリコン膜に開口を形成し、
前記窒化シリコン膜を覆って前記半導体基板上に層間絶縁膜を形成し、
前記第1の活性領域においては前記層間絶縁膜、前記窒化シリコン膜、前記酸化シリコン膜をエッチして前記フローティングディフュージョンに対して位置合わせ余裕を取ったコンタクト孔を形成し、前記第2の活性領域の前記少なくとも一部のトランジスタを含む領域においては前記窒化シリコン膜をエッチストッパとして前記層間絶縁膜をエッチし、続いて前記窒化シリコン膜をエッチして、前記少なくとも一部のトランジスタのソース/ドレインにボーダレスコンタクトを形成するコンタクト孔を形成し、
前記コンタクト孔に導電性プラグを埋込み、
前記層間絶縁膜上に、2つの前記第1の活性領域のフローティングディフュージョンを1つの前記第2の活性領域の少なくとも1つのトランジスタに接続する配線を形成し、
半導体撮像装置を製造する方法
が提供される。
図2Aは、2ピクセル分の等価回路を示す。ホトダイオードPD1とPD2とが2つの光電変換素子を形成している。ホトダイオードPD1、PD2は、トランスファゲートTG1、TG2を介してフローティングデフュージョンFD1、FD2に結合されている。これら2つのピクセルに対し、1つの電荷読出し回路が形成されている。すなわち、フローティングデフュージョンFD1とFD2が接続され、ソースフォロアトランジスタSFTのゲート電極に接続されると共に、リセットトランジスタRSTを介してリセット用に電圧ラインVRLに接続される。ソースフォロアトランジスタSFTのドレインは、電圧ラインVRLに接続され、ソースはセレクトトランジスタSLTを介して信号読出しラインSGLに接続される。セレクトトランジスタSLTのゲートは、第1のセレクト信号SL1及び第2のセレクト信号SL2を共に受ける。トランスファゲートTG1とTG2とは同時にオンとなることはないため、ホトダイオードPD1か、ホトダイオードPD2の電荷が択一的に読み出される。
約750℃の高温CVDによりHTO酸化シリコン膜24を、厚さ約100nm堆積する。ホトダイオード、フローティングデフュージョンFD、リセットトランジスタRSTを覆うレジストパターンRP6を形成し、リアクティブイオンエッチング(RIE)により、酸化シリコン膜24を異方性エッチングする。ゲート電極側壁上にのみ、サイドウォールスペーサSWを残す。その後レジストパターンRP6は除去する。この工程により、電荷読出し回路及び周辺回路の所要トランジスタのゲート電極側壁上にはサイドウォールスペーサSWが形成され、ホトダイオード及びフローティングデフュージョン、リセットトランジスタの表面は、シリサイド工程のマスクとして機能する酸化シリコン膜24で覆われる。酸化シリコン膜24は、その後のエッチングにおける保護膜としても機能する。
なお、上述のサンプルにおいては、第3金属配線50がホトダイオードPD上に開口を有し、他の領域を遮蔽する光遮蔽膜として機能するが、カラーフィルタやマイクロレンズは作成しなかった。これらを作成することも当然可能である。
行列状に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第1領域と、ゲート電極、ソース/ドレインを備えたトランジスタを含む第2領域とを有する、半導体基板と、
前記半導体基板上方に形成され、前記第1領域の電荷蓄積領域の表面を覆うと共に、前記第2領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第1酸化シリコン膜と、
前記第1酸化シリコン膜上方に形成され、前記第2領域でソース/ドレインを覆い、前記第1領域で前記電荷蓄積領域上方の少なくとも一部に開口を有する窒化シリコン膜と、
を有する半導体撮像装置。
(付記2)(2)
前記第2領域の前記少なくとも一部のトランジスタのソース/ドレイン上方で前記窒化シリコン膜を貫通してボーダレスコンタクトを形成する導電性プラグをさらに有する付記1記載の半導体撮像装置。
前記第2領域の前記少なくとも一部のトランジスタのソース/ドレインと前記窒化シリコン膜との間に形成された厚さ30nm以下の第2酸化シリコン膜をさらに有する付記1または2記載の半導体撮像装置。
前記第2領域の前記少なくとも一部のトランジスタのソース/ドレイン上に形成されたシリサイド層をさらに有し、前記第1領域はシリサイド層を有さない付記1〜3のいずれか1項記載の半導体撮像装置。
前記第1領域が、前記第1酸化シリコン層と前記窒化シリコン層との積層を含む部分を有する付記1〜4のいずれか1項記載の半導体撮像装置。
前記開口が前記フローティングディフュージョンの少なくとも一部上方を含む付記1〜5のいずれか1項記載の半導体撮像装置。
行列状に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第1領域と、ゲート電極、ソース/ドレインを備えたトランジスタを含む第2領域とを有する半導体基板と、
前記半導体基板上方に形成され、前記第1領域の表面を覆うと共に、前記第2領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第1窒化シリコン膜と、
前記第1窒化シリコン膜上方に形成され、前記第2領域の前記少なくとも一部のトランジスタのソース/ドレインを覆う第2窒化シリコン膜と、
前記第2領域の前記少なくとも一部のトランジスタのソース/ドレイン上方で前記第2の窒化シリコン膜を貫通してボーダレスコンタクトを形成する導電性プラグと、
を有する半導体撮像装置。
前記第1、第2の窒化シリコン膜の少なくとも一方は、550℃以下の低圧(LP)CVDで形成された膜である付記7記載の半導体撮像装置。
前記第2領域の前記少なくとも一部のトランジスタのソース/ドレインと前記第2窒化シリコン膜との間に形成された厚さ30nm以下の酸化シリコン膜をさらに有する付記7または8記載の半導体撮像装置。
前記第2領域の前記少なくとも一部のトランジスタのソース/ドレイン上に形成されたシリサイド層をさらに有し、前記第1領域はシリサイド層を有さない付記7〜9のいずれか1項記載の半導体撮像装置。
行列状に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第1領域と、ゲート電極、ソース/ドレインを備えたトランジスタで構成し、前記電荷蓄積領域から前記フローティングディフュージョンへ転送された電荷を検出する電荷検出回路を含む第2領域とを有する、半導体基板と、
前記半導体基板上方に形成され、前記第1領域の電荷蓄積領域の表面を覆うと共に、前記第2領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第1の絶縁膜と、
前記第1の絶縁膜上方に形成され、前記第2領域で前記少なくとも一部のトランジスタのソース/ドレインを覆う第2の絶縁膜と、
を有する半導体撮像装置。
前記第1の絶縁膜と第2の絶縁膜とは材料が異なる付記11記載の半導体撮像装置。
前記第1の絶縁膜が酸化シリコン膜であり、前記第2の絶縁膜が窒化シリコン膜である付記12記載の半導体撮像装置。
前記第2の絶縁膜は、前記第1領域の前記電荷蓄積領域上方の少なくとも一部に開口を有する付記11〜13のいずれか1項記載の半導体撮像装置。
前記第1の絶縁膜と前記第2の絶縁膜とが窒化シリコン、又は酸化窒化シリコンで形成されている付記11記載の半導体撮像装置。
前記第2領域の前記少なくとも一部のトランジスタのソース/ドレイン上方で前記第2の絶縁膜を貫通してボーダレスコンタクトを形成する導電性プラグをさらに有する付記11〜15のいずれか1項記載の半導体撮像装置。
前記第2領域の前記少なくとも一部のトランジスタのソース/ドレイン上に形成されたシリサイド層をさらに有し、前記第1領域はシリサイド層を有さない付記11〜16のいずれか1項記載の半導体撮像装置。
TG トランスファゲート
FD フローティングディフュージョン
RST リセットトランジスタ
SFT ソースフォロワトランジスタ
SLT セレクトトランジスタ
VR リセット電圧
PX ピクセル
TL トランスファライン
SL セレクトライン
RL リセットライン
VRL 電圧ライン
SGL 信号読み出しライン
PW pウェル
NW nウェル
SW サイドウォールスペーサ
G ゲート
10 シリコン基板
11 シャロートレンチアイソレーション(STI)
13 ゲート絶縁膜(酸化シリコン膜)
15 多結晶シリコン膜(ゲート電極)
16 低濃度ソース/ドレイン領域(エクステンション)
17 高濃度ソース/ドレイン領域
18 高濃度n型コンタクト領域
19 シリサイド層
20 n型拡散層(電荷蓄積領域)
21 高濃度ソースドレイン領域
22 p型埋め込み拡散層
24 酸化シリコン膜(第1の絶縁膜)
25 窒化シリコン膜(第1の絶縁膜)
26 窒化シリコン膜(第2の絶縁膜)
28 開口
30 第1層間絶縁膜(酸化シリコン膜)
32 導電性プラグ(Wプラグ)
34 第1金属配線(アルミ配線)
36 第2層間絶縁膜(酸化シリコン膜)
38 第1ビア導電体(Wプラグ)
40 第2金属配線(アルミ配線)
42 第3層間絶縁膜(酸化シリコン膜)
50 第3金属配線(アルミ配線)
52 絶縁膜(酸化シリコン膜)
54 カバー膜(窒化シリコン膜)
Claims (4)
- 半導体基板に、複数の第1の活性領域、複数の第2の活性領域を画定する素子分離領域を形成し、
前記複数の第1の活性領域に対し、マスクを用いたイオン注入によりホトダイオードの電荷蓄積領域を形成し、
前記複数の第1の活性領域、複数の第2の活性領域の表面にゲート絶縁膜を形成し、その上にゲート電極層を堆積し、
マスクを用いて前記ゲート電極層をエッチングして、前記第1の活性領域に前記電荷蓄積領域に隣接するトランスファゲート、前記第2の活性領域に電荷読出し回路の複数のトランジスタのゲート電極を形成し、
前記第2の活性領域において、前記ゲート電極両側にイオン注入によりソース/ドレインを形成し、
前記第1の活性領域において、前記トランスファゲートに関して前記電荷蓄積領域と逆側にイオン注入によりフローティングディフュージョンを形成し、
前記トランスファゲート、前記ゲート電極を覆って、前記半導体基板上に酸化シリコン膜を堆積し、
前記第2の活性領域の少なくとも一部のトランジスタを含む領域において前記酸化シリコン膜に対して異方性エッチングを行い、前記ゲート電極側壁上にサイドウォールを残し、
前記第1の活性領域の前記酸化シリコン膜、前記第2の活性領域の前記サイドウォールを覆って、前記半導体基板上に窒化シリコン膜を堆積し、
前記第1の活性領域の前記電荷蓄積領域の少なくとも一部上方の前記窒化シリコン膜をエッチングして除去し、前記電荷蓄積領域は前記酸化シリコン膜で保護した状態で、前記窒化シリコン膜に開口を形成し、
前記窒化シリコン膜を覆って前記半導体基板上に層間絶縁膜を形成し、
前記第1の活性領域においては前記層間絶縁膜、前記窒化シリコン膜、前記酸化シリコン膜をエッチして前記フローティングディフュージョンに対して位置合わせ余裕を取ったコンタクト孔を形成し、前記第2の活性領域の前記少なくとも一部のトランジスタを含む領域においては前記窒化シリコン膜をエッチストッパとして前記層間絶縁膜をエッチし、続いて前記窒化シリコン膜をエッチして、前記少なくとも一部のトランジスタのソース/ドレインにボーダレスコンタクトを形成するコンタクト孔を形成し、
前記コンタクト孔に導電性プラグを埋込み、
前記層間絶縁膜上に、2つの前記第1の活性領域のフローティングディフュージョンを1つの前記第2の活性領域の少なくとも1つのトランジスタに接続する配線を形成し、
半導体撮像装置を製造する方法。 - さらに、
水素アニールを行ない前記窒化シリコン膜の開口を通して前記半導体基板に水素を導入する、
請求項1記載の半導体撮像装置を製造する方法。 - 前記第2の活性領域の、電荷読出し回路の複数のトランジスタが、リセットトランジスタ、ソ−スフォロアトランジスタ、セレクトトランジスタを含み、前記少なくとも一部のトランジスタがソースフォロアトランジスタとセレクトトランジスタであり、前記配線は前記フローティングディフュージョンを前記ソースフォロアトランジスタのゲート電極に接続する請求項1または2記載の半導体撮像装置を製造する方法。
- 前記リセットトランジスタは前記酸化シリコン膜に覆われ、前記リセットトランジスタのソース/ドレインに対するコンタクト孔は位置合わせ余裕を取って形成され、前記配線は前記フローティングディフュージョンを前記リセットトランジスタのソース/ドレインにも接続する請求項3記載の半導体撮像装置を製造する方法。
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