JP2003158195A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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文雄 大塚
Tomoshi Yamamoto
智志 山本
Satoru Sakai
哲 酒井
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Abstract

(57)【要約】 【課題】 ゲート絶縁膜が高誘電率絶縁膜で構成された
ＭＩＳトランジスタを有する半導体集積回路装置におい
て、高速動作が得られる回路と高信頼度が得られる回路
とを同一基板上に形成する。 【解決手段】 論理部Ａ２およびＩ／Ｏ部Ａ３では、Ｍ
ＩＳトランジスタの拡散領域１２ｂ上の高誘電率絶縁膜
７を除去して、その表面に低抵抗のシリサイド層１４を
形成する。一方、メモリ部Ａ１では、ＭＩＳトランジス
タの拡散領域１２ｂ上にシリサイド層１４を形成せず、
それを高誘電率絶縁膜７で覆い、スペーサ１３、シリサ
イド層１４およびコンタクトホール１７を形成する際の
半導体基板１へ及ぼすダメージを防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ゲート電極の幅（以下、ゲ
ート長と称す）が０.１μｍ以下の短チャネルＭＩＳ（m
etal insulator semiconductor）デバイスを有する半導
体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】ゲート長が０.０７μｍ以下のＭＩＳト
ランジスタにおけるゲート絶縁膜の膜厚は、１.２ｎｍ
以下になると予想される。しかし、ゲート絶縁膜として
従来から用いられているシリコン酸化膜を薄膜化すると
リーク電流が１０Ａ／ｃｍ2を越えてスタンバイ電流が
増加するという問題が生ずる。
【０００３】そこで、比誘電率が相対的に高い絶縁膜
（以下、高誘電率絶縁膜と称す）、たとえば比誘電率が
７〜１１程度のアルミナ膜などをゲート絶縁膜として用
い、物理膜厚を１.５ｎｍ以上に保ったまま実効膜厚を
縮小するという試みがなされている。ここで、実効膜厚
とは、比誘電率を考慮したシリコン酸化（ＳｉＯ2）換
算膜厚のことである。
【０００４】たとえば、アイ・イー・ディ・エム（Inte
rnational Electron Device Meetings "80 nm poly-sil
icon gated n-FETs with ultra-thin Al2O3 gate diele
ctric for ULSI applications" PP.223-226, 2000）
に、ゲート絶縁膜をアルミナ膜で構成したゲート長が
０.１μｍ以下のＭＩＳトランジスタの動作特性が記載
されている。
【０００５】
【発明が解決しようとする課題】半導体装置の高集積化
が進むにつれて、ＭＩＳトランジスタはスケーリング則
に従い微細化されるが、ゲートやソース、ドレインの抵
抗が増大してＭＩＳトランジスタを微細化しても高速動
作が得られないという問題が生ずる。そこで、たとえば
０.２μｍ以下のゲート長を有するＭＩＳトランジスタ
においては、ゲートを構成する導電膜およびソース、ド
レインを構成する半導体領域をシリサイド化することに
より、動作速度の高速化が図られている。
【０００６】たとえば、ソース、ドレインを構成する半
導体領域の表面にシリサイド層を形成する際は、まず、
基板上のゲート絶縁膜と同一層の絶縁膜を、たとえば反
応性エッチングにより除去し、その後、ソース、ドレイ
ンを構成する半導体領域の表面に自己整合で低抵抗のシ
リサイド層が形成される。上記反応性エッチングは、半
導体プロセスで用いられるドライエッチング技術の一つ
であって、化学的に活性な励起活性種を利用して化学反
応によりエッチングが行われるので、エッチングダメー
ジを抑えて、相対的に高いエッチング選択比を得ること
ができる。
【０００７】しかしながら、高誘電率絶縁膜をゲート絶
縁膜に用いたＭＩＳデバイスの製造技術について本発明
者が検討したところ、上記反応性エッチングでは基板上
の高誘電率絶縁膜を除去することが難しく、このためソ
ース、ドレインを構成する半導体領域をシリサイド化で
きないことが明らかとなった。
【０００８】ＭＩＳデバイスの高速化の妨げとなる上記
問題を解決する手段として、ソース、ドレインを構成す
る半導体領域上の高誘電率絶縁膜を物理的に除去するス
パッタエッチングが検討されたが、スパッタエッチング
では基板にダメージが入りやすく、ＭＩＳトランジスタ
の信頼度の低下を招いてしまう。たとえばメモリセルに
上記スパッタエッチングを適用すると、接合リーク電流
が増大してリテンション不良が発生するなどの問題が生
ずる。
【０００９】本発明の目的は、ゲート絶縁膜が高誘電率
絶縁膜で構成された複数種類のＭＩＳトランジスタを有
する半導体集積回路装置において、高速動作が得られる
回路と高信頼度が得られる回路とを同一基板上に形成す
ることのできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置の製造方法は、その
表面に第１領域および第２領域を有する第１導電型の半
導体基板を準備する工程と、第１および第２領域の半導
体基板の表面に複数の溝を形成し、複数の溝の内部に第
１絶縁膜を形成する工程と、第１および第２領域の半導
体基板の表面に、第１絶縁膜よりも比誘電率の高い第２
絶縁膜を形成する工程と、第１領域の第２絶縁膜上に第
１導体片、第２領域の第２絶縁膜上に第２導体片を形成
する工程と、第１導体片の両端の領域および第２導体片
の両端の領域において、半導体基板の表面に第１導電型
と反対の第２導電型の第１不純物を導入する工程と、少
なくとも第１導体片の下および第２領域を除いて、第２
絶縁膜を除去する工程と、半導体基板上に高融点金属膜
を堆積する工程と、第１領域において、半導体基板の表
面の第１導体片と第１絶縁膜とに挟まれた領域に、選択
的にシリサイド層を形成する工程とを有するものであ
る。 （２）本発明の半導体集積回路装置の製造方法は、前記
（１）記載の半導体集積回路装置の製造方法において、
さらに第１および第２領域に第３絶縁膜を堆積する工程
と、第１領域において、第３絶縁膜にエッチングを施
し、第１導体片と第１絶縁膜とに挟まれた領域に第１開
口を形成する工程と、第２領域において、第３絶縁膜に
エッチングを施し、第２導体片と第１絶縁膜とに挟まれ
た領域に第２開口を形成する工程と、第１開口に第３導
体片、第２開口に第４導体片を形成する工程とを含み、
第１領域における第１導体片と第１絶縁膜との距離は、
第２領域における第２導体片と第１絶縁膜との距離より
も大きいものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１３】（実施の形態１）図１は、本発明の一実施
の形態である半導体集積回路装置のブロック図の一例で
ある。まず、同図をもとに、本実施の形態１の半導体集
積回路装置の構成の概要について説明する。
【００１４】半導体集積回路装置は、メモリ部、論理部
およびＩ／Ｏ（入出力インターフェイス）部に大別され
る。
【００１５】メモリ部Ａ１には、たとえば２進情報の１
ビットを記憶するメモリセル（または単にセル）ＭＣが
２N+M個配置されており、２N+Mビットの情報を記憶する
ことができる。メモリセルＭＣはマトリクス構造に２次
元配置されており、行ならびに列方向の選択線Ｌ1，Ｌ2
の中のそれぞれ１本ずつを選び、その交点にあるメモリ
セルＭＣを選択することによって、メモリセル群の中か
ら１個のメモリセルＭＣが呼び出される。行方向が
２N、列方向が２Mのマトリクスとすることにより、メモ
リセルＭＣを駆動する回路の数を２N＋２M個とすること
ができる。このメモリ部Ａ１は、メモリセルアレイ、メ
モリマトリクス、メモリアレイまたは単にアレイと呼ば
れる。また、行方向の選択線Ｌ1は行線、Ｘ線またはワ
ード線、列方向の選択線Ｌ2は列線、Ｙ線、ビット線ま
たはデータ線と呼ばれる。
【００１６】論理部Ａ２は、Ｉ／Ｏ部Ａ３への制御信号
またはデータにもとづいてメモリ部Ａ１を制御し、メモ
リ部Ａ１とデータとの授受を行う関連回路部である。代
表的な回路ブロックの一つが、たとえばデコーダであ
る。デコーダはＩ／Ｏ部Ａ３内のアドレスバッファから
Ｎ組、Ｍ組のアドレス信号を受けて、２N本の行線、２M
本の列線の中から１個を選択する論理回路群である。個
々のデコーダ出力に接続されたドライバによって行線、
列線が駆動される。その他、データの授受を制御するＩ
／Ｏ制御回路などがある。
【００１７】Ｉ／Ｏ部Ａ３は、外部から入力した制御信
号や書き込みデータを内部信号に変換して論理部Ａ２に
送る、またメモリ部Ａ１から論理部Ａ２へ取り出した読
み出しデータを外部に出力するための回路部である。代
表的な回路ブロックの一つが、たとえばアドレスバッフ
ァである。アドレスバッファはメモリ部Ａ１内のセル選
択番地を指定するＮ＋Ｍ本のアドレス入力信号を受け
て、それぞれＮ組、Ｍ組の内部アドレス信号を発生する
回路である。その他、データ入出力回路、書き込み制御
回路または制御クロック回路などがある。
【００１８】次に、メモリ部に配置されるメモリセルの
一例を示す。図２は、ＤＲＡＭ（dynamic random acces
s memory）のメモリセルの等価回路、図３は、ＳＲＡＭ
（static random access memory）のメモリセルの等価
回路である。なお、その他のメモリセルとして、たとえ
ばメモリ回路と論理回路とが同一基板に設けられたロジ
ック（logic）混載形メモリ、または不揮発性メモリな
どを構成するメモリセルを挙げることができるが、ここ
での説明は省略する。
【００１９】図２に示すように、ＤＲＡＭセルは、スイ
ッチの役割をする選択用ＭＩＳトランジスタＱと情報電
荷を蓄積するキャパシタＣとからなる。このキャパシタ
Ｃに電荷があるかないか、すなわちキャパシタＣの端子
電圧が高いか低いかを２進の情報“１”、“０”に対応
させて記憶させる。データの書き込み動作は、データに
対応した電圧をセルの外部から印加することによって行
われる。また、データの読み出し動作は、キャパシタＣ
での電荷の有無を電圧の高低に対応させて、セルの外部
にとり出して検査することによって行われる。
【００２０】図３に示すように、ＳＲＡＭセルは、記憶
を行うフリップフロップ回路と２個の転送用ＭＩＳトラ
ンジスタＱｔとからなる。ワード線ＷＬに電圧を印加し
て転送用ＭＩＳトランジスタＱｔをオン状態とすること
によって、データ対線Ｄ、／Ｄとフリップフロップ回路
間でデータが授受される。フリップフロップ回路は、２
個のインバータの入出力を互いに結線したものであり、
インバータは負荷素子Ｌｏと駆動用ＭＩＳトランジスタ
Ｑｄとで構成される。負荷素子Ｌｏは、ＭＩＳトランジ
スタまたは抵抗素子、たとえばシリコン多結晶膜などで
構成することができる。
【００２１】データの書き込み時には、データ対線Ｄ、
／Ｄの一方に高電圧（Ｈ）を、他方に低電圧（Ｌ）を印
加して、それを一対の記憶ノードＮ1、Ｎ2に与えるが、
その２通りの与え方の組み合わせ（Ｄ、／Ｄがそれぞれ
Ｈ、ＬまたはＬ、Ｈ）を２進の書き込みデータに対応さ
せる。データの読み出し時には、記憶ノードＮ1、Ｎ2の
電圧の高低の組み合わせに対応してデータ対線Ｄ、／Ｄ
に現れた電圧を検出して行う。
【００２２】次に、本実施の形態１である半導体集積回
路装置の一例を図４〜図７に示す半導体基板の要部断面
図を用いて説明する。図４は、メモリ部に形成されるｎ
チャネルＭＩＳトランジスタ、図５は、論理部に形成さ
れるｎチャネルＭＩＳトランジスタ、図６は、Ｉ／Ｏ部
に形成されるｎチャネルＭＩＳトランジスタ、図７は、
容量素子を構成するｎチャネルＭＩＳトランジスタを示
す。
【００２３】まず、図４を用いて、メモリ部に形成され
るｎチャネルＭＩＳトランジスタＱ 1を説明する。この
ｎチャネルＭＩＳトランジスタＱ1として、前記図２に
記載したＤＲＡＭセルを構成する選択用ＭＩＳトランジ
スタＱ、あるいは前記図３に記載したＳＲＡＭセルを構
成する転送用ＭＩＳトランジスタＱｔまたは駆動用ＭＩ
ＳトランジスタＱｄなどを例示することができる。ま
た、ｎチャネルＭＩＳトランジスタＱ1のしきい値電圧
（Vth）は相対的に高く、たとえば０.４Ｖ程度とするこ
とができる。また、たとえば２種類の電源電圧を用いる
場合は、ｎチャネルＭＩＳトランジスタＱ1に印加され
る動作電圧（Vcc）は低い電圧であり、たとえば０.８５
Ｖ程度とすることができる。
【００２４】ｎチャネルＭＩＳトランジスタＱ1は、ｐ
型の半導体基板１に形成された素子分離部に囲まれた活
性領域に形成されている。素子分離部は、半導体基板１
に浅溝２を形成し、これに埋め込まれたシリコン酸化膜
３によって構成される。半導体基板１の表面には、一対
のｎ型半導体領域１２によってソース、ドレインが構成
されている。
【００２５】半導体基板１上には高誘電率絶縁膜７で構
成されたゲート絶縁膜８が形成され、その上にはシリコ
ン多結晶膜１０で構成されたゲート電極（導体片）１１
が形成されている。上記高誘電率絶縁膜７は、活性領域
および素子分離部上の半導体基板１のほぼ全面に形成さ
れている。ゲート電極１１の側壁には、たとえばシリコ
ン酸化膜からなるスペーサ（側壁絶縁膜）１３が形成さ
れ、ゲート電極１１の上面にはシリサイド層１４が形成
されている。
【００２６】さらに、半導体基板１のほぼ全面を覆っ
て、ＳＡＣ（self-aligned contact）用絶縁膜１５と層
間絶縁膜１６が下層から順に形成されている。絶縁膜１
５は、たとえばシリコン窒化膜、層間絶縁膜１６は、た
とえばシリコン酸化膜によって構成することができ、絶
縁膜１５は、エッチング速度の違いから層間絶縁膜１６
のエッチングストッパ層として機能する。なお、層間絶
縁膜１６のエッチングストッパ層として高誘電率絶縁膜
７を用いることができる場合は、絶縁膜１５を形成する
必要はない。
【００２７】ゲート絶縁膜８と同一層の高誘電率絶縁膜
７、絶縁膜１５および層間絶縁膜１６には、一対のｎ型
半導体領域１２に達するコンタクトホール１７ａが開口
しており、このコンタクトホール１７ａに埋め込まれた
プラグ（導体片）１８を介して配線１９が一対のｎ型半
導体領域１２に接続されている。なお、プラグ１８を埋
め込む開口としては、寄生容量低減の必要性から円形の
コンタクトホールが好ましいが、ソース、ドレインを構
成するｎ型半導体領域１２と素子分離部とを渡って形成
される溝（スロット型）としてもよく、たとえばこれに
埋め込まれた導体膜を局所配線と兼ねることもできる。
【００２８】次に、図５を用いて、論理部に形成される
ｎチャネルＭＩＳトランジスタＱ2を説明する。ｎチャ
ネルＭＩＳトランジスタＱ2のしきい値電圧（Vth）は相
対的に低く、たとえば０.１Ｖ程度とすることができ
る。また、たとえば２種類の電源電圧を用いる場合は、
ｎチャネルＭＩＳトランジスタＱ2に印加される動作電
圧（Vcc）は低い電圧であり、たとえば０.８５Ｖ程度と
することができる。
【００２９】ｎチャネルＭＩＳトランジスタＱ2は、前
記ｎチャネルＭＩＳトランジスタＱ1と同様に、ｐ型の
半導体基板１に形成された素子分離部に囲まれた活性領
域に形成されて、半導体基板１の表面には、一対のｎ型
半導体領域１２によってソース、ドレインが構成されて
いる。さらに、半導体基板１上には高誘電率絶縁膜７で
構成されたゲート絶縁膜８、その上にはシリコン多結晶
膜１０で構成されたゲート電極１１が形成されている。
ゲート電極１１の側壁および上面には、スペーサ１３お
よびシリサイド層１４がそれぞれ形成されている。
【００３０】しかし、上記高誘電率絶縁膜７は、ゲート
電極１１およびスペーサ１３と半導体基板１との間のみ
に形成されてゲート絶縁膜８を構成し、一対のｎ型半導
体領域１２の上面には低抵抗化のためのシリサイド層１
４が形成されている。
【００３１】また、半導体基板１のほぼ全面を覆って、
ＳＡＣ用絶縁膜１５と層間絶縁膜１６が下層から順に形
成されている。絶縁膜１５および層間絶縁膜１６には、
一対のｎ型半導体領域１２上のシリサイド層１４に達す
るコンタクトホール１７が開口しており、このコンタク
トホール１７に埋め込まれたプラグ１８を介して配線１
９が一対のｎ型半導体領域１２上のシリサイド層１４に
接続されている。
【００３２】次に、図６を用いて、Ｉ／Ｏ部に形成され
るｎチャネルＭＩＳトランジスタＱ 3を説明する。ｎチ
ャネルＭＩＳトランジスタＱ3のしきい値電圧（Vth）は
相対的に高く、たとえば０.４Ｖ程度とすることができ
る。また、たとえば２種類の電源電圧を用いる場合は、
ｎチャネルＭＩＳトランジスタＱ3に印加される動作電
圧（Vcc）は高い電圧であり、たとえば１.５Ｖ程度とす
ることができる。
【００３３】ｎチャネルＭＩＳトランジスタＱ3は、前
記ｎチャネルＭＩＳトランジスタＱ1と同様に、ｐ型の
半導体基板１に形成された素子分離部に囲まれた活性領
域に形成されて、半導体基板１の表面には、一対のｎ型
半導体領域１２によってソース、ドレインが構成されて
いる。
【００３４】しかし、半導体基板１上にはシリコン酸化
膜６および高誘電率絶縁膜７からなる積層構造のゲート
絶縁膜９が形成され、その上にシリコン多結晶膜１０で
構成されたゲート電極１１が形成されている。また、上
記積層膜（シリコン酸化膜６および高誘電率絶縁膜７）
は、ゲート電極１１およびスペーサ１３と半導体基板１
との間のみに形成されてゲート絶縁膜９を構成し、一対
のｎ型半導体領域１２の上面にはシリサイド層１４が形
成されている。
【００３５】また、半導体基板１のほぼ全面を覆って、
ＳＡＣ用絶縁膜１５と層間絶縁膜１６が下層から順に形
成されている。絶縁膜１５および層間絶縁膜１６には、
一対のｎ型半導体領域１２上のシリサイド層１４に達す
るコンタクトホール１７が開口しており、このコンタク
トホール１７に埋め込まれたプラグ１８を介して配線１
９が一対のｎ型半導体領域１２上のシリサイド層１４に
接続されている。
【００３６】次に、図７を用いて、容量素子を構成する
ｎチャネルＭＩＳトランジスタＱ4を説明する。たとえ
ば２種類の電源電圧を用いる場合は、ｎチャネルＭＩＳ
トランジスタＱ4に印加される動作電圧（Vcc）は低い電
圧であり、たとえば０.８５Ｖ程度とすることができ
る。
【００３７】ｎチャネルＭＩＳトランジスタＱ4は、前
記ｎチャネルＭＩＳトランジスタＱ1とほぼ同様の構造
を有している。しかし、ｎチャネルＭＩＳトランジスタ
Ｑ4が形成される活性領域には、半導体基板１と同じ導
電型のｐウェルの他にｎウェル４ａを形成することがで
きる。また、ゲート電極１１に動作電圧（Vcc）が印加
され、一対のｎ型半導体領域１２は接続されて接地電圧
が印加される。
【００３８】
【表１】
【００３９】表１に、メモリ部のＭＩＳトランジスタ、
論理部のＭＩＳトランジスタ、Ｉ／Ｏ部のＭＩＳトラン
ジスタおよび容量素子を構成するＭＩＳトランジスタの
構成をまとめる。
【００４０】２種類の電源電圧に対応して低電圧が印加
されるメモリ部のＭＩＳトランジスタ、論理部のＭＩＳ
トランジスタおよび容量素子を構成するＭＩＳトランジ
スタでは、高誘電率絶縁膜によってゲート絶縁膜が構成
され、高電圧が印加されるＩ／Ｏ部のＭＩＳトランジス
タでは、シリコン酸化膜および高誘電率絶縁膜からなる
積層膜によってゲート絶縁膜が構成される。
【００４１】また、論理部のＭＩＳトランジスタ、Ｉ／
Ｏ部のＭＩＳトランジスタおよび容量素子を構成するＭ
ＩＳトランジスタのソース、ドレインを構成する一対の
ｎ型半導体領域の上面にはシリサイド層が形成される
が、メモリ部のＭＩＳトランジスタのソース、ドレイン
を構成する一対のｎ型半導体領域の上面にはシリサイド
層は形成されない。
【００４２】また、コンタクトホールとゲート電極との
合わせずれを許容することのできるＳＡＣ技術を必要と
する場合は、層間絶縁膜に対して高エッチング選択比を
有し、エッチングストッパ層として機能するＳＡＣ用絶
縁膜が層間絶縁膜の下に形成される。たとえば層間絶縁
膜はシリコン酸化膜で構成され、ＳＡＣ用絶縁膜はシリ
コン窒化膜で構成される。ＳＡＣ技術を必要としない場
合（実施の形態２に記載）は、上記ＳＡＣ用絶縁膜は形
成されないが、メモリ部ではゲート絶縁膜と同一層の高
誘電率絶縁膜をエッチングストッパ層として機能させる
ことができる。
【００４３】また、プラグを埋め込む開口の形状として
は、いずれのＭＩＳトランジスタにおいても寄生容量低
減の必要性から円形のコンタクトホールが好ましいが、
前述したように、メモリ部はスロット型としてもよい。
【００４４】次に、本実施の形態１である半導体集積回
路装置の製造方法の一例を図８〜図１９に示す半導体基
板の要部断面図を用いて工程順に説明する。半導体集積
回路装置に付加される電源電圧を２種類とし、メモリ部
および論理部には低電圧、Ｉ／Ｏ部には高電圧が印加さ
れるとした。
【００４５】まず、図８に示すように、比抵抗が１０Ω
ｃｍ程度のｐ型のシリコン単結晶で構成される半導体基
板１を用意し、この半導体基板１の主面に浅溝２を形成
する。その後、半導体基板１に熱酸化処理を施し、さら
に半導体基板１上にシリコン酸化膜３を堆積した後、こ
れをＣＭＰ（chemical mechanical polishing）法で研
磨して浅溝２の内部にシリコン酸化膜３を残すことによ
り素子分離部を形成する。続いて半導体基板１を約１０
００℃で熱処理することにより、素子分離部に埋め込ん
だシリコン酸化膜３を焼き締める。
【００４６】次に、半導体基板１にｐ型不純物、たとえ
ばボロンをイオン打ち込みしてｐ型ウェル４を形成し、
続いて短チャネル効果を抑制するための不純物をイオン
打ち込みしてパンチスルーストッパ層５を形成する。次
いで半導体基板１の表面をフッ酸系の水溶液を用いて洗
浄した後、半導体基板１の表面に１.５ｎｍ程度の厚さ
のシリコン酸化膜６を形成する。シリコン酸化膜６は、
たとえば熱酸化法または熱ＣＶＤ（chemical vapor dep
osition）法により形成することができる。
【００４７】次に、図９に示すように、パターニングさ
れたレジスト膜をマスクにしてメモリ部Ａ１および論理
部Ａ２のシリコン酸化膜６を除去することにより、Ｉ／
Ｏ部Ａ３にシリコン酸化膜６を残す。
【００４８】次に、図１０に示すように、半導体基板１
上に高誘電率絶縁膜７、たとえばアルミナ膜またはチタ
ン酸化膜などを形成する。高誘電率絶縁膜７は、たとえ
ばスパッタ法により堆積することができる。半導体基板
１上に形成された高誘電率絶縁膜７の厚さは実効膜厚で
１ｎｍ程度となるように設定され、たとえばアルミナ膜
またはチタン酸化膜の場合は、比誘電率を考慮して２ｎ
ｍ程度の厚さが堆積される。これにより、低い電源電圧
が印加されるメモリ部Ａ１および論理部Ａ２には、高誘
電率絶縁膜７からなる実効膜厚が１ｎｍ程度のゲート絶
縁膜８が形成され、高い電源電圧が印加されるＩ／Ｏ部
Ａ３には、シリコン酸化膜６と高誘電率絶縁膜７との積
層膜からなる実効膜厚が２.５ｎｍ程度のゲート絶縁膜
９が形成される。
【００４９】次に、図１１に示すように、半導体基板１
上に、たとえば不純物が添加されたシリコン多結晶膜１
０をＣＶＤ法で堆積する。シリコン多結晶膜１０の厚さ
は、たとえば１４０ｎｍ程度であり、そのシート抵抗
は、たとえば１００Ω／□程度である。次いでパターニ
ングされたレジスト膜をマスクにしてシリコン多結晶膜
１０をエッチングし、メモリ部Ａ１、論理部Ａ２および
Ｉ／Ｏ部Ａ３の各ＭＩＳトランジスタのゲート電極１１
を形成する。この後、半導体基板１に、たとえば８００
℃程度のドライ酸化処理を施す。
【００５０】次に、図１２に示すように、ゲート電極１
１をマスクとしてｐウェル４にｎ型不純物、たとえばヒ
素をイオン注入し、メモリ部Ａ１、論理部Ａ２およびＩ
／Ｏ部Ａ３の各ＭＩＳトランジスタのソース、ドレイン
の一部を構成する拡張領域１２ａを形成する。上記ヒ素
は、たとえば注入エネルギー３ｋｅＶ、ドーズ量１×１
０15ｃｍ-2で注入する。なお、図示はしないが、さらに
ゲート電極１１をマスクとしてｐウェル４にｐ型不純
物、たとえばボロンをイオン注入して、ソース、ドレイ
ン空乏層の広がりを抑えてパンチスルーを抑制する効果
を有するポケット領域を拡張領域１２ａの下部に形成し
てもよい。
【００５１】次に、半導体基板１上にシリコン酸化膜を
ＣＶＤ法で堆積した後、このシリコン酸化膜をプラズマ
エッチングでエッチバックして、メモリ部Ａ１、論理部
Ａ２およびＩ／Ｏ部Ａ３の各ＭＩＳトランジスタのゲー
ト電極１１の側壁にスペーサ１３を形成する。上記プラ
ズマエッチングでは、高誘電率絶縁膜７をエッチングス
トッパ層として機能させることにより、半導体基板１へ
のダメージを防止することができる。
【００５２】次に、図１３に示すように、ゲート電極１
１およびスペーサ１３をマスクとしてｐウェル４にｎ型
不純物、たとえばヒ素をイオン注入し、メモリ部Ａ１、
論理部Ａ２およびＩ／Ｏ部Ａ３の各ＭＩＳトランジスタ
のソース、ドレインの他の一部を構成する拡散領域１２
ｂを形成する。上記ヒ素は、たとえば注入エネルギー４
５ｋｅＶ、ドーズ量２×１０15ｃｍ2で注入する。
【００５３】次に、図１４に示すように、メモリ部Ａ１
をレジスト膜で覆った後、半導体基板１上に露出してい
る論理部Ａ２の高誘電率絶縁膜７、およびＩ／Ｏ部Ａ３
のシリコン酸化膜６と高誘電率絶縁膜７との積層膜をス
パッタエッチングで除去する。これにより、論理部Ａ２
およびＩ／Ｏ部Ａ３の拡散領域１２ｂの表面を露出させ
る。メモリ部Ａ１の高誘電率絶縁膜７は、スパッタエッ
チングせずに半導体基板１上に残すことで、メモリ部Ａ
１の半導体基板１へのダメージを防止することができ
る。
【００５４】次いで上記レジスト膜を除去した後、高融
点金属膜、たとえば厚さ１０〜２０ｎｍ程度のコバルト
膜を、たとえばスパッタ法で半導体基板１上に堆積す
る。
【００５５】次に、図１５に示すように、５００〜６０
０℃程度の熱処理を半導体基板１に施してメモリ部Ａ１
のＭＩＳトランジスタのゲート電極１１の表面と、論理
部Ａ２のＭＩＳトランジスタのゲート電極１１および拡
散領域１２ｂの表面と、Ｉ／Ｏ部Ａ３のＭＩＳトランジ
スタのゲート電極１１および拡散領域１２ｂの表面とに
選択的にシリサイド層１４を形成する。この後、未反応
のコバルト膜をウェットエッチングで除去し、次いでシ
リサイド層１４の低抵抗化のため７００〜８００℃程度
の熱処理を半導体基板１に施す。熱処理後のシリサイド
膜厚は３０ｎｍ程度、シート抵抗は４Ω／□程度であ
る。論理部Ａ２およびＩ／Ｏ部Ａ３の拡散領域１２ｂの
表面にシリサイド層１４を形成することで、拡散領域１
２ｂが低抵抗化され、特に論理部Ａ２の論理回路を高速
化することができる。一方、メモリ部Ａ１の拡散領域１
２ｂの表面にシリサイド層を形成しないことで、メモリ
部Ａ１の半導体基板１へのダメージを防止することがで
きる。
【００５６】次に、図１６に示すように、半導体基板１
上にプラズマＣＶＤ法でＳＡＣ用絶縁膜１５、たとえば
シリコン窒化膜を堆積する。素子分離部と、後の工程で
形成されるコンタクトホールとの合わせ余裕が小さい場
合は、合わせずれが許容できるＳＡＣ技術が用いられ
る。
【００５７】次に、図１７に示すように、半導体基板１
上に、たとえばシリコン酸化膜で構成される層間絶縁膜
１６を形成する。次いでパターニングされたレジスト膜
をマスクとし、さらに絶縁膜１５をエッチングストッパ
層として層間絶縁膜１６をエッチングする。このエッチ
ングでは、層間絶縁膜１６のエッチング速度が絶縁膜１
５のエッチング速度よりも大きくなるエッチング条件が
採用される。続いて絶縁膜１５をエッチングする。この
エッチングでは、絶縁膜１５のエッチング速度が高誘電
率絶縁膜７のエッチング速度よりも大きくなるエッチン
グ条件が採用されて、高誘電率絶縁膜７をメモリ部Ａ１
におけるエッチングストッパ層として機能させる。
【００５８】これにより、論理部Ａ２およびＩ／Ｏ部Ａ
３では、ＭＩＳトランジスタの拡散領域１２ｂの表面に
設けられたシリサイド層１４に達するコンタクトホール
１７が形成され、メモリ部Ａ１では、高誘電率絶縁膜７
に達するコンタクトホール１７が形成される。コンタク
トホール１７は、たとえば直径が０.１４μｍ程度の円
形とすることができる。
【００５９】なお、図示はしないが、メモリ部Ａ１、論
理部Ａ２およびＩ／Ｏ部Ａ３の各ＭＩＳトランジスタの
ゲート電極１１上のシリサイド層１４に達するコンタク
トホールも同時に形成される。
【００６０】次に、図１８に示すように、論理部Ａ２お
よびＩ／Ｏ部Ａ３をレジスト膜で覆った後、メモリ部Ａ
１のコンタクトホール１７の底部の高誘電率絶縁膜７を
スパッタエッチングで除去し、ＭＩＳトランジスタの拡
散領域１２ｂに達するコンタクトホール１７ａを形成す
る。
【００６１】なお、論理部Ａ２およびＩ／Ｏ部Ａ３のコ
ンタクトホール１７と、メモリ部Ａ１のコンタクトホー
ル１７ａとを異なる工程で形成してもよい。たとえば、
まずパターニングされたレジスト膜をマスクにして論理
部Ａ２およびＩ／Ｏ部Ａ３の層間絶縁膜１６および絶縁
膜１５を順次エッチングし、コンタクトホール１７を形
成する。その後、パターニングされたレジスト膜をマス
クにしてメモリ部Ａ１の層間絶縁膜１６、シリコン窒化
膜１５および高誘電率絶縁膜７を順次エッチングし、コ
ンタクトホール１７ａを形成することもできる。
【００６２】次に、図１９に示すように、上記レジスト
膜を除去した後、コンタクトホール１７，１７ａの内部
を含む半導体基板１の全面にチタン窒化膜を、たとえば
ＣＶＤ法で堆積し、さらにコンタクトホール１７，１７
ａを埋め込む金属膜、たとえばタングステン膜を形成す
る。タングステン膜は、ＣＶＤ法またはスパッタ法によ
り堆積することができる。次いでコンタクトホール１
７，１７ａ以外の領域のチタン窒化膜および金属膜を、
たとえばＣＭＰ法により除去してコンタクトホール１
７，１７ａの内部にプラグ１８を形成する。
【００６３】続いて、半導体基板１上に金属膜、たとえ
ばタングステン膜を形成した後、パターニングされたレ
ジスト膜をマスクとしたエッチングによって金属膜を加
工し、配線１９を形成することにより、本実施の形態１
の半導体集積回路装置が略完成する。なお、必要に応じ
て、さらに上層の配線を形成してもよい。
【００６４】このように、本実施の形態１によれば、論
理部Ａ２およびＩ／Ｏ部Ａ３の各ＭＩＳトランジスタを
構成する拡散領域１２ｂ上の高誘電率絶縁膜７を除去
し、その表面にシリサイド層１４を形成することによ
り、拡散領域１２ｂが低抵抗化して動作速度を高速化す
ることができる。一方、メモリ部Ａ１のＭＩＳトランジ
スタを構成する拡散領域１２ｂ上にはシリサイド層１４
を形成せずに、それを高誘電率絶縁膜７で覆うことによ
り、スペーサ１３、シリサイド層１４およびコンタクト
ホール１７を形成する際に半導体基板１へ及ぼすダメー
ジを防止してメモリセルの接合リーク電流を低減するこ
とができる。
【００６５】（実施の形態２）本実施の形態２である半
導体集積回路装置の一例を図２０および図２１に示す半
導体基板の要部断面図を用いて説明する。
【００６６】図２０は、自己整合でシリサイド層１４を
形成した後のメモリ部Ａ１、論理部Ａ２およびＩ／Ｏ部
Ａ３の各ｎチャネルＭＩＳトランジスタを示す。本実施
の形態２の半導体集積回路装置は、前記実施の形態１の
図１〜図１５に示した製造方法と同様にして、ゲート絶
縁膜８，９、ゲート電極１１、ｎ型半導体領域（拡張領
域１２ａ、拡散領域１２ｂ）、スペーサ１３、およびシ
リサイド層１４が形成される。
【００６７】しかし、論理部Ａ２およびＩ／Ｏ部Ａ３に
おける各ＭＩＳトランジスタのスペーサ１３から素子分
離部までの距離Ｌｂが、高集積度が要求されるメモリ部
Ａ１におけるＭＩＳトランジスタのスペーサ１３から素
子分離部までの距離Ｌａよりも大きく、論理部Ａ２およ
びＩ／Ｏ部Ａ３におけるコンタクトホール１７と素子分
離部との合わせ余裕を相対的に大きくとることができ
る。
【００６８】従って、メモリ部Ａ１、論理部Ａ２および
Ｉ／Ｏ部Ａ３の各ＭＩＳトランジスタの拡散領域１２ｂ
は、スペーサ１３に対して自己整合で形成されるので、
論理部Ａ２およびＩ／Ｏ部Ａ３の各ＭＩＳトランジスタ
の拡散領域１２ｂの幅は、メモリ部Ａ１のＭＩＳトラン
ジスタの拡散領域１２ｂの幅よりも大きくなる。さらに
スペーサ１３の幅は、メモリ部Ａ１、論理部Ａ２および
Ｉ／Ｏ部Ａ３の各ＭＩＳトランジスタにおいて同じであ
ることから、論理部Ａ２およびＩ／Ｏ部Ａ３における各
ＭＩＳトランジスタのゲート電極１１から素子分離部ま
での距離は、メモリ部Ａ１におけるＭＩＳトランジスタ
のゲート電極１１から素子分離部までの距離よりも大き
くなる。
【００６９】図２１は、さらに続く工程における配線１
９を形成した後のメモリ部Ａ１、論理部Ａ２およびＩ／
Ｏ部Ａ３の各ＭＩＳトランジスタを示す。図に示すよう
に、論理部Ａ２およびＩ／Ｏ部Ａ３ではＳＡＣ技術を用
いることなく、すなわち層間絶縁膜１６のエッチングス
トッパ層として機能する絶縁膜（前記実施の形態１では
絶縁膜１５）を設けずに、層間絶縁膜１６にコンタクト
ホール１７が形成される。一方、メモリ部Ａ１では、ゲ
ート絶縁膜８と同一層の高誘電率絶縁膜７を層間絶縁膜
１６のエッチングストッパ層として機能させて、コンタ
クトホール１７を形成し、その後コンタクトホール１７
の底部の高誘電率絶縁膜７をスパッタエッチングで除去
することにより、ＭＩＳトランジスタの拡散領域１２ｂ
に達するコンタクトホール１７ａが形成される。
【００７０】このように、本実施の形態２によれば、論
理部Ａ２およびＩ／Ｏ部Ａ３において、コンタクトホー
ル１７と素子分離部との合わせ余裕が相対的に大きい場
合は、半導体基板１上にＳＡＣ用絶縁膜１５を形成しな
くてもよい。一方、メモリ部Ａ１では、ゲート絶縁膜８
と同一層の高誘電率絶縁膜７が層間絶縁膜１６のエッチ
ングストッパ層として機能するので、メモリ部Ａ１にお
ける上記合わせ余裕が相対的に小さく、コンタクトホー
ル１７の一部が素子分離部を構成するシリコン酸化膜３
上に形成されても、シリコン酸化膜３の削れを防ぐこと
ができる。
【００７１】（実施の形態３）本実施の形態３である半
導体集積回路装置の一例を図２２に示す半導体基板の要
部断面図を用いて説明する。
【００７２】図２２は、半導体集積回路装置を構成する
メモリ部のｎチャネルＭＩＳトランジスタを示す。
【００７３】ｎチャネルＭＩＳトランジスタＱ5は、前
記実施の形態１の図４に示したｎチャネルＭＩＳトラン
ジスタＱ1と同様に、素子分離部に囲まれた活性領域に
形成されており、一対のｎ型半導体領域１２によってソ
ース、ドレインが構成され、ゲート絶縁膜８が高誘電率
絶縁膜７で構成されている。さらに、半導体基板１のほ
ぼ全面を覆って形成されたゲート絶縁膜８と同一層の高
誘電率絶縁膜７、絶縁膜１５および層間絶縁膜１６に
は、コンタクトホール１７ａが開口しており、このコン
タクトホール１７ａに埋め込まれたプラグ１８を介して
配線１９が一対のｎ型半導体領域１２に接続されてい
る。
【００７４】しかし、ゲート電極１１は、シリコンゲル
マニウム（ＳｉＧｅ）層２０およびシリコン多結晶膜２
１が下層から順次堆積されてなる積層構造で構成されて
いる。
【００７５】シリコンゲルマニウムの導電不純物、たと
えばｐ型不純物であるボロンなどの固溶限は共にシリコ
ンよりも大きいことから、シリコンゲルマニウム層２０
のキャリア濃度を高くすることによって、ゲート電極１
１の空乏化を防止し、接触抵抗を低減することができ
る。また、シリコン多結晶膜２１をシリコンゲルマニウ
ム層２０の上層に形成することにより、シリサイド化反
応を促進させてゲート電極１１の上面にシリサイド層１
４を形成することができる。
【００７６】なお、本実施の形態３では、メモリ部Ａ１
のＭＩＳトランジスタに適用した場合について説明した
が、論理部Ａ２およびＩ／Ｏ部Ａ３の各ＭＩＳトランジ
スタにも適用することが可能であり、ゲート電極１１を
シリコンゲルマニウム層２０およびシリコン多結晶膜２
１が下層から順に積層された構造とすることができる。
【００７７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００７８】たとえば、前記実施の形態では、ｎチャネ
ルＭＩＳトランジスタに適用した場合について説明した
が、ｐチャネルＭＩＳトランジスタに適用することも可
能である。
【００７９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００８０】高速動作が要求される回路、たとえば論理
部およびＩ／Ｏ部では、ＭＩＳトランジスタのソース、
ドレインを構成する半導体領域上の高誘電率絶縁膜を除
去して、その表面に低抵抗のシリサイド層を形成するこ
とにより、高速動作を実現することができる。一方、高
信頼度が要求される回路、たとえばメモリ部では、ＭＩ
Ｓトランジスタのソース、ドレインを構成する半導体領
域上にシリサイド層を形成せずに、それを高誘電率絶縁
膜で覆うことにより、スペーサ、シリサイド層およびコ
ンタクトホールなどを形成する際に半導体基板へ及ぼす
ダメージを防止して高信頼度を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装
置のブロック図である。
【図２】メモリ部に形成されるＤＲＡＭセルの等価回路
である。
【図３】メモリ部に形成されるＳＲＡＭセルの等価回路
である。
【図４】メモリ部に形成されるｎチャネルＭＩＳトラン
ジスタを示す半導体基板の要部断面図である。
【図５】論理部に形成されるｎチャネルＭＩＳトランジ
スタを示す半導体基板の要部断面図である。
【図６】Ｉ／Ｏ部に形成されるｎチャネルＭＩＳトラン
ジスタを示す半導体基板の要部断面図である。
【図７】容量素子を構成するｎチャネルＭＩＳトランジ
スタを示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の他の実施の形態である半導体集積回
路装置を示す半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態である半導体集積回
路装置を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態であるメモリ部に形
成されるｎチャネルＭＩＳトランジスタを示す半導体基
板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ 浅溝 ３ シリコン酸化膜 ４ ｐウェル ４ａ ｎウェル ５ パンチスルーストッパ層 ６ シリコン酸化膜 ７ 高誘電率絶縁膜 ８ ゲート絶縁膜 ９ ゲート絶縁膜 １０ シリコン酸化膜 １１ ゲート電極 １２ ｎ型半導体領域 １２ａ 拡張領域 １２ｂ 拡散領域 １３ スペーサ １４ シリサイド層 １５ 絶縁膜 １６ 層間絶縁膜 １７ コンタクトホール １７ａ コンタクトホール １８ プラグ １９ 配線 ２０ シリコンゲルマニウム層 ２１ シリコン多結晶膜 Ａ１ メモリ部 Ａ２ 論理部 Ａ３ Ｉ／Ｏ部 ＭＣ メモリセル Ｌ1 選択線 Ｌ2 選択線 Ｑ 選択用ＭＩＳトランジスタ Ｃ キャパシタ Ｑｔ 転送用ＭＩＳトランジスタ Ｑｄ 駆動用ＭＩＳトランジスタ Ｌｏ 容量素子 ＷＬ ワード線 Ｄ データ線 ／Ｄ データ線 Ｎ1 記憶ノード Ｎ2 記憶ノード Ｑ1 ｎチャネルＭＩＳトランジスタ Ｑ2 ｎチャネルＭＩＳトランジスタ Ｑ3 ｎチャネルＭＩＳトランジスタ Ｑ4 ｎチャネルＭＩＳトランジスタ Ｑ5 ｎチャネルＭＩＳトランジスタ Ｌａ 幅 Ｌｂ 幅
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 １０２Ｈ 27/10 ４６１ ３２１Ｆ ４８１ ３２１Ｋ (72)発明者 酒井 哲 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB30 BB40 CC01 CC05 DD02 DD16 DD17 DD37 DD43 DD63 DD72 DD75 DD78 DD79 DD84 DD91 EE03 EE09 EE16 FF11 FF14 FF18 FF22 GG08 GG09 GG10 GG14 GG16 GG19 HH18 5F048 AB01 AB03 AB06 AB07 AC01 AC03 BA01 BB05 BB08 BB11 BB15 BB16 BC06 BE02 BF03 BF06 BF07 BG01 BG13 DA25 5F083 AD10 GA02 GA06 JA02 JA06 JA35 JA39 JA53 LA07 MA02 MA06 MA19 NA01 PR06 PR36 PR40 PR44 PR54 ZA07 ZA08 ZA12

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）第１導電型の半導体基板の表面に
    複数の溝を形成し、前記複数の溝の内部に第１絶縁膜を
    形成する工程と、（ｂ）前記半導体基板の表面に、前記
    第１絶縁膜よりも比誘電率の高い第２絶縁膜を形成する
    工程と、（ｃ）前記第２絶縁膜上に第１導体片を形成す
    る工程と、（ｄ）前記第１導体片の両端の領域におい
    て、前記第２絶縁膜を残した状態で、前記半導体基板の
    表面に前記第１導電型と反対の第２導電型の第１不純物
    を導入する工程とを有することを特徴とする半導体集積
    回路装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法において、さらに、（ｅ）前記半導体基板上に第
    ３絶縁膜を形成する工程と、（ｆ）前記第３絶縁膜に異
    方性エッチングを施し、前記第１導体片の側壁に側壁絶
    縁膜を形成する工程とを含み、前記異方性エッチングを
    施した後に、前記半導体基板の表面は前記第２絶縁膜で
    覆われていることを特徴とする半導体集積回路装置の製
    造方法。
  3. 【請求項３】 請求項２記載の半導体集積回路装置の製
    造方法において、前記第３絶縁膜として酸化膜を形成す
    ることを特徴とする半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項２記載の半導体集積回路装置の製
    造方法において、さらに、（ｇ）前記半導体基板の表面
    の前記側壁絶縁膜と前記第１絶縁膜とに挟まれた領域
    に、前記第２絶縁膜を残した状態で第２導電型の第２不
    純物を導入する工程を含むことを特徴とする半導体集積
    回路装置の製造方法。
  5. 【請求項５】 請求項４記載の半導体集積回路装置の製
    造方法において、さらに、（ｈ）前記半導体基板の表面
    の前記側壁絶縁膜と前記第１絶縁膜とに挟まれた領域の
    前記第２絶縁膜を除去する工程と、（ｉ）前記半導体基
    板上に高融点金属膜を堆積し、前記半導体基板の表面の
    前記側壁絶縁膜と前記第１絶縁膜とに挟まれた領域に、
    選択的にシリサイド層を形成する工程とを含むことを特
    徴とする半導体集積回路装置の製造方法。
  6. 【請求項６】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第１導体片は、シリコンゲルマニ
    ウム膜およびシリコン膜が下層から順に積層されてなる
    ことを特徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 （ａ）その表面に第１領域および第２領
    域を有する第１導電型の半導体基板を準備する工程と、
    （ｂ）前記第１および第２領域の半導体基板の表面に複
    数の溝を形成し、前記複数の溝の内部に第１絶縁膜を形
    成する工程と、（ｃ）前記第１および第２領域の半導体
    基板の表面に、前記第１絶縁膜よりも比誘電率の高い第
    ２絶縁膜を形成する工程と、（ｄ）前記第１領域の前記
    第２絶縁膜上に第１導体片、前記第２領域の前記第２絶
    縁膜上に第２導体片を形成する工程と、（ｅ）前記第１
    導体片の両端の領域および前記第２導体片の両端の領域
    において、前記半導体基板の表面に前記第１導電型と反
    対の第２導電型の第１不純物を導入する工程と、（ｆ）
    少なくとも前記第１導体片の下および前記第２領域を除
    いて、前記第２絶縁膜を除去する工程と、（ｇ）前記半
    導体基板上に高融点金属膜を堆積する工程と、（ｈ）前
    記第１領域において、前記半導体基板の表面の前記第１
    導体片と前記第１絶縁膜とに挟まれた領域に、選択的に
    シリサイド層を形成する工程とを有することを特徴とす
    る半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体集積回路装置の製
    造方法において、前記工程（ｅ）と（ｆ）との間に、さ
    らに、（ｉ）前記半導体基板上に第３絶縁膜を形成する
    工程と、（ｊ）前記第３絶縁膜に異方性エッチングを施
    し、前記第１導体片の側壁に第１側壁絶縁膜、前記第２
    導体片の側壁に第２側壁絶縁膜を形成する工程とを含む
    ことを特徴とする半導体集積回路装置の製造方法。
  9. 【請求項９】 請求項８記載の半導体集積回路装置の製
    造方法において、前記工程（ｊ）と（ｆ）との間に、さ
    らに、（ｋ）前記半導体基板の表面の前記第１側壁絶縁
    膜と前記第１絶縁膜とに挟まれた領域、および前記第２
    側壁絶縁膜と前記第１絶縁膜とに挟まれた領域に、第２
    導電型の第２不純物を導入する工程とを含むことを特徴
    とする半導体集積回路装置の製造方法。
  10. 【請求項１０】 請求項７記載の半導体集積回路装置の
    製造方法において、前記工程（ｂ）と（ｃ）との間に、
    さらに、（ｌ）前記第１領域の前記半導体基板の表面に
    シリコン酸化膜を形成する工程を含み、前記第１領域で
    は、前記第２絶縁膜は前記シリコン酸化膜を介して前記
    半導体基板上に形成され、前記第２領域では、前記第２
    絶縁膜は前記シリコン酸化膜を介することなく前記半導
    体基板の表面に形成されることを特徴とする半導体集積
    回路装置の製造方法。
  11. 【請求項１１】 請求項７記載の半導体集積回路装置の
    製造方法において、前記第１および第２導体片は、シリ
    コンゲルマニウム膜およびシリコン膜が下層から順次積
    層されてなることを特徴とする半導体集積回路装置の製
    造方法。
  12. 【請求項１２】 請求項７記載の半導体集積回路装置の
    製造方法において、さらに、（ｍ）前記第１および第２
    領域に第３絶縁膜を堆積する工程と、（ｎ）前記第１領
    域において、前記第３絶縁膜にエッチングを施し、前記
    第１導体片と前記第１絶縁膜とに挟まれた領域に第１開
    口を形成する工程と、（ｏ）前記第２領域において、前
    記第３絶縁膜にエッチングを施し、前記第２導体片と前
    記第１絶縁膜とに挟まれた領域に第２開口を形成する工
    程と、（ｐ）前記第１開口に第３導体片、前記第２開口
    に第４導体片を形成する工程とを含むことを特徴とする
    半導体集積回路装置の製造方法。
  13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    の製造方法において、前記第１領域における前記第１導
    体片と前記第１絶縁膜との距離は、前記第２領域におけ
    る前記第２導体片と前記第１絶縁膜との距離よりも大き
    いことを特徴とする半導体集積回路装置の製造方法。
  14. 【請求項１４】 請求項１３記載の半導体集積回路装置
    の製造方法において、前記第２開口の一部は、前記第２
    領域の前記第１絶縁膜に重なっていることを特徴とする
    半導体集積回路装置の製造方法。
  15. 【請求項１５】 請求項１３記載の半導体集積回路装置
    の製造方法において、前記第１および第３絶縁膜は、シ
    リコン酸化膜からなることを特徴とする半導体集積回路
    装置の製造方法。
  16. 【請求項１６】 請求項１２記載の半導体集積回路装置
    の製造方法において、前記第３絶縁膜は、シリコン窒化
    膜およびシリコン酸化膜が下層から順に積層されてなる
    ことを特徴とする半導体集積回路装置の製造方法。
  17. 【請求項１７】 請求項１２記載の半導体集積回路装置
    の製造方法において、前記第３導体片の平面形状は、前
    記第４導体片の平面形状よりも小さいことを特徴とする
    半導体集積回路装置の製造方法。
  18. 【請求項１８】 請求項１２記載の半導体集積回路装置
    の製造方法において、前記工程（ｂ）と（ｃ）との間
    に、さらに、（ｌ）前記第１領域の前記半導体基板の表
    面にシリコン酸化膜を形成する工程を含み、 前記第１領域では、前記第２絶縁膜は前記シリコン酸化
    膜を介して前記半導体基板上に形成され、前記第２領域
    では、前記第２絶縁膜は前記シリコン酸化膜を介するこ
    となく前記半導体基板の表面に形成されることを特徴と
    する半導体集積回路装置の製造方法。
  19. 【請求項１９】 （ａ）第１導電型の半導体基板の表面
    に複数の溝を形成し、前記複数の溝の内部に第１絶縁膜
    を形成する工程と、（ｂ）前記半導体基板の表面に、前
    記第１絶縁膜よりも比誘電率の高い第２絶縁膜を形成す
    る工程と、（ｃ）前記第２絶縁膜上に第１導体片を形成
    する工程と、（ｄ）前記第１導体片の両端の領域に第１
    半導体領域を形成するために、前記第２絶縁膜を残した
    状態で、前記半導体基板の表面に前記第１導電型と反対
    の第２導電型の第１不純物を導入する工程と、（ｅ）前
    記半導体基板上に第３絶縁膜を形成する工程と、（ｆ）
    前記第３および第２絶縁膜にエッチングを施し、前記第
    １半導体領域上に開口を形成する工程と、（ｇ）前記開
    口内に第２導体片を形成する工程とを有し、 前記工程（ｆ）のエッチングは、前記第２絶縁膜に対し
    て前記第３絶縁膜のエッチング速度が大となる条件で前
    記第３絶縁膜をエッチングする第１エッチングと、前記
    第１エッチングとは異なる条件で前記第２絶縁膜をエッ
    チングする第２エッチングとを有することを特徴とする
    半導体集積回路装置の製造方法。
  20. 【請求項２０】 請求項１９記載の半導体集積回路装置
    の製造方法において、前記第１および第３絶縁膜は、シ
    リコン酸化膜からなることを特徴とする半導体集積回路
    装置の製造方法。
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