JP2004363234A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004363234A JP2004363234A JP2003157971A JP2003157971A JP2004363234A JP 2004363234 A JP2004363234 A JP 2004363234A JP 2003157971 A JP2003157971 A JP 2003157971A JP 2003157971 A JP2003157971 A JP 2003157971A JP 2004363234 A JP2004363234 A JP 2004363234A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- manufacturing
- forming
- resistance element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 77
- 238000000034 method Methods 0.000 title claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 103
- 229920005591 polysilicon Polymers 0.000 claims abstract description 103
- 239000012535 impurity Substances 0.000 claims abstract description 60
- 238000002955 isolation Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 28
- 239000010703 silicon Substances 0.000 claims abstract description 28
- 238000010438 heat treatment Methods 0.000 claims description 34
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 22
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 125000006850 spacer group Chemical group 0.000 claims description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 14
- 230000003213 activating effect Effects 0.000 claims description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 7
- 238000002513 implantation Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims 1
- 238000005121 nitriding Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 24
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 239000011574 phosphorus Substances 0.000 abstract description 3
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 239000000243 solution Substances 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 43
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 31
- 229910052814 silicon oxide Inorganic materials 0.000 description 31
- 229910017052 cobalt Inorganic materials 0.000 description 18
- 239000010941 cobalt Substances 0.000 description 18
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 18
- 230000004048 modification Effects 0.000 description 17
- 238000012986 modification Methods 0.000 description 17
- 229910021332 silicide Inorganic materials 0.000 description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000005204 segregation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】抵抗素子の抵抗値を高精度に設定することが可能な、半導体装置の製造方法を得る。
【解決手段】フォトレジスト６は、抵抗素子として機能するポリシリコン膜４Ｒの上面及び側面を覆って、素子分離絶縁膜２上に形成されている。フォトレジスト６を注入マスクとして用いて、シリコン基板１の上面に対してほぼ垂直な方向から、リン等のｎ型の不純物７をイオン注入する。ドーズ量は、１０１３／ｃｍ２のオーダーである。これにより、トランジスタ形成領域内におけるシリコン基板１の上面内に、ＭＯＳＦＥＴのＬＤＤ領域８が形成される。不純物７は、ポリシリコン膜４Ｇ内にも注入される。一方、ポリシリコン膜４Ｒはフォトレジスト６によって覆われているため、不純物７はポリシリコン膜４Ｒ内には注入されない。
【選択図】 図５
【解決手段】フォトレジスト６は、抵抗素子として機能するポリシリコン膜４Ｒの上面及び側面を覆って、素子分離絶縁膜２上に形成されている。フォトレジスト６を注入マスクとして用いて、シリコン基板１の上面に対してほぼ垂直な方向から、リン等のｎ型の不純物７をイオン注入する。ドーズ量は、１０１３／ｃｍ２のオーダーである。これにより、トランジスタ形成領域内におけるシリコン基板１の上面内に、ＭＯＳＦＥＴのＬＤＤ領域８が形成される。不純物７は、ポリシリコン膜４Ｇ内にも注入される。一方、ポリシリコン膜４Ｒはフォトレジスト６によって覆われているため、不純物７はポリシリコン膜４Ｒ内には注入されない。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に、トランジスタと素子分離絶縁膜上に形成された抵抗素子とを備える半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩは、トランジスタや抵抗素子等によって構成されている。抵抗素子の一つとしては、ポリシリコン膜内に不純物をドープすることによって形成された抵抗素子（本明細書において「ポリシリコン抵抗」と称する）が、広く用いられている。ポリシリコン抵抗では、ポリシリコン膜内に含まれている不純物の量によって抵抗値が定まる。
【０００３】
以下、ｎチャネルＭＯＳＦＥＴとポリシリコン抵抗とを備える従来の半導体装置の製造方法について説明する。従来の半導体装置の製造方法は、（ａ）ｐ型のシリコン基板の上面内に素子分離絶縁膜を形成する工程と、（ｂ）素子形成領域内におけるシリコン基板の上面上に、ＭＯＳＦＥＴのゲート絶縁膜を形成する工程と、（ｃ）不純物がドープされていない第１のポリシリコン膜を、全面的に形成する工程と、（ｄ）第１のポリシリコン膜をパターニングすることにより、ポリシリコン抵抗として機能する第２のポリシリコン膜を素子分離絶縁膜上に形成するとともに、ＭＯＳＦＥＴのゲート電極として機能する第３のポリシリコン膜をゲート絶縁膜上に形成する工程と、（ｅ）シリコン基板の上面に対してほぼ垂直な方向（垂直方向）からｎ型の第１の不純物をイオン注入することにより、ＭＯＳＦＥＴのＬＤＤ領域（「エクステンション領域」とも称されている）を形成する工程と、（ｆ）上記垂直方向に対して傾斜した方向からｐ型の第２の不純物をイオン注入することにより、ＭＯＳＦＥＴのポケット領域を形成する工程と、（ｇ）第２のポリシリコン膜の側面にサイドウォールスペーサを形成する工程と、（ｈ）シリコン基板の上面に対してほぼ垂直な方向からｎ型の第３の不純物をイオン注入することにより、ポリシリコン抵抗の抵抗値を設定すべく第２のポリシリコン膜内に第３の不純物を注入するとともに、ＭＯＳＦＥＴのソース・ドレイン領域を形成する工程と、（ｉ）シリコン基板内に注入された第１〜第３の不純物を活性化させるための熱処理を行う工程とを備えている。
【０００４】
なお、ポリシリコン抵抗の製造方法に関する技術は、例えば下記の特許文献１〜４に開示されている。
【０００５】
【特許文献１】
特許第３１５３９２１号公報
【特許文献２】
特開昭５９−１６３６１号公報
【特許文献３】
特開平６−３１４７７０号公報
【特許文献４】
特開平１１−２５１５２０号公報
【０００６】
【発明が解決しようとする課題】
半導体装置の高機能化に伴い、近年では、ディジタル回路とアナログ回路とが搭載されたＩＣチップが広く用いられている。特にアナログ回路においては、抵抗素子はトランジスタのバイアス設定等のために利用されるため、抵抗値が高精度に設定されている必要がある。
【０００７】
しかしながら、従来の半導体装置の製造方法によると、第３の不純物のみならず、第１及び第２の不純物も、第２のポリシリコン膜内にイオン注入されてしまう。即ち、第２のポリシリコン膜内に、複数種類の不純物が注入されてしまう。また、第２のポリシリコン膜内に含まれている第１〜第３の不純物の一部が、工程（ｉ）における熱処理によって、第２のポリシリコン膜の外部に拡散（外方拡散）してしまう。しかも、熱処理の際にはウェハ面内で温度差が生じる場合があり、この場合は、不純物が外方拡散する量に関しても、ウェハ面内でばらつきが生じる。
【０００８】
このように従来の半導体装置の製造方法によると、ポリシリコン抵抗の抵抗値を所望の値に設定することが困難であり、また、たとえ抵抗素子の寸法が同一であっても、ウェハ面内で抵抗値にばらつきが生じるという問題がある。
【０００９】
本発明は、かかる問題を解決するために成されたものであり、抵抗素子の抵抗値を高精度に設定することが可能であり、また、ウェハ面内での抵抗値のばらつきを抑制することが可能な、半導体装置の製造方法を得ることを目的とするものである。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、（ａ）半導体基板の主面内に、素子分離絶縁膜を形成する工程と、（ｂ）素子分離絶縁膜によって規定された素子形成領域内において、ゲート絶縁膜を、半導体基板の主面上に形成する工程と、（ｃ）素子分離絶縁膜上及びゲート絶縁膜上に、半導体膜を形成する工程と、（ｄ）半導体膜をパターニングすることにより、抵抗素子を素子分離絶縁膜上に形成するとともに、ゲート電極をゲート絶縁膜上に形成する工程と、（ｅ）抵抗素子を覆って、マスク材を形成する工程と、（ｆ）マスク材を注入マスクとして用いて第１導電型の第１の不純物をイオン注入することにより、素子形成領域内における半導体基板の主面内に、第１のソース・ドレイン領域を形成する工程と、（ｇ）工程（ｆ）よりも後に実行され、抵抗素子の側面にサイドウォールスペーサを形成する工程と、（ｈ）工程（ｇ）よりも後に実行され、第１導電型の第２の不純物をイオン注入することにより、抵抗素子内に第２の不純物を注入するとともに、素子形成領域内における半導体基板の主面内に、第２のソース・ドレイン領域を形成する工程と、（ｉ）第２の不純物を活性化させるための熱処理を行う工程とを備える。
【００１１】
【発明の実施の形態】
実施の形態１．
図１〜１１は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態１では、トランジスタとしてｎチャネルＭＯＳＦＥＴが形成される場合の例について説明する。
【００１２】
図１を参照して、まず、周知のトレンチ分離技術によって、ｐ型のシリコン基板１の上面内に、素子分離絶縁膜２を部分的に形成する。シリコン基板１は、抵抗素子が形成される予定の領域（抵抗素子形成領域）と、トランジスタが形成される予定の領域（トランジスタ形成領域）とを有している。抵抗素子形成領域は素子分離領域上にあり、トランジスタ形成領域は素子形成領域上にある。素子分離絶縁膜２は、酸化シリコン（ＳｉＯ２）から成り、抵抗素子形成領域内におけるシリコン基板１の上面内に形成されている。トランジスタ形成領域は、素子分離絶縁膜２によって規定されている。
【００１３】
図２を参照して、次に、熱酸化法によって、シリコン酸化膜３を形成する。シリコン酸化膜３は、トランジスタ形成領域内におけるシリコン基板１の上面上に形成されている。
【００１４】
図３を参照して、次に、ＣＶＤ法によって、不純物がドープされていないポリシリコン膜４を形成する。ポリシリコン膜４は、図２に示した構造上に全面的に形成されている。具体的に、ポリシリコン膜４は、素子分離絶縁膜２上及びシリコン酸化膜３上に形成されている。次に、写真製版法によって、所定の開口パターンを有するフォトレジスト５を、ポリシリコン膜４上に形成する。
【００１５】
図４を参照して、次に、フォトレジスト５をエッチングマスクとして用いて、異方性ドライエッチング法によって、ポリシリコン膜４を部分的に除去する。これにより、ポリシリコン膜４がパターニングされて、ポリシリコン膜４Ｒ，４Ｇが形成される。ポリシリコン膜４Ｒは、抵抗素子として機能し、素子分離絶縁膜２上に形成されている。ポリシリコン膜４Ｇは、ＭＯＳＦＥＴのゲート電極として機能し、シリコン酸化膜３上に形成されている。ポリシリコン膜４Ｇとシリコン基板１とによって挟まれている部分のシリコン酸化膜３は、ゲート絶縁膜として機能する。次に、フォトレジスト５を除去する。
【００１６】
図５を参照して、次に、写真製版法によって、フォトレジスト６を形成する。フォトレジスト６は、ポリシリコン膜４Ｒの上面及び側面を覆って、素子分離絶縁膜２上に形成されている。次に、フォトレジスト６を注入マスクとして用いて、シリコン基板１の上面に対してほぼ垂直な方向（垂直方向）から、リン（Ｐ）等のｎ型の不純物７をイオン注入する。ドーズ量は、１０１３／ｃｍ２のオーダーである。これにより、トランジスタ形成領域内におけるシリコン基板１の上面内に、ＭＯＳＦＥＴのＬＤＤ領域（第１のソース・ドレイン領域）８が形成される。不純物７は、ポリシリコン膜４Ｇ内にも注入される。一方、ポリシリコン膜４Ｒはフォトレジスト６によって覆われているため、不純物７はポリシリコン膜４Ｒ内には注入されない。
【００１７】
図６を参照して、次に、フォトレジスト６を注入マスクとして用いて、上記垂直方向に対して傾斜した方向から、ボロン（Ｂ）等のｐ型の不純物９をイオン注入する。ドーズ量は、１０１４／ｃｍ２のオーダーである。これにより、トランジスタ形成領域内におけるシリコン基板１の上面内に、ＭＯＳＦＥＴのポケット領域１０が形成される。ポケット領域１０は、ポリシリコン膜４Ｇの端部の下方に形成されている。不純物９は、ポリシリコン膜４Ｇの側面内にも注入される。一方、ポリシリコン膜４Ｒはフォトレジスト６によって覆われているため、不純物９はポリシリコン膜４Ｒ内には注入されない。
【００１８】
図７を参照して、次に、フォトレジスト６を除去する。次に、ＣＶＤ法によって、シリコン酸化膜１１を、図６に示した構造上に全面的に形成する。
【００１９】
図８を参照して、次に、異方性ドライエッチング法によって、シリコン酸化膜１１をエッチングする。これにより、ポリシリコン膜４Ｒの側面にサイドウォールスペーサ１２Ｒが形成されるとともに、ポリシリコン膜４Ｇの側面にサイドウォールスペーサ１２Ｇが形成される。また、シリコン酸化膜３が部分的に除去されることにより、ＬＤＤ領域８の上面が部分的に露出する。
【００２０】
図９を参照して、次に、シリコン基板１の上面に対してほぼ垂直な方向から、ヒ素（Ａｓ）又はリン等のｎ型の不純物１３をイオン注入する。ドーズ量は、１０１５／ｃｍ２のオーダーである。これにより、トランジスタ形成領域内におけるシリコン基板１の上面内に、ＭＯＳＦＥＴのソース・ドレイン領域（第２のソース・ドレイン領域）１４が形成される。ソース・ドレイン領域１４は、ＬＤＤ領域８よりも高濃度であり、また、ＬＤＤ領域８よりも深く形成されている。不純物１３は、ポリシリコン膜４Ｇ，４Ｒ内にも注入される。次に、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるために、所定の熱処理を行う。
【００２１】
図１０を参照して、次に、ＣＶＤ法、写真製版法、及び異方性ドライエッチング法によって、シリコン酸化膜１５を形成する。シリコン酸化膜１５は、ポリシリコン膜４Ｒ及びサイドウォールスペーサ１２Ｒを覆って、素子分離絶縁膜２上に形成されている。
【００２２】
図１１を参照して、次に、コバルト（Ｃｏ）等の金属膜を、図１０に示した構造上に全面的に形成する。その後、所定の熱処理を行うことにより、コバルトシリサイド層１６Ｇ，１６ＳＤを形成する。コバルトシリサイド層１６Ｇはポリシリコン膜４Ｇ上に形成されており、コバルトシリサイド層１６ＳＤはソース・ドレイン領域１４上に形成されている。シリコン酸化膜１５がシリサイドプロテクション膜として機能するため、ポリシリコン膜４Ｒ上にはコバルトシリサイド層は形成されない。
【００２３】
このように本実施の形態１に係る半導体装置の製造方法によれば、図５，６に示した工程において、ポリシリコン膜４Ｒはフォトレジスト６によって覆われているため、不純物７，９はポリシリコン膜４Ｒ内には注入されない。従って、抵抗素子として機能するポリシリコン膜４Ｒ内には、図９に示した工程において、不純物１３のみが注入される。即ち、ポリシリコン膜４Ｒ内には、一種類の不純物しか注入されない。そのため、導電型が異なる複数種類の不純物が抵抗素子内に注入される従来の半導体装置の製造方法と比較すると、抵抗素子の抵抗値を高精度に設定することが可能となる。
【００２４】
実施の形態２．
図１２〜１８は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法によって、図２に示した構造を得る。図１２を参照して、次に、窒素雰囲気中で所定の熱処理を行うことにより、シリコン酸化膜３と、素子分離絶縁膜２の上面とを窒化する。これにより、シリコン窒化膜２０，２１が形成される。シリコン窒化膜２０はシリコン基板１の上面上に形成されており、シリコン窒化膜２１は素子分離絶縁膜２上に形成されている。
【００２５】
図１３を参照して、次に、上記実施の形態１と同様の方法によって、ポリシリコン膜４Ｒ，４Ｇ、ＬＤＤ領域８、及びポケット領域１０を形成する。ポリシリコン膜４Ｒはシリコン窒化膜２１上に形成されており、ポリシリコン膜４Ｇはシリコン窒化膜２０上に形成されている。
【００２６】
図１４を参照して、次に、ＣＶＤ法によって、シリコン窒化膜２２を、図１３に示した構造上に全面的に形成する。次に、ＣＶＤ法によって、シリコン酸化膜２３をシリコン窒化膜２２上に形成する。
【００２７】
図１５を参照して、次に、異方性ドライエッチング法によって、シリコン酸化膜２３及びシリコン窒化膜２０〜２２をエッチングする。これにより、ポリシリコン膜４Ｒの側面にサイドウォールスペーサ２６Ｒが形成されるとともに、ポリシリコン膜４Ｇの側面にサイドウォールスペーサ２６Ｇが形成される。サイドウォールスペーサ２６Ｒは、シリコン窒化膜２４Ｒとシリコン酸化膜２５Ｒとを有しており、サイドウォールスペーサ２６Ｇは、シリコン窒化膜２４Ｇとシリコン酸化膜２５Ｇとを有している。シリコン窒化膜２４Ｒはポリシリコン膜４Ｒの側面に形成されており、シリコン窒化膜２４Ｇはポリシリコン膜４Ｇの側面に形成されている。また、シリコン窒化膜２０，２１が部分的に除去されることにより、ＬＤＤ領域８及び素子分離絶縁膜２の各上面が部分的に露出する。
【００２８】
図１６を参照して、次に、シリコン基板１の上面に対してほぼ垂直な方向から、ｎ型の不純物１３をイオン注入する。これにより、ＭＯＳＦＥＴのソース・ドレイン領域１４が形成される。
【００２９】
図１７を参照して、次に、ＣＶＤ法によって、シリコン窒化膜を、図１６に示した構造上に全面的に形成する。次に、ＣＶＤ法によって、シリコン酸化膜をシリコン窒化膜上に形成する。次に、写真製版法及び異方性ドライエッチング法によってこれらの膜をパターニングすることにより、シリコン窒化膜２７及びシリコン酸化膜２８を形成する。シリコン窒化膜２７は、ポリシリコン膜４Ｒの上面及びサイドウォールスペーサ２６Ｒを覆って、素子分離絶縁膜２上に形成されている。次に、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるために、所定の熱処理を行う。
【００３０】
図１８を参照して、次に、コバルト等の金属膜を、図１７に示した構造上に全面的に形成する。その後、所定の熱処理を行うことにより、コバルトシリサイド層１６Ｇ，１６ＳＤを形成する。シリコン窒化膜２７及びシリコン酸化膜２８がシリサイドプロテクション膜として機能するため、ポリシリコン膜４Ｒ上にはコバルトシリサイド層は形成されない。
【００３１】
このように本実施の形態２に係る半導体装置の製造方法によれば、図１７に示したように、ポリシリコン膜４Ｒの表面（即ち、底面、側面、及び上面）は、シリコン窒化膜２１，２４Ｒ，２７によって覆われている。そして、ポリシリコン膜４Ｒの表面がシリコン窒化膜２１，２４Ｒ，２７によって覆われた状態で、不純物７，９，１３を活性化させるための熱処理が行われる。従って、ポリシリコン膜４Ｒ内に含まれている不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜４Ｒの外部に拡散することを、シリコン窒化膜２１，２４Ｒ，２７の作用によって回避することができる。その結果、抵抗素子の抵抗値をより高精度に設定することが可能であり、また、抵抗素子の抵抗値がウェハ面内でばらつくことを回避することもできる。
【００３２】
第１の変形例として、シリコン窒化膜２１，２４Ｒ，２７のうち、シリコン窒化膜２７のみを形成してもよい。図１９，２０は、本実施の形態２の第１の変形例に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法によって、図９に示した構造を得る。図１９を参照して、次に、図１７に示した工程と同様の方法によって、シリコン窒化膜２７及びシリコン酸化膜２８を形成する。次に、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるために、所定の熱処理を行う。
【００３３】
図２０を参照して、次に、図１８に示した工程と同様の方法によって、コバルトシリサイド層１６Ｇ，１６ＳＤを形成する。
【００３４】
本実施の形態２の第１の変形例に係る半導体装置の製造方法によれば、図１９に示したように、ポリシリコン膜４Ｒの上面は、シリコン窒化膜２７によって覆われている。そして、ポリシリコン膜４Ｒの上面がシリコン窒化膜２７によって覆われた状態で、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるための熱処理が行われる。従って、ポリシリコン膜４Ｒ内に含まれている不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜４Ｒの上面から外部に拡散することを、シリコン窒化膜２７の作用によって回避することができる。
【００３５】
第２の変形例として、シリコン窒化膜２１，２４Ｒ，２７のうち、シリコン窒化膜２４Ｒのみを形成してもよい。図２１〜２５は、本実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法によって、図６に示した構造を得る。図２１を参照して、次に、フォトレジスト６を除去する。次に、図１４に示した工程と同様の方法によって、シリコン窒化膜２２及びシリコン酸化膜２３を形成する。
【００３６】
図２２を参照して、次に、図１５に示した工程と同様の方法によって、サイドウォールスペーサ２６Ｒ，２６Ｇを形成する。
【００３７】
図２３を参照して、次に、図１６に示した工程と同様の方法によって、ＭＯＳＦＥＴのソース・ドレイン領域１４を形成する。次に、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるために、所定の熱処理を行う。
【００３８】
図２４を参照して、次に、図１０に示した工程と同様の方法によって、シリコン酸化膜１５を形成する。
【００３９】
図２５を参照して、次に、図１１に示した工程と同様の方法によって、コバルトシリサイド層１６Ｇ，１６ＳＤを形成する。
【００４０】
本実施の形態２の第２の変形例に係る半導体装置の製造方法によれば、図２３に示したように、ポリシリコン膜４Ｒの側面は、シリコン窒化膜２４Ｒによって覆われている。そして、ポリシリコン膜４Ｒの側面がシリコン窒化膜２４Ｒによって覆われた状態で、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるための熱処理が行われる。従って、ポリシリコン膜４Ｒ内に含まれている不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜４Ｒの側面から外部に拡散することを、シリコン窒化膜２４Ｒの作用によって回避することができる。
【００４１】
第３の変形例として、シリコン窒化膜２１，２４Ｒ，２７のうち、シリコン窒化膜２１のみを形成してもよい。図１５に示したサイドウォールスペーサ２６Ｒ，２６Ｇの代わりに、図８に示したサイドウォールスペーサ１２Ｒ，１２Ｇを形成する。また、図１７に示したシリコン窒化膜２７及びシリコン酸化膜２８の代わりに、図１０に示したシリコン酸化膜１５を形成する。これにより、シリコン窒化膜２１，２４Ｒ，２７のうち、シリコン窒化膜２１のみを形成することができる。
【００４２】
本実施の形態２の第３の変形例に係る半導体装置の製造方法によれば、ポリシリコン膜４Ｒの底面は、シリコン窒化膜２１によって覆われている。そして、ポリシリコン膜４Ｒの底面がシリコン窒化膜２１によって覆われた状態で、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるための熱処理が行われる。従って、ポリシリコン膜４Ｒ内に含まれている不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜４Ｒの底面から外部に拡散することを、シリコン窒化膜２１の作用によって回避することができる。
【００４３】
第４の変形例として、シリコン窒化膜２１，２４Ｒ，２７のうち、任意の２つを形成してもよい。
【００４４】
実施の形態３．
図２６〜２８は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態３では、トランジスタとしてｐチャネルＭＯＳＦＥＴが形成される場合の例について説明する。
【００４５】
図１を参照して、まず、周知のトレンチ分離技術によって、ｎ型のシリコン基板１の上面内に、素子分離絶縁膜２を部分的に形成する。
【００４６】
図２を参照して、次に、熱酸化法によって、トランジスタ形成領域内におけるシリコン基板１の上面上に、シリコン酸化膜３を形成する。
【００４７】
図２６を参照して、次に、ＣＶＤ法によって、不純物がドープされていないシリコンゲルマニウム（ＳｉＧｅ）膜３０を、図２に示した構造上に全面的に形成する。次に、ＣＶＤ法によって、不純物がドープされていないポリシリコン膜３１を、シリコンゲルマニウム膜３０上に形成する。次に、ＣＶＤ法によって、不純物がドープされていないシリコンゲルマニウム膜３２を、ポリシリコン膜３１上に形成する。
【００４８】
図２７を参照して、次に、写真製版法及び異方性ドライエッチング法によって、シリコンゲルマニウム膜３０，３２及びポリシリコン膜３１をパターニングする。これにより、素子分離絶縁膜２上に抵抗素子３３Ｒが形成されるとともに、シリコン酸化膜３上にゲート電極３３Ｇが形成される。抵抗素子３３Ｒは、シリコンゲルマニウム膜３０Ｒ、ポリシリコン膜３１Ｒ、及びシリコンゲルマニウム膜３２Ｒがこの順に積層された構造を有している。同様に、ゲート電極３３Ｇは、シリコンゲルマニウム膜３０Ｇ、ポリシリコン膜３１Ｇ、及びシリコンゲルマニウム膜３２Ｇがこの順に積層された構造を有している。
【００４９】
次に、図５に示した工程と同様に、フォトレジスト６を注入マスクとして用いて、シリコン基板１の上面に対してほぼ垂直な方向（垂直方向）から、ボロン等のｐ型の不純物７をイオン注入することにより、ＬＤＤ領域８を形成する。
【００５０】
次に、図６に示した工程と同様に、フォトレジスト６を注入マスクとして用いて、上記垂直方向に対して傾斜した方向からｎ型の不純物９をイオン注入することにより、ポケット領域１０を形成する。
【００５１】
次に、図７，８に示した工程と同様に、抵抗素子３３Ｒの側面にサイドウォールスペーサ１２Ｒを形成するとともに、ゲート電極３３Ｇの側面にサイドウォールスペーサ１２Ｇを形成する。
【００５２】
次に、図９に示した工程と同様に、シリコン基板１の上面に対してほぼ垂直な方向から、ボロン等のｐ型の不純物１３をイオン注入することにより、ソース・ドレイン領域１４を形成する。不純物１３は、抵抗素子３３Ｒ内及びゲート電極３３Ｇ内にも注入される。次に、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるために、所定の熱処理を行う。
【００５３】
次に、図１０に示した工程と同様に、抵抗素子３３Ｒ及びサイドウォールスペーサ１２Ｒを覆って、シリコン酸化膜１５を形成する。
【００５４】
図２８を参照して、次に、コバルト等の金属膜を全面的に形成した後に所定の熱処理を行うことにより、コバルトシリサイド層１６Ｇ，１６ＳＤを形成する。
【００５５】
このように本実施の形態３に係る半導体装置の製造方法によれば、図２７に示したように、ポリシリコン膜３１Ｒの底面はシリコンゲルマニウム膜３０Ｒによって覆われており、ポリシリコン膜３１Ｒの上面はシリコンゲルマニウム膜３２Ｒによって覆われている。そして、ポリシリコン膜３１Ｒの底面及び上面がシリコンゲルマニウム膜３０Ｒ，３２Ｒによって覆われた状態で、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるための熱処理が行われる。従って、ポリシリコン膜３１Ｒ内に含まれているボロン等の不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜３１Ｒの底面及び上面から外部に拡散することを、シリコンゲルマニウム膜３０Ｒ，３２Ｒの作用によって回避することができる。その結果、抵抗素子３３Ｒの抵抗値をより高精度に設定することが可能であり、また、抵抗素子の抵抗値がウェハ面内でばらつくことを抑制することもできる。
【００５６】
実施の形態４．
図２９，３０は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態３と同様の方法によって、図２７に示した構造を得る。図２９を参照して、次に、写真製版法によって、トランジスタ形成領域を覆ってフォトレジスト４０を形成する。次に、シリコン基板１の上面の法線方向に対して傾斜した方向から、ゲルマニウム４１をイオン注入する。ドーズ量は、１０１５／ｃｍ２以上のオーダーである。これにより、抵抗素子３３Ｒの側面内にシリコンゲルマニウム膜４２が形成され、その結果、抵抗素子４３が得られる。抵抗素子４３に関して、ポリシリコン膜３１Ｒの側面は、シリコンゲルマニウム膜４２によって覆われている。その後、上記実施の形態３と同様の工程が実行されて、図３０に示した構造が得られる。
【００５７】
このように本実施の形態４に係る半導体装置の製造方法によれば、図２８に示したように、ポリシリコン膜３１Ｒの表面（即ち、底面、上面、及び側面）はシリコンゲルマニウム膜３０Ｒ，３２Ｒ，４２によって覆われている。そして、ポリシリコン膜３１Ｒの表面がシリコンゲルマニウム膜３０Ｒ，３２Ｒ，４２によって覆われた状態で、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるための熱処理が行われる。従って、ポリシリコン膜３１Ｒ内に含まれているボロン等の不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜３１Ｒから外部に拡散することを、シリコンゲルマニウム膜３０Ｒ，３２Ｒ，４２の作用によって回避することができる。その結果、抵抗素子４３の抵抗値をより高精度に設定することが可能であり、また、抵抗素子の抵抗値がウェハ面内でばらつくことを回避することもできる。
【００５８】
変形例として、シリコンゲルマニウム膜３０Ｒ，３２Ｒ，４２のうち、任意の１つ又は２つを形成してもよい。
【００５９】
実施の形態５．
図３１〜３４は、本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法によって、図２に示した構造を得る。図３１を参照して、次に、ＣＶＤ法によって、アモルファスシリコン膜５０を、図２に示した構造上に全面的に形成する。
【００６０】
図３２を参照して、次に、レーザアニール法によって、アモルファスシリコン膜５０を部分的に単結晶化する。具体的には、アモルファスシリコン膜５０のうち抵抗素子を形成する予定の領域を、レーザビーム５１によって走査する。レーザビーム５１のエネルギーは、２００〜１０００ｍＪ／ｃｍ２程度である。これにより、単結晶シリコン膜５２が形成される。
【００６１】
図３３を参照して、次に、写真製版法によって、フォトレジスト５を形成する。フォトレジスト５は、単結晶シリコン膜５２上に形成されている。また、フォトレジスト５は、アモルファスシリコン膜５０上に部分的に形成されている。次に、フォトレジスト５をエッチングマスクとして用いて、異方性ドライエッチング法によって、アモルファスシリコン膜５０を部分的に除去する。これにより、アモルファスシリコン膜５０Ｇが形成される。単結晶シリコン膜５２は、抵抗素子として機能し、素子分離絶縁膜２上に形成されている。アモルファスシリコン膜５０Ｇは、ＭＯＳＦＥＴのゲート電極として機能し、シリコン酸化膜３上に形成されている。その後、上記実施の形態１と同様の工程が実行されて、図３４に示した構造が得られる。
【００６２】
なお、以上の説明では、上記実施の形態１を基礎として本実施の形態５に係る発明を適用する例について述べたが、本実施の形態５に係る発明は、上記実施の形態２〜４にも適用することができる。
【００６３】
このように本実施の形態５に係る半導体装置の製造方法によれば、ポリシリコンから成る抵抗素子ではなく、単結晶シリコンから成る抵抗素子が形成される。ポリシリコン膜内に不純物をドープすることによって抵抗素子を形成する場合には、グレインの粒界面に不純物が偏析することに起因して、抵抗素子の抵抗値が所望の値よりもわずかにずれる場合がある。これに対して、本実施の形態５に係る半導体装置の製造方法によれば、単結晶シリコン膜５２内に不純物１３を注入することによって抵抗素子が形成されるため、不純物の偏析に起因して抵抗値にずれが生じることを回避できる。従って、抵抗素子の抵抗値をより高精度に設定することが可能となる。
【００６４】
実施の形態６．
図３５〜３８は、本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法によって、図２に示した構造を得る。図３５を参照して、次に、ＣＶＤ法によって、アモルファスシリコン膜５０を、図２に示した構造上に全面的に形成する。
【００６５】
図３６を参照して、次に、炉を用いて、低温（８００℃以下）かつ長時間（１〜１０時間）の熱処理を行うことにより、アモルファスシリコンをポリシリコン化する。これにより、ポリシリコン膜６０が形成される。ポリシリコン膜６０のグレインサイズは、ポリシリコン膜４のグレインサイズよりも大きく、５０〜１００ｎｍ程度である。
【００６６】
図３７を参照して、次に、写真製版法によって、フォトレジスト５を形成する。次に、フォトレジスト５をエッチングマスクとして用いて、異方性ドライエッチング法によって、ポリシリコン膜６０を部分的に除去する。これにより、ポリシリコン膜６０Ｒ，６０Ｇが形成される。ポリシリコン膜６０Ｒは、抵抗素子として機能し、素子分離絶縁膜２上に形成されている。ポリシリコン膜６０Ｇは、ＭＯＳＦＥＴのゲート電極として機能し、シリコン酸化膜３上に形成されている。その後、上記実施の形態１と同様の工程が実行されて、図３８に示した構造が得られる。
【００６７】
なお、以上の説明では、上記実施の形態１を基礎として本実施の形態６に係る発明を適用する例について述べたが、本実施の形態５に係る発明は、上記実施の形態２〜４にも適用することができる。
【００６８】
このように本実施の形態６に係る半導体装置の製造方法によれば、ポリシリコン膜４Ｒよりもグレインサイズが大きいポリシリコン膜６０Ｒを用いて、抵抗素子が形成される。従って、グレインの粒界面が少なくなるため、粒界面に析出する不純物も少なくなる。その結果、不純物の偏析に起因して抵抗値にずれが生じることを抑制できるため、抵抗素子の抵抗値をより高精度に設定することが可能となる。
【００６９】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、抵抗素子の抵抗値を高精度に設定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態２の第１の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態２の第１の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１ シリコン基板、２ 素子分離絶縁膜、３，１５，２３，２５Ｒ，２５Ｇ，２８ シリコン酸化膜、４，４Ｒ，４Ｇ，３１，３１Ｒ，３１Ｇ，６０Ｒ，６０Ｇ ポリシリコン膜、７，９，１３ 不純物、８ ＬＤＤ領域、１０ ポケット領域、１２Ｒ，１２Ｇ，２６Ｒ，２６Ｇ サイドウォールスペーサ、１４ ソース・ドレイン領域、２０〜２２，２４Ｒ，２４Ｇ，２７ シリコン窒化膜、３０，３０Ｒ，３０Ｇ，３２，３２Ｒ，３２Ｇ，４２ シリコンゲルマニウム膜、３３Ｒ，４３ 抵抗素子、３３Ｇ ゲート電極、４１ ゲルマニウム、５０，５０Ｇ，６０ アモルファスシリコン膜、５１ レーザビーム、５２ 単結晶シリコン膜。
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に、トランジスタと素子分離絶縁膜上に形成された抵抗素子とを備える半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩは、トランジスタや抵抗素子等によって構成されている。抵抗素子の一つとしては、ポリシリコン膜内に不純物をドープすることによって形成された抵抗素子（本明細書において「ポリシリコン抵抗」と称する）が、広く用いられている。ポリシリコン抵抗では、ポリシリコン膜内に含まれている不純物の量によって抵抗値が定まる。
【０００３】
以下、ｎチャネルＭＯＳＦＥＴとポリシリコン抵抗とを備える従来の半導体装置の製造方法について説明する。従来の半導体装置の製造方法は、（ａ）ｐ型のシリコン基板の上面内に素子分離絶縁膜を形成する工程と、（ｂ）素子形成領域内におけるシリコン基板の上面上に、ＭＯＳＦＥＴのゲート絶縁膜を形成する工程と、（ｃ）不純物がドープされていない第１のポリシリコン膜を、全面的に形成する工程と、（ｄ）第１のポリシリコン膜をパターニングすることにより、ポリシリコン抵抗として機能する第２のポリシリコン膜を素子分離絶縁膜上に形成するとともに、ＭＯＳＦＥＴのゲート電極として機能する第３のポリシリコン膜をゲート絶縁膜上に形成する工程と、（ｅ）シリコン基板の上面に対してほぼ垂直な方向（垂直方向）からｎ型の第１の不純物をイオン注入することにより、ＭＯＳＦＥＴのＬＤＤ領域（「エクステンション領域」とも称されている）を形成する工程と、（ｆ）上記垂直方向に対して傾斜した方向からｐ型の第２の不純物をイオン注入することにより、ＭＯＳＦＥＴのポケット領域を形成する工程と、（ｇ）第２のポリシリコン膜の側面にサイドウォールスペーサを形成する工程と、（ｈ）シリコン基板の上面に対してほぼ垂直な方向からｎ型の第３の不純物をイオン注入することにより、ポリシリコン抵抗の抵抗値を設定すべく第２のポリシリコン膜内に第３の不純物を注入するとともに、ＭＯＳＦＥＴのソース・ドレイン領域を形成する工程と、（ｉ）シリコン基板内に注入された第１〜第３の不純物を活性化させるための熱処理を行う工程とを備えている。
【０００４】
なお、ポリシリコン抵抗の製造方法に関する技術は、例えば下記の特許文献１〜４に開示されている。
【０００５】
【特許文献１】
特許第３１５３９２１号公報
【特許文献２】
特開昭５９−１６３６１号公報
【特許文献３】
特開平６−３１４７７０号公報
【特許文献４】
特開平１１−２５１５２０号公報
【０００６】
【発明が解決しようとする課題】
半導体装置の高機能化に伴い、近年では、ディジタル回路とアナログ回路とが搭載されたＩＣチップが広く用いられている。特にアナログ回路においては、抵抗素子はトランジスタのバイアス設定等のために利用されるため、抵抗値が高精度に設定されている必要がある。
【０００７】
しかしながら、従来の半導体装置の製造方法によると、第３の不純物のみならず、第１及び第２の不純物も、第２のポリシリコン膜内にイオン注入されてしまう。即ち、第２のポリシリコン膜内に、複数種類の不純物が注入されてしまう。また、第２のポリシリコン膜内に含まれている第１〜第３の不純物の一部が、工程（ｉ）における熱処理によって、第２のポリシリコン膜の外部に拡散（外方拡散）してしまう。しかも、熱処理の際にはウェハ面内で温度差が生じる場合があり、この場合は、不純物が外方拡散する量に関しても、ウェハ面内でばらつきが生じる。
【０００８】
このように従来の半導体装置の製造方法によると、ポリシリコン抵抗の抵抗値を所望の値に設定することが困難であり、また、たとえ抵抗素子の寸法が同一であっても、ウェハ面内で抵抗値にばらつきが生じるという問題がある。
【０００９】
本発明は、かかる問題を解決するために成されたものであり、抵抗素子の抵抗値を高精度に設定することが可能であり、また、ウェハ面内での抵抗値のばらつきを抑制することが可能な、半導体装置の製造方法を得ることを目的とするものである。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、（ａ）半導体基板の主面内に、素子分離絶縁膜を形成する工程と、（ｂ）素子分離絶縁膜によって規定された素子形成領域内において、ゲート絶縁膜を、半導体基板の主面上に形成する工程と、（ｃ）素子分離絶縁膜上及びゲート絶縁膜上に、半導体膜を形成する工程と、（ｄ）半導体膜をパターニングすることにより、抵抗素子を素子分離絶縁膜上に形成するとともに、ゲート電極をゲート絶縁膜上に形成する工程と、（ｅ）抵抗素子を覆って、マスク材を形成する工程と、（ｆ）マスク材を注入マスクとして用いて第１導電型の第１の不純物をイオン注入することにより、素子形成領域内における半導体基板の主面内に、第１のソース・ドレイン領域を形成する工程と、（ｇ）工程（ｆ）よりも後に実行され、抵抗素子の側面にサイドウォールスペーサを形成する工程と、（ｈ）工程（ｇ）よりも後に実行され、第１導電型の第２の不純物をイオン注入することにより、抵抗素子内に第２の不純物を注入するとともに、素子形成領域内における半導体基板の主面内に、第２のソース・ドレイン領域を形成する工程と、（ｉ）第２の不純物を活性化させるための熱処理を行う工程とを備える。
【００１１】
【発明の実施の形態】
実施の形態１．
図１〜１１は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態１では、トランジスタとしてｎチャネルＭＯＳＦＥＴが形成される場合の例について説明する。
【００１２】
図１を参照して、まず、周知のトレンチ分離技術によって、ｐ型のシリコン基板１の上面内に、素子分離絶縁膜２を部分的に形成する。シリコン基板１は、抵抗素子が形成される予定の領域（抵抗素子形成領域）と、トランジスタが形成される予定の領域（トランジスタ形成領域）とを有している。抵抗素子形成領域は素子分離領域上にあり、トランジスタ形成領域は素子形成領域上にある。素子分離絶縁膜２は、酸化シリコン（ＳｉＯ２）から成り、抵抗素子形成領域内におけるシリコン基板１の上面内に形成されている。トランジスタ形成領域は、素子分離絶縁膜２によって規定されている。
【００１３】
図２を参照して、次に、熱酸化法によって、シリコン酸化膜３を形成する。シリコン酸化膜３は、トランジスタ形成領域内におけるシリコン基板１の上面上に形成されている。
【００１４】
図３を参照して、次に、ＣＶＤ法によって、不純物がドープされていないポリシリコン膜４を形成する。ポリシリコン膜４は、図２に示した構造上に全面的に形成されている。具体的に、ポリシリコン膜４は、素子分離絶縁膜２上及びシリコン酸化膜３上に形成されている。次に、写真製版法によって、所定の開口パターンを有するフォトレジスト５を、ポリシリコン膜４上に形成する。
【００１５】
図４を参照して、次に、フォトレジスト５をエッチングマスクとして用いて、異方性ドライエッチング法によって、ポリシリコン膜４を部分的に除去する。これにより、ポリシリコン膜４がパターニングされて、ポリシリコン膜４Ｒ，４Ｇが形成される。ポリシリコン膜４Ｒは、抵抗素子として機能し、素子分離絶縁膜２上に形成されている。ポリシリコン膜４Ｇは、ＭＯＳＦＥＴのゲート電極として機能し、シリコン酸化膜３上に形成されている。ポリシリコン膜４Ｇとシリコン基板１とによって挟まれている部分のシリコン酸化膜３は、ゲート絶縁膜として機能する。次に、フォトレジスト５を除去する。
【００１６】
図５を参照して、次に、写真製版法によって、フォトレジスト６を形成する。フォトレジスト６は、ポリシリコン膜４Ｒの上面及び側面を覆って、素子分離絶縁膜２上に形成されている。次に、フォトレジスト６を注入マスクとして用いて、シリコン基板１の上面に対してほぼ垂直な方向（垂直方向）から、リン（Ｐ）等のｎ型の不純物７をイオン注入する。ドーズ量は、１０１３／ｃｍ２のオーダーである。これにより、トランジスタ形成領域内におけるシリコン基板１の上面内に、ＭＯＳＦＥＴのＬＤＤ領域（第１のソース・ドレイン領域）８が形成される。不純物７は、ポリシリコン膜４Ｇ内にも注入される。一方、ポリシリコン膜４Ｒはフォトレジスト６によって覆われているため、不純物７はポリシリコン膜４Ｒ内には注入されない。
【００１７】
図６を参照して、次に、フォトレジスト６を注入マスクとして用いて、上記垂直方向に対して傾斜した方向から、ボロン（Ｂ）等のｐ型の不純物９をイオン注入する。ドーズ量は、１０１４／ｃｍ２のオーダーである。これにより、トランジスタ形成領域内におけるシリコン基板１の上面内に、ＭＯＳＦＥＴのポケット領域１０が形成される。ポケット領域１０は、ポリシリコン膜４Ｇの端部の下方に形成されている。不純物９は、ポリシリコン膜４Ｇの側面内にも注入される。一方、ポリシリコン膜４Ｒはフォトレジスト６によって覆われているため、不純物９はポリシリコン膜４Ｒ内には注入されない。
【００１８】
図７を参照して、次に、フォトレジスト６を除去する。次に、ＣＶＤ法によって、シリコン酸化膜１１を、図６に示した構造上に全面的に形成する。
【００１９】
図８を参照して、次に、異方性ドライエッチング法によって、シリコン酸化膜１１をエッチングする。これにより、ポリシリコン膜４Ｒの側面にサイドウォールスペーサ１２Ｒが形成されるとともに、ポリシリコン膜４Ｇの側面にサイドウォールスペーサ１２Ｇが形成される。また、シリコン酸化膜３が部分的に除去されることにより、ＬＤＤ領域８の上面が部分的に露出する。
【００２０】
図９を参照して、次に、シリコン基板１の上面に対してほぼ垂直な方向から、ヒ素（Ａｓ）又はリン等のｎ型の不純物１３をイオン注入する。ドーズ量は、１０１５／ｃｍ２のオーダーである。これにより、トランジスタ形成領域内におけるシリコン基板１の上面内に、ＭＯＳＦＥＴのソース・ドレイン領域（第２のソース・ドレイン領域）１４が形成される。ソース・ドレイン領域１４は、ＬＤＤ領域８よりも高濃度であり、また、ＬＤＤ領域８よりも深く形成されている。不純物１３は、ポリシリコン膜４Ｇ，４Ｒ内にも注入される。次に、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるために、所定の熱処理を行う。
【００２１】
図１０を参照して、次に、ＣＶＤ法、写真製版法、及び異方性ドライエッチング法によって、シリコン酸化膜１５を形成する。シリコン酸化膜１５は、ポリシリコン膜４Ｒ及びサイドウォールスペーサ１２Ｒを覆って、素子分離絶縁膜２上に形成されている。
【００２２】
図１１を参照して、次に、コバルト（Ｃｏ）等の金属膜を、図１０に示した構造上に全面的に形成する。その後、所定の熱処理を行うことにより、コバルトシリサイド層１６Ｇ，１６ＳＤを形成する。コバルトシリサイド層１６Ｇはポリシリコン膜４Ｇ上に形成されており、コバルトシリサイド層１６ＳＤはソース・ドレイン領域１４上に形成されている。シリコン酸化膜１５がシリサイドプロテクション膜として機能するため、ポリシリコン膜４Ｒ上にはコバルトシリサイド層は形成されない。
【００２３】
このように本実施の形態１に係る半導体装置の製造方法によれば、図５，６に示した工程において、ポリシリコン膜４Ｒはフォトレジスト６によって覆われているため、不純物７，９はポリシリコン膜４Ｒ内には注入されない。従って、抵抗素子として機能するポリシリコン膜４Ｒ内には、図９に示した工程において、不純物１３のみが注入される。即ち、ポリシリコン膜４Ｒ内には、一種類の不純物しか注入されない。そのため、導電型が異なる複数種類の不純物が抵抗素子内に注入される従来の半導体装置の製造方法と比較すると、抵抗素子の抵抗値を高精度に設定することが可能となる。
【００２４】
実施の形態２．
図１２〜１８は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法によって、図２に示した構造を得る。図１２を参照して、次に、窒素雰囲気中で所定の熱処理を行うことにより、シリコン酸化膜３と、素子分離絶縁膜２の上面とを窒化する。これにより、シリコン窒化膜２０，２１が形成される。シリコン窒化膜２０はシリコン基板１の上面上に形成されており、シリコン窒化膜２１は素子分離絶縁膜２上に形成されている。
【００２５】
図１３を参照して、次に、上記実施の形態１と同様の方法によって、ポリシリコン膜４Ｒ，４Ｇ、ＬＤＤ領域８、及びポケット領域１０を形成する。ポリシリコン膜４Ｒはシリコン窒化膜２１上に形成されており、ポリシリコン膜４Ｇはシリコン窒化膜２０上に形成されている。
【００２６】
図１４を参照して、次に、ＣＶＤ法によって、シリコン窒化膜２２を、図１３に示した構造上に全面的に形成する。次に、ＣＶＤ法によって、シリコン酸化膜２３をシリコン窒化膜２２上に形成する。
【００２７】
図１５を参照して、次に、異方性ドライエッチング法によって、シリコン酸化膜２３及びシリコン窒化膜２０〜２２をエッチングする。これにより、ポリシリコン膜４Ｒの側面にサイドウォールスペーサ２６Ｒが形成されるとともに、ポリシリコン膜４Ｇの側面にサイドウォールスペーサ２６Ｇが形成される。サイドウォールスペーサ２６Ｒは、シリコン窒化膜２４Ｒとシリコン酸化膜２５Ｒとを有しており、サイドウォールスペーサ２６Ｇは、シリコン窒化膜２４Ｇとシリコン酸化膜２５Ｇとを有している。シリコン窒化膜２４Ｒはポリシリコン膜４Ｒの側面に形成されており、シリコン窒化膜２４Ｇはポリシリコン膜４Ｇの側面に形成されている。また、シリコン窒化膜２０，２１が部分的に除去されることにより、ＬＤＤ領域８及び素子分離絶縁膜２の各上面が部分的に露出する。
【００２８】
図１６を参照して、次に、シリコン基板１の上面に対してほぼ垂直な方向から、ｎ型の不純物１３をイオン注入する。これにより、ＭＯＳＦＥＴのソース・ドレイン領域１４が形成される。
【００２９】
図１７を参照して、次に、ＣＶＤ法によって、シリコン窒化膜を、図１６に示した構造上に全面的に形成する。次に、ＣＶＤ法によって、シリコン酸化膜をシリコン窒化膜上に形成する。次に、写真製版法及び異方性ドライエッチング法によってこれらの膜をパターニングすることにより、シリコン窒化膜２７及びシリコン酸化膜２８を形成する。シリコン窒化膜２７は、ポリシリコン膜４Ｒの上面及びサイドウォールスペーサ２６Ｒを覆って、素子分離絶縁膜２上に形成されている。次に、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるために、所定の熱処理を行う。
【００３０】
図１８を参照して、次に、コバルト等の金属膜を、図１７に示した構造上に全面的に形成する。その後、所定の熱処理を行うことにより、コバルトシリサイド層１６Ｇ，１６ＳＤを形成する。シリコン窒化膜２７及びシリコン酸化膜２８がシリサイドプロテクション膜として機能するため、ポリシリコン膜４Ｒ上にはコバルトシリサイド層は形成されない。
【００３１】
このように本実施の形態２に係る半導体装置の製造方法によれば、図１７に示したように、ポリシリコン膜４Ｒの表面（即ち、底面、側面、及び上面）は、シリコン窒化膜２１，２４Ｒ，２７によって覆われている。そして、ポリシリコン膜４Ｒの表面がシリコン窒化膜２１，２４Ｒ，２７によって覆われた状態で、不純物７，９，１３を活性化させるための熱処理が行われる。従って、ポリシリコン膜４Ｒ内に含まれている不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜４Ｒの外部に拡散することを、シリコン窒化膜２１，２４Ｒ，２７の作用によって回避することができる。その結果、抵抗素子の抵抗値をより高精度に設定することが可能であり、また、抵抗素子の抵抗値がウェハ面内でばらつくことを回避することもできる。
【００３２】
第１の変形例として、シリコン窒化膜２１，２４Ｒ，２７のうち、シリコン窒化膜２７のみを形成してもよい。図１９，２０は、本実施の形態２の第１の変形例に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法によって、図９に示した構造を得る。図１９を参照して、次に、図１７に示した工程と同様の方法によって、シリコン窒化膜２７及びシリコン酸化膜２８を形成する。次に、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるために、所定の熱処理を行う。
【００３３】
図２０を参照して、次に、図１８に示した工程と同様の方法によって、コバルトシリサイド層１６Ｇ，１６ＳＤを形成する。
【００３４】
本実施の形態２の第１の変形例に係る半導体装置の製造方法によれば、図１９に示したように、ポリシリコン膜４Ｒの上面は、シリコン窒化膜２７によって覆われている。そして、ポリシリコン膜４Ｒの上面がシリコン窒化膜２７によって覆われた状態で、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるための熱処理が行われる。従って、ポリシリコン膜４Ｒ内に含まれている不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜４Ｒの上面から外部に拡散することを、シリコン窒化膜２７の作用によって回避することができる。
【００３５】
第２の変形例として、シリコン窒化膜２１，２４Ｒ，２７のうち、シリコン窒化膜２４Ｒのみを形成してもよい。図２１〜２５は、本実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法によって、図６に示した構造を得る。図２１を参照して、次に、フォトレジスト６を除去する。次に、図１４に示した工程と同様の方法によって、シリコン窒化膜２２及びシリコン酸化膜２３を形成する。
【００３６】
図２２を参照して、次に、図１５に示した工程と同様の方法によって、サイドウォールスペーサ２６Ｒ，２６Ｇを形成する。
【００３７】
図２３を参照して、次に、図１６に示した工程と同様の方法によって、ＭＯＳＦＥＴのソース・ドレイン領域１４を形成する。次に、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるために、所定の熱処理を行う。
【００３８】
図２４を参照して、次に、図１０に示した工程と同様の方法によって、シリコン酸化膜１５を形成する。
【００３９】
図２５を参照して、次に、図１１に示した工程と同様の方法によって、コバルトシリサイド層１６Ｇ，１６ＳＤを形成する。
【００４０】
本実施の形態２の第２の変形例に係る半導体装置の製造方法によれば、図２３に示したように、ポリシリコン膜４Ｒの側面は、シリコン窒化膜２４Ｒによって覆われている。そして、ポリシリコン膜４Ｒの側面がシリコン窒化膜２４Ｒによって覆われた状態で、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるための熱処理が行われる。従って、ポリシリコン膜４Ｒ内に含まれている不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜４Ｒの側面から外部に拡散することを、シリコン窒化膜２４Ｒの作用によって回避することができる。
【００４１】
第３の変形例として、シリコン窒化膜２１，２４Ｒ，２７のうち、シリコン窒化膜２１のみを形成してもよい。図１５に示したサイドウォールスペーサ２６Ｒ，２６Ｇの代わりに、図８に示したサイドウォールスペーサ１２Ｒ，１２Ｇを形成する。また、図１７に示したシリコン窒化膜２７及びシリコン酸化膜２８の代わりに、図１０に示したシリコン酸化膜１５を形成する。これにより、シリコン窒化膜２１，２４Ｒ，２７のうち、シリコン窒化膜２１のみを形成することができる。
【００４２】
本実施の形態２の第３の変形例に係る半導体装置の製造方法によれば、ポリシリコン膜４Ｒの底面は、シリコン窒化膜２１によって覆われている。そして、ポリシリコン膜４Ｒの底面がシリコン窒化膜２１によって覆われた状態で、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるための熱処理が行われる。従って、ポリシリコン膜４Ｒ内に含まれている不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜４Ｒの底面から外部に拡散することを、シリコン窒化膜２１の作用によって回避することができる。
【００４３】
第４の変形例として、シリコン窒化膜２１，２４Ｒ，２７のうち、任意の２つを形成してもよい。
【００４４】
実施の形態３．
図２６〜２８は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態３では、トランジスタとしてｐチャネルＭＯＳＦＥＴが形成される場合の例について説明する。
【００４５】
図１を参照して、まず、周知のトレンチ分離技術によって、ｎ型のシリコン基板１の上面内に、素子分離絶縁膜２を部分的に形成する。
【００４６】
図２を参照して、次に、熱酸化法によって、トランジスタ形成領域内におけるシリコン基板１の上面上に、シリコン酸化膜３を形成する。
【００４７】
図２６を参照して、次に、ＣＶＤ法によって、不純物がドープされていないシリコンゲルマニウム（ＳｉＧｅ）膜３０を、図２に示した構造上に全面的に形成する。次に、ＣＶＤ法によって、不純物がドープされていないポリシリコン膜３１を、シリコンゲルマニウム膜３０上に形成する。次に、ＣＶＤ法によって、不純物がドープされていないシリコンゲルマニウム膜３２を、ポリシリコン膜３１上に形成する。
【００４８】
図２７を参照して、次に、写真製版法及び異方性ドライエッチング法によって、シリコンゲルマニウム膜３０，３２及びポリシリコン膜３１をパターニングする。これにより、素子分離絶縁膜２上に抵抗素子３３Ｒが形成されるとともに、シリコン酸化膜３上にゲート電極３３Ｇが形成される。抵抗素子３３Ｒは、シリコンゲルマニウム膜３０Ｒ、ポリシリコン膜３１Ｒ、及びシリコンゲルマニウム膜３２Ｒがこの順に積層された構造を有している。同様に、ゲート電極３３Ｇは、シリコンゲルマニウム膜３０Ｇ、ポリシリコン膜３１Ｇ、及びシリコンゲルマニウム膜３２Ｇがこの順に積層された構造を有している。
【００４９】
次に、図５に示した工程と同様に、フォトレジスト６を注入マスクとして用いて、シリコン基板１の上面に対してほぼ垂直な方向（垂直方向）から、ボロン等のｐ型の不純物７をイオン注入することにより、ＬＤＤ領域８を形成する。
【００５０】
次に、図６に示した工程と同様に、フォトレジスト６を注入マスクとして用いて、上記垂直方向に対して傾斜した方向からｎ型の不純物９をイオン注入することにより、ポケット領域１０を形成する。
【００５１】
次に、図７，８に示した工程と同様に、抵抗素子３３Ｒの側面にサイドウォールスペーサ１２Ｒを形成するとともに、ゲート電極３３Ｇの側面にサイドウォールスペーサ１２Ｇを形成する。
【００５２】
次に、図９に示した工程と同様に、シリコン基板１の上面に対してほぼ垂直な方向から、ボロン等のｐ型の不純物１３をイオン注入することにより、ソース・ドレイン領域１４を形成する。不純物１３は、抵抗素子３３Ｒ内及びゲート電極３３Ｇ内にも注入される。次に、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるために、所定の熱処理を行う。
【００５３】
次に、図１０に示した工程と同様に、抵抗素子３３Ｒ及びサイドウォールスペーサ１２Ｒを覆って、シリコン酸化膜１５を形成する。
【００５４】
図２８を参照して、次に、コバルト等の金属膜を全面的に形成した後に所定の熱処理を行うことにより、コバルトシリサイド層１６Ｇ，１６ＳＤを形成する。
【００５５】
このように本実施の形態３に係る半導体装置の製造方法によれば、図２７に示したように、ポリシリコン膜３１Ｒの底面はシリコンゲルマニウム膜３０Ｒによって覆われており、ポリシリコン膜３１Ｒの上面はシリコンゲルマニウム膜３２Ｒによって覆われている。そして、ポリシリコン膜３１Ｒの底面及び上面がシリコンゲルマニウム膜３０Ｒ，３２Ｒによって覆われた状態で、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるための熱処理が行われる。従って、ポリシリコン膜３１Ｒ内に含まれているボロン等の不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜３１Ｒの底面及び上面から外部に拡散することを、シリコンゲルマニウム膜３０Ｒ，３２Ｒの作用によって回避することができる。その結果、抵抗素子３３Ｒの抵抗値をより高精度に設定することが可能であり、また、抵抗素子の抵抗値がウェハ面内でばらつくことを抑制することもできる。
【００５６】
実施の形態４．
図２９，３０は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態３と同様の方法によって、図２７に示した構造を得る。図２９を参照して、次に、写真製版法によって、トランジスタ形成領域を覆ってフォトレジスト４０を形成する。次に、シリコン基板１の上面の法線方向に対して傾斜した方向から、ゲルマニウム４１をイオン注入する。ドーズ量は、１０１５／ｃｍ２以上のオーダーである。これにより、抵抗素子３３Ｒの側面内にシリコンゲルマニウム膜４２が形成され、その結果、抵抗素子４３が得られる。抵抗素子４３に関して、ポリシリコン膜３１Ｒの側面は、シリコンゲルマニウム膜４２によって覆われている。その後、上記実施の形態３と同様の工程が実行されて、図３０に示した構造が得られる。
【００５７】
このように本実施の形態４に係る半導体装置の製造方法によれば、図２８に示したように、ポリシリコン膜３１Ｒの表面（即ち、底面、上面、及び側面）はシリコンゲルマニウム膜３０Ｒ，３２Ｒ，４２によって覆われている。そして、ポリシリコン膜３１Ｒの表面がシリコンゲルマニウム膜３０Ｒ，３２Ｒ，４２によって覆われた状態で、ＬＤＤ領域８、ポケット領域１０、及びソース・ドレイン領域１４を活性化させるための熱処理が行われる。従って、ポリシリコン膜３１Ｒ内に含まれているボロン等の不純物１３が、この熱処理（及びコバルトシリサイド層１６Ｇ，１６ＳＤを形成するための熱処理）によってポリシリコン膜３１Ｒから外部に拡散することを、シリコンゲルマニウム膜３０Ｒ，３２Ｒ，４２の作用によって回避することができる。その結果、抵抗素子４３の抵抗値をより高精度に設定することが可能であり、また、抵抗素子の抵抗値がウェハ面内でばらつくことを回避することもできる。
【００５８】
変形例として、シリコンゲルマニウム膜３０Ｒ，３２Ｒ，４２のうち、任意の１つ又は２つを形成してもよい。
【００５９】
実施の形態５．
図３１〜３４は、本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法によって、図２に示した構造を得る。図３１を参照して、次に、ＣＶＤ法によって、アモルファスシリコン膜５０を、図２に示した構造上に全面的に形成する。
【００６０】
図３２を参照して、次に、レーザアニール法によって、アモルファスシリコン膜５０を部分的に単結晶化する。具体的には、アモルファスシリコン膜５０のうち抵抗素子を形成する予定の領域を、レーザビーム５１によって走査する。レーザビーム５１のエネルギーは、２００〜１０００ｍＪ／ｃｍ２程度である。これにより、単結晶シリコン膜５２が形成される。
【００６１】
図３３を参照して、次に、写真製版法によって、フォトレジスト５を形成する。フォトレジスト５は、単結晶シリコン膜５２上に形成されている。また、フォトレジスト５は、アモルファスシリコン膜５０上に部分的に形成されている。次に、フォトレジスト５をエッチングマスクとして用いて、異方性ドライエッチング法によって、アモルファスシリコン膜５０を部分的に除去する。これにより、アモルファスシリコン膜５０Ｇが形成される。単結晶シリコン膜５２は、抵抗素子として機能し、素子分離絶縁膜２上に形成されている。アモルファスシリコン膜５０Ｇは、ＭＯＳＦＥＴのゲート電極として機能し、シリコン酸化膜３上に形成されている。その後、上記実施の形態１と同様の工程が実行されて、図３４に示した構造が得られる。
【００６２】
なお、以上の説明では、上記実施の形態１を基礎として本実施の形態５に係る発明を適用する例について述べたが、本実施の形態５に係る発明は、上記実施の形態２〜４にも適用することができる。
【００６３】
このように本実施の形態５に係る半導体装置の製造方法によれば、ポリシリコンから成る抵抗素子ではなく、単結晶シリコンから成る抵抗素子が形成される。ポリシリコン膜内に不純物をドープすることによって抵抗素子を形成する場合には、グレインの粒界面に不純物が偏析することに起因して、抵抗素子の抵抗値が所望の値よりもわずかにずれる場合がある。これに対して、本実施の形態５に係る半導体装置の製造方法によれば、単結晶シリコン膜５２内に不純物１３を注入することによって抵抗素子が形成されるため、不純物の偏析に起因して抵抗値にずれが生じることを回避できる。従って、抵抗素子の抵抗値をより高精度に設定することが可能となる。
【００６４】
実施の形態６．
図３５〜３８は、本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法によって、図２に示した構造を得る。図３５を参照して、次に、ＣＶＤ法によって、アモルファスシリコン膜５０を、図２に示した構造上に全面的に形成する。
【００６５】
図３６を参照して、次に、炉を用いて、低温（８００℃以下）かつ長時間（１〜１０時間）の熱処理を行うことにより、アモルファスシリコンをポリシリコン化する。これにより、ポリシリコン膜６０が形成される。ポリシリコン膜６０のグレインサイズは、ポリシリコン膜４のグレインサイズよりも大きく、５０〜１００ｎｍ程度である。
【００６６】
図３７を参照して、次に、写真製版法によって、フォトレジスト５を形成する。次に、フォトレジスト５をエッチングマスクとして用いて、異方性ドライエッチング法によって、ポリシリコン膜６０を部分的に除去する。これにより、ポリシリコン膜６０Ｒ，６０Ｇが形成される。ポリシリコン膜６０Ｒは、抵抗素子として機能し、素子分離絶縁膜２上に形成されている。ポリシリコン膜６０Ｇは、ＭＯＳＦＥＴのゲート電極として機能し、シリコン酸化膜３上に形成されている。その後、上記実施の形態１と同様の工程が実行されて、図３８に示した構造が得られる。
【００６７】
なお、以上の説明では、上記実施の形態１を基礎として本実施の形態６に係る発明を適用する例について述べたが、本実施の形態５に係る発明は、上記実施の形態２〜４にも適用することができる。
【００６８】
このように本実施の形態６に係る半導体装置の製造方法によれば、ポリシリコン膜４Ｒよりもグレインサイズが大きいポリシリコン膜６０Ｒを用いて、抵抗素子が形成される。従って、グレインの粒界面が少なくなるため、粒界面に析出する不純物も少なくなる。その結果、不純物の偏析に起因して抵抗値にずれが生じることを抑制できるため、抵抗素子の抵抗値をより高精度に設定することが可能となる。
【００６９】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、抵抗素子の抵抗値を高精度に設定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態２の第１の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態２の第１の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態２の第２の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１ シリコン基板、２ 素子分離絶縁膜、３，１５，２３，２５Ｒ，２５Ｇ，２８ シリコン酸化膜、４，４Ｒ，４Ｇ，３１，３１Ｒ，３１Ｇ，６０Ｒ，６０Ｇ ポリシリコン膜、７，９，１３ 不純物、８ ＬＤＤ領域、１０ ポケット領域、１２Ｒ，１２Ｇ，２６Ｒ，２６Ｇ サイドウォールスペーサ、１４ ソース・ドレイン領域、２０〜２２，２４Ｒ，２４Ｇ，２７ シリコン窒化膜、３０，３０Ｒ，３０Ｇ，３２，３２Ｒ，３２Ｇ，４２ シリコンゲルマニウム膜、３３Ｒ，４３ 抵抗素子、３３Ｇ ゲート電極、４１ ゲルマニウム、５０，５０Ｇ，６０ アモルファスシリコン膜、５１ レーザビーム、５２ 単結晶シリコン膜。
Claims (11)
- （ａ）半導体基板の主面内に、素子分離絶縁膜を形成する工程と、
（ｂ）前記素子分離絶縁膜によって規定された素子形成領域内において、ゲート絶縁膜を、前記半導体基板の前記主面上に形成する工程と、
（ｃ）前記素子分離絶縁膜上及び前記ゲート絶縁膜上に、半導体膜を形成する工程と、
（ｄ）前記半導体膜をパターニングすることにより、抵抗素子を前記素子分離絶縁膜上に形成するとともに、ゲート電極を前記ゲート絶縁膜上に形成する工程と、
（ｅ）前記抵抗素子を覆って、マスク材を形成する工程と、
（ｆ）前記マスク材を注入マスクとして用いて第１導電型の第１の不純物をイオン注入することにより、前記素子形成領域内における前記半導体基板の前記主面内に、第１のソース・ドレイン領域を形成する工程と、
（ｇ）前記工程（ｆ）よりも後に実行され、前記抵抗素子の側面にサイドウォールスペーサを形成する工程と、
（ｈ）前記工程（ｇ）よりも後に実行され、前記第１導電型の第２の不純物をイオン注入することにより、前記抵抗素子内に前記第２の不純物を注入するとともに、前記素子形成領域内における前記半導体基板の前記主面内に、第２のソース・ドレイン領域を形成する工程と、
（ｉ）前記第２の不純物を活性化させるための熱処理を行う工程と
を備える、半導体装置の製造方法。 - （ｊ）前記マスク材を注入マスクとして用いて第２導電型の第３の不純物をイオン注入することにより、前記抵抗素子の端部の下方における前記半導体基板の前記主面内に、ポケット領域を形成する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
- （ｋ）前記工程（ｉ）よりも前に実行され、前記抵抗素子の上面上に窒化膜を形成する工程をさらに備える、請求項１又は２に記載の半導体装置の製造方法。
- （ｌ）前記工程（ｉ）よりも前に実行され、前記抵抗素子の側面に窒化膜を形成する工程をさらに備える、請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
- （ｍ）前記工程（ｃ）よりも前に実行され、前記素子分離絶縁膜の上面を窒化する工程をさらに備える、請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
- （ｎ）前記素子分離絶縁膜上及び前記ゲート絶縁膜上に、シリコンゲルマニウム膜を形成する工程をさらに備え、
前記工程（ｃ）において、前記半導体膜は前記シリコンゲルマニウム膜上に形成される、請求項１又は２に記載の半導体装置の製造方法。 - （ｏ）前記半導体膜上にシリコンゲルマニウム膜を形成する工程をさらに備える、請求項１，２，６のいずれか一つに記載の半導体装置の製造方法。
- 前記半導体膜はシリコンを含み、
（ｐ）前記半導体膜の側面内にゲルマニウムをイオン注入する工程をさらに備える、請求項１，２，６，７のいずれか一つに記載の半導体装置の製造方法。 - 前記抵抗素子は単結晶シリコン膜である、請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
- 前記半導体膜はアモルファスシリコン膜であり、
（ｑ）前記工程（ｄ）よりも前に実行され、前記抵抗素子に対応する部分の前記アモルファスシリコン膜にレーザビームを照射する工程をさらに備える、請求項９に記載の半導体装置の製造方法。 - 前記半導体膜はアモルファスシリコン膜であり、
（ｒ）前記工程（ｄ）よりも前に実行され、低温かつ長時間の熱処理によって、前記アモルファスシリコン膜をポリシリコン膜化する工程をさらに備える、請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003157971A JP2004363234A (ja) | 2003-06-03 | 2003-06-03 | 半導体装置の製造方法 |
| US10/700,770 US6844228B2 (en) | 2003-06-03 | 2003-11-05 | Manufacturing method of a semiconductor device capable of accurately setting a resistance value of a resistance element |
| KR10-2003-0080113A KR100525329B1 (ko) | 2003-06-03 | 2003-11-13 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003157971A JP2004363234A (ja) | 2003-06-03 | 2003-06-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004363234A true JP2004363234A (ja) | 2004-12-24 |
Family
ID=33487416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003157971A Pending JP2004363234A (ja) | 2003-06-03 | 2003-06-03 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6844228B2 (ja) |
| JP (1) | JP2004363234A (ja) |
| KR (1) | KR100525329B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081206A (ja) * | 2005-09-15 | 2007-03-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173438A (ja) * | 2004-12-17 | 2006-06-29 | Yamaha Corp | Ｍｏｓ型半導体装置の製法 |
| FR2898729B1 (fr) * | 2006-03-17 | 2008-08-01 | St Microelectronics | Dispositif semi-conducteur et procede d'implantation de dopants dans un canal |
| US8338245B2 (en) * | 2006-12-14 | 2012-12-25 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system employing stress-engineered spacers |
| US7691718B2 (en) * | 2007-12-27 | 2010-04-06 | Intel Corporation | Dual layer hard mask for block salicide poly resistor (BSR) patterning |
| US8298895B1 (en) * | 2011-10-31 | 2012-10-30 | International Business Machines Corporation | Selective threshold voltage implants for long channel devices |
| US9379175B2 (en) * | 2013-12-26 | 2016-06-28 | Mediatek Inc. | Integrated circuits and fabrication methods thereof |
| CN107068552B (zh) * | 2017-05-02 | 2019-06-07 | 京东方科技集团股份有限公司 | 一种多晶硅薄膜的制作方法、薄膜晶体管和阵列基板 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169919A (ja) * | 1993-12-16 | 1995-07-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2000183177A (ja) * | 1998-12-16 | 2000-06-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2000311958A (ja) * | 1999-04-27 | 2000-11-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2000349237A (ja) * | 1999-06-03 | 2000-12-15 | Sony Corp | 半導体装置及びその製造方法 |
| JP2001023927A (ja) * | 1999-07-09 | 2001-01-26 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JP2002057296A (ja) * | 2000-08-14 | 2002-02-22 | Sony Corp | 半導体装置の製造方法 |
| JP2002203947A (ja) * | 2000-12-28 | 2002-07-19 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2003152100A (ja) * | 2001-11-13 | 2003-05-23 | Ricoh Co Ltd | 半導体装置 |
| JP2003158195A (ja) * | 2001-11-20 | 2003-05-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2003158196A (ja) * | 2001-11-21 | 2003-05-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916361A (ja) | 1982-07-19 | 1984-01-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JP3153921B2 (ja) | 1991-12-17 | 2001-04-09 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH06314770A (ja) | 1993-04-30 | 1994-11-08 | Sony Corp | 半導体抵抗及びその生成方法 |
| JPH11251520A (ja) | 1998-03-02 | 1999-09-17 | Ricoh Co Ltd | 半導体装置 |
| US6165861A (en) * | 1998-09-14 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Integrated circuit polysilicon resistor having a silicide extension to achieve 100% metal shielding from hydrogen intrusion |
| JP4845299B2 (ja) * | 2001-03-09 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
2003
- 2003-06-03 JP JP2003157971A patent/JP2004363234A/ja active Pending
- 2003-11-05 US US10/700,770 patent/US6844228B2/en not_active Expired - Fee Related
- 2003-11-13 KR KR10-2003-0080113A patent/KR100525329B1/ko not_active IP Right Cessation
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169919A (ja) * | 1993-12-16 | 1995-07-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2000183177A (ja) * | 1998-12-16 | 2000-06-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2000311958A (ja) * | 1999-04-27 | 2000-11-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2000349237A (ja) * | 1999-06-03 | 2000-12-15 | Sony Corp | 半導体装置及びその製造方法 |
| JP2001023927A (ja) * | 1999-07-09 | 2001-01-26 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JP2002057296A (ja) * | 2000-08-14 | 2002-02-22 | Sony Corp | 半導体装置の製造方法 |
| JP2002203947A (ja) * | 2000-12-28 | 2002-07-19 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2003152100A (ja) * | 2001-11-13 | 2003-05-23 | Ricoh Co Ltd | 半導体装置 |
| JP2003158195A (ja) * | 2001-11-20 | 2003-05-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2003158196A (ja) * | 2001-11-21 | 2003-05-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081206A (ja) * | 2005-09-15 | 2007-03-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040104295A (ko) | 2004-12-10 |
| KR100525329B1 (ko) | 2005-11-02 |
| US20040248358A1 (en) | 2004-12-09 |
| US6844228B2 (en) | 2005-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7348636B2 (en) | CMOS transistor having different PMOS and NMOS gate electrode structures and method of fabrication thereof | |
| US7915131B2 (en) | Semiconductor device and method for fabricating the same | |
| US20110275185A1 (en) | Method of manufacturing semiconductor device with offset sidewall structure | |
| JP2002033396A (ja) | コア・デバイス注入を用いて高特性、高信頼度の入力／出力デバイスおよびアナログと両立する入力／出力およびコア・デバイスの製造法 | |
| WO1998008253A1 (en) | Dual gate oxide thickness integrated circuit and process for making same | |
| US20070114605A1 (en) | Ion implantation of nitrogen into semiconductor substrate prior to oxidation for offset spacer formation | |
| US8586440B2 (en) | Methods for fabricating integrated circuits using non-oxidizing resist removal | |
| KR100837555B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2005136351A (ja) | 半導体装置及びその製造方法 | |
| TW200414321A (en) | Method for fabricating semiconductor device | |
| KR100641993B1 (ko) | 고유전율의 절연막을 갖는 씨모스 이미지 센서의 제조 방법 | |
| JP2004363234A (ja) | 半導体装置の製造方法 | |
| CN101409237A (zh) | 制造半导体器件的方法 | |
| JP2007529891A (ja) | 電界効果トランジスタ及び電界効果トランジスタの製造方法 | |
| US6184099B1 (en) | Low cost deep sub-micron CMOS process | |
| US20040169224A1 (en) | Semiconductor device and manufacturing method therefor | |
| JPH05206454A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP2803925B2 (ja) | 半導体装置の製造方法 | |
| JP2008124489A (ja) | 半導体装置の製造方法 | |
| JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2578417B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JP3311082B2 (ja) | 半導体装置の製造方法 | |
| KR100823451B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| JP2004228528A (ja) | 半導体装置の製造方法 | |
| JPH0878671A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060523 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090223 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100427 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100524 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100831 |