JP2000311958A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2000311958A JP2000311958A JP11119610A JP11961099A JP2000311958A JP 2000311958 A JP2000311958 A JP 2000311958A JP 11119610 A JP11119610 A JP 11119610A JP 11961099 A JP11961099 A JP 11961099A JP 2000311958 A JP2000311958 A JP 2000311958A
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Abstract
(57)【要約】
【課題】 マイクロスリップを低減してＦＺウエハから
なるＳＯＩ基板に形成される半導体集積回路装置の歩留
まりを向上できる技術を提供する。 【解決手段】 ＳＯＩ基板１の裏面を窒化シリコン膜４
で保護した後、レジストパターンをマスクとしてイオン
注入法によりアンチモンを注入し、次いで拡散炉を用い
て１２００℃で熱処理をＳＯＩ基板１に施すことによっ
て、シリコン層１ｃにコレクタ埋め込み層５Ｃを形成す
る。ここで、上記窒化シリコン膜４により拡散炉のウエ
ハ治具とＳＯＩ基板１の裏面とが直接接触するのを防い
で、スクラッチを起点とした転移によるマイクロスリッ
プの発生を抑制することができる。
なるＳＯＩ基板に形成される半導体集積回路装置の歩留
まりを向上できる技術を提供する。 【解決手段】 ＳＯＩ基板１の裏面を窒化シリコン膜４
で保護した後、レジストパターンをマスクとしてイオン
注入法によりアンチモンを注入し、次いで拡散炉を用い
て１２００℃で熱処理をＳＯＩ基板１に施すことによっ
て、シリコン層１ｃにコレクタ埋め込み層５Ｃを形成す
る。ここで、上記窒化シリコン膜４により拡散炉のウエ
ハ治具とＳＯＩ基板１の裏面とが直接接触するのを防い
で、スクラッチを起点とした転移によるマイクロスリッ
プの発生を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、バイポーラトランジスタお
よびＭＩＳＦＥＴ（Metal Insulator Semiconductor Fi
eld Effect Transistor ）を同一基板に有する半導体集
積回路装置に適用して有効な技術に関するものである。
置の製造技術に関し、特に、バイポーラトランジスタお
よびＭＩＳＦＥＴ（Metal Insulator Semiconductor Fi
eld Effect Transistor ）を同一基板に有する半導体集
積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】高性能な中央演算処理装置（ＣＰＵ：Ce
nter Processing Unit）等のロジックデバイスには、ス
イッチング速度の高いバイポーラトランジスタ、または
バイポーラトランジスタの消費電力を改善したＢｉ−Ｃ
ＭＯＳ（Bipolar-Complementary Metal Oxide Semicond
uctor ）トランジスタ等バイポーラ系の半導体集積回路
装置が用いられる。
nter Processing Unit）等のロジックデバイスには、ス
イッチング速度の高いバイポーラトランジスタ、または
バイポーラトランジスタの消費電力を改善したＢｉ−Ｃ
ＭＯＳ（Bipolar-Complementary Metal Oxide Semicond
uctor ）トランジスタ等バイポーラ系の半導体集積回路
装置が用いられる。
【０００３】このようなバイポーラ系トランジスタで
は、寄生容量を低減するために、支持基板上に埋め込み
酸化膜を介してシリコン層が設けられたＳＯＩ（Silico
n On Insulator）基板が用いられている。しかし、イン
ダクタの高周波特性を向上するには、支持基板の抵抗率
を高く設定する必要があるため、浮遊帯域溶融（ＦＺ：
Floating Zone ）法で形成されたＦＺウエハが支持基板
に用いられている。
は、寄生容量を低減するために、支持基板上に埋め込み
酸化膜を介してシリコン層が設けられたＳＯＩ（Silico
n On Insulator）基板が用いられている。しかし、イン
ダクタの高周波特性を向上するには、支持基板の抵抗率
を高く設定する必要があるため、浮遊帯域溶融（ＦＺ：
Floating Zone ）法で形成されたＦＺウエハが支持基板
に用いられている。
【０００４】なお、例えば培風館発行「アドバンスト
エレクトロニクス Ｉ−４バルク結晶成長技術」１９９
４年５月２０日発行、千川圭吾著、Ｐ２０〜３０に、Ｆ
Ｚ法結晶成長と結晶特性について記載されている。
エレクトロニクス Ｉ−４バルク結晶成長技術」１９９
４年５月２０日発行、千川圭吾著、Ｐ２０〜３０に、Ｆ
Ｚ法結晶成長と結晶特性について記載されている。
【０００５】
【発明が解決しようとする課題】ＦＺ法は、高周波誘電
加熱により溶融帯を形成し、これを多結晶の長さ方向に
移動して単結晶を成長させるため、汚染混入が少なく無
酸素高純度の結晶を得やすいが、ＣＺ（Czochralski ）
法と比べて断面不純物分布の不均一が大きく、機械的強
度が弱いウエハが形成されるという問題がある。
加熱により溶融帯を形成し、これを多結晶の長さ方向に
移動して単結晶を成長させるため、汚染混入が少なく無
酸素高純度の結晶を得やすいが、ＣＺ（Czochralski ）
法と比べて断面不純物分布の不均一が大きく、機械的強
度が弱いウエハが形成されるという問題がある。
【０００６】このため、１０００℃以上の熱処理をＦＺ
ウエハに施すと、マイクロスリップが転移によって発生
し、半導体素子の接合まで増殖すると半導体素子の歩留
まりを低下させてしまう。
ウエハに施すと、マイクロスリップが転移によって発生
し、半導体素子の接合まで増殖すると半導体素子の歩留
まりを低下させてしまう。
【０００７】本発明者が検討したところによると、バイ
ポーラ系トランジスタの製造工程において、１０００℃
程度の高温の熱処理をＦＺウエハに施すと、熱膨張係数
の差により拡散炉内のウエハ治具（石英）とＦＺウエハ
との接触点を通してスクラッチ（Scratch ）が生じ、こ
のスクラッチを起点としてマイクロスリップが発生する
ことが明らかとなった。
ポーラ系トランジスタの製造工程において、１０００℃
程度の高温の熱処理をＦＺウエハに施すと、熱膨張係数
の差により拡散炉内のウエハ治具（石英）とＦＺウエハ
との接触点を通してスクラッチ（Scratch ）が生じ、こ
のスクラッチを起点としてマイクロスリップが発生する
ことが明らかとなった。
【０００８】本発明の目的は、マイクロスリップを低減
してＦＺウエハからなるＳＯＩ基板に形成される半導体
集積回路装置の歩留まりを向上できる技術を提供するこ
とにある。
してＦＺウエハからなるＳＯＩ基板に形成される半導体
集積回路装置の歩留まりを向上できる技術を提供するこ
とにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、ＦＺ
ウエハからなる同一基板にバイポーラトランジスタおよ
びＭＩＳトランジスタを形成する際、基板の裏面を絶縁
膜で保護し、ウエハ治具と基板とを直接接触させること
なく基板に熱処理を施す工程を有するものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、ＦＺ
ウエハからなる同一基板にバイポーラトランジスタおよ
びＭＩＳトランジスタを形成する際、基板の裏面を絶縁
膜で保護し、ウエハ治具と基板とを直接接触させること
なく基板に熱処理を施す工程を有するものである。
【００１１】（２）本発明の半導体集積回路装置の製造
方法は、ＦＺウエハからなる同一基板にバイポーラトラ
ンジスタおよびＭＩＳトランジスタを形成する際、基板
の裏面をアモルファス状態とした後、基板に熱処理を施
す工程を有するものである。
方法は、ＦＺウエハからなる同一基板にバイポーラトラ
ンジスタおよびＭＩＳトランジスタを形成する際、基板
の裏面をアモルファス状態とした後、基板に熱処理を施
す工程を有するものである。
【００１２】（３）本発明の半導体集積回路装置の製造
方法は、前記（１）または（２）の半導体集積回路装置
の製造方法において、基板に施される熱処理温度を１０
００℃以上とするものである。
方法は、前記（１）または（２）の半導体集積回路装置
の製造方法において、基板に施される熱処理温度を１０
００℃以上とするものである。
【００１３】（４）本発明の半導体集積回路装置の製造
方法は、前記（１）または（２）の半導体集積回路装置
の製造方法において、上記基板をＳＯＩ基板またはバル
クシリコン結晶からなる半導体基板とするものである。
方法は、前記（１）または（２）の半導体集積回路装置
の製造方法において、上記基板をＳＯＩ基板またはバル
クシリコン結晶からなる半導体基板とするものである。
【００１４】（５）本発明の半導体集積回路装置の製造
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、上記絶縁膜を窒化シリコン膜または酸化シリコ
ン膜とするものである。
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、上記絶縁膜を窒化シリコン膜または酸化シリコ
ン膜とするものである。
【００１５】（６）本発明の半導体集積回路装置の製造
方法は、前記（２）の半導体集積回路装置の製造方法に
おいて、基板の裏面に不純物をイオン注入することによ
って、基板の裏面をアモルファス状態とするものであ
る。
方法は、前記（２）の半導体集積回路装置の製造方法に
おいて、基板の裏面に不純物をイオン注入することによ
って、基板の裏面をアモルファス状態とするものであ
る。
【００１６】（７）本発明の半導体集積回路装置の製造
方法は、前記（２）の半導体集積回路装置の製造方法に
おいて、基板のアモルファス状態の裏面をバックグライ
ンドで除去するものである。
方法は、前記（２）の半導体集積回路装置の製造方法に
おいて、基板のアモルファス状態の裏面をバックグライ
ンドで除去するものである。
【００１７】上記した手段によれば、ＦＺウエハからな
る基板に１０００℃以上の高温の熱処理を施す際、基板
の裏面を絶縁膜、例えば窒化シリコン膜または酸化シリ
コン膜で保護しているので、拡散炉のウエハ治具と基板
とが直接接触するのを防ぐことができる。これによっ
て、基板の裏面にスクラッチが生ずるのを防ぐことがで
きて、このスクラッチを起点とした転移によるマイクロ
スリップの発生を抑制することができる。また、基板の
裏面をアモルファス状態とすることにより、結晶欠陥の
導入を抑制することができる。
る基板に１０００℃以上の高温の熱処理を施す際、基板
の裏面を絶縁膜、例えば窒化シリコン膜または酸化シリ
コン膜で保護しているので、拡散炉のウエハ治具と基板
とが直接接触するのを防ぐことができる。これによっ
て、基板の裏面にスクラッチが生ずるのを防ぐことがで
きて、このスクラッチを起点とした転移によるマイクロ
スリップの発生を抑制することができる。また、基板の
裏面をアモルファス状態とすることにより、結晶欠陥の
導入を抑制することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】本発明の一実施の形態であるの製造方法を
図１〜図１８を用いて説明する。なお、実施の形態を説
明するための全図において同一機能を有するものは同一
の符号を付し、その繰り返しの説明は省略する。なお、
図中、Ａはバイポーラトランジスタが形成される領域、
ＢはＭＩＳＦＥＴが形成される領域、Ｃは抵抗素子が形
成される領域を示す。
図１〜図１８を用いて説明する。なお、実施の形態を説
明するための全図において同一機能を有するものは同一
の符号を付し、その繰り返しの説明は省略する。なお、
図中、Ａはバイポーラトランジスタが形成される領域、
ＢはＭＩＳＦＥＴが形成される領域、Ｃは抵抗素子が形
成される領域を示す。
【００２０】まず、図１に示すように、ＦＺ法によって
形成されたＦＺウエハからなる支持基板１ａ上に埋め込
み酸化膜１ｂを介して表面に単結晶のシリコン層１ｃを
有するＳＯＩ基板１を用意する。
形成されたＦＺウエハからなる支持基板１ａ上に埋め込
み酸化膜１ｂを介して表面に単結晶のシリコン層１ｃを
有するＳＯＩ基板１を用意する。
【００２１】次いで、図２に示すように、シリコン層１
ｃの表面に酸化シリコン膜２を形成し、この酸化シリコ
ン膜２の上層に窒化シリコン膜３を化学的気相成長（Ｃ
ＶＤ：Chemical Vapor Deposition ）法によって堆積す
る。この後、ＳＯＩ基板１の裏面に、例えば１４０ｎｍ
程度の窒化シリコン膜４を堆積する。
ｃの表面に酸化シリコン膜２を形成し、この酸化シリコ
ン膜２の上層に窒化シリコン膜３を化学的気相成長（Ｃ
ＶＤ：Chemical Vapor Deposition ）法によって堆積す
る。この後、ＳＯＩ基板１の裏面に、例えば１４０ｎｍ
程度の窒化シリコン膜４を堆積する。
【００２２】次に、ＳＯＩ基板１上にフォトリソグラフ
ィ技術を用いてレジストパターンを形成し、これをマス
クとして窒化シリコン膜３をエッチングする。その後、
上記レジストパターンを除去し、次いで、例えばイオン
注入法によりアンチモンを注入した後、例えば拡散炉を
用いて１２００℃で約３０分の熱処理をＳＯＩ基板１に
施すことによって、シリコン層１ｃにコレクタ埋め込み
層５Ｃを形成する。なお、コレクタ埋め込み層５Ｃは、
コレクタ抵抗低減のために形成される。
ィ技術を用いてレジストパターンを形成し、これをマス
クとして窒化シリコン膜３をエッチングする。その後、
上記レジストパターンを除去し、次いで、例えばイオン
注入法によりアンチモンを注入した後、例えば拡散炉を
用いて１２００℃で約３０分の熱処理をＳＯＩ基板１に
施すことによって、シリコン層１ｃにコレクタ埋め込み
層５Ｃを形成する。なお、コレクタ埋め込み層５Ｃは、
コレクタ抵抗低減のために形成される。
【００２３】ここで、ＳＯＩ基板１の裏面を窒化シリコ
ン膜４で保護しているので、拡散炉のウエハ治具とＳＯ
Ｉ基板１とが直接接触するのを防ぐことができる。これ
によって、ＳＯＩ基板１の裏面にスクラッチが生ずるの
を防ぐことができて、このスクラッチを起点とした転移
によるマイクロスリップの発生を抑制することができ
る。
ン膜４で保護しているので、拡散炉のウエハ治具とＳＯ
Ｉ基板１とが直接接触するのを防ぐことができる。これ
によって、ＳＯＩ基板１の裏面にスクラッチが生ずるの
を防ぐことができて、このスクラッチを起点とした転移
によるマイクロスリップの発生を抑制することができ
る。
【００２４】その後、図３に示すように、ＳＯＩ基板１
に、例えば熱リン酸処理を施すことによりＳＯＩ基板１
の表面に堆積された窒化シリコン膜３および裏面に堆積
された窒化シリコン膜４を同時に除去する。
に、例えば熱リン酸処理を施すことによりＳＯＩ基板１
の表面に堆積された窒化シリコン膜３および裏面に堆積
された窒化シリコン膜４を同時に除去する。
【００２５】次に、図４に示すように、酸化シリコン膜
２を除去した後、エピタキシャル成長法を用いてシリコ
ン層１ｃ上にエピタキシャル層１ｄを形成する。エピタ
キシャル層１ｄにはｎ型不純物が低濃度にドープされ
る。エピタキシャル層１ｄは、後述するように、バイポ
ーラトランジスタが形成される領域Ａでは、バイポーラ
トランジスタの真性コレクタ領域、コレクタ引き出し
層、ベース領域およびエミッタ領域となるものであり、
ＭＩＳＦＥＴが形成される領域Ｂでは、ＭＩＳＦＥＴの
ウエルとなるものである。
２を除去した後、エピタキシャル成長法を用いてシリコ
ン層１ｃ上にエピタキシャル層１ｄを形成する。エピタ
キシャル層１ｄにはｎ型不純物が低濃度にドープされ
る。エピタキシャル層１ｄは、後述するように、バイポ
ーラトランジスタが形成される領域Ａでは、バイポーラ
トランジスタの真性コレクタ領域、コレクタ引き出し
層、ベース領域およびエミッタ領域となるものであり、
ＭＩＳＦＥＴが形成される領域Ｂでは、ＭＩＳＦＥＴの
ウエルとなるものである。
【００２６】次に、図５に示すように、エピタキシャル
層１ｄ上に窒化シリコン膜（図示せず）を堆積し、この
窒化シリコン膜のフィールド絶縁膜が形成される領域を
除去するようにフォトリソグラフィ技術を用いてパター
ニングする。パターニングされた窒化シリコン膜をマス
クとしてＬＯＣＯＳ（Local Oxidation of Silicon）法
を適用し、フィールド絶縁膜６を形成する。さらに、レ
ジストパターンをマスクとしたイオン注入法によりリン
または砒素を注入した後、熱拡散を施してコレクタ引き
出し層７Ｃを形成する。なお、イオン注入前に薄い犠牲
酸化膜を形成することができる。
層１ｄ上に窒化シリコン膜（図示せず）を堆積し、この
窒化シリコン膜のフィールド絶縁膜が形成される領域を
除去するようにフォトリソグラフィ技術を用いてパター
ニングする。パターニングされた窒化シリコン膜をマス
クとしてＬＯＣＯＳ（Local Oxidation of Silicon）法
を適用し、フィールド絶縁膜６を形成する。さらに、レ
ジストパターンをマスクとしたイオン注入法によりリン
または砒素を注入した後、熱拡散を施してコレクタ引き
出し層７Ｃを形成する。なお、イオン注入前に薄い犠牲
酸化膜を形成することができる。
【００２７】次に、図６に示すように、溝分離構造８が
形成される領域に開口を有するレジストパターンを形成
し、これをマスクとして異方性エッチングを施す。これ
により、フィールド絶縁膜６、エピタキシャル層１ｄ、
シリコン層１ｃ（コレクタ埋め込み層５Ｃ）に溝を形成
する。この溝を埋め込む絶縁膜、例えば酸化シリコン膜
を、例えばＴＥＯＳ（テトラエトキシシラン）ガスを原
料とするＣＶＤ法により形成し、溝以外の領域の絶縁膜
を、例えばエッチバック法により除去して溝分離構造８
を形成する。なお、溝分離構造８はバイポーラトランジ
スタの単位素子毎に形成できる。この溝分離構造８によ
り区切られたエピタキシャル層１ｄはバイポーラトラン
ジスタの真性コレクタ領域９Ｃとなる。
形成される領域に開口を有するレジストパターンを形成
し、これをマスクとして異方性エッチングを施す。これ
により、フィールド絶縁膜６、エピタキシャル層１ｄ、
シリコン層１ｃ（コレクタ埋め込み層５Ｃ）に溝を形成
する。この溝を埋め込む絶縁膜、例えば酸化シリコン膜
を、例えばＴＥＯＳ（テトラエトキシシラン）ガスを原
料とするＣＶＤ法により形成し、溝以外の領域の絶縁膜
を、例えばエッチバック法により除去して溝分離構造８
を形成する。なお、溝分離構造８はバイポーラトランジ
スタの単位素子毎に形成できる。この溝分離構造８によ
り区切られたエピタキシャル層１ｄはバイポーラトラン
ジスタの真性コレクタ領域９Ｃとなる。
【００２８】次に、図７に示すように、ＭＩＳＦＥＴが
形成される領域Ｂにイオン注入法によりｐ型またはｎ型
の不純物を注入し、ウエル１０を形成する。イオン注入
マスクにはフォトレジストパターンを用いる。ウエル１
０に導入される不純物は、ＭＩＳＦＥＴがｐチャネル型
の場合ｎ型不純物、例えばリンまたは砒素であり、ＭＩ
ＳＦＥＴがｎチャネル型の場合ｐ型不純物、例えばボロ
ンである。もちろんｐチャネル型とｎチャネル型の両方
のＭＩＳＦＥＴを形成してＣＭＯＳＦＥＴ（Complement
ary Metal Oxide Semiconductor FET ）としてもよい。
なお、ウエル１０形成用のイオン注入後に、しきい値
（Ｖｔｈ）調整用のイオン注入を行うことができる。
形成される領域Ｂにイオン注入法によりｐ型またはｎ型
の不純物を注入し、ウエル１０を形成する。イオン注入
マスクにはフォトレジストパターンを用いる。ウエル１
０に導入される不純物は、ＭＩＳＦＥＴがｐチャネル型
の場合ｎ型不純物、例えばリンまたは砒素であり、ＭＩ
ＳＦＥＴがｎチャネル型の場合ｐ型不純物、例えばボロ
ンである。もちろんｐチャネル型とｎチャネル型の両方
のＭＩＳＦＥＴを形成してＣＭＯＳＦＥＴ（Complement
ary Metal Oxide Semiconductor FET ）としてもよい。
なお、ウエル１０形成用のイオン注入後に、しきい値
（Ｖｔｈ）調整用のイオン注入を行うことができる。
【００２９】さらに、ウエル１０の表面を含むＳＯＩ基
板１の全面にゲート絶縁膜１１を形成した後、ゲート絶
縁膜１１の上層にｎ型不純物、例えばリンが添加された
多結晶シリコン膜、タングステンシリサイド膜および酸
化シリコン膜１２を順次堆積し、次いでこれらの膜を順
次エッチングして、タングステンシリサイド膜および多
結晶シリコン膜からなるゲート電極１３を形成する。
板１の全面にゲート絶縁膜１１を形成した後、ゲート絶
縁膜１１の上層にｎ型不純物、例えばリンが添加された
多結晶シリコン膜、タングステンシリサイド膜および酸
化シリコン膜１２を順次堆積し、次いでこれらの膜を順
次エッチングして、タングステンシリサイド膜および多
結晶シリコン膜からなるゲート電極１３を形成する。
【００３０】次に、図８に示すように、ＳＯＩ基板１の
全面に絶縁膜、例えば酸化シリコン膜を堆積し、これを
異方性エッチングすることにより酸化シリコン膜１２お
よびゲート電極１３の側壁にサイドウォールスペーサ１
４を形成する。その後、領域ＢにＭＩＳＦＥＴのチャネ
ル型に応じた不純物をイオン注入し、高不純物濃度の半
導体領域１５を形成する。
全面に絶縁膜、例えば酸化シリコン膜を堆積し、これを
異方性エッチングすることにより酸化シリコン膜１２お
よびゲート電極１３の側壁にサイドウォールスペーサ１
４を形成する。その後、領域ＢにＭＩＳＦＥＴのチャネ
ル型に応じた不純物をイオン注入し、高不純物濃度の半
導体領域１５を形成する。
【００３１】すなわち、ｐＭＩＳＦＥＴの場合にはｐ型
不純物、例えばボロンを、ｎＭＩＳＦＥＴの場合にはｎ
型不純物、例えば砒素またはリンを高濃度にイオン注入
する。イオン注入の打ち分けはレジストパターンをマス
クとして用いて行うことができ、ゲート電極１３に対し
ては自己整合的に半導体領域１５が形成される。
不純物、例えばボロンを、ｎＭＩＳＦＥＴの場合にはｎ
型不純物、例えば砒素またはリンを高濃度にイオン注入
する。イオン注入の打ち分けはレジストパターンをマス
クとして用いて行うことができ、ゲート電極１３に対し
ては自己整合的に半導体領域１５が形成される。
【００３２】なお、サイドウォールスペーサ１４の形成
前に低不純物濃度の半導体領域を形成し、いわゆるＬＤ
Ｄ（Lightly Doped Drain ）構造を形成することができ
る。また、半導体領域１５を形成後、ＳＯＩ基板１の斜
め方向からのイオン注入によりいわゆるポケット領域を
形成できる。
前に低不純物濃度の半導体領域を形成し、いわゆるＬＤ
Ｄ（Lightly Doped Drain ）構造を形成することができ
る。また、半導体領域１５を形成後、ＳＯＩ基板１の斜
め方向からのイオン注入によりいわゆるポケット領域を
形成できる。
【００３３】次に、図９に示すように、ＣＶＤ法を用い
てＳＯＩ基板１の全面に多結晶シリコン膜を形成する。
その後、イオン注入法を用いて多結晶シリコン膜に不純
物、例えばボロンを導入する。この多結晶シリコン膜の
抵抗率は注入されるイオンの濃度で制御できる。さら
に、レジストパターンをマスクとして多結晶シリコン膜
にエッチングを施し、抵抗体１６を形成する。
てＳＯＩ基板１の全面に多結晶シリコン膜を形成する。
その後、イオン注入法を用いて多結晶シリコン膜に不純
物、例えばボロンを導入する。この多結晶シリコン膜の
抵抗率は注入されるイオンの濃度で制御できる。さら
に、レジストパターンをマスクとして多結晶シリコン膜
にエッチングを施し、抵抗体１６を形成する。
【００３４】次に、図１０に示すように、ＳＯＩ基板１
の全面に絶縁膜１７を形成する。絶縁膜１７は、例えば
酸化シリコン膜であり、例えばＣＶＤ法により堆積でき
る。
の全面に絶縁膜１７を形成する。絶縁膜１７は、例えば
酸化シリコン膜であり、例えばＣＶＤ法により堆積でき
る。
【００３５】次いで、図１１に示すように、フォトリソ
グラフィおよびエッチング技術を適用して、真性コレク
タ領域９Ｃ（ベース領域またはエミッタ領域が形成され
る領域でもある）に開口を形成する。その後、絶縁膜１
７の上層に、例えばＣＶＤ法を用いて多結晶シリコン膜
１８を形成する。多結晶シリコン膜１８は上記開口の底
部でエピタキシャル層１ｄ（真性コレクタ領域９Ｃ）に
接続される。なお、多結晶シリコン膜１８は、まずアモ
ルファスシリコン膜を堆積後、不純物をドープし、その
後熱処理（結晶化）を行って形成しても良い。
グラフィおよびエッチング技術を適用して、真性コレク
タ領域９Ｃ（ベース領域またはエミッタ領域が形成され
る領域でもある）に開口を形成する。その後、絶縁膜１
７の上層に、例えばＣＶＤ法を用いて多結晶シリコン膜
１８を形成する。多結晶シリコン膜１８は上記開口の底
部でエピタキシャル層１ｄ（真性コレクタ領域９Ｃ）に
接続される。なお、多結晶シリコン膜１８は、まずアモ
ルファスシリコン膜を堆積後、不純物をドープし、その
後熱処理（結晶化）を行って形成しても良い。
【００３６】次に、図１２に示すように、多結晶シリコ
ン膜１８に不純物、例えばボロンがイオン注入される。
不純物のドープ量は、多結晶シリコン膜１８の抵抗値が
十分低くなる量とされる。この後、フォトレジストパタ
ーンをマスクとして、多結晶シリコン膜１８をエッチン
グし、後述するようにベース引き出し電極１８Ｂを形成
する。
ン膜１８に不純物、例えばボロンがイオン注入される。
不純物のドープ量は、多結晶シリコン膜１８の抵抗値が
十分低くなる量とされる。この後、フォトレジストパタ
ーンをマスクとして、多結晶シリコン膜１８をエッチン
グし、後述するようにベース引き出し電極１８Ｂを形成
する。
【００３７】次に、図１３に示すように、ベース引き出
し電極１８Ｂの上層に絶縁膜１９を形成する。絶縁膜１
９は、例えば酸化シリコン膜であり、ＣＶＤ法により形
成される。
し電極１８Ｂの上層に絶縁膜１９を形成する。絶縁膜１
９は、例えば酸化シリコン膜であり、ＣＶＤ法により形
成される。
【００３８】次に、図１４に示すように、バイポーラト
ランジスタの真性ベース領域が形成される領域の絶縁膜
１９およびベース引き出し電極１８Ｂに開口２０を形成
する。開口２０は、フォトリソグラフィとドライエッチ
ング技術を用いて形成できる。なお、開口２０を形成す
るためのエッチングでは、レジストパターンをマスクに
絶縁膜１９をエッチングし、レジストパターンを除去後
にパターニングされた絶縁膜１９をマスクとしてベース
引き出し電極１８Ｂをエッチングできる。
ランジスタの真性ベース領域が形成される領域の絶縁膜
１９およびベース引き出し電極１８Ｂに開口２０を形成
する。開口２０は、フォトリソグラフィとドライエッチ
ング技術を用いて形成できる。なお、開口２０を形成す
るためのエッチングでは、レジストパターンをマスクに
絶縁膜１９をエッチングし、レジストパターンを除去後
にパターニングされた絶縁膜１９をマスクとしてベース
引き出し電極１８Ｂをエッチングできる。
【００３９】次に、図１５に示すように、パターニング
された絶縁膜１９をマスクとしてｐ型不純物、例えばボ
ロンをイオン注入する。不純物がエピタキシャル層１ｄ
に達するのは開口２０の領域に限られ、不純物は開口２
０に自己整合的に形成される。その後、ＳＯＩ基板１に
熱処理を施す。これにより、開口２０の領域のエピタキ
シャル層１ｄに注入された不純物が下方に拡散して主に
真性ベース領域２１Ｂを形成し、ベース引き出し電極１
８Ｂに導入された不純物、例えばボロンがエピタキシャ
ル層１ｄに拡散して主に外部ベース領域２２Ｂを形成す
る。真性ベース領域２１Ｂおよび外部ベース領域２２Ｂ
の不純物、例えばボロンはその境界部で互いに拡散しあ
い、相互に電気的に接続される。
された絶縁膜１９をマスクとしてｐ型不純物、例えばボ
ロンをイオン注入する。不純物がエピタキシャル層１ｄ
に達するのは開口２０の領域に限られ、不純物は開口２
０に自己整合的に形成される。その後、ＳＯＩ基板１に
熱処理を施す。これにより、開口２０の領域のエピタキ
シャル層１ｄに注入された不純物が下方に拡散して主に
真性ベース領域２１Ｂを形成し、ベース引き出し電極１
８Ｂに導入された不純物、例えばボロンがエピタキシャ
ル層１ｄに拡散して主に外部ベース領域２２Ｂを形成す
る。真性ベース領域２１Ｂおよび外部ベース領域２２Ｂ
の不純物、例えばボロンはその境界部で互いに拡散しあ
い、相互に電気的に接続される。
【００４０】次に、図１６に示すように、開口２０の内
壁を覆う絶縁膜、例えば酸化シリコン膜をＳＯＩ基板１
の全面に形成し、これを異方性エッチングすることによ
り開口２０の側壁にサイドウォール２３を形成する。
壁を覆う絶縁膜、例えば酸化シリコン膜をＳＯＩ基板１
の全面に形成し、これを異方性エッチングすることによ
り開口２０の側壁にサイドウォール２３を形成する。
【００４１】次に、図１７に示すように、ＳＯＩ基板１
の全面にｎ型不純物、例えばリンを添加した低抵抗多結
晶シリコン膜をＣＶＤ法によって堆積した後、フォトレ
ジストパターンをマスクとして上記低抵抗多結晶シリコ
ン膜をエッチングすることにより、エミッタ引き出し電
極２４Ｅを形成する。次いで、ＳＯＩ基板１に熱処理を
施し、エミッタ引き出し電極２４Ｅからの不純物、例え
ばリンの拡散によりエピタキシャル層１ｄ（真性ベース
領域２１Ｂ）にエミッタ領域２５Ｅを形成する。
の全面にｎ型不純物、例えばリンを添加した低抵抗多結
晶シリコン膜をＣＶＤ法によって堆積した後、フォトレ
ジストパターンをマスクとして上記低抵抗多結晶シリコ
ン膜をエッチングすることにより、エミッタ引き出し電
極２４Ｅを形成する。次いで、ＳＯＩ基板１に熱処理を
施し、エミッタ引き出し電極２４Ｅからの不純物、例え
ばリンの拡散によりエピタキシャル層１ｄ（真性ベース
領域２１Ｂ）にエミッタ領域２５Ｅを形成する。
【００４２】次に、図１８に示すように、ＳＯＩ基板１
の全面に層間絶縁膜２６を形成した後、レジストパター
ンをマスクとして層間絶縁膜２６をエッチングして、バ
イポーラトランジスタのコレクタ引き出し層７Ｃ、ベー
ス引き出し電極１８Ｂ、エミッタ引き出し電極２４Ｅ、
ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域
１５および抵抗体１６に達する接続孔２７を形成する。
この後、ＳＯＩ基板１の全面に金属膜（図示せず）を形
成した後、この金属膜をエッチングして配線層２８を形
成することにより、本実施の形態の半導体集積回路装置
がほぼ完成する。
の全面に層間絶縁膜２６を形成した後、レジストパター
ンをマスクとして層間絶縁膜２６をエッチングして、バ
イポーラトランジスタのコレクタ引き出し層７Ｃ、ベー
ス引き出し電極１８Ｂ、エミッタ引き出し電極２４Ｅ、
ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域
１５および抵抗体１６に達する接続孔２７を形成する。
この後、ＳＯＩ基板１の全面に金属膜（図示せず）を形
成した後、この金属膜をエッチングして配線層２８を形
成することにより、本実施の形態の半導体集積回路装置
がほぼ完成する。
【００４３】なお、本実施の形態では、ＳＯＩ基板１に
１２００℃の高温の熱処理を施して、シリコン層１ｃに
コレクタ埋め込み層５Ｃを形成する際、ＳＯＩ基板１の
裏面に窒化シリコン膜４を堆積したが、耐熱性の良い酸
化シリコン膜を用いることができる。
１２００℃の高温の熱処理を施して、シリコン層１ｃに
コレクタ埋め込み層５Ｃを形成する際、ＳＯＩ基板１の
裏面に窒化シリコン膜４を堆積したが、耐熱性の良い酸
化シリコン膜を用いることができる。
【００４４】また、ＳＯＩ基板１の裏面を結晶欠陥が導
入され難いアモルファス状態としてもよい。このＳＯＩ
基板１の裏面のアモルファス化は、例えばイオン注入法
によって行われるが、この場合、低加速エネルギーで不
純物を浅く注入する。不純物が打ち込まれた領域は、Ｆ
Ｚウエハの裏面をバックグラインドで研磨する際に除去
されるので、イオン注入による支持基板１ａの抵抗率の
増加は生じない。
入され難いアモルファス状態としてもよい。このＳＯＩ
基板１の裏面のアモルファス化は、例えばイオン注入法
によって行われるが、この場合、低加速エネルギーで不
純物を浅く注入する。不純物が打ち込まれた領域は、Ｆ
Ｚウエハの裏面をバックグラインドで研磨する際に除去
されるので、イオン注入による支持基板１ａの抵抗率の
増加は生じない。
【００４５】このように、本実施の形態によれば、ＳＯ
Ｉ基板１に１２００℃の高温の熱処理を施して、シリコ
ン層１ｃにコレクタ埋め込み層５Ｃを形成する際、ＳＯ
Ｉ基板１の裏面を絶縁膜、例えば窒化シリコン膜４で保
護しているので、拡散炉のウエハ治具とＳＯＩ基板１と
が直接接触するのを防ぐことができる。これによって、
ＦＺウエハからなるＳＯＩ基板にスクラッチが生ずるの
を防ぐことができて、このスクラッチを起点とした転移
によるマイクロスリップの発生を抑制することができ
る。
Ｉ基板１に１２００℃の高温の熱処理を施して、シリコ
ン層１ｃにコレクタ埋め込み層５Ｃを形成する際、ＳＯ
Ｉ基板１の裏面を絶縁膜、例えば窒化シリコン膜４で保
護しているので、拡散炉のウエハ治具とＳＯＩ基板１と
が直接接触するのを防ぐことができる。これによって、
ＦＺウエハからなるＳＯＩ基板にスクラッチが生ずるの
を防ぐことができて、このスクラッチを起点とした転移
によるマイクロスリップの発生を抑制することができ
る。
【００４６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４７】例えば、前記実施の形態では、ＳＯＩ基板
を用いたが、バルクシリコン結晶からなる半導体基板を
用いてもよい。
を用いたが、バルクシリコン結晶からなる半導体基板を
用いてもよい。
【００４８】また、バイポーラトランジスタについてｎ
ｐｎ型を説明しているが、ｐｎｐ型でもよい。この場合
各部材の導電型を適当に変更すべきことは言うまでもな
い。
ｐｎ型を説明しているが、ｐｎｐ型でもよい。この場合
各部材の導電型を適当に変更すべきことは言うまでもな
い。
【００４９】また、ＭＩＳＦＥＴの形成後にバイポーラ
トランジスタを形成する例を説明したが、その順序を逆
にしても構わない。
トランジスタを形成する例を説明したが、その順序を逆
にしても構わない。
【００５０】また、ＭＩＳＦＥＴのゲート電極を個別に
形成する例を説明したが、バイポーラトランジスタのベ
ース引き出し電極、エミッタ引き出し電極または抵抗体
となる多結晶シリコン膜をゲート電極に適用してもよ
い。つまり、ゲート電極を他の部材と同時に形成される
ものとしてもよい。あるいは同様に、抵抗素子の抵抗体
を他の部材（バイポーラトランジスタのベース引き出し
電極、ＭＩＳＦＥＴのゲート電極）と同時に形成しても
よい。これらの場合、工程を大幅に低減することが可能
となる。
形成する例を説明したが、バイポーラトランジスタのベ
ース引き出し電極、エミッタ引き出し電極または抵抗体
となる多結晶シリコン膜をゲート電極に適用してもよ
い。つまり、ゲート電極を他の部材と同時に形成される
ものとしてもよい。あるいは同様に、抵抗素子の抵抗体
を他の部材（バイポーラトランジスタのベース引き出し
電極、ＭＩＳＦＥＴのゲート電極）と同時に形成しても
よい。これらの場合、工程を大幅に低減することが可能
となる。
【００５１】また、フィールド絶縁膜を浅溝素子分離構
造とすることも可能である。
造とすることも可能である。
【００５２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５３】本発明によれば、ＦＺウエハからなるＳＯ
Ｉ基板に１０００℃以上の熱処理を施しても、マイクロ
スリップの発生が抑制できるので、ＳＯＩ基板に形成さ
れる半導体集積回路装置の歩留まりを向上することがで
きる。
Ｉ基板に１０００℃以上の熱処理を施しても、マイクロ
スリップの発生が抑制できるので、ＳＯＩ基板に形成さ
れる半導体集積回路装置の歩留まりを向上することがで
きる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
置の製造工程の一例を工程順に示した半導体基板の要部
断面図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
装置の製造工程の一例を工程順に示した半導体基板の要
部断面図である。
１ ＳＯＩ基板 １ａ 支持基板 １ｂ 埋め込み酸化膜 １ｃ シリコン層 １ｄ エピタキシャル層 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ 窒化シリコン膜 ５Ｃ コレクタ埋め込み層 ６ フィールド絶縁膜 ７Ｃ コレクタ引き出し層 ８ 溝分離構造 ９Ｃ 真性コレクタ領域 １０ ウエル １１ ゲート絶縁膜 １２ 酸化シリコン膜 １３ ゲート電極 １４ サイドウォールスペーサ １５ 半導体領域 １６ 抵抗体 １７ 絶縁膜 １８ 多結晶シリコン膜 １８Ｂ ベース引き出し電極 １９ 絶縁膜 ２０ 開口 ２１Ｂ 真性ベース領域 ２２Ｂ 外部ベース領域 ２３ サイドウォール ２４Ｅ エミッタ引き出し電極 ２５Ｅ エミッタ領域 ２６ 層間絶縁膜 ２７ 接続孔 ２８ 配線層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K029 AA06 BD01 CA10 5F048 AA00 AC05 BA01 BA16 BB06 BB08 BG07 BG14 CA03 CA04 CA07 5F082 AA40 BA06 BA09 BA11 BA16 BC09 CA05 EA09 EA22 EA45 EA50 GA03
Claims (7)
- 【請求項１】 ＦＺウエハからなる同一基板にバイポー
ラトランジスタおよびＭＩＳトランジスタを形成する半
導体集積回路装置の製造方法であって、前記基板の裏面
を絶縁膜で保護し、ウエハ治具と前記基板とを直接接触
させることなく前記基板に熱処理を施す工程を有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 ＦＺウエハからなる同一基板にバイポー
ラトランジスタおよびＭＩＳトランジスタを形成する半
導体集積回路装置の製造方法であって、前記基板の裏面
をアモルファス状態とした後、前記基板に熱処理を施す
工程を有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記基板に施される熱処理の
温度は１０００℃以上であることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記基板は、ＳＯＩ基板また
はバルクシリコン結晶からなる半導体基板であることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法において、前記絶縁膜は、窒化シリコン膜または
酸化シリコン膜であることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項６】 請求項２記載の半導体集積回路装置の製
造方法において、前記基板の裏面に不純物をイオン注入
することによって、前記基板の裏面をアモルファス状態
とすることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項７】 請求項２記載の半導体集積回路装置の製
造方法において、前記基板のアモルファス状態の裏面
は、バックグラインドで除去されることを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11119610A JP2000311958A (ja) | 1999-04-27 | 1999-04-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11119610A JP2000311958A (ja) | 1999-04-27 | 1999-04-27 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000311958A true JP2000311958A (ja) | 2000-11-07 |
Family
ID=14765686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11119610A Pending JP2000311958A (ja) | 1999-04-27 | 1999-04-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000311958A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030048999A (ko) * | 2001-12-13 | 2003-06-25 | 삼성전자주식회사 | 반도체 소자의 저항 및 그 형성 방법 |
| JP2004363234A (ja) * | 2003-06-03 | 2004-12-24 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2009141375A (ja) * | 2001-05-04 | 2009-06-25 | Infineon Technologies Ag | 半導体プロセスおよび集積回路 |
| JP2020167358A (ja) * | 2019-03-29 | 2020-10-08 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法及び固体撮像装置の製造方法 |
-
1999
- 1999-04-27 JP JP11119610A patent/JP2000311958A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141375A (ja) * | 2001-05-04 | 2009-06-25 | Infineon Technologies Ag | 半導体プロセスおよび集積回路 |
| KR20030048999A (ko) * | 2001-12-13 | 2003-06-25 | 삼성전자주식회사 | 반도체 소자의 저항 및 그 형성 방법 |
| JP2004363234A (ja) * | 2003-06-03 | 2004-12-24 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2020167358A (ja) * | 2019-03-29 | 2020-10-08 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法及び固体撮像装置の製造方法 |
| CN111755380A (zh) * | 2019-03-29 | 2020-10-09 | 拉碧斯半导体株式会社 | 半导体装置的制造方法以及固体拍摄装置的制造方法 |
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