KR20030048999A - 반도체 소자의 저항 및 그 형성 방법 - Google Patents

반도체 소자의 저항 및 그 형성 방법 Download PDF

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KR20030048999A
KR20030048999A KR1020010079064A KR20010079064A KR20030048999A KR 20030048999 A KR20030048999 A KR 20030048999A KR 1020010079064 A KR1020010079064 A KR 1020010079064A KR 20010079064 A KR20010079064 A KR 20010079064A KR 20030048999 A KR20030048999 A KR 20030048999A
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forming
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KR1020010079064A
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정무경
안종현
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삼성전자주식회사
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors

Abstract

본 발명의 반도체 소자의 저항 및 그 형성방법을 제공한다. 본 발명은 액티브 영역 내의 저항 트랜치에 매몰된 저항 절연막을 저항 영역으로 이용한다. 그리고, 본 발명은 액티브 영역 내의 저항 트랜치에 매몰된 저항 절연막과 비액티브 영역 내의 분리 트랜치에 매몰된 분리 절연막을 동시에 형성한다. 더하여, 본 발명은 저항을 형성할 때 불순물 주입 전에 살리사이드 방지막 패턴을 형성함으로써 살리사이드 방지막 패턴을 용이하게 형성할 수 있고, 주입된 불순물이 살리사이드 방지막 패턴 형성시의 열적 스트레스를 받지 않아도 되므로 소자 특성이 열화되지 않는다.

Description

반도체 소자의 저항 및 그 형성 방법{Resistor of semiconductor device and formation method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 저항 및 그 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 저항은 금속 라인이나 웰 영역을 이용하여 구현하고 있다. 그리고, 금속 라인이나 웰 영역의 저항값의 중간에 해당하는 저항은 액티브 영역을 이용하여 구현하고 있다. 여기서, 액티브 영역을 이용한 저항 형성 방법을 상세하게 설명한다.
도 1 내지 도 3은 액티브 영역을 이용하는 종래의 반도체 소자의 저항 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(1)에 분리 트랜치에 분리 절연막(3)을 형성한다. 이에 따라, 상기 분리 절연막(3)이 형성된 영역은 비액티브 영역(non-active region)이 되며, 그 외의 영역은 액티브 영역(active region)이 된다. 이어서, 반도체 기판(1)의 전면에 불순물(4)을 주입한다. 상기 불순물(4)은 웰(well) 형성용, 문턱전압(threshold voltage: Vth)조절용, LDD(light doped drain) 형성용 또는 HDD(high doped drain)형성용 불순물을 주입한다.
도 2 및 도 3을 참조하면, 상기 분리 절연막(3)이 형성되지 않은 액티브 영역의 반도체 기판(1) 상에 살리사이드 방지막 패턴(5, salicide blocking layer pattern)을 형성한다. 이어서, 상기 살리사이드 방지막 패턴(5)의 양측의 반도체 기판(1)에 살리사이드층(7)을 형성한다. 다시 말해, 상기 살리사이드 방지막(5)으로 인해 상기 살리사이드층(7)이 살리사이드 방지막 패턴(5)의 양측의 액티브 영역 내의 반도체 기판(1) 상에 형성된다. 결과적으로, 도 3에 도시한 바와 같이 살리사이드 방지막 패턴(5) 하부의 액티브 영역은 저항 역할을 하며, 살리사이드층(7)은전극 역할을 하게 된다.
상술한 바와 같은 액티브 영역을 이용한 종래의 반도체 소자의 저항 형성 방법은 저항 영역이 살리사이드 되는 것을 방지하기 위해 살리사이드 방지막 패턴을 채용한다. 그런데, 종래의 반도체 소자의 저항 형성 방법은 사진식각공정을 이용하여 상기 살리사이드 방지막 패턴(5)을 불순물 주입 및 분리 절연막(3) 형성 공정 후에 형성하기 때문에 상기 살리사이드 방지막 패턴을 정확히 형성하기가 어렵고 공정이 복잡한 단점이 있다.
또한, 종래의 반도체 소자의 저항 형성 방법은 불순물 주입 후에 살리사이드 방지막 패턴(5)을 형성할 때 반도체 소자에 불필요한 추가적인 열적 스트레스가 공급되어 반도체 소자의 특성을 열화시키는 단점이 있다.
더욱이, 종래의 반도체 소자의 저항 형성 방법은 표면에 살리사이드 방지막 패턴(5)이 형성되어 반도체 웨이퍼의 표면 균일도가 떨어지는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 살리사이드 방지막 패턴으로 인한 열적 스트레스를 줄여 소자 특성이 향상되고 표면 균일도가 향상된 반도체 소자의 저항을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 공정이 단순하고 열적 스트레스를 줄여 소자 특성을 향상시킬 수 있는 반도체 소자의 저항 형성 방법을 제공하는 데 있다.
도 1 내지 도 3은 액티브 영역을 이용하는 종래의 반도체 소자의 저항 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 4는 본 발명의 일 예에 의하여 액티브 영역을 이용하는 반도체 소자의 저항을 도시한 단면도이다.
도 5는 본 발명의 다른 예에 의한 반도체 소자의 저항을 도시한 단면도이다.
도 6 내지 도 10은 도 4에 도시한 본 발명의 반도체 소자의 저항의 형성 방법 도시한 단면도들이다.
도 11 내지 도 15는 도 5에 도시한 본 발명의 반도체 소자의 저항의 형성 방법을 도시한 단면도들이다.
도 16은 도 도 5에 도시한 본 발명의 반도체 소자의 저항 형성 방법의 다른 예를 도시한 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 저항은 분리 트랜치 내에 분리 절연막이 매몰된 비액티브 영역과 그 외의 액티브 영역을 갖는 반도체 기판과, 상기 액티브 영역 내의 저항 트랜치에 매몰되도록 형성되고 저항 영역으로 작용하는 저항 절연막과, 상기 저항 절연막의 양측의 상기 반도체 기판에 형성되고 전극 역할을 수행하는 살리사이드층을 포함한다.
상기 반도체 기판은 SOI 반도체 기판으로 구성할 수 있다. 상기 저항 절연막 및 분리 절연막은 산화막 또는 질화막으로 구성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 저항 형성 방법은 반도체 기판 상에 살리사이드 방지막 패턴을 형성한 후, 이를 마스크로 상기 반도체 기판을 식각하여 저항 트랜치를 형성한다. 상기 저항 트랜치 내에 상기 저항 트랜치를 보호하는 보호막 패턴을 형성한다. 사진식각공정을 이용하여 상기 보호막 패턴이 형성된 저항 트랜치 이외의 상기 반도체 기판을 선택적으로 식각하여 분리 트랜치를 형성한다. 상기 보호막 패턴 및 살리사이드 방지막을 제거한다. 상기 분리 트랜치 및 저항 트랜치에 각각 비액티브 영역인 분리 절연막과 액티브 영역으로써 저항 영역으로 작용하는 저항 절연막을 동시에 형성한다. 상기 저항 절연막의 양측의 상기 반도체 기판에 전극 역할을 수행하는 살리사이드막을 형성한다.
상기 반도체 기판은 SOI 반도체 기판을 이용하여 형성할 수 있다. 상기 저항 트랜치의 깊이를 조절하여 저항 영역의 저항값을 조절할 수 있다. 상기 분리 절연막 및 저항 절연막은 상기 저항 트랜치 및 분리 트랜치를 충분히 매몰하도록 반도체 기판의 전면에 절연막을 형성한 후 평탄화하여 동시에 형성할 수 있다. 상기 저항 트랜치를 형성한 후 또는 저항 절연막을 형성한 후 불순물을 주입하여 저항 영역의 저항값을 조절할 수 있다.
이상과 같은 본 발명의 반도체 소자의 저항은 액티브 영역 내의 저항 트랜치에 매몰된 저항 절연막을 저항 영역으로 이용한다. 그리고, 본 발명의 반도체 소자의 저항 형성 방법은 액티브 영역 내의 저항 트랜치에 매몰된 저항 절연막과 비액티브 영역 내의 분리 트랜치에 매몰된 분리 절연막을 동시에 형성한다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 4는 본 발명의 일 예에 의하여 액티브 영역을 이용하는 반도체 소자의 저항을 도시한 단면도이다.
도 4를 참조하면, 하부 실리콘 기판(11), 매몰 산화막(13) 및 상부 실리콘 기판(15)으로 이루어진 SOI(silicon on insulator) 반도체 기판(17)의 액티브 영역에 저항 절연막(27a)이 형성되어 있고, 비액티브 영역에 분리 절연막(27b)이 형성되어 있다. 특히, 본 발명의 반도체 소자의 저항은 액티브 영역의 저항 트랜치(도 9의 21)에 매몰된 저항 절연막(27a)이 저항 역할을 수행하며, 저항 절연막(27a)의 양측의 살리사이드층(31)이 전극 역할을 수행한다.
도 5는 본 발명의 다른 예에 의한 반도체 소자의 저항을 도시한 단면도이다.
도 5를 참조하면, 도 5의 반도체 소자의 저항은 도 4의 SOI 기판 대신에 일반적인 반도체 기판(41), 예컨대 실리콘 기판의 액티브 영역에 저항 절연막(51a)이 형성되어 있고, 비액티브 영역에 분리 절연막(51b)이 형성되어 있다. 특히, 본 발명의 반도체 소자의 저항은 액티브 영역의 저항 트랜치(도 14의 45)에 매몰된 저항 절연막(51a)이 저항 역할을 수행하며, 저항 절연막(51a)의 양측의 살리사이드층(55)이 전극 역할을 수행한다.
도 6 내지 도 10은 도 4에 도시한 본 발명의 반도체 소자의 저항의 형성 방법 도시한 단면도들이다.
도 6을 참조하면, 하부 실리콘 기판(11), 매몰 산화막(13) 및 상부 실리콘 기판(15)으로 이루어진 SOI(silicon on insulator) 반도체 기판(17) 상에 살리사이드 방지막 패턴(19, salicide blocking layer pattern)을 형성한다. 즉, 본 발명은 종래와 다르게 살리사이드 방지막 패턴(19)을 불순물 주입 및 분리 절연막 형성 공정 전에 형성한다. 이렇게 본 발명은 불순물 주입 전에 살리사이드 방지막 패턴(19)을 형성할 경우 살리사이드 방지막 패턴(19)을 용이하게 형성할 수 있고, 후에 주입되는 불순물에 살리사이드 방지막 패턴(19) 형성시의 열적 스트레스를 주지 않아도 된다.
도 7을 참조하면, 상기 살리사이드 방지막 패턴(19)을 식각 마스크로 상기 상부 실리콘 기판(15)을 식각하여 저항 트랜치(21)를 형성한다. 상기 저항 트랜치(21) 내에는 후에 절연막이 매몰되어 저항 영역이 형성된다. 그리고, 상기 저항 트랜치(21)의 깊이를 조절하여 후에 형성되는 저항 영역의 저항값을 조절할 수 있다.
도 8을 참조하면, 상기 저항 트랜치(21) 내에 상기 저항 트랜치(21)를 보호하는 보호막 패턴(23)을 형성한다. 상기 보호막 패턴(23)은 포토레지스트막이나 절연막, 예컨대 산화막이나 질화막을 이용하여 형성한다. 이어서, 상기 보호막 패턴(23)이 형성된 저항 트랜치(21) 이외에 사진식각공정을 이용하여 상부 실리콘 기판(15)을 선택적으로 식각하여 분리 트랜치(25)를 형성한다. 상기 분리 트랜치(25)는 매몰 산화막(15)이 바닥이 된다. 상기 분리 트랜치(25)에는 후에 분리 절연막이 형성되어 비액티브 영역이 형성된다.
도 9를 참조하면, 상기 보호막 패턴(23) 및 살리사이드 방지막 패턴(19)을 제거한다. 본 발명은 상기 살리사이드 방지막 패턴(19)을 제거하게 되므로 종래와 비교하여 표면 균일도를 향상시킬 수 있다. 이렇게 되면, 저항 트랜치(21)와, 상기 저항 트랜치(21)보다 깊이가 깊고 매몰 산화막(15)이 바닥인 분리 트랜치(25)가 노출된다.
도 10을 참조하면, 상기 저항 트랜치(21) 및 분리 트랜치(25)를 각각 매몰하는 저항 절연막(27a)및 분리 절연막(27b)을 동시에 형성한다. 상기 저항 절연막(27a) 및 분리 절연막(27b)은 상기 저항 트랜치(21) 및 분리 트랜치(25)를충분히 매몰하도록 절연막을 형성한 후 평탄함으로써 동시에 형성된다. 상기 평탄화는 화학기계적연마(chemical mechanical polishing, CMP)방법을 이용한다. 상기 저항 절연막(27a) 및 분리 절연막(27b)은 산화막 또는 질화막을 이용하여 형성한다. 이에 따라, 상기 분리 절연막(27b)은 비액티브 영역이 되며, 상기 비액티브 영역 이외의 액티브 영역에 형성된 저항 절연막(27a)은 저항 역할을 한다.
계속하여, 상기 저항 절연막(27a) 및 분리 절연막(27b)이 형성된 상부 실리콘 기판(15)의 전면에 불순물(29)을 주입한다. 상기 불순물(29)은 웰(well) 형성용, 문턱전압(threshold voltage: Vth)조절용, LDD(light doped drain) 형성용 또는 HDD(high doped drain)형성용 불순물을 주입한다. 상기 불순물(29)의 주입으로 인하여 저항 영역의 저항값을 조절한다. 본 발명은 상기 불순물(29)의 주입 전에 살리사이드 방지막 패턴(19)을 형성하기 때문에 종래와 다르게 주입된 불순물이 살리사이드 방지막 패턴(19) 형성시에 SOI 반도체 기판(17)에 가해지는 열적 스트레스를 받지 않아 소자 특성이 열화되지 않는다.
다음에, 도 4에 도시한 바와 같이 상기 저항 절연막(27a)의 양측의 상부 반도체 기판(15) 상에 살리사이드층(31)을 형성한다. 결과적으로, 도 4에 도시한 바와 같이 액티브 영역에 형성된 저항 절연막(27a)은 저항 역할을 하며, 살리사이드층(31)은 전극 역할을 하게 된다.
도 11 내지 도 15는 도 5에 도시한 본 발명의 반도체 소자의 저항의 형성 방법을 도시한 단면도들이다. 구체적으로, 도 11 내지 도 15에 도시한 반도체 소자의 저항 형성 방법은 도 6 내지 도 10에 도시한 반도체 소자의 저항 형성 방법과 비교하여 SOI 반도체 기판 대신에 일반적인 반도체 기판을 사용하는 것을 제외하고는 동일하다.
도 11을 참조하면, 반도체 기판(41) 상에 살리사이드 방지막 패턴(43, salicide blocking layer pattern)을 형성한다. 즉, 본 발명은 종래와 다르게 살리사이드 방지막 패턴(43)을 불순물 주입 및 분리 절연막 형성 공정 전에 형성한다. 이렇게 본 발명은 불순물 주입 전에 살리사이드 방지막 패턴(43)을 형성할 경우 살리사이드 방지막 패턴(43)을 용이하게 형성할 수 있고, 후에 주입되는 불순물에 살리사이드 방지막 패턴(43) 형성시의 열적 스트레스를 주지 않아도 된다.
도 12를 참조하면, 상기 살리사이드 방지막 패턴(43)을 식각 마스크로 상기 반도체 기판(41)을 식각하여 저항 트랜치(45)를 형성한다. 상기 저항 트랜치(45) 내에는 후에 절연막이 매몰되어 저항 영역이 형성된다. 그리고, 상기 저항 트랜치(45)의 깊이를 조절하여 후에 형성되는 저항 영역의 저항값을 조절할 수 있다.
도 13을 참조하면, 상기 저항 트랜치(45) 내에 상기 저항 트랜치(45)를 보호하는 보호막 패턴(47)을 형성한다. 상기 보호막 패턴(47)은 포토레지스트막이나 절연막, 예컨대 산화막이나 질화막을 이용하여 형성한다. 이어서, 상기 보호막 패턴(47)이 형성된 저항 트랜치(45) 이외에 사진식각공정을 이용하여 반도체 기판(41)을 선택적으로 식각하여 분리 트랜치(49)를 형성한다. 상기 분리 트랜치(49)의 깊이는 상기 저항 트랜치(47) 보다 깊게 형성한다. 상기 분리 트랜치(49)에는 후에 분리 절연막이 형성되어 비액티브 영역이 된다.
도 14를 참조하면, 상기 보호막 패턴(47) 및 살리사이드 방지막 패턴(43)을 제거한다. 본 발명은 상기 살리사이드 방지막 패턴(43)을 제거하게 되므로 종래와 비교하여 표면 균일도를 향상시킬 수 있다. 이렇게 되면, 저항 트랜치(45)와, 상기 저항 트랜치(45)보다 깊이가 깊은 분리 트랜치(49)가 노출된다.
도 15를 참조하면, 상기 저항 트랜치(45) 및 분리 트랜치(49)를 각각 매몰하는 저항 절연막(51a)및 분리 절연막(51b)을 동시에 형성한다. 상기 저항 절연막(51a) 및 분리 절연막(51b)은 상기 저항 트랜치(45) 및 분리 트랜치(49)를 충분히 매몰하도록 반도체 기판(41)의 전면에 절연막을 형성한 후 평탄함으로써 동시에 형성된다. 상기 평탄화는 화학기계적연마(chemical mechanical polishing, CMP)방법을 이용한다. 상기 저항 절연막(51a) 및 분리 절연막(51b)은 산화막 또는 질화막을 이용하여 형성한다. 이에 따라, 상기 분리 절연막(51b)은 비액티브 영역이 되며, 상기 비액티브 영역 이외의 액티브 영역에 형성된 저항 절연막(51a)은 저항 영역으로 작용한다.
계속하여, 상기 저항 절연막(51a) 및 분리 절연막(51b)이 형성된 반도체 기판(41)의 전면에 불순물(53)을 주입한다. 상기 불순물(53)은 웰(well) 형성용, 문턱전압(threshold voltage: Vth)조절용, LDD(light doped drain) 형성용 또는 HDD(high doped drain)형성용 불순물을 주입한다. 상기 불순물(53)의 주입으로 인하여 저항 영역의 저항값을 조절한다. 본 발명은 상기 불순물 주입 전에 살리사이드 방지막 패턴(43)을 형성하기 때문에 종래와 다르게 주입된 불순물이 살리사이드 방지막 패턴(43) 형성시에 반도체 기판(41)에 가해지는 열적 스트레스를 받지 않아소자 특성이 열화되지 않는다.
다음에, 도 5에 도시한 바와 같이 상기 저항 절연막(51a)의 양측의 반도체 기판(41) 상에 살리사이드층(55)을 형성한다. 결과적으로, 도 5에 도시한 바와 같이 액티브 영역에 형성된 저항 절연막(51a)은 저항 역할을 하며, 살리사이드층(55)은 전극 역할을 하게 된다.
도 16은 도 도 5에 도시한 본 발명의 반도체 소자의 저항 형성 방법의 다른 예를 도시한 단면도이다. 구체적으로, 도 16은 도 11 내지 도 15와 비교하여 불순물 주입을 두 번에 걸쳐 수행하는 것을 제외하고는 동일하다. 도 16에서, 도 11 내지 도 15와 동일한 참조번호는 동일한 부재를 나타낸다.
먼저, 도 11 및 도 12의 공정을 진행한다. 이어서, 도 16에 도시한 바와 같이 저항 트랜치(45)가 형성된 반도체 기판(41)의 전면에 불순물(61)을 주입한다. 상기 불순물(61)은 웰(well) 형성용 및 문턱전압(threshold voltage: Vth)조절용 불순물을 주입한다. 상기 불순물(61)의 주입으로 인하여 저항 영역의 저항값을 조절한다.
다음에, 도 13, 도 14 및 도 15의 불순물 주입전까지의 공정을 진행한다. 이어서, 도 16을 참조하면, 저항 절연막(51a) 및 분리 절연막(51b)이 형성된 반도체 기판의 전면에 다시 불순물(53)을 주입한다. 상기 불순물(53)은 제2 실시예와 다르게 LDD(light doped drain) 형성용 및 HDD(high doped drain)형성용 불순물을 주입한다. 상기 불순물(53)의 주입으로 인하여 저항 영역의 저항값을 조절한다. 계속하여, 상기 저항 절연막(51a)의 양측의 반도체 기판(41) 상에 살리사이드층(55)을 형성한다.
상술한 바와 같이 본 발명의 반도체 소자의 저항은 액티브 영역 내의 저항 트랜치에 매몰된 저항 절연막을 이용한다. 그리고, 본 발명의 반도체 소자의 저항은 액티브 영역 내의 저항 트랜치에 매몰된 저항 절연막과 비액티브 영역 내의 분리 트랜치에 매몰된 분리 절연막을 동시에 형성한다.
특히, 본 발명의 반도체 소자의 저항을 형성할 때 불순물 주입 전에 살리사이드 방지막 패턴을 형성함으로써 살리사이드 방지막 패턴을 용이하게 형성할 수 있고, 주입된 불순물이 살리사이드 방지막 패턴 형성시의 열적 스트레스를 받지 않아도 되므로 소자 특성이 열화되지 않는다.
더하여, 최종적으로 살리사이드 방지막 패턴이 제거되므로 반도체 기판(반도체 웨이퍼)의 표면 균일도를 향상시킬 수 있다.

Claims (10)

  1. 분리 트랜치 내에 분리 절연막이 매몰된 비액티브 영역과 그 외의 액티브 영역을 갖는 반도체 기판;
    상기 액티브 영역 내의 저항 트랜치에 매몰되도록 형성되고 저항 영역으로 작용하는 저항 절연막; 및
    상기 저항 절연막의 양측의 상기 반도체 기판에 형성되고 전극 역할을 수행하는 살리사이드막을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 저항.
  2. 제1항에 있어서, 상기 반도체 기판은 SOI 반도체 기판인 것을 특징으로 하는 반도체 소자의 저항.
  3. 제1항에 있어서, 상기 저항 절연막 및 분리 절연막은 산화막 또는 질화막인 것을 특징으로 하는 반도체 소자의 저항.
  4. 반도체 기판 상에 살리사이드 방지막 패턴을 형성하는 단계;
    상기 살리사이드 방지막 패턴을 식각마스크로 상기 반도체 기판을 식각하여 저항 트랜치를 형성하는 단계;
    상기 저항 트랜치 내에 상기 저항 트랜치를 보호하는 보호막 패턴을 형성하는 단계;
    사진식각공정을 이용하여 상기 보호막 패턴이 형성된 저항 트랜치 이외의 상기 반도체 기판을 선택적으로 식각하여 분리 트랜치를 형성하는 단계;
    상기 보호막 패턴 및 살리사이드 방지막을 제거하는 단계;
    상기 분리 트랜치 및 저항 트랜치에 각각 비액티브 영역인 분리 절연막과 액티브 영역으로써 저항 영역으로 작용하는 저항 절연막을 동시에 형성하는 단계; 및
    상기 저항 절연막의 양측의 상기 반도체 기판에 전극 역할을 수행하는 살리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 저항 형성 방법.
  5. 제4항에 있어서, 상기 반도체 기판은 SOI 반도체 기판을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 저항 형성 방법.
  6. 제4항에 있어서, 상기 저항 트랜치의 깊이를 조절하여 저항 영역의 저항값을 조절하는 것을 특징으로 하는 반도체 소자의 저항 형성 방법.
  7. 제4항에 있어서, 상기 보호막 패턴은 포토레지스트막이나 절연막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 저항 형성 방법.
  8. 제4항에 있어서, 상기 분리 절연막 및 저항 절연막은 상기 저항 트랜치 및 분리 트랜치를 충분히 매몰하도록 반도체 기판의 전면에 절연막을 형성하는 단계와, 상기 절연막을 평탄화하여 동시에 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 저항 형성 방법.
  9. 제4항에 있어서, 저항 절연막 및 분리 절연막은 산화막 또는 질화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 저항 형성 방법.
  10. 제4항에 있어서, 상기 저항 트랜치를 형성한 후 또는 저항 절연막을 형성한후 불순물을 주입하여 저항 영역의 저항값을 조절하는 것을 특징으로 하는 반도체 소자의 저항 형성 방법.
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