KR100368971B1 - 에스오아이 소자의 게이트 및 그 제조방법 - Google Patents

Abstract

본 발명은 에스오아이 소자의 게이트 및 그 제조방법에 관한 것으로, 실리콘 기판, 매몰산화막 및 액티브 실리콘층을 구비하는 에스오아이(silicon on insulator) 소자에 있어서, 상기 액티브 실리콘층에 게이트 구조로 형성된 공통 소오스 라인과, 상기 소오스 라인 양측벽에 스페이서 구조로 형성된 한 쌍의 게이트 전극과, 상기 게이트 전극 양측의 액티브 실리콘층상에 형성된 한 쌍의 드레인 전극을 포함하여 구성하는 것을 특징으로 한다. 이에의해, 듀얼 게이트를 형성할 수 있다.

Description

에스오아이 소자의 게이트 및 그 제조방법{GATE OF SOI DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 에스오아이 소자의 게이트 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 쇼트(short) 채널인 경우에 채널을 형성하는데 효과적인 게이트 및 그 제조방법에 관한 것이다.

종래에 트랜지스터 제작 방법에서 전기적 특성 개선을 위한 것으로 핫 캐리어 효과(hot carrier effect) 특성을 개선하고, 게이트와 드레인간에 누설전류를 줄이기 위하여 스페이서를 적용한다.

하지만, 상기 스페이서를 적용할 경우, 소오스와 드레인을 형성하기가 어렵고, 쇼트채널에 적용하는 것은 일반적인 트랜지스터 구조와 마찬가지로 제조하기가 힘들다는 점이 있다.

또한, 반도체 디바이스가 집적화되어 쇼트채널로 형성되면서, 포토레지스트막을 한정하기가 어려워지고, 식각을 하는데 포토레지스트막이 무너지는 현상등이 발생하여 최근 수직구조의 트랜지스터 구조가 제조되었다.

또한, 현재 더욱더 집적화가 가속화되면서 새로운 노블(novel) 구조의 소자가 구현되고 있으나 제작면에서 어려움이 많다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 쇼트채널화되고 있는 추세에 맞춰, 포토레지스트막을 한정할 필요가 없으며, 식각으로 인한 어려움없이 트랜지스터를 형성할 수 있는 에스오아이 소자의 게이트 및 그 제조방법을 제공하는 것이다.

도 1a 내지 도 1e는 본 발명에 따른 에스오아이 소자의 게이트 및 그 제조방법을 설명하기 위한 단면도.

도 2는 도 1e에 도시된 에스오아이 소자의 게이트를 설명하기 위한 평면도.

* 도면의 주요 부분에 대한 부호 설명*

1 : 실리콘 기판 2 : 매몰 산화막

3 : 액티브 실리콘층 4 : 절연막

5 : 마스크막 6 : 폴리실리콘막

7 : 하드마스크막 8 : 공통 소오스 라인

9 : 열산화막 10 : 박막의 스페이서

11 : 게이트용 스페이서 11a : 게이트 전극

12 : 배리어 질화막 20 : 소오스 영역

30 : 드레인 영역 30a : 엘리베이티드 드레인 전극

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판, 매몰산화막 및 액티브 실리콘층을 구비하는 SOI(silicon on insulator) 소자에 있어서, 상기 액티브 실리콘층에 게이트 구조로 형성된 공통 소오스 라인과, 상기 소오스 라인 양측벽에 스페이서 구조로 형성된 한 쌍의 게이트 전극과, 상기 게이트 전극 양측의 액티브 실리콘층상에 형성된 한 쌍의 드레인 전극을 포함하여 구성하는 것을 특징으로 한다.

또한, 본 발명에 따르면, 실리콘 기판, 매몰산화막 및 액티브 실리콘층 구조로 형성된 SOI(silicon on insulator)기판을 제공하는 단계; 상기 액티브 실리콘층 상부에 절연막을 형성하는 단계; 상기 절연막 상부에 소정의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴이 형성된 결과물상에 제1 불순물 이온주입을 실시하여 상기 액티브 실리콘층에 공통 소오스 영역을 형성하는 단계; 상기 불순물 이온주입 후의 결과물상에 폴리실리콘막과 하드마스크막을 차례로 증착하는 단계; 상기 마스크 패턴이 노출되도록 상기 하드마스크막과 폴리실리콘막을 연마하는 단계; 상기 마스크 패턴과 절연막을 제거하여 소오스 라인을 형성하는 단계; 상기 소오스 라인 형성후의 전체구조 상면에 열산화막을 증착하는 단계; 상기 소오스 라인 양측벽에 박막의 스페이서를 형성하는 단계; 상기 박막의 스페이서 양측벽에 한 쌍의 게이트 전극용 스페이서를 형성하는 단계; 및 상기 게이트 전극용 스페이서가 형성된 결과물상에 제2 불순물 이온주입을 실시하여 한 쌍의 게이트 전극을 형성하면서 상기 액티브 실리콘층에 한 쌍의 드레인 영역을 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.

도 1a 내지 도 1d는 본 발명에 따른 에스오아이 소자의 게이트 및 그 제조방법을 설명하기 위한 단면도이다.

먼저, 도 1a에 도시된 바와같이, 실리콘 기판(1)상에 매몰산화막(2)을 증착한 다음, 상기 매몰산화막(2) 상부에 액티브 실리콘층(3)을 형성한다.

그 다음, 상기 액티브 실리콘층(3) 상부에 절연막(4)과 마스크막(5)을 차례로 증착한다. 이어서, 상기 마스크막(5) 상부에 공통 소오스 영역을 형성하기 위하여 소정의 감광막 패턴(미도시)을 증착하고, 상기 감광막 패턴을 식각 장벽으로 하여 상기 마스크막(5)과 절연막(4)을 차례로 패터닝하여 다마신 구조를 형성한다.

그 다음, 상기 감광막 패턴을 제거한 후, 전체 구조의 상면에 제1 불순물 이온주입을 실시하여, 상기 액티브 실리콘층(3)에 공통 소오스 영역(20)을 형성한다.

이어서, 도 1b에 도시된 바와같이, 상기 공통 소오스 영역(6)을 형성한 후의 결과물상에 다마신 구조가 매립되도록 폴리실리콘막(6)을 증착하고, 그 상부에 하드마스크막(7)을 증착한다.

그 다음, 상기 하드마스크막(7)과 폴리실리콘막(6)을 차례로 연마하여 상기 마스크막(5)을 노출시킨다. 이어서, 상기 마스크막(5)과 절연막(4)을 차례로 제거하여 게이트 구조로 형성된 공통 소오스 라인(8)을 형성한다.

그 다음, 상기 공통 소오스 라인(8)이 형성된 전체구조 상면에 열산화막(9)을 증착한 다음, 이어서, 실리콘 질화막(미도시)을 증착한다. 그 다음, 상기 실리콘 질화막을 등방성 식각하여 상기 공통 소오스 라인(8) 양측벽에 소정의 박막 스페이서(10)를 형성한다.

이 때, 상기 열산화막(9) 및 박막 스페이서(10)는 상기 공통 소오스 라인(8)과 이후 형성될 게이트 전극용 스페이서와의 일정한 간격을 유지하기 위해 형성된다.

그 다음, 도 1c에 도시된 바와같이, 상기 박막 스페이서(10)가 형성된 전체구조 상면에 폴리실리콘막(미도시)를 증착한 다음, 상기 폴리실리콘막을 등방성 식각하여 상기 박막 스페이서(10) 양측벽에 게이트 전극용 스페이서(11)를 형성한다.

이어서, 상기 게이트 전극용 스페이서(11)가 형성된 전체구조 상면에 배리어 질화막(12)을 증착한다.

그 다음, 도 1d에 도시된 바와같이, 상기 배리어 질화막(12)이 형성된 전체 표면상에 제2 불순물 이온주입을 실시한다. 이에따라, 상기 하드마스크막(5) 하부에 있는 공통 소오스 라인(8)은 영향을 받지 않으면서, 한 쌍의 게이트 전극(11a) 및 상기 액티브 실리콘층(3)에 한 쌍의 드레인 영역(30)을 형성한다.

이 때, 상기 드레인 영역(30)에 발생하는 전계를 줄이기 위하여 낮은 에너지로 불순물 이온주입을 실시하거나, 확산 공정을 실시하여 드레인 영역(30)을 형성할 수 있다.

그 다음, 상기 액티브 실리콘층(3)의 드레인 영역(30)이 노출되도록 상기 배리어 질화막(12)과 열산화막(9)을 식각한다.

그 다음, 도 1e에 도시된 바와같이, 후속 금속배선라인 형성공정 중, 상기금속배선라인과 상기 드레인 영역(30)과의 콘택시 상기 게이트 전극(11a)을 보호하기 위해, 상기 드레인 영역(30) 상부에 에피택셜 성장법을 이용하여 한 쌍의 엘리베이티드(elevated) 드레인전극(30a)을 형성한다.

도 2는 상기 도 1e의 평면도를 도시한 것으로, 공통 소오스 라인(8)과 게이트 전극(11a) 사이에 열산화막(9) 및 박막 스페이서(10)가 게재되어 상기 공통 소오스 라인(8)과 게이트 전극(11a)을 일정간격으로 이격시킨다.

또한, 상기 게이트 전극(11a) 양측면에 한 쌍의 엘리베이티드 드레인 전극(30a)이 형성되어, 공통 소오스 라인(8)을 기준으로 하여 두 개의 게이트 즉, 듀얼 게이트를 형성한다.

상기한 바와같이, 본 발명의 에스오아이 소자의 게이트 및 그 제조방법은 다음과 같은 효과가 있다.

본 발명은 종래의 게이트 형성 방법과 비슷한 공정에 의해 같은 면적으로 듀얼 게이트를 제조할 수 있어 경제적이고, 또한 게이트용 스페이서 두께에 의해 게이트 채널 길이가 결정되므로 쇼트(short) 채널을 형성하는 방법에 있어 종래의 포토레지스트막을 한정하는 어려움을 극복할 수 있다.

또한, 식각에 의해 채널길이가 결정되므로 식각에 제약을 받지 않아 공정 진행에 있어 단순화를 기할 수 있다.

한편, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

1. 실리콘 기판, 매몰산화막 및 액티브 실리콘층을 구비하는 SOI(silicon on insulator) 소자에 있어서,

   상기 액티브 실리콘층에 게이트 구조로 형성된 공통 소오스 라인과,

   상기 소오스 라인 양측벽에 스페이서 구조로 형성된 한 쌍의 게이트 전극과,

   상기 게이트 전극 양측의 액티브 실리콘층상에 형성된 한 쌍의 드레인 전극을 포함하여 구성하는 것을 특징으로 하는 에스오아이 소자의 게이트.
2. 제 1항에 있어서,

   상기 드레인 전극은 상기 액티브 실리콘층을 에피택셜 성장법을 이용하여 형성하는 것을 특징으로 하는 에스오아이 소자의 게이트.
3. 실리콘 기판, 매몰산화막 및 액티브 실리콘층 구조로 형성된 SOI(silicon on insulator)기판을 제공하는 단계;

   상기 액티브 실리콘층 상부에 절연막을 형성하는 단계;

   상기 절연막 상부에 소정의 마스크 패턴을 형성하는 단계;

   상기 마스크 패턴이 형성된 결과물상에 제1 불순물 이온주입을 실시하여 상기 액티브 실리콘층에 공통 소오스 영역을 형성하는 단계;

   상기 불순물 이온주입 후의 결과물상에 폴리실리콘막과 하드마스크막을 차례로 증착하는 단계;

   상기 마스크 패턴이 노출되도록 상기 하드마스크막과 폴리실리콘막을 연마하는 단계;

   상기 마스크 패턴과 절연막을 제거하여 소오스 라인을 형성하는 단계;

   상기 소오스 라인 형성후의 전체구조 상면에 열산화막을 증착하는 단계;

   상기 소오스 라인 양측벽에 박막의 스페이서를 형성하는 단계;

   상기 박막의 스페이서 양측벽에 한 쌍의 게이트 전극용 스페이서를 형성하는 단계; 및

   상기 게이트 전극용 스페이서가 형성된 결과물상에 제2 불순물 이온주입을 실시하여 한 쌍의 게이트 전극을 형성하면서 상기 액티브 실리콘층에 한 쌍의 드레인 영역을 형성하는 단계를 포함하여 구성하는 것을 특징으로 하는 에스오아이 소자의 게이트 제조방법.
4. 제 3항에 있어서,

   상기 한 쌍의 드레인 영역 형성 후, 상기 액티브 실리콘층상에 소정의 에피택셜 성장을 실시하는 단계를 더 포함하여 구성하는 것을 특징으로 하는 에스오아이 소자의 게이트 제조방법.