KR20060029375A - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

반도체 소자의 콘택 플러그 형성방법 Download PDF

Info

Publication number
KR20060029375A
KR20060029375A KR1020040078289A KR20040078289A KR20060029375A KR 20060029375 A KR20060029375 A KR 20060029375A KR 1020040078289 A KR1020040078289 A KR 1020040078289A KR 20040078289 A KR20040078289 A KR 20040078289A KR 20060029375 A KR20060029375 A KR 20060029375A
Authority
KR
South Korea
Prior art keywords
forming
film
plug
semiconductor device
contact
Prior art date
Application number
KR1020040078289A
Other languages
English (en)
Inventor
이근우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040078289A priority Critical patent/KR20060029375A/ko
Publication of KR20060029375A publication Critical patent/KR20060029375A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 본 발명의 사상은 소스/드레인 영역이 구비된 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여, 상기 소스/드레인 영역을 노출하는 콘택홀을 형성하는 단계, 상기 형성된 콘택홀의 저면에 폴리 플러그막을 형성하는 단계, 상기 폴리 플러그막이 구비된 결과물 전면에 이온주입공정을 수행하여, 상기 폴리 플러그막을 도핑하여 제1 도프드 폴리실리콘막을 형성하는 단계 및 상기 제1 도프드 폴리 실리콘막이 형성된 콘택홀에 제2 도프드 폴리실리콘막을 형성하여, 더블 도프드 콘택 플러그를 형성하는 단계를 포함한다.
고전압용 트랜지스터

Description

반도체 소자의 콘택 플러그 형성방법{Method of forming contact plug in semiconductor device}
도 1은 일반적인 반도체 소자의 트랜지스터를 도시한 단면도이다.
도 2 내지 도 5는 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 게이트 산화막
14: 게이트 전극 16: 소스/드레인영역
18: 층간 절연막 20: 제1 도프드 폴리실리콘막
22: 제2 도프드 폴리실리콘막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화, 고밀도화됨에 따라 고전압용 소자의 사이즈 또한 줄어야 하나, 24V이상의 고내압을 견뎌야 하기 때문에 소자의 사이즈가 줄어들기는 쉽지 않다.
도 1은 일반적인 게이트전극(G), 콘택(C)등이 구비된 트랜지스터를 도시한 단면도로써, 고내압을 견디기 위해서는 단면도에서 b의 길이가 중요한데 b길이는 딥 도프드 드레인(Deep Doped Drain :이하는 DDD)졍션 깊이를 나타낸 것이다.
상기 b의 길이가 길면 길수록 콘택에서 시작되는 전압이 DDD 졍션 에지로 가면서 전압저하가 많이 발생하게 되어 졍션 브레이크다운이 일어나지 않게 되는 문제점이 발생한다.
이를 해결하기 위해 상기 졍션과의 오믹 콘택을 형성하는 방법이 있는 데, 이 방법을 통해서는 도 1의 a 즉, 고농도 졍션 깊이를 가지게 된다.
따라서 고전압용 트랜지스터가 고내압을 견뎌내기 위해서는 a+b의 졍션 깊이를 유지해야 하는 데, 이로 인해, 소자의 사이즈가 줄어들기는 쉽지 않은 문제점이 있다.
상술한 문제점을 해결하기 위해 고전압용 트랜지스터의 고내압을 견디면서 동시에 소자의 사이즈를 줄이기 쉽도록 하는 반도체 소자의 콘택 플러그 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 소스/드레인 영역이 구비된 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여, 상기 소스/드레인 영역을 노출하는 콘택홀을 형성하는 단계, 상기 형성된 콘택홀의 저면에 폴리 플러그막을 형성하는 단계, 상기 폴리 플러그막이 구비된 결과물 전면에 이온주입공정을 수행하여, 상기 폴리 플러그막을 도핑하여 제1 도프드 폴리실리콘막을 형성하는 단계 및 상기 제1 도프드 폴리 실리콘막이 형성된 콘택홀에 제2 도프드 폴리실리콘막을 형성하여, 더블 도프드 콘택 플러그를 형성하는 단계를 포함한다.
상기 폴리 플러그막은 선택적 에피택셜 성장공정을 수행하여 에피택셜막을 증착하는 공정 또는 언도프드 폴리 실리콘막을 증착하는 공정을 통해 형성하는 것이 바람직하고, 상기 이온주입공정은 상기 폴리 플러그막의 중간두께 부분의 도핑농도가 1e20/㎤ 이상이 되도록 진행하는 것이 바람직하다.
상기 이온주입공정은 As 이온을 2e14~ 1e15/㎤ 의 도즈량, 20~ 50keV 의 에너지에서 수행하는 것이 바람직하고, 상기 제2 도프드 폴리 실리콘막은 1e20/㎤ 정도의 도즈량을 갖도록 하는 것이 바람직하다.
상기 더블 도프드 콘택 플러그막이 형성된 공정이 진행된 후, 상기 결과물 전면에 열처리 공정을 수행하는 단계가 더 포함되는 것이 바람직하다.
상기 열처리 공정은 820~ 870℃의 온도, 20분~ 1시간의 시간동안 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 게이트 산화막(12), 게이트 전극(14), 스페이서(미도시) 및 소스/드레인 영역(16)이 형성된 반도체 기판(10) 상에 층간 절연막(18)을 형성하고, 이 층간 절연막(18)상에 콘택홀을 정의하기 위한 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 상기 층간 절연막(18)을 식각하여, 상기 소스/드레인 영역(16)을 노출하는 콘택홀(C. H)을 형성한다.
도 2를 참조하면, 상기 콘택홀(C.H)의 저면 즉, 노출된 소스/드레인 영역 (16) 상부에 폴리 플러그막(20a)을 형성한다.
상기 폴리 플러그막(20a)은 선택적 에피택셜 성장(Selective Epitaxy Growth: 이하는 SEG) 공정을 수행하여 에피택셜막을 증착하거나 또는 언도프드 폴리 실리콘막을 증착하여 형성한다.
상기 에피택셜 성장공정을 통해 형성되는 에피택셜막인 폴리 플러그막(20a)은 상기 콘택홀로 인해 노출된 소스/드레인 영역(16) 즉, 실리콘막이 노출된 영역에만 형성되도록 하고, 상기 300~ 600Å 정도의 두께로 형성한다.
상기 언도프드 폴리 실리콘막인 폴리 플러그막(20a)은 증착공정을 통해 형성되므로, 콘택홀의 저면과 측벽에 동시에 증착된다. (도 2의 측벽에 형성되는 언도프드 폴리 실리콘막은 미세한 두께가 형성되므로, 도시하지 않았다.)
도 3을 참조하면, 상기 콘택홀 저면에 폴리 플러그막(20a)이 형성된 결과물에 이온주입공정을 수행하여, 제1 도프드 폴리 플러그막(20b)을 형성한다.
이때, 제1 도프드 폴리 플러그막(20b)이 1e20/㎤ 이상 되어야 전극으로 사용가능하므로, 상기 이온주입공정은 As 이온을 2e14~ 1e15/㎤ 정도의 도즈량, 20~ 50keV 정도의 에너지에서 수행한다.
상기 이온주입공정은 증착된 두께에 따라 에너지 및 도핑농도를 결정하는 데, 폴리 플러그막의 중간두께 부분의 도핑농도가 1e20/㎤ 이상이 되도록 진행한다.
도 4를 참조하면, 저면에만 상기 제1 도프드 폴리 플러그막(20b)이 형성된 콘택홀을 모두 매립하도록 제2 도프드 폴리실리콘막을 형성하여, 제1 및 제2 도프 드 폴리 실리콘막이 형성된 더블 도프드 콘택 플러그(22)를 형성하고, 상기 더블 도프드 콘택 플러그(22)가 구비된 결과물 전면에 열처리 공정을 수행함으로써, 본 공정을 완료한다.
상기 콘택홀내에 형성된 제1 및 제2 도프드 폴리 실리콘막은 1e20/㎤ 정도의 도즈량을 갖도록 한다.
상기 열처리 공정은 콘택홀내에 형성된 제2 도프드 폴리실리콘막의 도핑액티베이션(doping activation)을 위해 수행하는 데, 820~ 870℃ 정도의 온도, 20분~ 1시간 정도의 시간동안 수행한다.
본 발명에 의하면, 도 1에 도시된 오믹 정션 a의 깊이를 최소화할 수 있게 되어, 기존 방법에 의한 졍션 깊이인 도 1의 a+ b보다 도 4의 c가 매우 작으므로(a+b>>c), 콘택과 게이트간의 거리를 도 1의 a 만큼 줄일 수 있게 됨으로써, 전압 트랜지스터의 칩사이즈에 대한 축소 가능성이 커지게 된다.
또한, 전계(E)는 도 4의 c에 반비례하므로(E=V/c), 도 4의 c가 클수록 전계(E)는 작아지므로 이로 인해 그만큼 고내압에 견딜 수 있음을 의미하게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 더블 도프드 콘택 플러그를 형성함으로써, 고전압용 트랜지스터의 고내압을 견디면서 동시에 소자의 사이즈를 줄이기 쉽도록 하게 되는 효과가 있다. 본 발명은 구체적인 실시 예에 대해서만 상 세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (7)

  1. 소스/드레인 영역이 구비된 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여, 상기 소스/드레인 영역을 노출하는 콘택홀을 형성하는 단계;
    상기 형성된 콘택홀의 저면에 폴리 플러그막을 형성하는 단계;
    상기 폴리 플러그막이 구비된 결과물 전면에 이온주입공정을 수행하여, 상기 폴리 플러그막을 도핑하여 제1 도프드 폴리실리콘막을 형성하는 단계; 및
    상기 제1 도프드 폴리 실리콘막이 형성된 콘택홀에 제2 도프드 폴리실리콘막을 형성하여, 더블 도프드 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법.
  2. 제1 항에 있어서, 상기 폴리 플러그막은
    선택적 에피택셜 성장(Selective Epitaxy Growth: 이하는 SEG) 공정을 수행하여 에피택셜막을 증착하는 공정 또는 언도프드 폴리 실리콘막을 증착하는 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  3. 제1 항에 있어서, 상기 이온주입공정은
    상기 폴리 플러그막의 중간두께 부분의 도핑농도가 1e20/㎤ 이상이 되도록 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  4. 제1 항 또는 제3 항에 있어서, 상기 이온주입공정은
    As 이온을 2e14~ 1e15/㎤ 의 도즈량, 20~ 50keV 의 에너지에서 수행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  5. 제1 항에 있어서, 상기 제2 도프드 폴리 실리콘막은
    1e20/㎤ 정도의 도즈량을 갖도록 하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  6. 제1 항에 있어서, 상기 더블 도프드 콘택 플러그막이 형성된 공정이 진행된 후, 상기 결과물 전면에 열처리 공정을 수행하는 단계가 더 포함되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  7. 제6 항에 있어서, 상기 열처리 공정은
    820~ 870℃의 온도, 20분~ 1시간의 시간동안 수행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
KR1020040078289A 2004-10-01 2004-10-01 반도체 소자의 콘택 플러그 형성방법 KR20060029375A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040078289A KR20060029375A (ko) 2004-10-01 2004-10-01 반도체 소자의 콘택 플러그 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040078289A KR20060029375A (ko) 2004-10-01 2004-10-01 반도체 소자의 콘택 플러그 형성방법

Publications (1)

Publication Number Publication Date
KR20060029375A true KR20060029375A (ko) 2006-04-06

Family

ID=37139722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040078289A KR20060029375A (ko) 2004-10-01 2004-10-01 반도체 소자의 콘택 플러그 형성방법

Country Status (1)

Country Link
KR (1) KR20060029375A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8993391B2 (en) 2012-12-27 2015-03-31 SK Hynix Inc. Semiconductor device with recess gate and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8993391B2 (en) 2012-12-27 2015-03-31 SK Hynix Inc. Semiconductor device with recess gate and method for fabricating the same

Similar Documents

Publication Publication Date Title
EP1742270A1 (en) MOS transistor having a trench-gate and method of manufacturing the same
TWI566410B (zh) 半導體元件、終端結構及其製造方法
CN111370306B (zh) 晶体管的制作方法及全包围栅极器件结构
KR100332119B1 (ko) 반도체 소자 제조 방법
JP2004022765A (ja) Ｌｄｍｏｓ型半導体装置の製造方法
KR100257074B1 (ko) 모스팻 및 이의 제조방법
KR100873356B1 (ko) 고전압 트랜지스터의 제조방법
KR20060029375A (ko) 반도체 소자의 콘택 플러그 형성방법
KR100916211B1 (ko) 전력용 반도체 소자의 제조방법
KR100537096B1 (ko) 수직형 트랜지스터의 제조방법
KR100929422B1 (ko) 반도체소자의 제조방법
KR100368971B1 (ko) 에스오아이 소자의 게이트 및 그 제조방법
KR20000041809A (ko) 트랜지스터의 제조방법
KR100529618B1 (ko) 반도체 소자 및 그의 제조 방법
KR101035643B1 (ko) 반도체 소자의 제조 방법
KR100305205B1 (ko) 반도체소자의제조방법
KR100790443B1 (ko) 디램셀 제조 방법
KR100295687B1 (ko) 모스 트랜지스터 제조방법
KR100260488B1 (ko) 전계 효과 트랜지스터 제조방법
KR20050002473A (ko) 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법
KR100752191B1 (ko) Ｍｏｓｆｅｔ의 제조 방법
KR20040001131A (ko) 반도체소자의 제조방법
KR20000041953A (ko) 반도체 소자의 제조방법
KR20040095939A (ko) 반도체소자 및 그의 제조방법
KR20030049362A (ko) 반도체 소자의 트랜지스터 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination