KR100790443B1 - 디램셀 제조 방법 - Google Patents

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Abstract

본 발명은 디램셀 트랜지스터 제조 시 리플래쉬 타임을 개선할 수 있는 디램셀 제조 방법에 관해 개시한다.
개시된 본 발명의 디램셀 제조 방법은 반도체기판 상에 게이트 형성영역을 노출시키는 절연 패턴을 형성하는 단계와, 절연 패턴 내측면에 잔류되는 절연 스페이서를 형성하는 단계와, 절연 스페이서를 포함한 절연 패턴을 채우는 매립층을 형성하는 단계와, 절연 스페이서를 제거하는 단계와, 절연 패턴에 의해 노출된 기판 표면과 절연 스페이서가 제거된 기판의 소정 깊이에 각각의 게이트 절연막과 절연막을 형성하는 단계와, 매립층을 제거하는 단계와, 기판의 절연막 깊이에 도달하도록 문턱전압 조절용 이온주입을 실시하는 단계와, 게이트 절연막 상에 상기 절연 패턴을 채우는 게이트를 형성하는 단계와, 절연 패턴을 제거하는 단계와, 게이트 양측 기판 하부에 절연막 깊이에 도달하도록 엘디디 이온주입을 실시하는 단계를 포함한다.

Description

디램셀 제조 방법{METHOD FOR MANUFACTURING DRAM CELL}
도 1a 내지 도 1f는 본 발명에 따른 디램셀 제조 방법을 설명하기 위한 공정단면도.
도 2는 본 발명에 따른 디램셀 구조를 도시한 도면.
도면의 주요부분에 대한 부호의 설명
100. 반도체기판 102. 실리콘 질화막
103. 절연패턴 104. 절연 스페이서
106. 매립층 109. 절연막
110. 게이트 절연막 112. 게이트
120. 감광막 패턴 130. 산소이온주입
132. 문턱전압 조절용 이온주입 134. 엘디디용 이온주입
본 발명은 반도체장치의 제조 방법에 관한 것으로, 보다 상세하게는 디램셀 트랜지스터 제조 시 리플래쉬 타임을 개선할 수 있는 디램셀 제조 방법에 관한 것이다.
디자인룰이 감소됨에 따라 0.15㎛셀 트랜지스터의 문턱전압 조절을 위하여 약 2.0e13의 높은 농도로 채널도핑을 실시하며, 이때 상대적으로 엘디디 농도가 증가하게 되어 셀 정션부의 게이트 가장자리 부분의 전기적 특성이 급격하게 증가하게 된다. 따라서, 상기 게이트 가장자리 부분의 전기적 특성이 증가함에 따라 비정상적인 정션리키지 특성의 증가로 디램의 리플래쉬 타임이 감소되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 게이트 가장자리 부분의 높은 전기적 특성이 나타나는 영역을 없앰으로써 리플래쉬 타임을 개선할 수 있는 디램 셀 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 본 발명의 디램셀 제조 방법은 반도체기판 상에 게이트 형성영역을 노출시키는 절연 패턴을 형성하는 단계와, 절연 패턴 내측면에 잔류되는 절연 스페이서를 형성하는 단계와, 절연 스페이서를 포함한 절연 패턴을 채우는 매립층을 형성하는 단계와, 절연 스페이서를 제거하는 단계와, 절연 패턴에 의해 노출된 기판 표면과 절연 스페이서가 제거된 기판의 소정 깊이에 각각의 게이트 절연막과 절연막을 형성하는 단계와, 매립층을 제거하는 단계와, 기판의 절연막 깊이에 도달하도록 문턱전압 조절용 이온주입을 실시하는 단계와, 게이트 절연막 상에 상기 절연 패턴을 채우는 게이트를 형성하는 단계와, 절연 패턴을 제거하는 단계와, 게이트 양측 기판 하부에 절연막 깊이에 도달하도록 엘디디 이온주입을 실시하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명에 따른 디램셀 제조 방법을 설명하기 위한 공정단면도이다. 또한, 도 2는 본 발명에 따른 디램셀 구조를 도시한 도면이다.
본 발명의 디램셀 제조 방법은, 도 3a에 도시된 바와 같이, 먼저, 반도체기판(100) 전면에 화학기상증착 공정에 의해 실리콘 질화막(102)을 형성한다. 이어, 상기 실리콘 질화막(102) 상에 감광막(photoresist)을 도포하고 노광 및 현상하여 게이트 형성영역을 노출시키는 감광막 패턴(120)을 형성한다. 그런 다음, 상기 감광막 패턴(120)을 마스크로 하고 상기 실리콘 질화막을 식각하여 절연 패턴(103)을 형성한다.
이 후, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 제거한다.
그리고 상기 절연 패턴(103)을 포함한 기판 전면에 다시 화학기상증착 공정에 의해 실리콘 산화막(미도시)을 형성하고 나서, 상기 실리콘 산화막을 에치백(etch back)하여 상기 절연 패턴(103) 내측면에 잔류되는 절연 스페이서(104)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 결과의 기판 상에 절연 스페이서(104) 및 절연 패턴(103)을 덮도록 다결정 실리콘(미도시)을 증착하고 나서, 상기 다결정 실리콘을 에치백하여 상기 절연 스페이서(104)를 포함한 절연 패턴(103)을 채우는 매립층(106)을 형성한다. 이때, 상기 절연 스페이서(104)를 포함한 절연 패턴(103)을 채우는 매립층(106)의 재료로 다결정 실리콘 대신 감광막을 이용할 수도 있다.
그런 다음, 도 1d에 도시된 바와 같이, 상기 절연 스페이서를 제거한다. 이 후, 상기 매립층(106) 및 절연 패턴(103)을 마스크로 하고 상기 절연 스페이서가 제거된 기판 전면에 산소 이온주입(130) 공정을 실시하여 절연 스페이서가 제거된 영역의 하부 소정깊이에 이온주입층(108)을 형성한다. 이때, 상기 이온주입층(108)은 게이트의 가장자리 부분인 비정상적인 정션리키지 특성의 증가로 높은 전기적 특성이 나타나는 영역에 형성하며, 산소 대신 질소를 이용할 수도 있다. 또한, 상기 이온주입층(108)의 두께 조정은 상기 절연 스페이서의 두께를 조절하여 실시한다.
이 후, 도 1e에 도시된 바와 같이, 상기 절연 패턴(103)에 의해 노출된 기판 표면 및 이온주입층(108)을 산화하여 각각의 게이트 절연막(110) 및 절연막(109)을 형성한다. 상기 게이트 절연막(110) 및 이온주입에 의한 절연막(109) 형성 공정은 동시에 진행된다. 그런 다음, 상기 결과물 전면에 상기 절연막(109)의 깊이에 도달하도록 문턱전압 조절용 이온주입(132)을 실시한다. 이때, 상기 문턱전압 조절용 이온주입(132) 공정은 Rp(a)가 절연막(109)의 중앙부분에 위치하도록 진행한다.
이어서, 도 1f에 도시된 바와 같이, 상기 게이트 절연막(110)을 포함한 절연 패턴 상에 다결정 실리콘을 증착한 다음, 상기 다결정 실리콘을 식각하여 절연 패턴 내부 공간을 덮는 게이트(112)를 형성한다. 그 다음, 상기 절연 패턴을 제거하고 나서, 게이트(112)를 마스크로 하고 상기 결과의 기판 전면에 절연막(109)의 깊이에 도달되도록 엘디디용 이온주입(134)을 실시한다. 이때, 상기 엘디디용 이온주 입(134) 공정은 Rp(b)가 절연막(109)의 중앙부분에 위치하도록 진행한다.
따라서, 본 발명에서는 비정상적인 정션에 의한 높은 전기적 특성이 나타나는 영역이 절연막 중앙부에 위치함으로써, 도 2에 도시된 바와 같이, 높은 전기적 특성이 나타나는 영역을 웰 도핑농도가 낮은 벌크부로 후퇴시키어 게이트 가장자리 부분의 높은 전기적 특성에 의한 비정상적인 정션 리키지 특성을 낮추고, 또한 디램 수율을 좌우하는 리플래쉬 타임을 개선할 수 있다.
본 발명의 다른 실시예로는 상기 절연막 형성은, 기판의 절연 스페이서와 대응된 부분에 트렌치를 형성한 다음, 상기 트렌치를 매립하도록 실리콘 산화막을 형성하는 방법이 이용될 수도 있다. 이 후, 상기 실리콘 산화막에 다결정 실리콘을 증착하거나 에피 성장시키어 채널을 형성한다.
이상에서와 같이, 본 발명에서는 셀트랜지스터의 게이트 가장자리 부분의 높은 전기적 특성이 나타나는 영역에 절연막을 형성한 다음, 문턱전압 조절 이온주입 및 엘디디 이온주입 Rp를 상기 절연막 깊이에 맞춤으로써 높은 전기적 특성이 나타나는 영역을 없애고, 상대적으로 웰 도핑농도가 낮은 벌크부로 후퇴시키어 게이트 가장자리 부분의 높은 전기적 특성에 의한 비정상적인 정션 리키지 특성을 낮출 수 있다. 그러므로, 디램 수율을 좌우하는 리플래쉬 타임을 개선할 수 있는 잇점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 반도체기판 상에 게이트 형성영역을 노출시키는 절연 패턴을 형성하는 단계와,
    상기 절연 패턴 내측면에 잔류되는 절연 스페이서를 형성하는 단계와,
    상기 절연 스페이서를 포함한 절연 패턴을 채우는 매립층을 형성하는 단계와,
    상기 절연 스페이서를 제거하는 단계와,
    상기 절연 패턴에 의해 노출된 기판 표면과 상기 절연 스페이서가 제거된 기판의 소정 깊이에 각각의 게이트 절연막과 절연막을 형성하는 단계와,
    상기 매립층을 제거하는 단계와,
    상기 기판의 절연막 깊이에 도달하도록 문턱전압 조절용 이온주입을 실시하는 단계와,
    상기 게이트 절연막 상에 상기 절연 패턴을 채우는 게이트를 형성하는 단계와,
    상기 절연 패턴을 제거하는 단계와,
    상기 게이트 양측 기판 하부에 상기 절연막 깊이에 도달하도록 엘디디 이온주입을 실시하는 단계를 포함한 것을 특징으로 하는 디램 셀 제조 방법.
  2. 제 1항에 있어서, 상기 매립층은 감광막 또는 다결정 실리콘을 이용하는 것 을 특징으로 하는 디램셀 제조 방법.
  3. 제 1항에 있어서, 상기 절연막 형성은
    상기 절연 스페이서가 제거된 기판의 소정 깊이에 이온주입층을 형성하는 단계와, 상기 이온주입층을 산화하는 단계를 포함한 것을 특징으로 하는 디램셀 제조 방법.
  4. 제 3항에 있어서, 상기 이온주입층은 산소 및 질소 중 어느 하나를 주입하여 형성하는 것을 특징으로 하는 디램셀 제조 방법.
  5. 제 1항 또는 제 3항에 있어서, 상기 절연막은 실리콘 산화막 및 실리콘 질화막 중 어느 하나인 것을 특징으로 하는 디램셀 제조 방법.
  6. 제 1항에 있어서, 상기 절연막 형성은,
    상기 기판의 절연 스페이서와 대응된 부분에 트렌치를 형성하는 단계와,
    상기 트렌치를 매립하는 실리콘 산화막을 형성하는 단계를 포함한 것을 특징으로 하는 디램셀 제조 방법.
  7. 제 6항에 있어서, 상기 실리콘 산화막을 형성한 후에, 상기 실리콘 산화막을 에피 성장시키어 채널을 형성하는 단계를 추가하는 것을 특징으로 하는 디램셀 제 조 방법.
  8. 제 6항에 있어서, 상기 실리콘 산화막을 형성한 후에, 상기 실리콘 산화막 상에 다결정 실리콘을 증착하여 채널을 형성하는 단계를 추가하는 것을 특징으로 하는 디램셀 제조 방법.
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