KR20040008520A - 플래시 메모리 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 제조방법에 관한 것으로, 메인 셀 영역 및 주변회로 영역으로 분리되고, 주변회로 영역은 고전압용 트랜지스터를 형성하기 위한 고전압 영역과 저전압용 트랜지스터를 형성하기 위한 저전압 영역으로 이루어지는 플래시 메모리에 있어서, 기판에 소자 분리막을 형성하는 단계; 기판에 웰 이온 주입 공정 및 문턱전압 이온 주입 공정을 실시하여 웰 영역을 형성하는 단계; 게이트를 형성하는 단계; 주변회로 영역이 개방되도록 메인 셀 영역에 마스크를 형성한 후, 고전압 영역 및 저전압 영역에 대한 이온 주입을 실시하여 저농도 접합영역을 형성하는 단계; 고전압 영역 및 저전압 영역의 게이트 측벽에 스페이서를 형성하는 단계; 주변회로 영역이 개방되도록 메인 셀 영역에 마스크를 형성한 후, 고전압 영역 및 저전압 영역에 대한 이온 주입을 실시하여 고농도 접합영역을 형성하는 단계를 포함하는 것을 특징으로 한다. 따라서, 저전압용 LDD 구조를 형성하기 위한 공정을 생략하여 전체 플래시 메모리 공정 시 원가를 절감하는 효과가 있고 저전압용 트랜지스터의 정션 항복전압(Junction Breakdown Voltage)을 증가시키고 전류를 증가시켜 소자 특성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 플래시 메모리를 제조할 때 주변회로 영역의 형성에 관한 것으로서, 특히 플래시 메모리 주변회로 영역의 고전압용 트랜지스터를 형성할 때 저전압용 트랜지스터를 함께 DDD 정션으로 형성하는 플래시 메모리 제조방법에 관한 것이다.
일반적으로, 플래시 메모리 소자(Flash memory device)는 셀 영역과 주변회로(Peripheral) 영역으로 분리되며, 주변회로 영역은 고전압용 트랜지스터(High voltage transistor)가 형성되는 HV(High Voltage) 영역과, 저전압용 트랜지스터(Low voltage transistor)가 형성되는 LV(Low Voltage) 영역으로 분리된다. 이러한 셀 영역과 주변회로 영역에 각각 형성되는 게이트 산화막(Gate oxide)은 각 영역의 특성에 따라 두께가 서로 다르게 형성된다. 예컨대, 셀 영역의 게이트 산화막으로는 터널 산화막(Tunnel oxide)이 형성되고, 주변회로 영역의 'HV' 영역에서는 고전압용 게이트 산화막이 형성되며, 'LV' 영역에서는 저전압용 게이트 산화막이 형성된다.
이렇게 고전압용 트랜지스터와 저전압용 트랜지스터의 게이트를 형성하고 나면 이어서 정션(Junction)을 형성하는데, 플래시 메모리 주변영역의 저전압용 트랜지스터와 고전압용 트랜지스터의 형성 방법을 설명하기 위한 도면인 도 1(a) 및 (b)를 참조하여 설명한다. 도 1(a) 및 (b)에서 MC는 메인 셀 부분을 나타내고, LV는 저전압용 트랜지스터가 형성되는 영역, HV는 고전압용 트랜지스터가 형성되는 영역을 나타낸다. 이때 참조번호 '10'은 기판을 나타내고, '12'는 각 영역의 게이트를 나타낸다. 먼저 도 1(a)를 참조하면, 저전압용 트랜지스터의 LDD(Lightly Doped Drain) 정션(16)을 형성한다. 즉, 저전압용 마스크(14)를 이용하여 저전압용 트랜지스터가 형성되는 부분만 개방하고 이온 주입을 실시하여 LDD 정션(16)을 형성한다. 이어서, 도 1(b)를 참조하면, 저전압용 트랜지스터의 정션을 형성하고 난 후, 고전압용 마스크(18)를 이용하여 고전압용 트랜지스터가 형성되는 부분만 개방하고 이온주입을 실시하여 DDD(Double Doped Drain) 정션(20)을 형성한다.
그런데, 최근 반도체 소자의 미세화가 진행되면서 주변회로 영역의 사이즈 감소도 필연적이며, 이에 따라 저전압용 트랜지스터의 경우 몇가지 문제점이 발생한다. 예를 들어, 핫 캐리어 인젝션(Hot Carrier Injection) 문제로 트랜지스터의 성능이 나빠지고, 이에 따라 트랜지스터의 동작에 에러가 발생하여 특성이 저하되고 있다. 또한 상술한 바와 같이 저전압용 트랜지스터의 정션을 따로 형성시키므로 공정의 스텝이 증가하고 원가가 증가하는 문제점이 있다. 이렇게 저전압용 트랜지스터와 고전압용 트랜지스터를 분리해서 형성하는 공정을 이용할 때, 핫 캐리어 인젝션에 따른 소자의 특성을 설명하는 도면인 도 2를 참조해서 설명한다. 도 2는 종래 기술에 의해 저전압용 트랜지스터를 형성했을 때 트랜지스터의 수명을 설명하기 위한 그래프이다. 도 2를 참조하면, LDD(Lightly Doped Drain) 정션으로 형성된 저전압용 트랜지스터는 핫 캐리어 인젝션으로 인해 Vd가 3.6V일 때 수명(Lifetime)이 431시간으로, 2000시간의 기준을 만족하지 못하고 있다.
본 발명이 이루고자 하는 기술적 과제는, 플래시 메모리의 제조 공정 중 주변회로 영역을 형성할 때, 저전압용 트랜지스터를 고전압용 트랜지스터와 동일하게 DDD 구조로 형성하는 플래시 메모리 제조방법을 제공하는데 있다.
도 1(a) 및 (b)는 종래 기술에 의한 플래시 메모리 주변영역의 저전압용 트랜지스터와 고전압용 트랜지스터의 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2는 종래 기술에 의해 저전압용 트랜지스터를 형성했을 때 트랜지스터의 수명을 설명하기 위한 그래프이다.
도 3은 본 발명의 바람직한 실시예에 따른 플래시 메모리 제조 공정을 설명하기 위한 소자의 단면도이다.
도 4는 본 발명에 의해 저전압용 트랜지스터를 형성했을 때 트랜지스터의 수명을 설명하기 위한 그래프이다.
도 5(a) 및 (b)는 본 발명에 의해 저전압용 트랜지스터를 형성했을 때 소자의 특성을 설명하기 위한 데이터 및 그래프이다.
도 6(a) 및 (b)는 본 발명에 의해 저전압용 트랜지스터를 형성했을 때 소자의 특성을 설명하기 위한 데이터 및 그래프이다.
상기 과제를 이루기 위해, 본 발명에 의한 플래시 메모리 제조방법은, 메인 셀 영역 및 주변회로 영역으로 분리되고, 주변회로 영역은 고전압용 트랜지스터를 형성하기 위한 고전압 영역과 저전압용 트랜지스터를 형성하기 위한 저전압 영역으로 이루어지는 플래시 메모리에 있어서, 기판에 소자 분리막을 형성하는 단계; 기판에 웰 이온 주입 공정 및 문턱전압 이온 주입 공정을 실시하여 웰 영역을 형성하는 단계; 게이트를 형성하는 단계; 주변회로 영역이 개방되도록 메인 셀 영역에 마스크를 형성한 후, 고전압 영역 및 저전압 영역에 대한 이온 주입을 실시하여 저농도 접합영역을 형성하는 단계; 고전압 영역 및 저전압 영역의 게이트 측벽에 스페이서를 형성하는 단계; 주변회로 영역이 개방되도록 메인 셀 영역에 마스크를 형성한 후, 고전압 영역 및 저전압 영역에 대한 이온 주입을 실시하여 고농도 접합영역을 형성하는 단계를 구비하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 3(a) 내지 (c)는 본 발명의 바람직한 실시예에 따른 플래시 메모리 제조 공정을 설명하기 위한 소자의 단면도이다. 도 3(a)을 참조하면, 반도체 기판(302)은 셀 영역(MC)과 주변회로 영역으로 분리되는데, 주변회로 영역은 고전압이 인가되고 고전압용 트랜지스터가 형성되는 고전압 영역(HV)과, 저전압이 인가되고 저전압용 트랜지스터가 형성되는 저전압 영역(LV)으로 분리된다. 이하에서는 주변회로 영역을 중심으로 설명하고, 고전압 영역 및 저전압 영역에 형성되는 트랜지스터는 NMOS 트랜지스터를 기준으로 설명한다.
먼저, 반도체 기판(302) 상에 패드 산화막(미도시) 및 패드 질화막(미도시)을 순차적으로 증착한 후 전체 구조 상부에 아이솔레이션(ISOlation) 마스크(미도시)를 이용한 아이솔레이션 공정을 실시하여 반도체 기판(302)에 STI(Shallow Trench Isolation) 구조를 가지는 트렌치(미도시)를 형성한다. 이때 패드 산화막은 50Å~150Å 으로 형성하고, 패드 질화막은 2500Å 이상으로 형성하는 것이 바람직하다. 이어서, 트렌치 내부를 트렌치 절연막으로 매립하는 갭 필링(Gap Filling) 공정을 실시하여 소자 분리막을 형성한다. 이러한 절연막은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다.
소자분리 공정을 실시한 반도체 기판(302)에 웰 이온 주입(Well ion implant)공정 및 문턱전압 이온 주입(Vt ion implant)공정을 실시하여 반도체 기판(302)의 일정 부위에 미도시된 웰 영역 및 불순물 영역을 형성한다. NMOS 트랜지스터를 형성하기 위한 주변회로 영역의 웰 영역은 보론(B)을 이용하여 이온주입 하며, 200~300KeV 에너지에서 1.0E13~3.0E12 atoms/㎠의 도우즈로 이온 주입을 실시하는 것이 바람직하다. 또한 틸트(tilt)는 0°~45°에서, 트위스트(twist)는 0°~270°에서 이온주입을 실시하는 것이 바람직하다.
이어서, 셀 영역(MC)에는 터널 산화막, 플로팅 게이트(304), 유전체막 및 콘트롤 게이트(306)가 적층된 단위 셀을 형성하고, 주변회로 영역에는 게이트 산화막을 형성한 후, 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극(308 및 310)을 형성한다. 이때, 주변회로 영역의 폴리실리콘층은 500Å 이상으로 형성하는 것이 바람직하고, 폴리실리콘층 위에 텅스텐실리콘(WSi)을 이용한 실리사이드막을 500Å~2500Å 으로 형성할 수도 있다. 이렇게 셀 영역과 주변회로 영역에 게이트를 형성한 후의 소자의 단면도가 도 3(a)이다.
도 3(b)를 참조하면, 주변회로 영역이 오픈(Open)되도록 포토레지스트 패턴(312)을 셀 영역에만 형성한 후 이 포토레지트 패턴(312)을 이용한 'n-' 이온 주입 공정을 실시하여 주변회로 영역에 얕은 접합영역(Shallow junction)인 저농도 접합영역(314 및 316)을 형성한다. 이때 고전압 영역(HV)과 저전압 영역(LV)에 대하여 저농도 접합영역을 함께 형성한다. 이온주입은 인(P)을 이용하고, 40~90KeV 에너지에서 1.0E13~8.0E13 atoms/㎠의 도우즈로 이온 주입을 실시하는 것이 바람직하다. 또한 틸트(tilt)는 0°~45°에서, 트위스트(twist)는 0°~270°에서 이온주입을 실시하는 것이 바람직하다.
도 3(c)를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 고전압 영역(HV)과 저전압 영역(LV)의 게이트 전극(308 및 310) 측벽에 스페이서(Spacer)(318 및 320)을 형성한다. 스페이서는 DCS(SiH2Cl2) 를 소오스로 하는 고온산화막(High Temperature Oxide, HTO)을 800℃~850℃에서 50Å~300Å 의 두께로 증착하고, 질화막(Nitride)을 700℃~750℃에서 300Å~900Å 의 두께로 증착하여 형성하는 것이 바람직하다.
이어서, 주변회로 영역이 오픈(Open)되도록 포토레지스트 패턴(미도시)을 셀 영역에만 형성한 후 이 포토레지트 패턴을 이용한 'n+' 이온 주입 공정을 실시하여 주변 회로 영역에 깊은 접합영역(Depth junction)인 고농도 접합영역(322 및 324)을 형성한다. 이렇게 고전압 영역(HV)과 저전압 영역(LV)에 DDD((Double Doped Drain)) 구조를 완성한 후의 소자의 단면도가 도 3(c)이다. 이때 이온주입은 비소(As)를 이용하며, 10~50KeV 에너지에서 1.0E15~5.0E15 atoms/㎠의 도우즈로 이온 주입을 실시하는 것이 바람직하다. 또한 틸트(tilt)는 0°~45°에서, 트위스트(twist)는 0°~270°에서 이온주입을 실시하는 것이 바람직하다.
이어서, 콘택 플러그 및 금속 배선을 형성한다. 이 후 진행되는 공정은 통상적인 플래시 메모리 소자의 공정과 동일하게 실시한다.
이하, 도 4 내지 도6을 참조하여 설명한다. 도 4는 본 발명에 의해 저전압용 트랜지스터를 형성했을 때 트랜지스터의 수명을 설명하기 위한 그래프이다. 도 4를참조하면, 종래의 LDD(Lightly Doped Drain) 정션으로 형성된 저전압용 트랜지스터는 핫 캐리어 인젝션 특성의 문제점을 가지고 있었으나, 본 발명에서는 저전압용 트랜지스터가 DDD 정션으로 형성되므로 Vd가 3.6V일 때 수명(Lifetime)이 2302시간으로, 향상된 특성을 보이며 2000시간의 기준을 만족하고 있음을 알 수 있다.
또한 본 발명에 의해 저전압용 트랜지스터를 형성했을 때 소자의 특성을 설명하기 위한 데이터 및 그래프인 도 5(a) 및 (b), 도 6(a) 및 (b)를 참조하면, 게이트 길이(Gate Length) 대 문턱 전압(Vt) 및 드레인 전류(Idsat)는 DDD 정션으로 형성된 저전압용 트랜지스터(LVN)가 LDD 정션으로 형성된 저전압용 트랜지스터보다 향상된 특성을 보여줌을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 플래시 메모리 제조방법은, 주변회로 영역의 저전압용 트랜지스터를 고전압용 트랜지스터와 동일하게 DDD 구조로 형성하므로, 저전압용 LDD 구조를 형성하기 위한 공정을 생략하여 전체 플래시 메모리 공정 시 원가를 절감하는 효과가 있고 저전압용 트랜지스터의 정션 항복전압(Junction Breakdown Voltage)을 증가시키고 전류를 증가시켜 소자 특성을 향상시킬 수 있는 효과가 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (8)
- 메인 셀 영역 및 주변회로 영역으로 분리되고, 상기 주변회로 영역은 고전압용 트랜지스터를 형성하기 위한 고전압 영역과 저전압용 트랜지스터를 형성하기 위한 저전압 영역으로 이루어지는 플래시 메모리에 있어서,(a) 기판에 소자 분리막을 형성하는 단계;(b) 상기 기판에 웰 이온 주입 공정 및 문턱전압 이온 주입 공정을 실시하여 웰 영역을 형성하는 단계;(c) 게이트를 형성하는 단계;(d) 상기 주변회로 영역이 개방되도록 상기 메인 셀 영역에 마스크를 형성한 후, 고전압 영역 및 저전압 영역에 대한 이온 주입을 실시하여 저농도 접합영역을 형성하는 단계;(e) 상기 고전압 영역 및 저전압 영역의 상기 게이트 측벽에 스페이서를 형성하는 단계; 및(f) 상기 주변회로 영역이 개방되도록 상기 메인 셀 영역에 마스크를 형성한 후, 고전압 영역 및 저전압 영역에 대한 이온 주입을 실시하여 고농도 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제1 항에 있어서, 상기 (b) 단계의 웰 이온 주입 공정은보론(B)을 이용하여 200~300KeV 에너지에서 1.0E13~3.0E12 atoms/㎠의 도우즈로 이온 주입을 실시하고, 틸트(tilt)는 0°~45°에서 트위스트(twist)는 0°~270°에서 실시하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제1 항에 있어서, 상기 저농도 접합영역의 형성은인(P)을 이용하여 40~90KeV 에너지에서 1.0E13~8.0E13 atoms/㎠의 도우즈로 이온 주입을 실시하고, 틸트(tilt)는 0°~45°에서 트위스트(twist)는 0°~270°에서 이온 주입을 실시하여 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제1 항에 있어서, 상기 고농도 접합영역의 형성은비소(As)를 이용하여 10~50KeV 에너지에서 1.0E15~5.0E15 atoms/㎠의 도우즈로 이온 주입을 실시하고, 틸트(tilt)는 0°~45°에서 트위스트(twist)는 0°~270°에서 이온주입을 실시하여 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제1 항에 있어서, 상기 (a) 단계는상기 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계;소자분리 영역을 정의하는 마스크를 이용하여 상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치 측벽을 따라 산화막을 형성하는 단계;패터닝된 상기 패드 질화막의 상부 표면까지 상기 트렌치를 매립하는 트렌치형 소자분리막을 형성하는 단계; 및상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제5 항에 있어서,상기 패드 산화막은 50Å~150Å 정도의 두께로 형성하고, 상기 패드 질화막은 2500Å 이상의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제1 항에 있어서, 상기 스페이서는고온산화막(HTO)으로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제1 항에 있어서, 상기 스페이서는질화막으로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
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