KR20100013952A - 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 셀 영역, 저전압 영역 및 고전압 영역을 구비한 반도체 기판 상부 각각에 게이트를 형성하는 단계, 블랭킷(Blanket) 이온 주입 공정으로 상기 셀 영역의 상기 반도체 기판에 셀 소오스/드레인 정션을 형성하는 단계, LDD(Lightly Doped Drain) 이온 주입 공정으로 상기 저전압 영역 및 상기 고전압 영역의 상기 반도체 기판에 형성된 고농도 정션 하부에 저농도 정션을 형성하는 단계, 상기 저농도 정션을 포함한 상기 반도체 기판 상부의 상기 게이트 측벽에 스페이서를 형성하는 단계, 상기 저전압 영역의 NMOS 트랜지스터 영역의 상기 스페이서 양측의 상기 반도체 기판에 N+ 소오스/드레인 정션을 형성하는 단계 및 상기 저전압 영역의 PMOS 트랜지스터 영역의 상기 스페이서 양측의 상기 반도체 기판에 P+ 소오스/드레인 정션을 형성하는 단계를 포함하여 이루어진다.
플래시, 정션, 블랭킷 이온 주입, LDD 이온 주입 튜닝, 마스크 저감

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 트랜지스터의 정션(junction) 형성을 위한 공정 조건을 변경하여 마스크 수를 저감할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 개발은 고집적화에 초점을 두어 진행되고 있다. 그 일환으로 고집적화가 유리하고 제조 단가가 저렴한 플래시 소자에 대한 개발이 활발히 진행되고 있다.
일반적으로, 플래시 소자는 데이터가 저장되는 다수의 메모리 셀들과 전압을 전달하는 트랜지스터들을 포함한다. 이들 소자들은 각각 격리되어 있지만, 일정 전압이 인가되면 반도체 기판의 정션(junction)을 통하여 서로 연결되고 동작하게 된다. 이러한 플래시 소자는 주변회로 영역에 저전압 영역 및 고전압 영역이 구비되며, 채널 길이의 감소에 따른 핫 캐리어(Hot Carrier)를 방지하고자 소스 및 드레인의 농도 조절에 의해 구분되는 LDD(Lightly Doped Drain) 또는 DDD(Double Doped Drain) 구조를 채용하고 있다.
이하, 일반적인 플래시 소자의 정션 형성 공정을 간략히 설명한다. 먼저, 소자 분리막 및 게이트를 형성한 후, 셀 소오스 드레인 마스크를 이용하여 셀 소오스/드레인 정션을 형성시킨다. 그런 다음, 저전압이 인가되는 저전압 영역에 LDD 마스크를 이용하여 정션을 형성시킨다. 이후, 고전압이 인가되는 고전압 영역에 HVN DDD 마스크를 이용하여 정션을 형성시킨다. 이어서, 게이트 측벽에 스페이서를 형성한 후 N+ 소오스/드레인 마스크를 이용하여 N+ 소오스/드레인 정션을 형성시킨 다음 P+ 소오스/드레인 마스크를 이용하여 P+ 소오스/드레인 정션을 형성시킨다. 이어서, 층간 절연막 형성 공정, 인터커넥션(interconnection) 공정 및 패시베이션(passivation) 공정을 순차적으로 진행하여 공정을 완료한다.
상기한 바와 같이 종래에는 각각의 트랜지스터를 형성하기 위하여 5회의 마스크를 사용하여 공정을 진행하고 있다. 그러나, 마스크 공정은 고가의 마스크 제작이 요구될 뿐만 아니라 후속으로 스트립 공정 및 세정 공정을 수반하기 때문에 공정이 복잡하고, 제조 공정 시간이 증가되며, 제조 단가를 상승시킨다. 그 결과, 공정 수율 및 생산성 저하를 초래하고, 제품 단가를 상승시켜 제품 경쟁력을 떨어뜨린다.
본 발명은 트랜지스터의 정션(junction) 형성을 위한 공정 조건을 변경하여 마스크 수 저감을 통해 단가를 줄이고, 공정을 단순화할 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법은, 셀 영역, 저전압 영역 및 고전압 영역을 구비한 반도체 기판 상부 각각에 게이트를 형성하는 단계, 블랭킷(Blanket) 이온 주입 공정으로 셀 영역의 반도체 기판에 셀 소오스/드레인 정션을 형성하는 단계, LDD(Lightly Doped Drain) 이온 주입 공정으로 저전압 영역 및 고전압 영역의 반도체 기판에 형성된 고농도 정션 하부에 저농도 정션을 형성하는 단계, 저농도 정션을 포함한 반도체 기판 상부의 게이트 측벽에 스페이서를 형성하는 단계, 저전압 영역의 NMOS 트랜지스터 영역의 스페이서 양측의 반도체 기판에 N+ 소오스/드레인 정션을 형성하는 단계 및 저전압 영역의 PMOS 트랜지스터 영역의 스페이서 양측의 반도체 기판에 P+ 소오스/드레인 정션을 형성하는 단계를 포함한다.
상기에서, 블랭킷 이온 주입 공정은 N+형 불순물을 도펀트로 하여 5 내지 20KeV의 이온 주입 에너지를 사용하여 7.0×1012 내지 2.0×1013ions/㎠의 도즈량으 로 주입한다. N+형 불순물은 비소(As)를 사용한다.
블랭킷 이온 주입 공정에 의해 저전압 영역 및 고전압 영역의 반도체 기판에 고농도 정션이 형성된다.
LDD 이온 주입 공정은 N+형 불순물을 도펀트로 하여 30 내지 70KeV의 이온 주입 에너지를 사용하여 3.0×1012 내지 1.2×1013ions/㎠의 도즈량으로 주입한다. N+형 불순물은 인(P)을 사용한다.
LDD 이온 주입 공정에 의해 고전압 영역에서 저농도 정션 및 고농도 정션이 적층되어 DDD(Double Doped Drain) 정션으로 형성된다.
N+ 소오스/드레인 정션은 N+ 소오스/드레인 이온 주입 공정으로 실시된다.
N+ 소오스/드레인 정션 형성 후, NMOS 트랜지스터 영역에 저농도 정션, 고농도 정션 및 N+ 소오스/드레인 정션으로 구성된 저농도 N+ 소오스/드레인 정션이 형성된다.
P+ 소오스/드레인 정션은 P+ 소오스/드레인 이온 주입 공정으로 실시된다.
P+ 소오스/드레인 정션 형성 후, PMOS 트랜지스터 영역에 저농도 정션, 고농도 정션 및 P+ 소오스/드레인 정션으로 구성된 저농도 P+ 소오스/드레인 정션이 형성된다.
셀 소오스/드레인 정션을 형성하는 단계와 저농도 정션을 형성하는 단계 사이에 게이트의 표면을 따라 실링 산화막을 형성하는 단계를 더 포함한다.
본 발명은 트랜지스터의 정션 형성 시, 블랭킷(blanket) 이온 주입 공정으로 셀 정션을 형성하고, LDD(Lightly Doped Drain) 정션의 공정 조건을 튜닝(tuning)하여 이온 주입 공정을 실시함으로써, 아래와 같은 효과가 있다.
첫째, 셀 소오스 드레인 마스크 공정과 HVN DDD(Double Doped Drain) 마스크 공정을 생략하여 마스크 수를 2개 저감시키고, 제2 LDD 이온 주입 공정 및 HVN DDD 이온 주입 공정을 생략하고, 포토레지스트 스트립 공정 및 세정 공정을 각각 2회 공정씩 감소시켜, 노광 장비, 이온 주입 장비, PR 스트립 장비 및 세정 장비에 대한 장비 투자 비용을 절감할 수 있다.
둘째, 공정 스텝 수를 8스텝 감소시켜 공정을 단순화함으로써, TAT(Turn Around Time) 단축을 통해 생산성을 향상시킬 수 있고, 아울러 공정 수율을 향상시킬 수 있다.
셋째, 상기한 효과들에 의해 제품 단가 하락 및 품질 향상을 통한 제품 경쟁력 확보가 가능하다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 트랜지스터의 정션(junction) 형성 방법을 설명하기 위한 순서도이고, 도 2a 내지 도 2g는 도 1의 순서에 따른 제조 방법을 도시한 단면도이다.
도 1 및 도 2a를 참조하면, 공지된 방법으로 셀 영역, 저전압 영역 및 고전압 영역을 구비한 반도체 기판(100) 상의 각각에 다수의 게이트들(CG, LVNG, LVPG, HVG)을 형성한다(S11). 셀 영역에는 메모리 셀의 게이트(CG) 또는 셀렉트 트랜지스터의 게이트(미도시)를 형성한다. 메모리 셀의 게이트(CG)는 터널 절연막(102a), 플로팅 게이트(104a), 유전체막(106) 및 컨트롤 게이트(108a)의 적층 구조를 포함하여 형성한다. 셀 영역과 인접하여 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역으로 구획된 저전압 영역에는 각각 저전압 NMOS 트랜지스터의 게이트(LVNG) 및 저전압 PMOS 트랜지스터의 게이트(LVPG)를 형성한다. 이들 게이트들(LVNG, LVPG)은 게이트 절연막(102b), 제1 도전층(104) 및 제2 도전층(108)의 적층 구조를 포함하여 형성한다. 고전압 영역에는 고전압 트랜지스터의 게이트(HVG)를 형성한다. 고전압 트랜지스터의 게이트(HVG)는 게이트 절연막(102c), 제1 도전층(104) 및 제2 도전층(108)의 적층 구조를 포함하여 형성한다. 이들 게이트들(LVNG, LVPG, HVG)은 제1 도전층(104)과 제2 도전층(108) 사이에 일부를 개방시키는 콘택홀(미도시)을 구비한 유전체막(106)을 더 형성하여 유전체막(106) 내부의 콘택홀을 통해 제1 도전층(104)과 제2 도전층(108)을 전기적으로 연결시킬 수도 있다.
이들 게이트들(CG, LVNG, LVPG, HVG)은 아래의 제조 방법으로 형성한다. 먼저, 셀 영역, 저전압 영역 및 고전압 영역을 구비한 반도체 기판(100) 상에 각각 터널 절연막(102a) 및 게이트 절연막(102b, 102c)을 형성한 후 그 상부에 제1 도전층(104)을 형성한다. 이때, 고전압 트랜지스터의 게이트(HVG)의 게이트 절연막(102c)은 메모리 셀의 게이트(CG)의 터널 절연막(102a)과 저전압 NMOS 트랜지스터의 게이트(LVNG) 및 저전압 PMOS 트랜지스터의 게이트(LVPG)의 게이트 절연막(102b)보다 두껍게 형성한다. 그런 다음, 소자 분리 영역의 제1 도전층(104), 터널 절연막(102a) 및 게이트 절연막(102b, 102c)을 비트라인 방향으로 식각한다. 이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 식각하여 트렌치(미도시)를 형성한 후 트렌치를 매립하여 소자 분리막(미도시)을 형성한다. 이어서, 소자 분리막 및 패터닝된 제1 도전층(104) 상에 유전체막(106)을 형성한 후 이들 게이트들(LVNG, LVPG, HVG)이 형성될 영역의 유전체막(106)의 일부를 식각하여 제1 도전층(104)의 일부를 노출시키는 콘택홀(미도시)을 형성한다. 이어서, 콘택홀을 포함한 유전체막(106) 상에 제2 도전층(108)을 형성한다. 제2 도전층(108)은 폴리실리콘막, 금속층 또는 이들의 적층막으로 형성할 수 있으며, 제2 도전층(108)은 고속(high speed)의 소자를 구현하기 위해 폴리실리콘막과 텅스텐막의 적층 구조로 형성함이 바람직하다. 이어서, 통상의 게이트 식각 공정으로 제2 도전층(108), 유전체막(106) 및 제1 도전층(104)을 워드 라인 방향으로 패터닝하여 게이트들(CG, LVNG, LVPG, HVG)을 형성한다. 이때, 메모리 셀의 게이트(CG)는 제1 도전층(104)으로 이루어진 플로팅 게이트(104a)와 제2 도전층(108)으로 이루어진 컨트롤 게이트(108a)가 형성된다.
도 1 및 도 2b를 참조하면, 블랭킷 이온 주입(blanket implant) 공정을 실시 하여 셀 영역의 게이트(CG) 양측의 반도체 기판(100)에 셀 소오스/드레인 정션(Cell S/D)을 형성한다(S12). 이때, 블랭킷 이온 주입이라 함은 이온 주입 마스크 없이 반도체 기판(100) 상부의 전체에 걸쳐 이온 주입을 실시하는 것을 의미한다.
소자의 집적도가 증가하면서 셀 트랜지스터의 정션 누설(junction leakage)이 크게 문제가 됨에 따라 이온 주입 에너지를 낮추고, 도즈(dose)를 높이는 방향으로 셀 정션 형성 공정 조건의 튜닝(tuning)이 이루어지고 있는데, 이는 블랭킷 이온 주입 공정을 통해 달성 가능하다.
이를 위해, 블랭킷 이온 주입 공정은 N+형 불순물(예를 들어, 비소(As))을 도펀트(dopant)로 하여 5 내지 20KeV의 이온 주입 에너지를 사용하여 7.0×1012 내지 2.0×1013ions/㎠의 도즈량으로 주입한다.
이로써, 셀 영역의 게이트(CG) 양측의 반도체 기판(100)에 얕은 접합(shallow junction)으로 셀 소오스/드레인 정션(Cell S/D)이 형성된다. 또한, 블랭킷 이온 주입 공정에 의해 저전압 영역 및 고전압 영역에 얕은 접합의 고농도 정션(HDD(Highly Doped Drain))이 형성된다. 고전압 영역의 고농도 정션(HDD)은 반도체 기판(100) 상에 두껍게 형성된 게이트 절연막(102c)으로 인해 저전압 영역의 고농도 정션(HDD)보다 얕은 깊이로 형성된다.
이렇듯, 이온 주입 마스크를 사용하지 않는 블랭킷 이온 주입 공정으로 셀 소오스/드레인 정션(Cell S/D)을 형성하게 되면 1개의 마스크 수를 저감하고, 이에 따른 포토레지스트(photoresist; PR) 스트립 및 세정 공정을 생략할 수 있어 노광 장비나 PR 스트립 장비 및 세정 장비에 대한 장비 투자 비용을 절감할 수 있다. 또한, 셀 소오스/드레인 마스크 공정, PR 스트립 공정 및 세정 공정을 생략하므로 공정 스텝 수를 3스텝 감소시켜 공정 단순화를 통해 TAT(Turn Around Time) 단축으로 생산성을 향상시킬 수 있고, 아울러 공정 수율을 향상시킬 수 있다.
도 1 및 도 2c를 참조하면, 이들 게이트들(CG, LVNG, LVPG, HVG)을 형성하기 위한 식각 공정에 의한 데미지(damage)를 개선하기 위해 게이트들(CG, LVNG, LVPG, HVG)의 표면을 따라 반도체 기판(100) 상에 실링 산화막(sealing oxide layer, 110)을 형성한다(S13).
도 1 및 도 2d를 참조하면, 셀 영역의 실링 산화막(110) 상에 저전압 영역 및 고전압 영역을 오픈시키는 마스크 패턴(112)을 형성한 후 튜닝된 LDD(Lightly Doped Drain) 이온 주입 공정을 실시한다(S14).
핫 캐리어 인텍션(Hot Carrier Injection) 특성을 좋게 하기 위하여 제1 LDD 이온 주입 공정의 에너지를 증가시키는 방향으로 공정 조건의 튜닝이 이루어지고 있는데, 이 경우 HVN DDD(High Voltage Region Double Doped Drain) 이온 주입 공정과의 통합(merge)이 가능하다.
이를 위해, LDD 이온 주입 공정은 N+형 불순물(예를 들어, 인(P))을 도펀트로 하여 30 내지 70KeV의 이온 주입 에너지를 사용하여 3.0×1012 내지 1.2×1013ions/㎠의 도즈량으로 주입한다. 이후, 마스크 패턴(112)을 제거한다.
이로써, 저전압 영역 및 고전압 영역의 게이트들(LVNG, LVPG) 양측의 반도체 기판(100)에 고농도 정션(HDD)보다 깊이가 깊은 저농도 정션(LDD)이 형성된다. 이때, 고전압 영역에는 저농도 정션(LDD)과 고농도 정션(HDD)이 적층된 DDD 정션(DDD)이 형성된다.
특히, LDD 이온 주입 공정 후, 앞서 실시한 블랭킷 이온 주입 공정으로 인해 저전압 영역에는 기존의 제2 LDD 이온 주입 시보다 많은 양의 도즈가 유입된 결과를 낳기 때문에 LDD 이온 주입 공정의 튜닝을 통해 도즈량을 조절하고, 후속한 기존의 제2 LDD 이온 주입 공정은 생략한다.
상기한 바와 같이, 후속한 HVN DDD 마스크 공정을 생략하여 1개의 마스크 수를 저감하고, HVN DDD 이온 주입 공정, PR 스트립 및 세정 공정, 제2 LDD 이온 주입 공정을 생략할 수 있어 노광 장비, 이온 주입 장비, PR 스트립 공정 및 세정 장비에 대한 장비 투자 비용을 절감할 수 있다. 또한, 공정 스텝 수를 5스텝 감소시켜 공정 단순화를 통해 TAT 단축으로 생산성을 향상시킬 수 있고, 아울러 공정 수율을 향상시킬 수 있다.
도 1 및 도 2e를 참조하면, 게이트들(CG, LVNG, LVPG, HVG) 측벽에 스페이서(114)를 형성한다(S15). 스페이서(114)는 게이트들(CG, LVNG, LVPG, HVG)을 포함한 반도체 기판(100) 상에 절연막(미도시)을 형성한 후 이를 스페이서 식각 공정, 즉 에치백(etch back) 공정으로 식각하여 형성한다. 이로써, 절연막의 수평부가 모두 제거되고, 수평부에 비해 두껍게 증착된 절연막의 수직부가 게이트들(CG, LVNG, LVPG, HVG) 각각의 측벽에 잔류되어 스페이서(114)로 형성된다.
도 1 및 도 2f를 참조하면, 셀 영역, 저전압 영역 및 고전압 영역의 실링 산화막(110) 상에 저전압 영역의 NMOS 트랜지스터 영역을 오픈하는 마스크 패턴(116)을 형성한다. 그런 다음, N+ 소오스/드레인 이온 주입 공정을 실시하여 NMOS 트랜지스터 영역의 스페이서(114) 양측 하부의 반도체 기판(100)에 N+ 소오스/드레인 정션(N+ S/D)을 형성한다(S16).
여기서, N+ 소오스/드레인 이온 주입 공정은 As을 도펀트로 하여 10 내지 40KeV의 이온 주입 에너지를 사용하여 1.0×1015 내지 5.0×1015ions/㎠의 도즈량으로 주입할 수 있다.
이로써, NMOS 트랜지스터 영역에 저농도 정션(LDD), 고농도 정션(HDD) 및 N+ 소오스/드레인 정션(N+ S/D)으로 구성된 저농도 N+ 소오스/드레인 정션(LDD N+ S/D)이 형성된다. 이후, 마스크 패턴(116)을 제거한다.
도 1 및 도 2g를 참조하면, 셀 영역, 저전압 영역 및 고전압 영역의 실링 산화막(110) 상에 저전압 영역의 PMOS 트랜지스터 영역을 오픈하는 마스크 패턴(118)을 형성한다. 그런 다음, P+ 소오스/드레인 이온 주입 공정을 실시하여 PMOS 트랜지스터 영역의 스페이서(114) 양측 하부의 반도체 기판(100)에 P+ 소오스/드레인 정션(P+ S/D)을 형성한다(S17).
여기서, P+ 소오스/드레인 이온 주입 공정은 BF2를 도펀트로 하여 10 내지 40KeV의 이온 주입 에너지를 사용하여 1.0×1015 내지 5.0×1015ions/㎠의 도즈량으로 주입할 수 있다.
이로써, PMOS 트랜지스터 영역에 저농도 정션(LDD), 고농도 정션(HDD) 및 P+ 소오스/드레인 정션(P+ S/D)으로 구성된 저농도 P+ 소오스/드레인 정션(LDD P+ S/D)이 형성된다. 이후, 마스크 패턴(118)을 제거한다. 이를 통해, 트랜지스터의 정션 형성 공정을 완료한다. 도시하지 않았으나, 후속으로 층간 절연막 형성 공정, 인터커넥션(interconnection) 공정 및 패시베이션(passivation) 공정을 순차적으로 진행한다.
기존에는 플래시 소자의 트랜지스터의 정션을 형성하기 위해 총 5개의 마스크를 사용하였다. 하지만, 본 발명의 일 실시 예에서는, 블랭킷 이온 주입 공정으로 셀 소오스/드레인 정션(Cell S/D)을 형성하여 셀 소오스/드레인 마스크 공정을 생략하고, LDD 정션의 공정 조건을 튜닝한 이온 주입 공정을 통해 HVN DDD 마스크 공정을 생략하여 기존보다 총 2개의 마스크 수를 저감할 수 있다. 이와 동시에, 기존의 제2 LDD 이온 주입 공정을 생략할 수 있다. 따라서, 공정 스텝 수를 총 8스텝 감소시켜 공정 단순화를 통해 TAT 단축으로 생산성을 향상시킬 수 있고, 공정 수율을 향상시킬 뿐만 아니라 그에 따른 장비 투자 비용의 절감이 가능하여 제품 단가 하락 및 품질 향상을 통한 제품 경쟁력 확보가 가능하다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 트랜지스터의 정션 형성 방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2g는 도 1의 순서에 따른 제조 방법을 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102a : 터널 절연막
102b, 102c : 게이트 절연막 104 : 제1 도전층
104a : 플로팅 게이트 106 : 유전체막
108 : 제2 도전층 108a : 컨트롤 게이트
110 : 실링 산화막 112, 116, 118 : 마스크 패턴
114 : 스페이서

Claims (12)

  1. 셀 영역, 저전압 영역 및 고전압 영역을 구비한 반도체 기판 상부 각각에 게이트를 형성하는 단계;
    블랭킷(Blanket) 이온 주입 공정으로 상기 셀 영역의 상기 반도체 기판에 셀 소오스/드레인 정션을 형성하는 단계;
    LDD 이온 주입 공정으로 상기 저전압 영역 및 상기 고전압 영역의 상기 반도체 기판에 형성된 고농도 정션 하부에 저농도 정션을 형성하는 단계;
    상기 저농도 정션을 포함한 상기 반도체 기판 상부의 상기 게이트 측벽에 스페이서를 형성하는 단계;
    상기 저전압 영역의 NMOS 트랜지스터 영역의 상기 스페이서 양측의 상기 반도체 기판에 N+ 소오스/드레인 정션을 형성하는 단계; 및
    상기 저전압 영역의 PMOS 트랜지스터 영역의 상기 스페이서 양측의 상기 반도체 기판에 P+ 소오스/드레인 정션을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 블랭킷 이온 주입 공정은 N+형 불순물을 도펀트로 하여 5 내지 20KeV의 이온 주입 에너지를 사용하여 7.0×1012 내지 2.0×1013ions/㎠의 도즈량으로 주입하 는 플래시 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 N+형 불순물은 비소(As)를 사용하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 블랭킷 이온 주입 공정에 의해 상기 저전압 영역 및 상기 고전압 영역의 상기 반도체 기판에 상기 고농도 정션이 형성되는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 LDD 이온 주입 공정은 N+형 불순물을 도펀트로 하여 30 내지 70KeV의 이온 주입 에너지를 사용하여 3.0×1012 내지 1.2×1013ions/㎠의 도즈량으로 주입하는 플래시 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 N+형 불순물은 인(P)을 사용하는 플래시 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 LDD 이온 주입 공정에 의해 상기 고전압 영역에서 상기 저농도 정션 및 상기 고농도 정션이 적층되어 DDD 정션으로 형성되는 플래시 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 N+ 소오스/드레인 정션은 N+ 소오스/드레인 이온 주입 공정으로 실시되는 플래시 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 N+ 소오스/드레인 정션 형성 후, 상기 NMOS 트랜지스터 영역에 상기 저농도 정션, 상기 고농도 정션 및 상기 N+ 소오스/드레인 정션으로 구성된 저농도 N+ 소오스/드레인 정션이 형성되는 플래시 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 P+ 소오스/드레인 정션은 P+ 소오스/드레인 이온 주입 공정으로 실시되는 플래시 메모리 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 P+ 소오스/드레인 정션 형성 후, 상기 PMOS 트랜지스터 영역에 상기 저농도 정션, 상기 고농도 정션 및 상기 P+ 소오스/드레인 정션으로 구성된 저농도 P+ 소오스/드레인 정션이 형성되는 플래시 메모리 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 셀 소오스/드레인 정션을 형성하는 단계와 상기 저농도 정션을 형성하는 단계 사이에 상기 게이트의 표면을 따라 실링 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
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CN116435188A (zh) * 2023-06-09 2023-07-14 粤芯半导体技术股份有限公司 高压器件形成方法及嵌入式闪存器件形成方法

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