KR20050045560A - 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법 - Google Patents
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Abstract
리세스 게이트 트랜지스터에서 공정의 추가없이 누설 전류를 최소화할 수 있는 이온주입 방법이 개시된다. 그러한 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법은, 식각 정지막, 반사방지막, 및 포토레지스트막이 차례로 형성된 반도체 기판의 활성영역의 일부에 리세스를 형성한 후, 리세스 형성용 포토레지스트 패턴을 제거함이 없이 이온주입 마스크로서 사용하여 채널 형성용 이온주입을 행하는 것을 특징으로 함에 의해, 공정의 단순화를 도모하면서도 누설 전류를 최소화하여 데이터 보유 타임을 증가시킨다.
Description
본 발명은 반도체 메모리의 구성에 적합하게 사용되는 트랜지스터의 제조에 관한 것으로, 특히 트렌치(Trench) 타입의 채널을 갖는 리세스 게이트 트랜지스터 의 제조방법 및 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법에 관한 것이다.
반도체 메모리 소자의 고집적화에 부응하여 디자인 룰이 딥 서브 미크론 이하로 축소됨에 따라 메모리 셀을 구성하는 트랜지스터의 채널 길이는 최근에 급격히 줄어들고 있는 실정이다. 트랜지스터의 채널 길이가 점점 감소하게 되면, 소오스와 드레인의 공핍 영역이 채널 속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(threshold voltage)이 롤 오프 또는 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 이른바 쇼트 채널 효과(short channel effect)가 유발된다.
또한, 얕은 접합의 형성에 따라 유발되는 핫 캐리어의 영향을 감소시키기 위해 대부분의 트랜지스터에서는 LDD(Lightly Doped Drain)구조를 채용하게 되는데, 이는 게이트 영역과 고농도로 이온주입된 드레인영역의 사이에 저농도로 주입된 완충영역을 형성해주어 소자 신뢰성을 높이는 것이다.
상기한 바와 같이, 트랜지스터가 쇼트 채널이 될수록 누설 전류는 더욱 증가되는데 이러한 누설전류를 구성하는 성분 중에서 게이트 유도 드레인 전류(GIDL:Gate Induced Drain current)에 의한 영향이 존재한다. 상기 게이트 유도 드레인 전류는 게이트와 드레인의 오버랩 정도에 의해 결정되므로 설계 시에 오버랩 사이즈를 최소한으로 줄이는 것이 필요해진다.
그러나, 계속적인 반도체 소자의 고집적화 요구에 따라 반도체 소자의 디자인 룰이 0.1㎛ 이하로 되면, 종래의 플래너 타입 트랜지스터를 형성하는 방법으로는 쇼트 채널의 한계를 극복하기 어렵게 된다. 즉, 정션 누설과 리프레쉬와 같은 디바이스의 전기적 특성을 만족시키는 데에는 한계에 다다르고 있는 것이다. 이에 따라 종래의 플래너 타입 트랜지스터의 한계를 극복하는 하나의 대안으로서, 실리콘 기판에 홈을 만들고 그 내부에 채널을 형성하여 트랜지스터를 제조하는 이른바 리세스 트랜지스터가 본 분야에서 개시되었다. 상기 리세스 트랜지스터는 트렌치내에 채널이 형성되기 때문에 유효 채널길이가 상대적으로 증가되는 구조이다.
한편, 플래너 타입 트랜지스터에서 문턱 전압의 조절을 위한 이온 주입을 실시할 경우 소오스/드레인 영역에도 이온주입이 함께 되어 정션 누설 전류가 증가하게 된다. 따라서, 정션 영역에는 이온주입이 되지 않게 하면서 채널영역에만 이온주입이 되도록 하기 위해 사진공정을 추가로 진행하여 로컬 채널 이온 주입 공정을 행하였다.
그러므로, 리세스 게이트 타입의 트랜지스터의 경우에도 공정단계의 추가 없이 정션 누설을 최소화하면서도 채널영역에만 이온주입을 행하는 것이 필요하게 된다. 데이터 보유 타임의 확보를 위해서도 채널 영역에만 이온주입을 실시하는 것이 매우 바람직한 것이다.
따라서, 본 발명의 목적은 누설전류를 최소화할 수 있는 리세스 게이트 타입의 트랜지스터 제조방법을 제공함에 있다.
본 발명의 다른 목적은 공정단계의 추가 없이 정션 누설을 최소화되도록 하기 위해 채널영역에만 이온주입이 행해질 수 있는 리세스 게이트 타입 트랜지스터 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 리세스 게이트 트랜지스터의 채널영역에만 이온을 주입할 수 있는 채널 형성용 이온주입 방법을 제공함에 있다.
상기한 본 발명의 목적들중 일부의 목적을 달성하기 위한 본 발명의 구체화에 따른 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법은, 식각 정지막, 반사방지막, 및 포토레지스트막이 차례로 형성된 반도체 기판의 활성영역의 일부에 리세스를 형성한 후, 리세스 형성용 포토레지스트 패턴을 제거함이 없이 이온주입 마스크로서 사용하여 채널 형성용 이온주입을 행하는 것을 특징으로 한다.
본 발명의 다른 구체화에 따라, 리세스 게이트 타입 트랜지스터를 제조하는 방법은, 반도체 기판에 소자 분리막을 형성하여 필드 영역 및 활성영역을 정의하는 단계와; 상기 반도체 기판의 전면에 식각 정지막, 반사방지막, 및 포토레지스트막을 차례로 도포하는 단계와; 상기 포토레지스트막에 대해 사진현상공정을 행하여 포토레지스트 패턴을 얻은 후, 식각공정을 통해 상기 반사방지막, 식각 정지막, 및 노출된 반도체 기판을 차례로 식각함에 의해 상기 반도체 기판의 활성영역의 일부에 리세스를 형성하는 단계와; 상기 포토레지스트 패턴을 이온주입 마스크로 하여 이온주입공정을 진행하여 상기 리세스의 하부에 로컬 채널영역을 형성하는 단계와; 상기 포토레지스트 패턴 및 잔존하는 상기 반사방지막과 상기 식각 정지막을 제거한 후, 상기 리세스에 게이트 산화막 및 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 양측벽에 절연막 스페이서를 형성하는 단계와; 상기 절연막 스페이스 및 상기 게이트 전극을 마스크로 이온주입을 행하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기한 본 발명의 방법적 구성에 따라, 공정의 단순화를 도모하면서도 누설 전류를 최소화하여 데이터 보유 타임을 증가시킨다.
이하에서는 첨부된 도면들을 참조로, 본 발명에 따른 리세스형 트랜지스터의 구조 및 제조방법에 대한 실시 예들이 상세히 설명될 것이다. 도면들에서, 서로 동일 또는 유사한 참조부호들은 동일 층 또는 유사한 층을 가리키며, 실시예의 설명에서 층의 두께 및 공정에 대한 특정한 사항들은 본 발명에 대한 더욱 철저한 이해를 제공하기 위하여 일 예를 든 것에 불과함을 주목(note)하라.
도 1a 내지 도 1c는 본 발명에 따른 로컬 채널 이온주입과 종래기술의 이온주입을 비교하기 위해 나타낸 도면들이다. 여기서, 도 1a는 종래기술에 따른 채널 이온주입에 의한 결과를 보인 것으로, 리세스 게이트 타입 트랜지스터의 일렉트릭 필드(E-field)를 시뮬레이션한 도면이다. 도 1b는 도 1a의 전압조건과 동일한 조건으로 본 발명에 따라 로컬 채널 이온 주입을 행한 트랜지스터의 일렉트릭 필드를 시뮬레이션한 도면이다. 도 1c는 가로축을 미크론 단위로, 세로축을 전기장 단위로 한 경우에 도 1a,1b를 각기 비교하여 보인 그래프이다. 도 1c에서 그래프(P1)는 도 1a의 경우를, 그래프(I1)는 도 1b의 경우를 각기 나타낸다. 도면을 참조하면, 본 발명의 이온주입 방법에 따라 제조된 트랜지스터의 경우에 접합 영역에서 보여지는 일렉트릭 필드가 적게 형성됨을 알 수 있다.
공정스텝수를 증가시키지 않으면서도 누설전류를 최소화 할 수 로컬 채널이온 주입 방법 및 트랜지스터 제조방법은 이하에서 설명될 것이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법을 차례로 보인 공정 단면도들이다.
먼저, 2a를 참조하면, 소자분리를 위해 전형적인 샬로우 트렌치 아이솔레이션(STI)과 같은 소자분리막(20)을 실리콘 기판(10)에 형성하는 것에 의해 소자 동작영역이 될 활성영역이 정의된다. 그 후에 전면적으로, 식각 정지막(30) 및 반사방지막(ARL:40), 그리고 포토레지스트 막(50)이 차례로 도포된다. 상기 반사방지막(40)은 후속공정에서 실리콘 기판의 식각시에 식각 마스크로서 사용되어진다. 도 2a에서 보여진 바와 같이 사진현상공정에 의해 포토레지스트 패터닝이 완료되면 패터닝된 포토레지스트 막(50)을 식각 마스크로 사용하여 식각공정이 진행되어, 상기 반사방지막(40)과 식각 정지막(30)이 도 2b와 같이 식각된다.
도 2b에서 상기 반사 방지막(40)은 식각은 상기 식각 정지막(30)에서 정지된다. 상기 포토레지스트 막(50)과 상기 반사방지막(40)에 형성된 개구(52)의 하부 영역은 반도체 기판(10)에 형성될 리세스 영역이 된다.
도 2c를 참조하면, 포토레지스트 패턴과 상기 반사방지막(40)을 식각 마스크로 하여 반도체 기판(10)의 활성영역의 일부가 식각되어 리세스가 형성된다. 그러한 상태에서 상기 포토레지스트 패턴을 이온주입 마스크로 하여 이온주입공정을 진행함에 의해 상기 리세스의 하부에 로컬 채널영역(60)을 형성한다. 즉, 상기 포토레지스트 막(50)의 패턴은 리세스 형성을 위한 식각 종료후, 에싱공정으로 제거됨이 없이 그대로 남아 있는 상태에서, 트랜지스터의 문턱전압 조절을 위한 로컬 채널 이온주입공정이 실시되는 것이다. 상기한 로컬 채널 이온주입 공정은 공정의 단순화를 도모하면서도 누설 전류를 최소화하기 때문에, 상기 트랜지스터가 메모리 셀로 사용될 경우에 데이터 보유 타임을 증가시킬 수 있도록 한다.
그렇지만, 사안이 다른 경우에 상기 포토레지스트 패턴을 에싱으로 제거한 후, 상기 반사방지막(40)을 마스크로 하여 이온주입을 실시할 수도 있을 것이다. 그러한 경우에 상기 리세스(53)의 내부 측벽에 리세스 스페이서를 형성한 후 이온주입을 실시하면 보다 접합 누설이 개선될 수 있다. 상기 리세스 스페이서의 형성을 이룰 물질은 중간온도 산화막 등과 같은 산화막 계열의 절연막이 사용될 수 있다.
상기 채널 영역(60)에 대한 이온주입 공정이 완료되면, 상기 포토레지스트 패턴 및 잔존하는 상기 반사방지막(40)과 상기 식각 정지막(30)은 제거되고, 활성영역에는 채널 이온이 하부에 주입된 리세스(53)가 형성된다.
이 후에는 도 2e에서 보여지는 바와 같이, 상기 리세스(53)에 게이트 산화막 (70) 및 게이트 전극(90)을 형성하는 단계가 수행된다.
상기 게이트 산화막(70)은 고순도의 산화막을 옥사이데이션 공정으로 형성하는 것에 의해 달성된다. 상기 게이트 산화막(70)은 선택적 증착 성장(Selective Epitaxial Growth :SEG)방법으로 형성될 수 있으며, 약 30 내지 80Å정도의 두께를 를 갖도록 형성된다.
상기 게이트 전극(90)은 폴리실리콘 재질의 단일 막 또는 폴리실리콘 막의 상부에 텅스텐과 같은 고용융점 금속을 데포지션 후 실리사이데이션 한 금속 실리사이드 막의 복합층일 수 있다. 여기서, 금속 실리사이드 막으로서는, 텅스텐 실리사이드(WSix), 탄탈륨-실리사이드(TaSi2), 또는 몰리브덴-실리사이드(MoSi2)등이 될 수 있다.
이 후에, 상기 전도상 막(90)의 상부에 마스크용 막(95)을 형성한다. 여기서, 상기 마스크용 막(95)은 통상적으로 질화막 계열의 재질로 형성된다. 상기한 바와 같이 워드라인 형성을 위한 막질의 적층이 완료되면, 전형적인 공지의 사진식각공정으로 게이트 패터닝을 행함에 의해 도 2e와 같은 패터닝 구조를 얻게된다.
도 2e의 결과물을 얻은 이후에 LDD 공정을 형성을 위한 이온 주입 공정을 행한 후, 스페이서 막질을 도포하고 에치백 공정을 진행함에 의해 게이트 스페이서를 형성한다. 그런 다음에 드레인/소오스 이온주입 공정을 수행하면 전반적인 리세스 트랜지스터 제조공정이 완료된다.
여기서, 상기 드레인/소오스 이온주입 공정은 필요한 경우에 필요한 공정에서 선택적으로 수행될 수 있다.
상기한 바와 같이, 본 발명에 따른 로컬 채널 이온주입 방법에 의하면, 도 1c에서의 그래프(I1)와 같은 특성를 가지므로, 피엔 접합 영역에서 보여지는 일렉트릭 필드가 종래의 경우에 비해 적게 형성되어, 누설 전류가 보다 감소 또는 최소화됨을 알 수 있다.
상술한 리세스 트랜지스터의 제조방법은 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터뿐만 아니라 PMOS(P-type Metal Oxide Semiconductor)트랜지스터에 적용될 수 있으며, 그 외에 CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor)와 같은 다른 트랜지스터에도 적용될 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다. 예컨대, 사안에 따라 리세스 트랜지스터 형성과정에서, 개구부의 전체 형상 또는 막질의 재질이 변경되거나, 제조 공정이 가감될 수 있음은 명백하다.
상술한 바와 같이, 본 발명의 방법에 따르면 공정의 단순화를 도모하면서도 누설 전류를 최소화하여 데이터 보유 타임을 증가시키는 효과가 있다.
도 1a 내지 도 1c는 본 발명에 따른 로컬 채널 이온주입과 종래기술의 이온주입을 비교하기 위해 나타낸 도면들
도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법을 차례로 보인 공정 단면도들
Claims (4)
- 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법에 있어서:식각 정지막, 반사방지막, 및 포토레지스트막이 차례로 형성된 반도체 기판의 활성영역의 일부에 리세스를 형성한 후, 리세스 형성용 포토레지스트 패턴을 제거함이 없이 이온주입 마스크로서 사용하여 채널 형성용 이온주입을 행하는 것을 특징으로 하는 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법.
- 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법에 있어서:식각 정지막, 반사방지막, 및 포토레지스트막이 차례로 형성된 반도체 기판의 활성영역의 일부에 리세스를 형성한 후, 리세스 형성용 포토레지스트 패턴을 제거한 후, 상기 반사방지막을 이온주입 마스크로서 사용하여 채널 형성용 이온주입을 행하는 것을 특징으로 하는 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법.
- 제2항에 있어서, 상기 리세스에 리세스 스페이서를 형성한 후 상기 채널 형성용 이온주입을 행하는 것을 특징으로 하는 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법.
- 리세스 게이트 타입 트랜지스터를 제조하는 방법에 있어서:반도체 기판에 소자 분리막을 형성하여 필드 영역 및 활성영역을 정의하는 단계와;상기 반도체 기판의 전면에 식각 정지막, 반사방지막, 및 포토레지스트막을 차례로 도포하는 단계와;상기 포토레지스트막에 대해 사진현상공정을 행하여 포토레지스트 패턴을 얻은 후, 식각공정을 통해 상기 반사방지막, 식각 정지막, 및 노출된 반도체 기판을 차례로 식각함에 의해 상기 반도체 기판의 활성영역의 일부에 리세스를 형성하는 단계와;상기 포토레지스트 패턴을 이온주입 마스크로 하여 이온주입공정을 진행하여 상기 리세스의 하부에 로컬 채널영역을 형성하는 단계와;상기 포토레지스트 패턴 및 잔존하는 상기 반사방지막과 상기 식각 정지막을 제거한 후, 상기 리세스에 게이트 산화막 및 게이트 전극을 형성하는 단계와;상기 게이트 전극의 양측벽에 절연막 스페이서를 형성하는 단계와;상기 절연막 스페이스 및 상기 게이트 전극을 마스크로 이온주입을 행하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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2003
- 2003-11-12 KR KR1020030079677A patent/KR20050045560A/ko not_active Application Discontinuation
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