KR100452633B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR100452633B1
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, HLD 산화막을 증착한 후 패터닝하여 다마신 패턴을 형성하고, 상기 다마신 패턴 내에 NMOS 게이트 전극과 PMOS 게이트 전극을 각각 형성함으로써 NMOS 게이트 전극과 PMOS 게이트 전극의 임계치수를 서로 동일하게 형성하는 것이 가능하며, 이에 따라 게이트 패터닝 공정의 안정화 및 마진 확대 그리고 소자 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, CMOS(Complementary Metal-Oxide-Semiconductor) 소자 제조공정에서 NMOS 전처리 이온주입공정에 의해 야기되는 여러 가지 문제점을 해결하며, 이에 따라 게이트 패터닝 공정의 안정화 및 마진 확대 그리고 소자 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자를 구동시키기 위한 회로는 일반적으로 트랜지스터(transistor)로 구성되는 스위칭 소자, 캐패시터 및 저항 등으로 구성되어 있다. 회로 중의 논리 게이트(logic gate)소자로는 NMOS(N-type MOS)와 PMOS(P-type MOS) 트랜지스터를 동일 반도체 기판 상에 함께 구성한 CMOS(Complementary Metal-Oxide-Semiconductor) 트랜지스터가 단일의 NMOS나 PMOS 트랜지스터에 비해 보다 많이 사용되어지는 추세이다.
최근, 서브 마이크론 디자인 룰(sub micron design rule)을 사용하여 CMOS 트랜지스터를 제조하는 경우에, NMOS와 PMOS 트랜지스터 각각의 신뢰성을 개선하기 위해 LDD(Lightly Doped Drain) 접합(Junction)영역을 형성한다. 또한, NMOS의 게이트 전극 재질로서 n+도프드(doped) 폴리실리콘막을 사용하고, PMOS의 게이트 전극 재질로서 p+도프트 폴리실리콘막을 사용하고 있다. 이는, NMOS와 PMOS 트랜지스터의 채널을 모두 표면 채널(surface channel)로써 형성시켜 단채널 효과(short channel effect)를 개선시키기 위함이다.
도 1a내지 도 1c는 종래 기술에 따른 CMOS 소자의 듀얼 게이트 전극의 제조 방법을 설명하기 위해 도시한 단면도이다. 여기서, 도 1a 내지 도 1c에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성요소를 가리킨다.
도 1a를 참조하면, P형 반도체 기판(10)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(12)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
도 1b를 참조하면, 전체 구조 상부에 게이트 산화막(14) 및 게이트 전극용 폴리실리콘막(16)을 증착한다. 그런 다음, NMOS 영역이 오픈(open) 되도록 PMOS 영역에 포토레지스트 패턴(18)을 형성한 후 이 포토레지스트 패턴(18)을 마스크로 이용한 'n+' 이온주입공정(이하, '전처리 이온주입공정'이라 함)을 실시하여 NMOS 영역의 폴리실리콘막(16)에 인 이온을 주입한다.
도 1c를 참조하면, 스트립 공정을 실시하여 포토레지스트 패턴(18)을 제거한다. 그런 다음, 게이트 전극 패턴용 식각 마스크를 이용한 식각공정을 실시하여 폴리실리콘막(16) 및 게이트 산화막(14)을 순차적으로 패터닝하여 NMOS 영역에는 NMOS 게이트 전극(20)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(22)을 형성한다.
상기에서 설명한 바와 같이, NMOS 영역의 NMOS 게이트 전극의 도핑 효율을 높이기 위해 NMOS 게이트 전극을 형성하기 위한 패터닝 공정의 전공정으로 NMOS 영역의 폴리실리콘막에만 'n+' 이온(예를 들면, 인)을 이용한 전처리 이온주입공정을 실시한다. 이후, 소오스/드레인 이온주입공정을 PMOS 영역과 NMOS 영역에 대해 각각 실시하여 NMOS 게이트 전극, PMOS 게이트 전극 및 소오스/드레인 영역이 형성될 영역에 이온을 주입시킨다.
그러나, 도 1c에서와 같이 NMOS 게이트 전극에만 전처리 이온주입공정을 실시하는 공정은 여러가지 문제점을 발생시킨다. 우선 게이트 전극을 형성하기 위한 패터닝공정후 NMOS 게이트 전극과 PMOS 게이트 전극의 임계치수(Critical Demension; CD)가 서로 달라지게 된다. 이는, NMOS 게이트 전극에 'N+' 이온을 미리 주입함에 따라 이온이 주입되지 않은 PMOS 게이트 전극보다 NMOS 게이트 전극이 식각율(etch rate)이 높아지기 때문이다. 이와 같이, NMOS 게이트 전극의 식각율이 높아짐에 따라 PMOS 게이트 전극의 임계치수(P-CD)보다 NMOS 게이트 전극의 임계치수(N-CD)가 작아지고, 또한 프로파일(profile)도 작아진다. 일반적으로, NMOS 게이트 전극의 임계치수(N-CD)는 0.152㎛가 되고, PMOS 게이트 전극의 임계치수(P-CD)는 0.160㎛가 된다.
이와 같이, NMOS 게이트 전극과 PMOS 게이트 전극의 임계치수가 다를 경우에는 공정 및 소자 마진 확보에 큰 영향을 미치게 된다. 현재, 로직 소자의 제조공정에 있어서 가장 큰 문제점 중의 하나는 PMOS 폴리 살리사이드(self alignsilicide)의 면저항(sheet resistanc; Rs)의 특성 열화이다. 살리사이드 형성후 진행되는 후속 열처리공정에 의하여 살리사이드의 면저항의 페일(fail) 현상이 심하된다. 이와 같은 열안정성(thermal stability) 문제를 개선시키기 위하여 많은 노력을 하고 있으나, 충분한 공정 마진을 확보하기가 쉽지 않은 상황이다. 더욱이, NMOS 폴리 살리사이드의 면저항, NMOS 액티브 면저항 및 PMOS 액티브 면저항은 별 문제가 없으나, PMOS 폴리 살리사이드의 면저항 특성은 선폭이 줄어둠에 따라 점점 더 열화되는 현상을 보이고 있다. 이를 해결하기 위한 방법으로는 살리사이드의 면적을 넓혀 주는 것도 좋은 방법에 속한다. 살리사이드 면적이 넓으면 넓을 수록 면저항은 감소하기 때문이다.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로, NMOS 전처리 이온주입공정에 의해 야기되는 여러 가지 문제점을 해결하며, 이에 따라 게이트 패터닝 공정의 안정화 및 마진 확대 그리고 소자 특성을 향상시키는데 그 목적이 있다.
또한, 본 발명은 PMOS 폴리 살리사이드의 면저항 값을 안정적으로 낮추는데 다른 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 소자 분리막
104 : HLD 산화막 106, 108 : 다마신 패턴
14, 110 : 게이트 산화막 16, 112 : 폴리실리콘막
20, 114 : NMOS 게이트 전극 22, 116 : PMSO 게이트 전극
118 : 성장층
본 발명의 일측면에 따르면, 반도체 기판을 NMOS 영역과 PMOS 영역으로 분리하기 위한 소자 분리막을 형성하는 단계와, 전체 구조 상부에 다마신 패턴용 산화막을 증착한 후 식각하여 상기 반도체 기판이 노출되도록 상기 NMOS 영역과 상기 PMOS 영역에 다마신 패턴을 형성하는 단계와, 상기 다마신 패턴 내에 게이트 산화막을 형성하는 단계와, 상기 다마신 패턴을 갭 필링하도록 전체 구조 상부에 폴리실리콘막을 증착한 후 평탄화 공정을 실시하여 상기 다마신 패턴을 매립하고, 이로 인해 상기 NMOS 영역에는 NMOS 게이트 전극이 형성되고, 상기 PMOS 영역에는 PMOS 게이트 전극이 형성되는 단계와, 상기 다마신 패턴용 산화막을 식각하여 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극의 상부를 돌출시키는 단계와, SEG 공정을 실시하여 상기 단계에서 돌출되는 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극의 돌출부에 성장층을 형성하는 단계와, 상기 다마신 패턴용 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2j는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서는, 설명의 편의를 위해 일례로 CMOS 소자의 듀얼 게이트 전극을 도시하였다. 도 2a 내지 도 2j에 도시된 참조부호들 중 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성요소(element)를 가리킨다.
도 2a를 참조하면, P형 반도체 기판(100)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(102)을 형성한다. 그런 다음, 문턱전압 이온주입공정을 포함한 웰 이온주입공정을 실시하여 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
도 2b를 참조하면, 전체 구조 상부에 다마신 패턴(damascene pattern)용 HLD(High temperature Low pressure Dielectric) 산화막(104)을 증착한다. 이때, HLD 산화막(104)은 2000 내지 3000Å의 두께로 증착하되, 바람직하게는 2500Å의 두께로 증착한다.
도 2c를 참조하면, 전체 구조 상부에 감광막(미도시)을 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 감광막 패턴(미도시)을 형성한다. 그런 다음, 상기 감광막 패턴을 이용한 식각공정을 실시하여 상기 HLD 산화막(104)에 다마신 패턴(106 및 108)을 형성한다. 이때, 다마신 패턴(106 및 108)은 폭이 서로 동일한 임계치수를 갖도록 패터닝하는 것이 바람직하다. 이는 도 2f에서 도시된 바와 같이 후속 공정을 통해 다마신 패턴(106)에 형성되는 NMOS 게이트 전극(114)과 다마신 패턴(108)에 형성되는 PMOS 게이트 전극(116)의 임계치수를 동일하게 형성하기 위함이다.
도 2d를 참조하면, 도 2c에서 형성되는 다마신 패턴(106 및 108)을 통해 노출되는 반도체 기판(100) 상에 게이트 산화막(110)을 형성한다. 이때, 게이트 산화막(110)은 습식산화방식 또는 건식산화방식을 이용한 산화공정을 이용하여 형성한다. 또한, 상기 산화공정을 적절히 조절하여 다마신 패턴(106 및 108)의 일부를 매립하도록 형성한다.
도 2e를 참조하면, 도 2d에서 완전히 매립되지 않은 다마신 패턴(106 및 108)을 완전히 갭 필링(gap filling)하도록 전체 구조 상부에 폴리실리콘막(112)을 증착한다. 이때, 폴리실리콘막(112)은 3500 내지 4500Å의 두께로 증착하되, 바람직하게는 4000Å의 두께로 증착한다.
도 2f를 참조하면, 평탄화 공정, 예컨대 CMP(Chemical Mechanical Polishing) 공정을 실시하여 전체 구조 상부를 평탄화한다. 이에 따라, 폴리실리콘막(112)이 연마되어 HLD 산화막(104)의 상부 표면이 노출되며, 다마신 패턴(106 및 108)은 폴리실리콘막(112)으로 매립된다. 이로써, 다마신 패턴(106) 내에는 NMOS 게이트 전극(114)이 형성되고, 다마신 패턴(108) 내에는 PMOS 게이트 전극(116)이 형성된다.
도 2g를 참조하면, 전체 구조 상부에 대하여 습식식각방식을 이용한 식각공정을 실시한다. 이로써, HLD 산화막(104)은 상부로부터 300 내지 400Å 정도가 제거된다. 또한, NMOS 게이트 전극(114) 및 PMOS 게이트 전극(116)은 '130'에 나타난 바와 같이 상부로부터 300 내지 400Å 정도 상부가 돌출된다.
도 2h를 참조하면, NMOS 게이트 전극(114) 및 PMOS 게이트 전극(116)에 대하여 SEG(Selective Epitaxial Growth) 공정을 실시한다. 이로써, 도 2g의 '130'에 도시된 바와 같이 NMOS 게이트 전극(114) 및 PMOS 게이트 전극(116)의 돌출 부위를 덮도록 실리콘 성장층(118)이 형성된다. 이와 같이 NMOS 게이트 전극(114) 및 PMOS 게이트 전극(116)의 상부에 실리콘 성장층(118)을 형성함으로써 후속 공정을 통해 이 부위에 형성되는 살리사이드(미도시)의 면적을 넓히는 것이 가능하다. 이로써, 종래기술에서 문제가 되는 PMOS의 폴리 살리사이드의 면저항을 안정적으로 낮출 수 있다.
도 2i를 참조하면, 전체 구조 상부에 감광막(미도시)을 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 실시하여 NMOS 영역이 오픈되도록 감광막 패턴(PR)을 형성한다. 그런 다음, NMOS 영역에 대하여 감광막 패턴(PR)을 이온주입마스크로 이용한 전처리이온주입공정을 실시한다. 이로써, NMOS 영역의 NMOS 게이트 전극(114)에는 인 또는 비소가 주입된다.
도 2j를 참조하면, 스트립 공정을 실시하여 감광막 패턴(PR)을 제거한다. 그런 다음, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])를 이용한 식각공정을 실시하여 HLD 산화막(104)을 제거한다. 이로써, 동일한 임계치수를 갖는 NMOS 게이트 전극(114)과 PMOS 게이트 전극(116)을 형성한다.
이후에서 진행되는 공정은 일반적인 공정과 동일하게 진행됨에 따라 설명의 편의를 위해 이하에서는 간략하게 설명하기로 한다.
우선, LDD(Lightly Drain Doped) 이온주입공정을 실시하여 게이트 전극(114 및 116)의 양측으로 노출되는 반도체 기판(102)에 LDD 접합영역(미도시)을 형성한다. 그런 다음, 게이트 전극(114 및 116)의 양측벽에 LDD 스페이서(미도시)를 형성한다.
그런 다음, 소오스 및 드레인 이온주입공정을 실시하여 반도체 기판(102)에 상기 LDD 접합영역보다 깊은 고농도 접합영역(미도시)을 형성한다. 이로써, 상기 LDD 접합영역과 상기 고농도 접합영역으로 이루어진 소오스 및 드레인 영역이 형성된다.
그런 다음, 전체 구조 상부에 금속층, 예컨대 코발트층을 증착한 후 적어도 1회의 열처리공정을 실시하여 상기 게이트 전극(114 및 116)과 소오스 및 드레인 영역의 상에 살리사이드층(미도시)을 형성한다. 이때, 게이트 전극(114 및 116)의 상부에는 실리콘 성장층(118)이 형성됨에 따라 살리사이드층의 면적이 종래에 비해 실리콘 성장층(118)의 면적만큼 증가하게 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는 HLD 산화막을 증착한 후 패터닝하여 다마신 패턴을 형성하고, 상기 다마신 패턴 내에 NMOS 게이트 전극과 PMOS 게이트 전극을 각각 형성함으로써 NMOS 게이트 전극과 PMOS 게이트 전극의 임계치수를 서로 동일하게 형성하는 것이 가능하며, 이에 따라 게이트 패터닝 공정의 안정화 및 마진 확대 그리고 소자 특성을 향상시킬 수 있다.
또한, 본 발명에서는 패터닝공정을 통해 NMOS 게이트 전극과 PMOS 게이트 전극을 형성한 후 SEG 공정을 실시하여 각 게이트 전극의 상부에 실리콘 성장층을 형성함으로써 후속 공정에 의해 형성되는 살리사이드의 면적을 상기 실리콘 성장층의 면적만큼 증가시키는 것이 가능하여 살리사이드의 면저항 값을 안정적으로 낮출 수 있다.

Claims (6)

  1. (a) 반도체 기판을 NMOS 영역과 PMOS 영역으로 분리하기 위한 소자 분리막을 형성하는 단계;
    (b) 전체 구조 상부에 다마신 패턴용 산화막을 증착한 후 식각하여 상기 반도체 기판이 노출되도록 상기 NMOS 영역과 상기 PMOS 영역에 다마신 패턴을 형성하는 단계;
    (c) 상기 다마신 패턴 내에 게이트 산화막을 형성하는 단계;
    (d) 상기 다마신 패턴을 갭 필링하도록 전체 구조 상부에 폴리실리콘막을 증착한 후 평탄화 공정을 실시하여 상기 다마신 패턴을 매립하고, 이로 인해 상기 NMOS 영역에는 NMOS 게이트 전극이 형성되고, 상기 PMOS 영역에는 PMOS 게이트 전극이 형성되는 단계;
    (e) 상기 다마신 패턴용 산화막을 식각하여 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극의 상부를 돌출시키는 단계;
    (f) SEG 공정을 실시하여 상기 (e) 단계에서 돌출되는 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극의 돌출부에 성장층을 형성하는 단계; 및
    (g) 상기 다마신 패턴용 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 (b) 단계에서 상기 다마신 패턴용 산화막은 HLD 산화막으로 형성하되, 2000 내지 3000Å 정도의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 (d) 단계에서 상기 폴리실리콘막은 3500 내지 4500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 (e) 단계에서 상기 다마신 패턴용 산화막은 습식식각공정으로 식각하되, 상기 습식식각공정은 상기 다마신 패턴용 산화막이 상부로부터 300 내지 400Å 정도로 식각되어 제거되도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 (e) 단계후, 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 소오스 및 드레인 영역을 형성한 후, 살리사이드 공정을 실시하여 상기 성장층 상에 살리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 (b) 단계에서 상기 NMOS 영역과 상기 PMOS 영역에 각각 형성되는 다마신 패턴은 서로 동일한 폭으로 패터닝되는 것을 특징으로 하는 반도체 소자의 제조방법.
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