KR100244249B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 나타낸 것으로, 특히 듀얼 게이트 형성시 소자의 특성을 향상 시키는데 적당하도록 한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판에 선택적으로 제 1 도전형 웰과 제 2 도전형 웰을 형성하는 단계, 상기 제 1 도전형 웰 및 제 2 도전형 웰 계면의 반도체 기판상에 필드 절연막을 형성하고, 상기 반도체 기판 표면에 게이트 절연막과 반도체층을 형성하는 단계, 상기 제 2 도전형 웰 상의 상기 반도체층에 제 1 도전형 이온을 도핑하는 단계, 상기 제 2 도전형 웰상의 반도체층을 소정깊이로 제거하는 단계, 상기 제 1 도전형 웰 상의 상기 반도체층에 제 2 도전형의 이온을 도핑하는 단계, 상기 제 1, 제 2 도전형 웰상의 도핑된 반도체층 및 게이트 절연막을 선택적으로 식각하여 균일한 각 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법을 나타낸 것으로, 특히 듀얼 게이트 형성시 소자의 특성을 향상시키는데 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 CMOS회로의 집적화가 거듭되면서 단일소자의 크기가 줄어듬에 따라 MOSFET의 특성을 개선시키기 위해 LDD구조를 MOSFET에 적용시켰으나 PMOS의 경우에는 게이트 전극이 NMOS와 동일한 n타입으로 도핑되기 때문에 소오스와 드레인간의 전류이동의 채널이 표면에 형성되지 않고 벌크(Bulk)내에 형성되므로 트랜지스트의 특성을 저하 시킨다.
상기와 같은 문제를 해결하기 위해 게이트 전극을 p타입으로 도핑한 LDD 구조의 트랜지스터를 CMOS 회로에서 필요로하게 되었다.
즉, 듀얼 게이트를 갖는 CMOS 소자는 p채널 MOSFET와 n채널 MOSFET를 하나의 칩속에 구성하여 상보동작(Complementary) 시키도록 한 것이다.
종래의 듀얼 게이트를 갖는 반도체 소자는 서로 다른 불순물이 도핑된 게이트 전극을 동일한 수준에서 형성하여야 하는데 CVD 폴리 실리콘 형성시 동시에 불순물를 도핑하는 인-시츄 도핑(In-situ doping) 방식이 불가능하므로 언도핑된 폴리 실리콘층을 적층하고 각각의 N+영역과 P+영역을 이온주입법으로 도핑하는 방법을 채택하고 있다.
그러나 불순물 주입시 다결정 실리콘의 수직방향 도핑 프로파일(doping profile) 측면에서 균일하게 도핑하기가 어렵다.
왜냐하면, 다결정 실리콘에 이온주입 할 때는 이온의 불순물 농도 프로파일을 균일하게 조절하기 위해 이온주입 에너지의 방사범위(projection range:Rp)가 크게 되므로 다결정 실리콘을 지나 게이트 산화막에 침투하여 불순물이 게이트 산화막에 도핑되거나 기판에 도핑되기 때문에 이온주입 에너지를 어느 일정 에너지 보다 크게 할수없기 때문이다.
또한, 이온주입시 불순물의 주입량을 높히고 가속 에너지를 비교적 적게 한후, 고온 열처리를 진행하여 다결정 실리콘의 수직방향으로 불순물 농도가 균일하게 도핑되게 하는 방법이 있으나 이방법 역시 고온 열처리시 불순물 확산에 의해 게이트 산화막이나 기판에 유입되게 되어 게이트 산화막의 특성을 저하 시키고, 트랜지스터의 문턱전압 조절을 어렵게 하여 MOSFET의 특성을 저하 시키는 문제가 발생한다.
따라서, 이온주입법에 의한 n+/p+게이트 전극을 만드는 듀얼 게이트 전극 형성방법은 공정 조절시 많은 제약 조건을 갖게되어 공정의 난이도가 크게되고 재현성과 신뢰성을 갖는 게이트 전극 및 소자 제작이 어렵다.
또 다른 면에서 하나의 다결정 실리콘에 어떤 방식으로 형성하였든 서로 다른 n+/p+확산영역이 존재할 경우나 서로 다른 농도의 확산영역이 동일한 막에 존재할 경우에는 이를 패터닝하고 동일단계의 에칭스텝에서 에칭을 진행할 경우에는 에칭시 불순물의 종류와 농도가 에칭특성에 영향을 미치기 때문에 게이트 전극의 라인-폭(Line width:CD)아니 수직 프로파일(vertical profile) 조절이 매우 어렵게 된다. 이는 게이트의 선폭이 좁을수록 심각해지며 듀얼 게이트 형성 공정의 성패를 되우하는 변수가 되고 있다. 결론적으로 0.5㎛이하의 게이트 두께를 갖는 듀얼 게이트를 갖는 CMOS 제조시 이온주입법에 의한 게이트 전극 도핑법이나 서로 다른 도핑영역이 존재하는 다결정 실리콘을 에칭하여 게이트 전극을 형성하는 제반공정 방법은 듀얼 게이트 전극 제조방식으로 부적합하고 특히, 고집적화가 거듭될수록 문제는 더욱 심각하게 되어 새로운 방식의 듀얼 게이트를 갖는 CMOS 제조방식이 필요하게 되었다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 제 1 방법에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이고, 도 2a 내지 도 2f는 종래의 제 2 방법에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와같이 반도체 기판(1)에 선택적으로 p형 웰(2)과 n형 웰(3)을 형성한 후, 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(4)을 형성한다. 그리고 활성영역에 게이트 산화막(5)을 형성한 후, 상기 게이트 산화막(5)상에 진성 비정질 실리콘층(6)을 형성한다.
이어, 도 1b에 도시한 바와같이 진성 비정질 실리콘층(6)상에 제 1 포토레지스트(PR1)를 증착하고, 노광 및 현상공정을 이용하.여 상기 n형 웰(3)영역에만 남도록 패터닝한 후, 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하여 n형 불순물 이온주입을 통해 도핑된 n+폴리 실리콘층(7a)을 형성한다.
이어서, 도 1c에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거한 후, n+폴리 실리콘층(7a)을 포함한 전면에 제 2 포토레지스트(PR2)를 증착하고, 노광 및 현상공정을 이용하여 p형 웰(2) 영역에만 남도록 패터닝한다. 그리고 패터닝된 제 2 포토레지스트(PR2)를 마스크로 이용하여 p형 불순물 이온주입을 통해 도핑된 p+폴리 실리콘층(7b)을 형성한다.
이어, 도 1d에 도시한 바와같이 제 2 포토레지스트(PR3)를 제거한 후, 전면에 제 3 포토레지스트(PR3)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
그리고 상기 패터닝된 제 3 포토레지스트(PR3)를 마스크로 하여 상기 게이트 산화막(5)과 n+, p+폴리 실리콘층(7a)(7b)을 선택적으로 제거하여 NMOS, PMOS 게이트 전극(8a)(8b)를 형성한다. 이때, 상기 n+폴리 실리콘층(7a)의 식각비율이 p+폴리 실리콘층(7b) 보다 빠르기 때문에 상기 NMOS, PMOS 게이트 전극(8a)(8b)의 폭이 동일하지 않다.
이어서, 도 1e에 도시한 바와같이 NMOS, PMOS 게이트 전극(8a)(8b)을 마스크로 하여 불순물 이온주입을 통해 소오스/드레인 영역(9)으 형성한 후, 상기 NMOS, PMOS 게이트 전극(8a)(8b)을 포함한 전면에 금속층을 형성한다. 그리고 열처리 공정을 이용하여 상기 소오스/드레인 영역(9) 및 NMOS, PMOS 게이트 전극(8a)(8b)상에 실리사이드막(10)을 형성한다.
도 2a에 도시한 바와같이 반도체 기판(1)에 선택적으로 p형 웰(2) 및 n형 웰(3)을 형성한 후, 상기 반도체 기판(1)상에 제 1 포토레지스트(PR1)를 증착하고 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하여 상기 반도체 기판(1)을 소정깊이로 식각하여 복수개의 트랜치(11)를 형성한다.
이어, 도 2b에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거하고, 트랜치(11)를 포함한 전면에 평탄화용 제 1 절연막(12)을 형성한 후, 에치백 하여 상기 트랜치(11)에 매립되도록 하여 소자 격리영역을 형성한다.
그리고 상기 반도체 기판(1) 표면에 게이트 산화막(5)을 형성한 후, 상기 게이트 산화막(5)상에 진성 폴리 실리콘층(6)을 형성한다. 이때, 상기 게이트 산화막(5)은 3.5nm 이고, 상기 진성 폴리 실리콘층(6)은 250nm이다.
이어서, 도 2c에 도시한 바와같이 진성 폴리 실리콘층(6)상에 제 2 포토레지스트(PR2)를 증착하고 노광 및 현상공정을 이용하여 n형 웰(3) 영역에만 남도록 패터닝한 후, 상기 패터닝된 제 2 포토레지스트(PR2)를 마스크로 하여 n형 불순물 이온주입을 통해 n+폴리 실리콘층(7a)을 형성한다.
이어, 도 2d에 도시한 바와같이 제 2 포토레지스트(PR2)를 제거한 후, n+폴리 실리콘층(7a)을 포함한 전면에 제 3 포토레지스트(PR3)를 증착하고 노광 및 현상공정을 이용하여 p형 웰(3) 영역에만 남도록 패터닝한다. 그리고 패터닝된 제 3 포토레지스트(PR3)를 마스크로 하여 p형 불순물 이온주입을 통해 p+폴리 실리콘층(7b)을 형성한다.
이어서, 도 2e에 도시한 바와같이 제 3 포토레지스트(PR3)를 제거하고, n+, p+폴리 실리콘층(7a)(7b)을 포함한 전면에 제 4 포토레지스트(PR4)를 증착한 후, 노광 및 현상공정을 이용하여 패터닝한다. 그리고 패터닝된 제 4 포토레지스트(PR4)를 마스크로 하여 상기 게이트 산화막(5) 및 n+, p+폴리 실리콘층(7a)(7b)을 선택적으로 제거하여 NMOS, PMOS 게이트 전극(8a)(8b)을 형성한다. 이때, 상기 n+폴리 실리콘층(7a)의 식각비율이 p+폴리 실리콘층(7b) 보다 빠르기 때문에 상기 NMOS 게이트 전극(8a)과 PMOS 게이트 전극(8b)의 폭이 동일하지 않다.
도 2f에 도시한 바와같이 NMOS, PMOS 게이트 전극(8a)(8b)을 마스크로 하여 불순물 이온주입을 통해 소오스/드레인 영역(9)을 형성한 후, 상기 NMOS, PMOS 게이트 전극(8a)(8b)을 포함한 전면에 금속층을 증착하고 열처리 공정을 이용하여 상기 소오스/드레인 영역(9) 및 NMOS, PMOS 게이트 전극(8a)(8b)상에 실리사이드막(10)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자이 제조방법에 있어서는 다음과 같은 문제점이 있었다.
듀얼 게이트 식각공정은 n형 폴리 실리콘층의 식각률이 p형 폴리 실리콘층 보다 빠르기 때문에 식각공정 후, n형 폴리 실리콘층의 수직 프로파일이 나빠지므로 정확한 게이트 두께를 얻기 어렵다.
따라서, n형 폴리 실리콘층상에 형성되는 실리사이드막의 폭이 줄어들어 게이트 저항을 증가 시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, n형 게이트 및 p형 게이트 전극의 두께를 다르게 형성하여 에칭 수직 프로파일을 향상시키는데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 제 1 방법에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 종래의 제 2 방법에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도
도 3a 내지 도 3e는 본 발명의 제 1 실시예를 나타낸 공정 단면도
도 4a 내지 도 4g는 본 발명의 제 2 실시예를 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : p형 웰
32 : n형 웰 33 : 필드 산화막
34 : 게이트 산화막 35 : 진성 실리콘층
36a : p+폴리 실리콘층 36b : n+폴리 실리콘층
37a : NMOS 게이트 전극 37b : PMOS 게이트 전극
38 : 소오스/드레인 영역 39 : 실리사이드막
40 : 트랜치 41 : 제 1 절연막
42 : HSG층
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판에 선택적으로 제 1 도전형 웰과 제 2 도전형 웰을 형성하는 단계, 상기 제 1 도전형 웰 및 제 2 도전형 웰 계면의 반도체 기판상에 필드 절연막을 형성하고, 상기 반도체 기판 표면에 게이트 절연막과 반도체층을 형성하는 단계, 상기 제 2 도전형 웰 상의 상기 반도체층에 제 1 도전형 이온을 도핑하는 단계, 상기 제 2 도전형 웰상의 반도체층을 소정깊이로 제거하는 단계, 상기 제 1 도전형 웰 상의 상기 반도체층에 제 2 도전형의 이온을 도핑하는 단계, 상기 제 1, 제 2 도전형 웰상의 도핑된 반도체층 및 게이트 절연막을 선택적으로 식각하여 균일한 각 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 제 1 실시예를 나타낸 공정 단면도이고, 도 4a 내지 도 4g는 본 발명의 제 2 실시예를 나타낸 공정 단면도이다.
도 3a에 도시한 바와같이 반도체 기판(30)에 선택적으로 p형 웰(31)과 n형 웰(32)을 형성한 후, 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(33)을 형성한다. 그리고 활성영역에 게이트 산화막(34)을 형성한 후, 상기 게이트 산화막(34)상에 진성 비정질 실리콘층(35)을 형성한다.
이어, 도 3b에 도시한 바와같이 진성 비정질 실리콘층(35)상에 제 1 포토레지스트(PR1)를 증착하고, 노광 및 현상공정을 이용하여 상기 p형 웰(31)영역에만 남도록 패터닝한다. 그리고 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하여 p형 불순물 이온주입을 통해 도핑된 p+폴리 실리콘층(36a)을 형성한 후, 상기 제 1 포토레지스트(PR1)를 마스크로 이용하여 상기 p+폴리 실리콘층(36a)을 소정깊이로 식각한다.
이어서, 도 3c에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거한 후, 상기 p+폴리 실리콘층(36a)을 포함한 전면에 제 2 포토레지스트(PR2)를 증착하고, 노광 및 현상공정을 이용하여 p형 웰(31) 영역에만 남도록 패터닝한다. 그리고 패터닝된 제 2 포토레지스트(PR2)를 마스크로 이용하여 n형 불순물 이온주입을 통해 n+폴리 실리콘층(36b)을 형성한다.
이어, 도 3d에 도시한 바와같이 제 2 포토레지스트(PR2)를 제거한 후, p+, n+폴리 실리콘층(36a)(36b)을 포함한 전면에 제 3 포토레지스트(PR3)를 증착하고 노광 및 현상공정을 이용하여 패터닝한다. 그리고 패터닝된 제 3 포토레지스트(PR3)를 마스크로 하여 상기 p+,n+폴리 실리콘층(36a)(36b) 및 게이트 산화막(34)을 선택적으로 제거하여 NMOS, PMOS 게이트 전극(37a)(37b)을 형성한다.
이어서, 도 3e에 도시한 바와같이 NMOS, PMOS 게이트 전극(37a)(37b)을 마스크로하여 불순물 이온주입을 통해 소오스/드레인 영역(38)을 형성한 후, 상기 NMOS, PMOS 게이트 전극(37a)(37b)을 포함한 전면에 금속층을 형성한다. 그리고 열처리 공정을 이용하여 상기 소오스/드레인 영역(38) 및 NMOS, PMOS 게이트 전극(37a)(37b)상에 실리사이드막(39)을 형성한다.
도 4a에 도시한 바와같이 반도체 기판(30)에 선택적으로 p형 웰(31) 및 n형 웰(32)을 형성한 후, 상기 반도체 기판(30)상에 제 1 포토레지스트(PR1)를 증착하고 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하여 상기 반도체 기판(30)의 p형 웰(31)과 n형 웰(32)을 소정깊이로 식각하여 복수개의 트랜치(40)를 형성한다.
이어, 도 4b에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거하고, 트랜치(40)를 포함한 전면에 평탄화용 제 1 절연막(41)을 형성한 후, 에치백 하여 상기 트랜치(40)에 매립되도록 하여 소자 격리영역을 형성한다.
그리고 전면에 제 2 포토레지스트(PR2)를 증착하고, 상기 n형 웰(32) 영역에만 남도록 패터닝한 후, 상기 패터닝된 제 2 포토레지스트(PR2)를 마스크로 이용하여 상기 p형 웰(31) 영역의 반도체 기판(30)을 소정깊이로 식각한다. 이때, 상기 p형 웰(31) 영역의 반도체 기판(30)은 200∼300Å 식각한다.
이어서, 도 4c에 도시한 바와같이 제 2 포토레지스트(PR2)를 제거한 후, 전면에 게이트 산화막(34)을 형성하고, 상기 게이트 산화막(34)상에 진성 폴리 실리콘층(35) 및 HSG층(42)을 차례로 형성한다.
이어, 도 4d에 도시한 바와같이 CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 HSG층(42) 및 진성 폴리 실리콘층(35)을 선택적으로 제거하여 상기 진성 폴리 실리콘층(35)을 평평하게 형성한다. 이때, 상기 진성 폴리 실리콘층(35)이 2400∼2700Å 될 때까지 제거한다.
그리고 상기 진성 폴리 실리콘층(35)상에 제 3 포토레지스트(PR3)를 증착하고, 노광 및 현상공정을 이용하여 n형 웰(32) 영역에만 남도록 패터닝한 후, 상기 패터닝된 제 3 포토레지스트(PR3)를 마스크로 이용하여 n형 불순물 이온주입을 통해 n+폴리 실리콘층(36b)을 형성한다.
이어서, 도 4e에 도시한 바와같이 제 3 포토레지스트(PR3)를 제거한 후, n+폴리 실리콘층(36b)을 포함한 전면에 제 4 포토레지스트(PR4)를 증착하고, 노광 및 현상공정을 이용하여 p형 웰(31) 영역에만 남도록 패터닝한다. 그리고 패터닝된 제 4 포토레지스트(PR4)를 마스크로 이용하여 p형 불순물 이온주입을 통해 p+폴리 실리콘층(36a)을 형성한다.
이어, 도 4f에 도시한 바와같이 제 4 포토레지스트(PR4)를 제거하고, p+, n+폴리 실리콘층(36a)(36b)을 포함한 전면에 제 5 포토레지스트(PR5)를 증착한 후, 노광 및 현상공정을 이용하여 패터닝한다.
그리고 패터닝된 제 5 포토레지스트(PR5)를 마스크로 하여 상기 게이트 산화막(34) 및 p+, n+폴리 실리콘층(36a)(36b)을 선택적으로 제거하여 NMOS, PMOS 게이트 전극(37a)(37b)을 형성한다.
이어서, 도 4g에 도시한 바와같이 제 5 포토레지스트(PR5)를 제거한 후, NMOS, PMOS 게이트 전극(37a)(37b)을 마스크로 하여 불순물 이온주입을 통해 소오스/드레인 영역(38)을 형성한 후, 상기 NMOS, PMOS 게이트 전극(37a)(37b)을 포함한 전면에 금속층을 증착하고 열처리 공정을 이용하여 상기 소오스/드레인 영역(38) 및 NMOS, PMOS 게이트 전극(37a)(37b)상에 실리사이드막(39)을 형성한다.
이상에서 설명한 바와같이 본 발명의 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
n+, p+ 폴리 실리콘층의 식각 종료 시간을 같게 하여 n+ 폴리 실리콘층의 상부가 더 많이 식각되는 것을 방지하여 정확한 수직 프로파일을 얻을 수 있다.
따라서, 실리사이드막 형성시 균일한 폭의 실리사이드막을 형성하므로 게이트 저항이 증가하는 것을 방지할 수 있다.
Claims (7)
- 반도체 기판에 선택적으로 제 1 도전형 웰과 제 2 도전형 웰을 형성하는 단계;상기 제 1 도전형 웰 및 제 2 도전형 웰 계면의 반도체 기판상에 필드 절연막을 형성하고, 상기 반도체 기판 표면에 게이트 절연막과 반도체층을 형성하는 단계;상기 제 2 도전형 웰 상의 상기 반도체층에 제 1 도전형 이온을 도핑하는 단계;상기 제 2 도전형 웰상의 반도체층을 소정깊이로 제거하는 단계;상기 제 1 도전형 웰 상의 상기 반도체층에 제 2 도전형의 이온을 도핑하는 단계;상기 제 1, 제 2 도전형 웰상의 도핑된 반도체층 및 게이트 절연막을 선택적으로 식각하여 균일한 각 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 도전형 웰상의 반도체층의 식각은 제 1 도전형 웰상의 반도체층과 제 2 도전형 웰상의 반도체층의 식각비에 상응하는 깊이로 식각함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 도전형 웰은 p형이고, 상기 제 2 도전형 웰은 n형임을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판에 선택적으로 제 1 도전형 웰과 제 2 도전형 웰을 형성하는 단계;상기 반도체 기판을 선택적으로 식각하여 트랜치를 형성하는 단계;상기 트랜치내에 절연막을 매립하여 소자 격리영역을 형성하는 단계;상기 제 1 도전형 웰 영역의 반도체 기판을 소정깊이로 식각하는 단계;상기 반도체 기판 표면에 게이트 절연막, 반도체층, HSG층을 차례로 형성하는 단계;상기 HSG층 및 반도체층을 선택적으로 제거해서 상기 제 1 도전형 웰과 제 2 도전형 웰 상측에서 상기 반도체층을 평평하게 형성하는 단계;상기 제 1 도전형 웰 상의 상기 반도체층에 제 2 도전형 이온을 도핑하는 단계;상기 제 2 도전형 웰 상의 상기 반도체층에 제 1 도전형의 이온을 도핑하는 단계;상기 제 1, 제 2 도전형 웰상의 도핑된 반도체층 및 게이트 절연막을 선택적으로 식각하여 균일한 각 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제 1 도전형 웰 영역의 반도체 기판은 200∼300Å 식각함을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 반도체층 및 HSG층을 평탄화게 식각하는 방법은 CMP 공정을 이용하여 2400∼2700Å 깊이로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제 1 도전형 웰은 p형이고, 상기 제 2 도전형 웰은 n형임을 특징으로 하는 반도체 소자의 제조방법.
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