KR100253705B1 - 상보형 모스 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 동일한 선폭의 게이트 전극을 갖는 상보형 모스 트랜지스터의 제조 방법에 관한 것이다. 본 발명은 n웰 및 p웰 형성된 반도체 기판 상에 PMOS 트랜지스터와 NMOS 트랜지스터로 된 상보형 모스 트랜지스터를 제조하는 방법에 있어서, 상기 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막상에 게이트 전극용 폴리실리콘막을 형성하는 단계 ; p웰상의 폴리실리콘막이 노출되도록 제 1 마스크 패턴을 상기 폴리실리콘막상에 형성하는 단계; 상기 제1 마스크 패턴을 이용하여 상기 노출된 폴리실리콘막으로 n형 불순물을 이온 주입하는 단계; 상기 제1 마스크 패턴을 제거한 다음, 상기 폴리실리콘막상에 게이트 전극용 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴을 이용하여 P웰상의 폴리실리콘막을 패터닝하여 NMOS 트랜지스터의 게이트 전극을 형성하는 단계; 상기 제2 마스크 패턴을 제거한 다음, 상기 폴리실리콘막상에 제3마스크 패턴을 형성하는 단계; 상기 제3마스크 패턴을 이용하여 상기 N웰상의 폴리실리콘막을 식각하여 PMOS트랜지스터의 게이트 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 서로 동일한 선폭의 게이트 전극을 갖는 상보형 모스 트랜지스터의제조 방법에 관한 것이다.
최근 반도체 산업 전반에 걸쳐 반도체 소자의 빠른 동작과 고집적화를 이루기 위해 반도체 소자의 디자인 룰을 감소시키고 있다. 또한, 모스 트랜지스터의 게이트 전극의 선폭을 축소하는 기술은 반도체 소자의 고집적화와 밀접한 관련이 있다.
일반적으로, 실리콘막을 건식 식각할 경우, 전기적인 활성 도펀트(Electrically active dopants)의 종류나 농도에 의해 식각 속도가 영향을 받는다. 예를들어, 플루오린 (F) 원자로 건식 식각하는 경우, 고농도 n형 도펀트(As또는 P≥1019/㎤)는 식각 속도를 1.5∼2배 향상시킨다.
또한, 고농도 n형(100) 및 (111) 실리콘 또는 실리콘막을 염소(Cl)원자로 식각하는 경우 도핑되지 않은 기판에 비해 15 내지 25배 정도 식각이 빨라진다.
종래의 상보형 모스 트랜지스터(이하, CMOS 소자)의 제조 방법을 제1a도를 참조하여 간략하게 살펴보면, n웰(10a) 및 p웰(10b) 그리고 소자분리막(11)이 형성된 반도체 기판(10)상에 게이트 산화막(13)과 게이트용 폴리실리콘막을 증착한다. 그 다음 , n형 모스 트랜지스터가 형성될 영역이 개구되도록 마스크 패턴(도면상에는 도시되지 않음)을 형성하고, NMOS 트랜지스터의 게이트 전극의 저항을 낮추기 위하여 인(Ph)을 상기 폴리실리콘막으로 이온주입한다.
그 다음, 상기 마스크 패턴을 제거하고 P 형 모스 트랜지스터가 형성된 영역이 개구되도록 마스크패턴(도면상에는 도시되지 않음)을 형성하고, PMOS트랜지스터의 게이트 전극을 낮추기 위한 P형 불순물을 상기 폴리실리콘막으로 이온주입한다.
이어서, 상기 마스크패턴을 제거하고, 게이트 전극 패턴의 형성을 위한 마스크를 전체 구조 상에 형성한다. 상기 게이트 전극패턴의 형성을 위한 마스크를 이용하여 상기 NMOS 트랜지스터영역에 해당되는 부분에는 N형 불순물이 도핑되고 PMOS 트랜지스터영역에 해당되는 부분에는 P형 불순물이 이온주입된 폴리실리콘막을 패터닝하여 동시에 게이트전극(13n), (13p)을 각각 N웰(10a)과 P웰(10b)상에 형성한다.
상기한 바와같이, 상보형 모스 트랜지스터를 제조하기 위하여 PMOS트랜지스터와 NMOS 트랜지스터의 게이트 전극 패턴을 동시에 형성하는 경우, 게이트 전극막의 도핑 타입이나 농도에 따라 식각 속도가 달라지게 되고, 이에 따라 소자 설계시의 의도와는 다르게 PMOS트랜지스터와 NMOS트랜지스터의 게이트 전극의 선폭이 달라지게 된다.
즉, 제1a도에 도시된 바와같이 N형 불순물과 P형 불순물이 각각 도핑된 폴리실리콘막을 식각하여 N형 모스트랜지스터의 게이트 전극(13n)과 PMOS트랜지스터의 게이트전극(13p)을 동시에 형성하는 경우, N형 불순물이 도핑된 NMOS 트랜지스터의 게이트 전극(13n)에 식각 종료점(End-point)을 맞추면, PMOS트랜지스터의 게이트 전극(13p)이 덜 식각되어 상대적으로 PMOS 트랜지스터의 게이트 선폭이 커지게 된다.
이와 반대로, 제1b도에 도시된 바와 같이 PMOM트랜지스터의 게이트 전극을 PMOS 트랜지스터의 게이트 전극(113p)에 식각 종료점을 맞추는 경우에는, NMOS 트랜지스터의 게이트 전극(113n)의 선폭이 작아지게 된다.
이와 같이 발생되는 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 전극의 선폭의 차이는 반도체 소자가 고집적화되면서 상대적으로 그 차이가 주는 영향이 더욱 커지게되고, 펀치-스루(Punch-through)가 발생하거나 저전압에서도 소자가 작동하는 등 반도체 소자의 오동작을 발생시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 서로 다른 불순물로 도핑된 폴리실리콘막을 식각종료점을 달리하여 순차적으로 패터닝하여 PMOS 트랜지스터와 NMOS트랜지스터의 게이트 전극이 동일한 선폭을 갖도록 하는 상보형 모스 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
제1a도 및 제1b도는 종래의 서로 다른 도전형의 불순물이 도핑된 폴리실리콘막을 이용하여 NMOS게이트 전극 패턴과 PMOS게이트 전극 패턴을 동시에 형성하는 방법을 설명하기 위한 단면도.
제2a도 내지 제2d도는 본 발명의 실시예에 따라 동일한 선폭을 갖는 CMOS 소자의 제조 방법을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 반도체 기판 11, 23 : 소자 분리막
12, 24 : 게이트 산화막 13n 13p, 25n,25p : 게이트 전극
21 : p웰 22 : n웰
25 : 게이트 실리콘막 26,27,28 : 마스크 패턴
상기 목적을 달성하기 위하여, 본 발명은 n 웰 및 p웰 형성된 반도체 기판 상에 PMOS 트랜지스터와 NMOS 트랜지스터로 된 상보형 모스 트랜지스터를 제조하는 방법에 있어서, 상기 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막상에 게이트 전극용 폴리실리콘막을 형성하는 단계; p웰상의 폴리실리콘막이 노출되도록 제1 마스크 패턴을 상기 폴리실리콘막상에 형성하는 단계; 상기 제1 마스크 패턴을 이용하여 상기 노출된 폴리실리콘막으로 n형 불순물을 이온 주입하는 단계; 상기 제1 마스크 패턴을 제거한 다음, 상기 폴리실리콘막상에 게이트 전극용 제2마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴을 이용하여 P웰상의 폴리실리콘막을 패터닝하여 NMOS 트랜지스터의 게이트 전극을 형성하는 단계; 상기 제2 마스크 패턴을 제거한 다음, 상기 폴리실리콘막상에 제3마스크 패턴을 형성하는 단계; 상기 제3 마스크 패턴을 이용하여 상기 N웰상의 폴리실리콘막을 식각하여 PMOS 트랜지스터의 게이트 전극을 형성하는 단계를 포함하는 상보형 모스 트랜지스터의 제조 방법을 제공하는 것을 특징으로 한다.
[실시예 ]
이하, 첨부된 도면을 참조로 하여 본 발명의 일실시예를 설명한다.
제2a도 및 제2d도는 본 발명에 따른 상보형 모스 트랜지스터(CMOS)의 제조방법을 설명하기 위한 공정 단면도를 도시한 것이다.
먼저, 제2a도와 같이 p웰(21)과 n웰(22) 및 소자 분리막(23)이 형성된 반도체 기판(20)상에 게이트 산화막(24)과 폴리실리콘막(25)을 형성한다. 폴리실리콘막 대신 비정질 실리콘등이 사용될 수도 있다.
그 다음, 폴리실리콘막(25)중 p웰(21)상부의, 부분이 노출되도록 제 1마스크 패턴(26)을 형성하고, 노출된 폴리실리콘막으로 N형 불순물인 인(Ph)을 이온 주입한다. 이와같이 N형 불순물을 폴리실리콘막으로 이온주입함으로써 나중에 형성되는 게이트 전극의 면저항을 낮출수 있게 된다.
이어서, 상기 제1 마스크 패턴(26)을 제거하고, 제2b도와 같이 다시 p웰(21)상부의 NMOS 트랜지스터의 게이트 전극 패턴을 형성하기 위한 제2 마스크 패턴(27)을 상기 폴리실리콘막(25)상에 형성한다. 상기 제2 마스크 패턴을 마스크로 하여 상기 폴리실리콘막(25)을 식각하여 NMOS 트랜지스터의 게이트 전극(25n)을 형성한다.
제2c도와 같이, 그 다음, 상기 제2 마스크 패턴(27)을 제거하고, n웰(22)상에 PMOS 트랜지스터의 게이트 전극을 형성하기 위한 제 3마스크 패턴(28)을 형성한다. 이어서 상기 제3 마스크 패턴(28)을 이용하여 상기 폴리실리콘막을 식각하여 PMOS 트랜지스터의 게이트 전극(25p)을 형성하면, 제2d도와 같이 된다.
이와 같이, 서로 다른 도핑 상태를 갖는 폴리실리콘막에 대해 PMOS와 NMOS 트랜지스터의 게이트 전극을 별도의 마스크 패턴을 이용하여 순차적으로 형성하여 줌으로써, 제2d도와 같이 동일한 선폭을 갖는 PMOS 및 NMOS 트랜지스터의 게이트 전극을 형성할 수 있다.
즉, 본 발명에서는 NMOS 트랜지스터영역상의 폴리실리콘막으로 N 형 불순물을 이온주입한 다음, N형 모스 트랜지스터의, 게이트를 상기 N형 불순물이 이온주입된 부분을 제2 마스크 패턴을 이용하여 식각하여 NMOS 트랜지스터의 게이트 전극(25n)을 형성하고, 이어서 제3마스크 패턴을 이용하여 PMOS트랜지스터 영역의 도핑되지 않은 폴리실리콘막을 식각하여 PMOS 트랜지스터의 게이트 전극(25p)을 형성한다. 이와 같이, NMOS트랜지스터의 게이트 전극을 형성할 때는 도핑된 폴리실리콘막에 대해 식각종료점을 맞추어 식각하여 원하는 선폭의 게이트 전극을 형성하고, PMOS 트랜지스터의 게이트 전극을 형성할 때는 도핑 되지 않은 폴리실리콘막에 대해 식각 종료점을 맞추어 식각하여 원하는 선폭의 게이트 전극을 형성하므로써, PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 이동일한 선폭을 갖도록 형성하는 것이 가능하다.
필요에 따라서, 본 발명에서는 도핑되지 않은 폴리실리콘막을 식각하여 PMOS 트랜지스터의 게이트 전극을 형성한 다음 P형 불순물을 게이트 전극으로 이온 주입하여 도핑된 PMOS 트랜지스터의 게이트 전극을 형성할 수도 있다.
이상에서 설명한 바와 같이, 본 발명은 서로 다른 도핑 상태를 갖는 폴리실리콘막을 식각하여 NMOS 및 PMOS 영역의 게이트 전극을 형성하는 경우, PMOS 영역과 NMOS 영역의 폴리실리콘막상에 각각의 게이트 전극을 패터닝하기 위한 마스크를 각각 제조하여, 폴리실리콘막의 도핑상태에 따라 식각 종료점을 달리하여 순차적으로 식각함으로써, 동일한 선폭을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트를 제조할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (2)
- n웰 및 p웰 형성된 반도체 기판 상에 PMOS 트랜지스터와 NMOS 트랜지스터로 된 상보형 모스 트랜지스터를 제조하는 방법에 있어서, 상기 반도체 기판 상에 게이트 산하막을 형성하는 단계; 상기게이트 산화막상에 게이트 전극용 폴리실리콘막을 형성하는 단계; p웰상의 폴리실리콘막이 노출되도록 제1마스크 패턴을 상기 폴리실리콘막상에 형성하는 단계; 상기 제1마스크 패턴을 이용하여 상기 노출된 폴리실리콘막으로 n형 불순물을 이온 주입하는 단계; 상기 제1 마스크 패턴을 제거한 다음, 상기 폴리실리콘막상에 게이트 전극용 제2 마스크패턴을 형성하는 단계; 상기 제2마스크 패턴을 이용하여 P웰상의, 폴리실리콘막을 패터닝하여 NMOS 트랜지스터의 게이트 전극을 형성하는 단계; 상기 제2 마스크 패턴을 제거한 다음, 상기 폴리실리콘막상에 제3마스크 패턴을 형성하는 단계; 상기 제3마스크 패턴을 이용하여 상기 N웰상의 폴리실리콘막을 식각하여 PMOS트랜지스터의 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상보형 모스 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 n형 불순물은 인(P)인 것을 특징으로 하는 상보형 모스 트랜지스터의 제조 방법.
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Publications (2)
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330442A (ja) * | 1995-06-02 | 1996-12-13 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
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1997
- 1997-06-30 KR KR1019970030386A patent/KR100253705B1/ko not_active IP Right Cessation
Patent Citations (1)
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| JPH08330442A (ja) * | 1995-06-02 | 1996-12-13 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
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