KR20040002140A - 씨모스 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 포토 마스크층의 소요 개수를 줄여 생산 효율을 높일 수 있도록한 씨모스 소자의 제조 방법에 관한 것으로, 반도체 기판에 서로 격리되는 제 1,2 도전형 웰 영역들을 형성하는 단계;상기 제 1,2 도전형의 웰 영역들의 표면내에 문턱 전압 조절을 위한 불순물 이온을 동시에 주입하는 단계;상기 제 2 도전형 웰 영역상에 제 1 포토레지스트 패턴을 형성하고 제 1 도전형 웰 영역에 문턱 전압을 조절하기 위한 제 1 도전형의 불순물 이온을 주입하는 단계;상기 제 1,2 도전형 웰 영역상에 게이트 전극들을 형성하고 저농도 불순물 이온을 동시에 주입하는 단계;상기 제 1 도전형 웰 영역상에 제 2 포토레지스트 패턴을 형성하고 제 2 도전형 웰 영역에 제 1 도전형의 저농도 불순물 이온을 주입하는 단계를 포함한다.

Description

씨모스 소자의 제조 방법{Method for fabricating of CMOS device}
본 발명은 CMOS 소자에 관한 것으로, 특히 포토 마스크층의 소요 개수를 줄여 생산 효율을 높일 수 있도록한 씨모스 소자의 제조 방법에 관한 것이다.
일반적으로 CMOS 트랜지스터는(Complementary Metal Oxide Silicon Transistor)는 동일한 기판내에 존재하며, 각각의 게이트에 동일한 신호를 인가 받아 동작하는 NMOS 트랜지스터와 PMOS 트랜지스터를 의미한다.
NMOS 트랜지스터와 PMOS 트랜지스터는 서로 다른 도전형 기판에 형성해야 하며, 또한 그 게이트의 도전형 또한 서로 다르다.
동일 도전형의 기판에 형성하기 위해서는 각각 다른 도전형의 웰 영역들을 형성하여 소자를 제조한다.
일반적으로 0.5㎛ 디자인 룰을 갖는 1 poly 1 metal Logic 소자를 기준으로 Photo Layer의 소요 개수는 13개이다.
이하, 첨부된 도면을 참고하여 종래 기술의 CMOS 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 CMOS 소자의 제조를 위한 공정 단면도이다.
종래 기술의 CMOS 소자는 도 1a에서와 같이, 반도체 기판(p-sub)(1)의 표면내에 n형 웰 영역(2a),p형 웰 영역(2b)을 형성한다.
그리고 소자 격리 영역에 PMOS 트랜지스터가 형성되는 n형 웰 영역(2a), NMOS 트랜지스터가 형성되는 p형 웰 영역(2b) 그리고 각각의 소자들을 격리하기 위한 소자 격리층(3)을 형성한다.
이어, 전면에 포토레지스트를 도포하고 n형 웰 영역(2a)상에만 남도록 선택적으로 패터닝하여 제 1 포토레지스트 패턴(4)을 형성한다.
그리고 상기 제 1 포토레지스트 패턴(4)을 마스크로 하여 p형 웰 영역(2b)에 형성될 소자들의 문턱 전압을 조절하기 위한 불순물 이온을 주입한다.
이어, 도 1b에서와 같이, 상기 제 1 포토레지스트 패턴(4)을 제거하고 전면에 다시 포토레지스트를 도포한 후에 상기 p형 웰 영역(2b)상에만 남도록 선택적으로 패터닝하여 제 2 포토레지스트 패턴(5)을 형성한다.
그리고 상기 제 2 포토레지스트 패턴(5)을 마스크로 하여 n형 웰 영역(2a)에 형성될 소자들의 문턱 전압을 조절하기 위한 불순물 이온을 주입한다.
이어, 도 1c에서와 같이, 상기 제 2 포토레지스트 패턴(5)을 제거하고 n형 웰 영역(2a)상에 PMOS 트랜지스터를 형성하기 위한 게이트 전극(6a)을 형성하고, p형 웰 영역(2b)상에 NMOS 트랜지스터를 형성하기 위한 게이트 전극(6b)을 형성한다.
그리고 전면에 포토레지스트를 도포한 후에 n형 웰 영역(2a)상에만 남도록 선택적으로 패터닝하여 제 3 포토레지스트 패턴(7)을 형성한다.
그리고 상기 제 3 포토레지스트 패턴(7)을 마스크로 하여 p형 웰 영역(2b)의 게이트 전극(6b)의 양측면내에 저농도의 불순물 이온을 주입하여 NMOS 트랜지스터를 형성하기 위한 LDD 영역(8a)(8b)을 형성한다.
이어, 도 1d에서와 같이, 상기 제 3 포토레지스트 패턴(7)을 제거하고 전면에 포토레지스트를 도포한 후에 p형 웰 영역(2b)상에만 남도록 선택적으로 패터닝하여 제 4 포토레지스트 패턴(9)을 형성한다.
그리고 상기 제 4 포토레지스트 패턴(9)을 마스크로 하여 n형 웰 영역(2a)의 게이트 전극(6a)의 양측면내에 저농도의 불순물 이온을 주입하여 PMOS 트랜지스터를 형성하기 위한 LDD 영역(10a)(10b)을 형성한다.
이와 같은 공정을 진행한 후에 소오스/드레인 영역을 형성하기 위한 고농도 불순물 이온을 각각의 웰 영역을 구분하여 주입하는 공정 및 층간 절연층 형성, 콘택 형성 및 배선 형성 등의 공정을 진행하여 CMOS 소자를 제조한다.
이와 같은 종래 기술의 CMOS 소자의 제조 공정은 NMOS 트랜지스터 형성 영역과 PMOS 트랜지스터 형성 영역의 불순물 이온 주입을 위한 포토 마스크를 각각 별도의 공정으로 나누어 형성한다.
그러나 이와 같은 종래 기술의 CMOS 소자의 제조 공정에 있어서는 다음과 같은 문제점이 있다.
NMOS 트랜지스터 형성 영역에 이온 주입을 하는 경우에는 PMOS 형성 영역에 포토 마스크를 형성해야 하고, PMOS 트랜지스터 형성 영역에 이온 주입을 하는 경우에는 NMOS 형성 영역에 포토 마스크를 형성해야 한다.
이는 포토 마스크 형성 공정을 단위 공정마다 반복하여 하는 것을 뜻하는 것으로 제조 공정 시간 및 비용 측면에서 불리하고, 반복되는 마스크 패턴의 형성에 따른 생산성 저하 등의 문제를 갖는다.
본 발명은 이와 같은 종래 기술의 CMOS 소자의 제조 공정의의 문제를 해결하기 위한 것으로, CMOS(Complementary Metal Oxide Semiconductor)소자의 제조 공정에서 포토 마스크층의 소요 개수를 줄여 생산 효율을 높일 수 있도록한 씨모스 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 CMOS 소자의 제조를 위한 공정 단면도
도 2a내지 도 2d는 본 발명에 따른 CMOS 소자의 제조를 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22a. n형 웰 영역
22b. p형 웰 영역 23. 소자 격리층
24. 제 1 포토레지스트 패턴 25a.25b. 게이트 전극
26a.26b. PMOS TR LDD 영역 27. 제 2 포토레지스트 패턴
28a.28b. NMOS TR LDD 영역
이와 같은 목적을 달성하기 위한 본 발명에 따른 씨모스 소자의 제조 방법은 반도체 기판에 서로 격리되는 제 1,2 도전형 웰 영역들을 형성하는 단계;상기 제1,2 도전형의 웰 영역들의 표면내에 문턱 전압 조절을 위한 불순물 이온을 동시에 주입하는 단계;상기 제 2 도전형 웰 영역상에 제 1 포토레지스트 패턴을 형성하고 제 1 도전형 웰 영역에 문턱 전압을 조절하기 위한 제 1 도전형의 불순물 이온을 주입하는 단계;상기 제 1,2 도전형 웰 영역상에 게이트 전극들을 형성하고 저농도 불순물 이온을 동시에 주입하는 단계;상기 제 1 도전형 웰 영역상에 제 2 포토레지스트 패턴을 형성하고 제 2 도전형 웰 영역에 제 1 도전형의 저농도 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 씨모스 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2d는 본 발명에 따른 CMOS 소자의 제조를 위한 공정 단면도이다.
본 발명에 따른 CMOS 소자의 제조 공정은 먼저, 도 2a에서와 같이, 반도체 기판(p-sub)(21)의 표면내에 제 1 도전형 즉, n형 웰 영역(22a), 제 2 도전형 즉, p형 웰 영역(22b)을 형성한다.
그리고 소자 격리 영역에 PMOS 트랜지스터가 형성되는 n형 웰 영역(22a), NMOS 트랜지스터가 형성되는 p형 웰 영역(22b) 그리고 각각의 소자들을 격리하기 위한 소자 격리층(23)을 형성한다.
이어, 상기 n형 웰 영역(22a),p형 웰 영역(22b)에 형성될 소자들의 문턱 전압을 조절하기 위한 불순물 이온을 별도의 마스크 없이 동시에 주입한다.
여기서, 이온 주입 공정은 제 2 도전형 불순물 이온으로 p형 웰 영역(22b)에형성되는 NMOS 트랜지스터의 문턱 전압 조절을 기준으로 진행한다.
이어, 도 2b에서와 같이, 전면에 포토레지스트를 도포한 후에 상기 p형 웰 영역(22b)상에만 남도록 선택적으로 패터닝하여 제 1 포토레지스트 패턴(24)을 형성한다.
그리고 상기 제 1 포토레지스트 패턴(24)을 마스크로 하여 n형 웰 영역(22a)에 형성될 소자들의 문턱 전압을 조절하기 위한 불순물 이온을 주입한다.
여기서, 이온 주입 공정은 제 1 도전형 불순물 이온으로 n형 웰 영역(22a)에 형성되는 PMOS 트랜지스터의 문턱 전압 조절을 기준으로 진행한다.
이어, 도 2c에서와 같이, 상기 제 1 포토레지스트 패턴(24)을 제거하고 n형 웰 영역(22a)상에 PMOS 트랜지스터를 형성하기 위한 게이트 전극(25a)을 형성하고, p형 웰 영역(22b)상에 NMOS 트랜지스터를 형성하기 위한 게이트 전극(25b)을 형성한다.
그리고 상기 게이트 전극(25a)(25b)들을 마스크로하여 n형 웰 영역(22a),p형 웰 영역(22b)내에 별도의 마스크층 없이 동시에 저농도의 제 2 도전형 불순물 이온을 PMOS 트랜지스터를 기준으로 주입한다.
이와 같은 이온 주입 공정으로 n형 웰 영역(22a)내에 PMOS 트랜지스터를 형성하기 위한 PMOS TR LDD(Lightly Doped Drain) 영역(26a)(26b)이 형성된다.
여기서, p형 웰 영역(22b)내에도 저농도 불순물 영역(가)(나)이 형성되는데, 상기 저농도 불순물 영역(가)(나)에는 후속 공정에 의해 NMOS 트랜지스터를 형성하기 위한 불순물 이온이 다시 주입된다.
이어, 도 2d에서와 같이, 전면에 포토레지스트를 도포한 후에 n형 웰 영역(22a)상에만 남도록 선택적으로 패터닝하여 제 2 포토레지스트 패턴(27)을 형성한다.
그리고 상기 제 2 포토레지스트 패턴(27)을 마스크로 하여 p형 웰 영역(22b)의 게이트 전극(25b)의 양측면내에 저농도의 제 1 도전형의 불순물 이온을 주입하여 NMOS 트랜지스터를 형성하기 위한 NMOS TR LDD 영역(28a)(28b)을 형성한다.
이와 같은 공정을 진행한 후에 소오스/드레인 영역을 형성하기 위한 고농도 불순물 이온을 각각의 웰 영역을 구분하여 주입하는 공정 및 층간 절연층 형성, 콘택 형성 및 배선 형성 등의 공정을 진행하여 CMOS 소자를 제조한다.
이와 같은 본 발명에 따른 CMOS 소자의 제조 공정은 NMOS 트랜지스터 형성 영역과 PMOS 트랜지스터 형성 영역의 문턱 전압 조절을 위한 이온 주입 공정 및 LDD 영역을 형성하기 위한 이온 주입 공정을 각각 1회의 포토 마스크만을 사용하여 진행하는 것이다.
이와 같은 본 발명에 따른 씨모스 소자의 제조 방법은 다음과 같은 효과가 있다.
본 발명은 포토 마스크 형성 공정을 단위 공정마다 반복하여 하지 않고, 1회의 마스크층 형성 공정으로 NMOS 트랜지스터 영역과 PMOS 트랜지스터 형성 영역의 문턱 전압 조절 이온 주입 공정을 진행한다.
또한, 1회의 마스크층 형성 공정으로 NMOS 트랜지스터 영역과 PMOS 트랜지스터 형성 영역의 LDD 이온 주입 공정을 진행하므로 공정을 단순화할 수 있다.
이는 제조 공정 시간 및 제조 비용을 줄이고 반복되는 마스크 패턴의 형성에 따른 생산성 저하 등의 문제를 해결하여 생산 효율을 높이는 효과가 있다.

Claims (4)

  1. 반도체 기판에 서로 격리되는 제 1,2 도전형 웰 영역들을 형성하는 단계;
    상기 제 1,2 도전형의 웰 영역들의 표면내에 문턱 전압 조절을 위한 불순물 이온을 동시에 주입하는 단계;
    상기 제 2 도전형 웰 영역상에 제 1 포토레지스트 패턴을 형성하고 제 1 도전형 웰 영역에 문턱 전압을 조절하기 위한 제 1 도전형의 불순물 이온을 주입하는 단계;
    상기 제 1,2 도전형 웰 영역상에 게이트 전극들을 형성하고 저농도 불순물 이온을 동시에 주입하는 단계;
    상기 제 1 도전형 웰 영역상에 제 2 포토레지스트 패턴을 형성하고 제 2 도전형 웰 영역에 제 1 도전형의 저농도 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 씨모스 소자의 제조 방법.
  2. 제 1 항에 있어서, 제 1 도전형은 n형이고 제 2 도전형은 p형인 것을 특징으로 하는 씨모스 소자의 제조 방법.
  3. 제 1 항에 있어서, 제 1,2 도전형의 웰 영역들의 표면내에 문턱 전압 조절을 위한 불순물 이온을 동시에 주입하는 단계에서 제 2 도전형 불순물을 사용하는 것을 특징으로 하는 씨모스 소자의 제조 방법.
  4. 제 1 항에 있어서, 제 1,2 도전형 웰 영역에 저농도 불순물 이온을 동시에 주입하는 단계에서 제 2 도전형 불순물을 사용하는 것을 특징으로 하는 씨모스 소자의 제조 방법.
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