KR100359773B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 액티브 영역의 엣지부위에서 전계감소를 유도하여 오프(off)상태에서 전류가 흐르지 않도록하는데 적당한 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명의 반도체 소자 제조방법은 반도체 기판을 액티브 영역과 필드 영역으로 정의하는 공정과, 상기 액티브 영역상의 소정부분에 게이트 물질층을 패터닝하는 공정과, 상기 액티브 영역이 노출되는 오픈영역을 갖는 마스크를 형성하는 공정과, 상기 노출된 게이트 물질층 및 액티브 영역에 상기 반도체 기판과 반대도전형의 불순물을 도핑시켜 게이트 전극과 소오스 및 드레인 영역을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 특히 고집적 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 집적화가 진행됨에 따라 디자인 룰(design rule)이 감소하게 되어 게이트 전극의 폭, 채널길이 등 셀 사이즈가 작아지고 있는 추세에 있다.
하지만, 고집적화를 위해 셀 사이즈를 작게하는데에는 한계가 있고, 또한 셀 사이즈를 작게하더라도 소자의 동작 및 신뢰성에 있어서 아무런 문제가 없어야 한다.
특히, 초소형 반도체 소자의 경우, 게이트 전극의 폭이 매우 좁기 때문에 그로 인한 문제점들이 나타나고 있다.
문제점중 하나가 게이트 유도 드레인 리키지 현상(GIDL:Gate Induced Drain Leakage)이다.
이는, 좁은 폭의 트렌치 격리구조에서 나타나는 것으로, 트렌치의 엣지부위와 게이트, 드레인간의 3차원 영역에서 나타나는 현상이다.
통상, 게이트와 드레인간의 오버랩(overlap)부위에 전계가 발생하게 되는데, 트렌치 격리구조를 채용함에 따라 트렌치의 엣지부위에서의 GIDL에 의해 게이트와 드레인간의 2차원 영역에서의 전계보다 트렌치의 엣지부위, 게이트, 드레인간의 3차원 영역에서의 전계가 훨씬 높게 나타난다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조방법을 설명하기로 한다.
먼저, 종래 기술은 NMOS 또는 PMOS 또는 CMOS와 같은 모스(MOS)소자 형성시, 폴리 게이트를 도핑시키는 방법으로서, 그 중 CMOS소자 형성에 따른 폴리 게이트 도핑방법을 도 1a 내지 1b에 도시하였다.
도 1a에서와 같이, PMOS소자가 형성될 영역(A)과 NMOS소자가 형성될 영역(B)을 정의한다.
그리고 트렌치 아이솔레이션(trench isolation)공정으로 형성된 소자 격리 영역에 의해 서로 격리되는 제 1 액티브 영역(11)과 제 2 액티브 영역(11a)을 정의한다.
여기서, 제 1 액티브 영역(11)은 PMOS소자의 액티브 영역이고, 제 2 액티브 영역(11a)은 NMOS소자의 액티브 영역이다.
이어, 전면에 불순물이 도핑되지 않은 폴리실리콘층을 형성한 후, 패터닝하여 상기 제 1, 제 2 액티브 영역(11,11a)을 가로지르는 방향으로 폴리 게이트(12)를 형성한다.
이후, 폴리 게이트(12)에 불순물을 도핑시키는 공정이 진행되는데, 상기 불순물 도핑은 폴리 게이트(12)만 별도로 도핑시키는 방법과, 소오스/드레인 불순물 이온주입시에 한꺼번에 도핑시키는 방법이 있다.
통상적으로, 폴리 게이트에 도핑되는 불순물의 농도는 소오스/드레인용 불순물의 농도보다 더 높다. 따라서, 폴리 게이트와 소오스/드레인을 별도의 공정으로 도핑시킬 경우에는 상기 소오스/드레인용 불순물의 농도는 폴리 게이트의 농도보다 더 낮다.
하지만, 폴리 게이트를 소오스/드레인 불순물 이온주입시 한꺼번에 도핑시킬 경우에는 상기 소오스/드레인 불순물의 농도가 통상적인 농도보다 높아야 한다. 즉, 통상적인 소오스/드레인용 불순물의 농도만으로는 폴리 게이트의 도핑 농도를 충분히 만족시키지 못하므로, 상기 폴리 게이트의 도핑농도를 만족시킬 수 있도록 소오스/드레인용 불순물의 농도를 통상적인 농도보다 더 높여 주어야 한다.
종래 기술은 폴리 게이트를 소오스/드레인 불순물 주입시에 도핑시키는 것으로, 도 1a에 도시된 바와 같이, 상기 폴리 게이트(12)를 형성한 후, 상기 PMOS소자가 형성될 영역(A)이 노출되도록 제 1 마스크(13)를 형성한다.
즉, 도 1a에서와 같이, PMOS소자가 형성될 영역(A)만 노출되도록 제 1 마스크(13)를 형성한 후, 전면에 P도전형의 불순물 이온주입을 실시하여 상기 폴리 게이트(12) 및 제 1 액티브 영역(11)을 도핑시킨다.
따라서, 노출된 폴리 게이트(12)에 불순물이 도핑되고, 그 양측의 제 1 액티브 영역(11)에도 불순물이 도핑되어 PMOS의 소오스/드레인 불순물 영역(14,15)이 형성된다.
이때, 주입되는 불순물은 B 또는 BF2이온을 이용한다.
이후, 도 1b에서와 같이, 제 1 마스크(13)를 제거한 후, NMOS소자가 형성될 부위(B)만 노출되도록 제 2 마스크(16)를 형성한 후, 전면에 N도전형의 불순물 이온주입을 실시하여 노출부위의 폴리 게이트(12) 및 제 2 액티브 영역(11a)을 도핑시킨다.
따라서, 폴리 게이트(12)에 N도전형의 불순물이 도핑되고, 제 2 액티브 영역(11a)에도 불순물이 도핑되어 NMOS의 소오스/드레인 불순물 영역(17,18)이 형성된다.
이때, 주입되는 불순물은 As 또는 P 이온을 이용한다.
한편, 도 2a는 도 1a의 Ⅰ-Ⅰ'선에 따른 단면도로써, 폴리 게이트를 도핑시킬 때, 종래와 같이, 마스크의 오픈 영역을 형성할 경우, 게이트 전극에 의해 액티브 영역의 엣지부위에 전계가 집중되는 부분을 도시한 것이다.
도 2b는 도 1a의 Ⅱ-Ⅱ'선에 따른 단면도로써, 액티브 영역의 엣지부위에 게이트 전극에 의해 전계가 집중될 경우, 액티브 영역의 엣지부위에 대전되는 전하들에 의해 소오스와 드레인간에 채널이 형성되는 모습을 도시한 것이다.
상기와 같은 종래 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.
소자가 작아짐에 따라 액티브 영역의 엣지부위에서 게이트에 의한 전계가 다른 영역에서 보다 강해지므로 이 영역의 문턱전압이 낮아지게 된다. 따라서, 드레인-소오스간의 전압이 낮은 오프(off)상태에서도 전류가 흐르게 되어 소자의 전력(power) 소모가 증가하게 되며, 특히 채널 폭이 작아질수록 이러한 문제는 더욱 심각해진다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로,액티브 영역의 엣지부위에서 전계감소를 유도하여 오프상태에서 전류가 흐르지 않도록하는데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1b는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 레이아웃 공정도
도 2a는 도 1a의 Ⅰ-Ⅰ'선에 따른 단면도
도 2b는 도 1a의 Ⅱ-Ⅱ'선에 따른 단면도
도 3은 게이트의 엣지부위에서 전계 발생을 보여주는 레이아웃도
도 4a 내지 4b는 본 발명 제 1 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 레이아웃 공정도
도 5a 내지 5b는 본 발명 제 2 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 레이아웃 공정도
도면의 주요부분에 대한 부호의 설명
31,31a : 제 1, 제 2 액티브 영역 32 : 폴리 게이트
33,36 : 제 1, 제 2 마스크 34,35 : 제 1 소오스/드레인 영역
37,38 : 제 2 소오스/드레인 영역
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판을 액티브 영역과 필드 영역으로 정의하는 공정과, 상기 액티브 영역상의 소정부분에 게이트 물질층을 패터닝하는 공정과, 상기 액티브 영역이 노출되는 오픈영역을 갖는 마스크를 형성하는 공정과, 상기 노출된 게이트 물질층 및 액티브 영역에 상기 반도체 기판과 반대도전형의 불순물을 도핑시켜 게이트 전극과 소오스 및 드레인 영역을 형성하는 공정을 포함하여 이루어진다.
먼저, 본 발명은 초소형 반도체 소자에 있어서, 액티브 영역에서 게이트 전극에 의해 전계가 증가하여 오프(off) 상태에서도 소오스와 드레인간에 전류가 흐르는 현상을 방지하기 위한 것으로, 소자 형성에 따른 게이트 도핑시 마스크를 액티브 영역의 크기와 거의 동일하게 하여 전계가 발생하는 부위의 게이트의 도핑농도를 감소시키는데 특징이 있다.
이하, 본 발명의 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 반도체 소자 제조방법을 설명하기 위한 개략적인 레이아웃도로서, 도 3에 도시한 점선부분에서 전계가 증가하지 않도록 하기 위함이다.
도 4a 내지 4b는 본 발명 제 1 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 레이아웃 공정도로서, NMOS 또는 PMOS 또는 CMOS와 같은 모스(MOS) 소자형성시 폴리게이트를 도핑시키는 방법에 관한 것이다.
참고적으로, 본 발명의 실시예는 CMOS소자를 예로 한 것이다.
도 4a에 도시한 바와 같이, 반도체 기판을 PMOS가 형성될 영역(A)과 NMOS가 형성될 영역(B)으로 정의한다.
이 후, 트렌치 아이솔레이션(trench isolation) 공정을 이용하여 소자 격리영역을 형성하는 것에 의해 각 영역의 액티브 영역 즉, 제 1 액티브 영역(31)과 제 2 액티브 영역(31a)을 정의한다.
이후, 상기 제 1, 제 2 액티브 영역(31,31a)을 포함한 반도체 기판 전면에 불순물이 도핑되지 않은 폴리실리콘층을 형성한 후, 패터닝하여 제 1 액티브 영역(31) 및 제 2 액티브 영역(31a)을 가로지르는 폴리 게이트(32)를 형성한다.
PMOS가 형성될 영역(A)의 폴리 게이트(32)에 불순물을 도핑시키기 위해 제 1 마스크(33)를 형성한다.
이때, 제 1 마스크(33)의 오픈(open) 부위는 PMOS가 형성될 영역(A)의 제 1 액티브 영역(31)만 노출되도록 한다.
즉, 종래에는 액티브 영역 및 필드 영역을 포함하여 PMOS가 형성될 영역(A)이 전부 노출되도록 마스크를 형성하였으나, 본 발명 제 1 실시예는 마스크의 오픈(open) 부위가 액티브 영역의 크기와 거의 동일하도록 한다.
물론, 마스크의 오픈 부위가 액티브 영역의 크기보다 0.1㎛ 정도 크거나 작게 형성할 수도 있다.
이와 같이, 제 1 마스크(33)를 형성한 후, P도전형의 불순물 이온주입을 실시하여 상기 오픈된 폴리 게이트(32)를 도핑시키고, 제 1 액티브 영역(31)에 소오스 불순물 영역(34)과 드레인 불순물 영역(35)을 형성한다.
이때, 주입되는 불순물은 B 또는 BF2이온을 이용한다.
이어, 도 4b에 도시한 바와 같이, 상기 제 1 마스크(33)를 제거한 후, 이번에는 NMOS가 형성될 영역(B)의 제 2 액티브영역(31a)이 노출되도록 제 2 마스크(36)를 형성한다.
이후, 상기 노출된 제 2 액티브 영역(31a)에 상기 PMOS영역에 주입된 불순물과 반대도전형의 불순물을 이온주입한 후, 확산공정을 실시하여 폴리 게이트(32)를 도핑시킴과 동시에 소오스 불순물 영역(37)과 드레인 불순물 영역(38)을 형성한다.
여기서, 상기 PMOS영역에 주입되는 불순물은 As 또는 P 이온을 이용한다.
한편, 상기 폴리 게이트 도핑함에 있어서, 폴리실리콘층을 형성하기 이전에 폴리 게이트가 형성될 영역에 미리 폴리 게이트 도핑용 불순물을 주입시키는 것이 가능하다.
즉, 미리 폴리 게이트가 형성될 영역의 반도체 기판에 불순물을 도핑시킨 후, 이후에 폴리 게이트를 형성한 다음, 확산공정으로 상기 폴리 게이트를 도핑시킨다. 이후, 각각 PMOS영역 및 NMOS영역에 소오스 및 드레인 영역을 형성한다.
상기와 같은 본 발명 제 1 실시예에 따르면, 폴리 게이트에 도핑된 불순물이 확산공정시에 옆으로 확산되어 폴리 게이트 엣지부위의 도핑농도를 낮추게 된다.
따라서, 엣지부위에서 전계가 감소하여 오프(off)상태에서 소오스와 드레인간에 채널이 형성되는 것을 방지할 수 있다.
즉, 종래에는 폴리 게이트의 농도와 소오스/드레인 불순물의 농도가 동일하므로 확산을 실시하더라도 폴리 게이트 엣지부위에서의 농도의 변화가 없는 반면에, 본 발명의 제 1 실시예는 폴리 게이트의 농도보다 소오스/드레인 불순물 확산영역의 농도가 더 낮으므로 확산공정을 실시하면, 농도가 높은 폴리 게이트의 불순물이 농도가 낮은 소오스나 드레인쪽으로 확산되어 폴리 게이트의 도핑 농도를 낮게 가져갈 수 있다.
이어, 도 5a 내지 5b는 본 발명 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 레이아웃 공정도이다.
본 발명 제 2 실시예는 각 마스크의 오픈 영역을 더욱더 축소하여 액티브 영역상의 게이트 전극만이 노출되도록 마스크를 형성하는데 특징이 있다.
도 5a에 도시한 바와 같이, 반도체 기판을 PMOS가 형성될 영역(A)과 NMOS가 형성될 영역(B)으로 정의한다.
이후, 트렌치 아이솔레이션 공정을 이용하여 소자 격리영역을 형성하는 것에 의해 제 1 액티브 영역(31)과 제 2 액티브 영역(31a)을 정의한다.
이어, 반도체 기판 전면에 불순물이 도핑되지 않은 폴리실리콘층을 형성한 후, 패터닝하여 폴리 게이트(32)를 형성한다.
PMOS가 형성될 영역(A)의 폴리 게이트(32)에 불순물을 도핑시키기 위해 제 1 마스크(33)를 형성한다.
이때, 제 1 마스크(33)는 PMOS가 형성될 영역(A)의 제 1 액티브 영역(31)상의 폴리 게이트(32)만이 노출되도록 오픈(open)영역을 형성한다.
즉, 종래에는 액티브 영역 및 소자 격리영역을 포함하여 PMOS가 형성될 영역이 전부 노출되도록 마스크를 형성하였으며, 본 발명 제 1 실시예는 마스크의 오픈 부위가 액티브 영역과 거의 일치하도록 하였으나, 본 발명 제 2 실시예는 마스크의 오픈(open) 부위가 액티브 영역상의 폴리 게이트와 동일하도록 한다.
물론, 마스크의 오픈 부위가 노출된 폴리 게이트보다 0.1㎛ 정도 크거나 작게 형성할 수도 있다.
이와 같이, 제 1 마스크(33)를 형성한 후, P도전형의 불순물 이온주입을 실시하여 상기 오픈부위의 폴리 게이트(32)을 도핑시킨다.
이어, 도 5b에 도시한 바와 같이, 상기 제 1 마스크(33)를 제거한 후, 이번에는 NMOS가 형성될 영역(B)의 제 2 액티브 영역(31a)을 가로지르는 폴리 게이트(32)가 노출되도록 제 2 마스크(36)를 형성한다.
이후, 상기 노출된 폴리 게이트에 상기 PMOS영역에 주입된 불순물과 반대도전형의 불순물을 이온주입하고 확산공정을 실시하여 폴리 게이트(32)를 도핑시킨다.
이어서, 도면에는 도시되지 않았지만, 마스크를 이용한 불순물 이온주입으로 PMOS가 형성될 영역의 액티브 영역에 소오스/드레인 영역을 형성한다.
그리고, 상기 마스크를 제거한 후, 이번에는 NMOS가 형성될 영역의 액티브 영역에 불순물을 주입하여 소오스/드레인 영역을 형성하면, 본 발명 제 2 실시예에 따른 반도체 소자 제조공정이 완료된다.
한편, 상기 폴리 게이트의 도핑은 폴리실리콘층을 형성하기 이전에 미리 기판에 불순물을 도핑시키는 것이 가능하다.
즉, 폴리 게이트가 형성될 부위에 미리 폴리 게이트를 도핑시키기 위한 불순물을 도핑시킨 후, 폴리 게이트를 패터닝한 다음, 확산공정을 실시하여 불순물을 폴리 게이트로 확산시킨 후, PMOS 및 NMOS영역에 각각 소오스 및 드레인 영역을 형성할 수도 있다.
이상 상술한 바와 같이, 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.
폴리 게이트 엣지부위의 농도를 낮추어 엣지부위에서 문턱전압이 감소하고 전계가 증가하는 현상을 방지하여 오프상태에서 소오스와 드레인간에 전류가 흐르는 것을 방지할 수 있다. 따라서, 전력 소모를 최소화할 수 있으며, 특히, 폴리 게이트의 폭이 좁은 소자에서 오프 커런트(off current)를 방지할 수 있다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
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  5. 삭제
  6. 반도체 기판에 제 1 액티브 영역과 제 2 액티브 영역을 정의하는 공정;
    상기 제 1 액티브 영역 및 제 2 액티브 영역을 가로지르는 게이트 물질층을 패터닝하는 공정;
    상기 제 1 액티브 영역이 노출되도록 제 1 액티브 영역과 동일한 크기의 오픈영역을 갖는 제 1 마스크를 형성하는 공정;
    상기 노출된 게이트 물질층 및 제 1 액티브 영역에 제 1 도전형의 불순물을 이온주입하여 제 1 게이트 전극과 제 1 소오스 및 드레인 영역을 형성하는 공정;
    상기 제 1 마스크를 제거한 후, 상기 제 2 액티브 영역이 노출되도록 제 2 액티브 영역과 동일한 크기의 오픈영역을 갖는 제 2 마스크를 형성하는 공정;
    상기 노출된 게이트 물질층 및 제 2 액티브 영역에 제 2 도전형의 불순물을 이온주입하여 상기 제 2 게이트 전극과 제 2 소오스 및 드레인 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 삭제
  8. 반도체 기판에 제 1 액티브 영역과 제 2 액티브 영역을 정의하는 공정;
    상기 제 1, 제 2 액티브 영역을 가로지르는 게이트 물질층을 패터닝하는 공정;
    상기 제 1 액티브 영역상의 게이트 물질층이 노출되도록 오픈영역을 갖는 제 1 마스크를 형성하는 공정;
    상기 노출된 게이트 물질층에 제 1 도전형의 불순물을 도핑시켜 제 1 게이트 전극을 형성하는 공정;
    상기 제 1 마스크를 제거한 후, 상기 제 2 액티브 영역상의 게이트 물질층이 노출되도록 오픈영역을 갖는 제 2 마스크를 형성하는 공정;
    상기 노출된 게이트 물질층에 제 2 도전형의 불순물을 도핑시켜 제 2 게이트 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자 제조방법.
  9. 제 8 항에 있어서, 상기 제 2 게이트 전극을 형성한 후 상기 제 1 게이트 전극 양측의 제 1 액티브 영역에 제 1 소오스 및 드레인 영역을 형성하는 공정과,
    상기 제 2 게이트 전극 양측의 제 2 액티브 영역에 제 2 소오스 및 드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제 8 항에 있어서, 상기 제 1, 제 2 마스크의 오픈영역은 각각 상기 제 1, 제 2 액티브 영역상의 게이트 전극 크기보다 0.1㎛ 작게 형성하거나 또는 0.1㎛ 크게 형성하는 것을 포함함을 특징으로 하는 반도체 소자 제조방법.
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