JP4548946B2 - 半導体素子の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、高度に集積化された半導体素子の製造方法に関し、特に、消費電力が少ない高集積半導体素子の製造方法に関する。
【０００２】
【従来の技術】
最近、半導体素子の集積化に伴って最小線幅（Design rule）が狭くなり、例えばゲート電極の幅、チャネルの長さなどが縮小してセルサイズが小さくなる傾向にある。しかし、高集積化のためにセルサイズを縮小することには限界があり、また、セルサイズを縮小しても素子の動作及び信頼性に悪い影響を与えてはいけない。
【０００３】
特に、超小型半導体素子の場合、ゲート電極の幅が非常に狭いことにより生じる問題点が発生することがある。その一つとして、ゲート誘導ドレイン漏洩現象（Gate Induced Drain Leakage：以下「ＧＩＤＬ」と略称する）が挙げられる。この現象は、狭い幅のトレンチ隔離構造において現れるもので、トレンチのエッジ部位と、ゲート及びドレインとの間の３次元領域で現れる現象である。
【０００４】
通常、ゲートとドレインとの間のオーバーラップ部位において電界が発生していたが、上記トレンチ隔離構造を採用することでトレンチのエッジ部位にＧＩＤＬが生じることにより、ゲートとドレインとの間の２次元領域における電界よりもトレンチのエッジ部位とゲート及びドレインとの間の３次元領域における電界の方が更に高くなる。
【０００５】
以下、添付図面を参照して従来技術による半導体素子の製造方法を説明する。まず、従来のＮＭＯＳ、ＰＭＯＳまたはＣＭＯＳのようなＭＯＳ素子の形成時において、ポリゲートをドープする技術のうち、ＣＭＯＳ素子の形成時におけるポリゲートのドーピング方法を図６及び図７に示す。
【０００６】
まず、図６に示すように、ＰＭＯＳ素子の形成領域ＡとＮＭＯＳ素子の形成領域Ｂとを区画する。そして、トレンチアイソレーション工程を施して素子隔離領域を形成することによって、互いに隔離される第１アクティブ領域１１と第２アクティブ領域１１ａとを形成する。ここで、上記第１アクティブ領域１１はＰＭＯＳ素子のアクティブ領域であり、また第２アクティブ領域１１ａはＮＭＯＳ素子のアクティブ領域である。
【０００７】
次いで、不純物がドープされていないポリシリコン層を全面に形成した後、パターニングを施して前記第１アクティブ領域１１及び第２アクティブ領域１１ａを横切る方向にポリゲート１２を形成する。その後、このポリゲート１２に不純物をドープする工程が行われるが、この際、上記ポリゲート１２のみを別途にドープする方法と、ソース及びドレイン用不純物イオンを注入する時に同時にドープする方法とがある。
【０００８】
通常、ポリゲート１２にドープされる不純物の濃度は、ソース及びドレイン領域の不純物の濃度よりも更に高い。したがって、ポリゲート１２とソース及びドレインとを別の工程にてドープする場合には、前記ソース及びドレイン領域の不純物の濃度の方がポリゲート１２の濃度より低い。しかし、ポリゲート１２と、ソース及びドレイン領域とに不純物イオンを同時にドープする場合には、ソース及びドレイン領域の不純物の濃度がポリゲート１２の濃度程度に高くなければならない。即ち、通常のソース及びドレイン領域の不純物の濃度ではポリゲート１２のドーピング濃度が十分ではないので、そのポリゲート１２のドーピング濃度を満足させるようにソース及びドレイン領域の不純物の濃度を通常の濃度より更に高めなければならない。
【０００９】
従来の技術は、上記ソース及びドレイン用不純物を注入する時にポリゲート１２をドープするもので、図６に示すように、前記ポリゲート１２を形成した後、前記ＰＭＯＳ素子が形成される領域Ａが露出されるように第１マスク１３を形成する。即ち、図６に示すように、ＰＭＯＳ素子の形成領域Ａのみが露出するように第１マスク１３を形成した後、全面にＰ導電型の不純物イオンの注入を施して前記ポリゲート１２及び第１アクティブ領域１１をドープする。したがって、露出したポリゲート１２にＰ導電型の不純物がドープされ、またその両側の第１アクティブ領域１１にも不純物がドープされ、ＰＭＯＳのソース不純物拡散領域１４及びドレイン不純物拡散領域１５が形成される。このとき、注入される不純物としてホウ素（Ｂ）または二フッ化ホウ素（ＢＦ ２ ）のイオンが使われる。
【００１０】
次いで、図７に示すように、第１マスク１３を除去した後、ＮＭＯＳ素子の形成領域Ｂのみが露出されるように第２マスク１６を形成した後、全面にＮ導電型の不純物イオンの注入を行い、露出部位のポリゲート１２及び第２アクティブ領域１１ａをドープする。したがって、露出したポリゲート１２にＮ導電型の不純物がドープされ、またその両側の第２アクティブ領域１１ａにも不純物がドープされることにより、ＮＭＯＳのソース領域１７及びドレイン領域１８が形成される。このとき、注入される不純物としてヒ素（Ａｓ）またはリン（Ｐ）のイオンが使われる。
【００１１】
ここで、図８（ａ）は、図６のＩ−Ｉ′線による断面図であって、ポリゲート１２をドープするときにおいて、上述のようにマスクのオープン領域を形成する場合には、ゲート電極となるポリゲート１２によってアクティブ領域１１及び１１ａのエッジ部位“Ａ”に電界が集中する状態を示すものである。
【００１２】
また、図８（ｂ）は、図６のII−II′線部の平面図であって、ゲート電極となるポリゲート１２によってアクティブ領域のエッジ部位“Ａ”に電界が集中する場合には、アクティブ領域のエッジ部位“Ａ”に帯電する電荷によってソースＳとドレインＤとの間にチャネルが形成される状態を示すものである。
【００１３】
【発明が解決しようとする課題】
しかし、上述のような従来の半導体素子の製造方法においては、以下のような問題点があった。すなわち、半導体素子が縮小化するに従って、図８（ａ）に示すアクティブ領域１１及び１１ａのエッジ部位“Ａ”におけるゲートによる電界が他の領域より強くなるので、上記アクティブ領域１１及び１１ａのしきい値電圧が低くなる。したがって、図８（ｂ）に示すドレインＤとソースＳとの間の電圧差の低いオフ状態でも電流が流れるようになり、半導体素子の電力消費が増加するようになるという問題点があった。このような問題は、特に、チャネルの幅が小さくなるほど更に深刻となる。
【００１４】
そこで、本発明は、このような従来技術の問題点に対処し、アクティブ領域のエッジ部位における電界の集中を減少させることにより、オフ状態では電流が流れないようにした半導体素子の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明による半導体素子の１つの製造方法は、半導体基板をアクティブ領域とフィールド領域とに区画する工程と、全面にゲート用層を形成した後パターニングすることにより、ゲートパターンを形成する工程と、前記アクティブ領域及び前記アクティブ領域上の前記ゲートパターン部のみを露出させた開口部を有するマスクを形成する工程と、前記マスクを用いて、前記アクティブ領域及び前記アクティブ領域上の前記ゲートパターン部に不純物をイオン注入する工程と、前記ゲートパターン部及び前記アクティブ領域にイオン注入された不純物の拡散処理を行うことにより、ゲート電極、ソース領域及びドレイン領域を形成する工程とを含むことを特徴とする。
【００１６】
また、本発明は、超小型半導体素子において、アクティブ領域でゲート電極によって電界が増加してオフ状態でもソースとドレインの間に電流が流れる現象を防止するためのもので、素子形成の際のゲートへのドーピングに用いるマスクをアクティブ領域の大きさとほぼ同一に形成するとともにドーパントの拡散処理を行うことにより、ゲート部のうち電界が発生する部位のドーパント濃度を減少させることに特徴がある。
【００１７】
【発明の実施の形態】
以下、本発明による半導体素子の製造方法を添付図面に基づいて詳細に説明する。図１は、本発明の製造方法によって得られる半導体素子の概略を示す説明図であって、図１に示す点線部分における電界が増加しないようにゲート電極Ｇ、ソース領域Ｓ、ドレイン領域Ｄがレイアウトされる。
【００１８】
図２〜図３は、本発明の第１の実施形態による半導体素子の製造方法を説明するための工程図であって、ＮＭＯＳ、ＰＭＯＳまたはＣＭＯＳのようなＭＯＳ素子の形成時におけるポリゲートをドープさせる方法を示す。ここでは、本発明の実施形態としてＣＭＯＳ素子を例に説明する。
【００１９】
まず、図２に示すように、半導体基板をＰＭＯＳ形成領域ＡとＮＭＯＳ形成領域Ｂとに区画する。その後、トレンチアイソレーション工程を施して素子隔離領域を形成することにより、各領域のアクティブ領域、つまり、第１アクティブ領域３１と第２アクティブ領域３１ａとを形成する。
【００２０】
次に、上記第１アクティブ領域３１及び第２アクティブ領域３１ａを含む半導体基板の全面に不純物がドープされていないポリシリコン層を形成した後、該ポリシリコン層をパターニングして上記第１アクティブ領域３１及び第２アクティブ領域３１ａを横切るポリゲート３２を形成する。次に、ＰＭＯＳが形成される領域Ａのポリゲート３２に不純物をドープするための第１マスク３３を形成する。このとき、該第１マスク３３のオープン部位は、ＰＭＯＳ形成領域Ａの第１アクティブ領域３１のみが露出されるようにする。
【００２１】
即ち、従来は、前述のように、アクティブ領域及びフィールド領域を含み、ＰＭＯＳが形成される領域Ａが全部露出されるようにマスクを形成したが（図６参照）、本発明の第１実施形態においては、マスクのオープン部位が第１アクティブ領域３１の大きさとほぼ同一であるように形成する。なお、そのマスクのオープン部位がアクティブ領域の大きさより０．１μｍ程度大きく又は小さく、すなわち、アクティブ領域の縦横の幅に対し、−０．１μｍ〜＋０．１μｍの範囲内に形成しても良い。
【００２２】
このように、第１マスク３３を形成した後、第１アクティブ領域３１上のポリゲート３２及び第１アクティブ領域３１に、Ｐ導電型の不純物イオンを注入し、上記第１アクティブ領域３１に第１ソース不純物拡散領域３４と第１ドレイン不純物拡散領域３５とを形成する。ここで、注入される不純物としてホウ素（Ｂ）または二フッ化ホウ素（ＢＦ ２ ）のイオンが使われる。
【００２３】
そして、図３に示すように、前記第１マスク３３を除去した後、今度はＮＭＯＳが形成される領域Ｂの第２アクティブ領域３１ａが露出されるように第２マスク３６を形成する。その後、第２マスク３６を用いて、第２アクティブ領域３１ａ上のポリゲート３２及び露出された第２アクティブ領域３１ａに、前記ＰＭＯＳ領域に注入された不純物と反対の導電型の不純物イオンを注入した後、拡散工程を施すことにより、第２ソース不純物拡散領域３７と第２ドレイン不純物拡散領域３８とを形成する。ここで、前記ＮＭＯＳ領域に注入される不純物としてヒ素（Ａｓ）またはリン（Ｐ）のイオンが使われる。
【００２４】
なお、前記ポリゲート３２のドーピング時において、ポリシリコン層を形成する前にポリゲート３２が形成される領域に予めポリゲートドーピング用不純物を注入してもよい。即ち、ポリゲート３２が形成される領域の半導体基板に不純物をドープした後、ポリゲート３２をパターニングし、それから拡散工程によって前記ポリゲート３２をドープする。その後、それぞれＰＭＯＳ領域Ａ及びＮＭＯＳ領域Ｂにソース領域及びドレイン領域を形成する。
【００２５】
上記のような本発明の第１の実施形態によれば、ポリゲート３２にドープされた不純物は拡散工程によって拡散し、ポリゲート３２のエッジ部位のドープ濃度を低めるようになる。したがって、上記エッジ部位における電界が減少し、オフ状態で図２に示すソース不純物拡散領域３４とドレイン不純物拡散領域３５との間、及び図３に示すソース不純物拡散領域３７とドレイン不純物拡散領域３８との間にチャネルが形成されることを防止することができる。
【００２７】
次に、図４〜図５は、本発明の第２の実施形態による半導体素子の製造方法を説明するための工程図である。本発明の第２の実施形態は、各マスクのオープン領域を更に縮小し、アクティブ領域上のゲート電極のみが露出されるようにマスクを形成することを特徴とする。
【００２８】
まず、図４に示すように、半導体基板をＰＭＯＳ形成領域ＡとＮＭＯＳ形成領域Ｂとで区画する。その後、トレンチアイソレーション工程を施して素子隔離領域を形成することにより、第１アクティブ領域３１と第２アクティブ領域３１ａとを形成する。
【００２９】
次に、半導体基板の全面に不純物がドープされていないポリシリコン層を形成した後、パターニングしてポリゲート３２を形成する。ＰＭＯＳが形成される領域Ａのポリゲート３２に不純物をドープするために第１マスク３３を形成する。このとき、上記第１マスク３３は、ＰＭＯＳ形成領域Ａの第１アクティブ領域３１上のポリゲート３２のみが露出されるようにオープン領域を形成する。
【００３０】
即ち、従来はアクティブ領域及びフィールド領域を含み、ＰＭＯＳが形成される領域Ａが全部露出されるようにマスクを形成したが、本発明の第１実施形態はマスクのオープン部位がアクティブ領域とほぼ一致するようにしており、第２実施形態ではマスクのオープン部位がアクティブ領域上のポリゲート３２と同一となるようにする。なお、上記マスクのオープン部位の大きさを、露出させるポリゲート部より０．１μｍ程度大きく又は小さく、すなわち、ポリゲートの縦横の幅に対し、−０．１μｍ〜＋０．１μｍの範囲内に形成しても良い。
【００３１】
このように、第１マスク３３を形成した後、Ｐ導電型の不純物イオン注入を行い、前記オープン部位のポリゲート３２をドープさせる。次に、図５に示すように、前記第１マスク３３を除去した後、今度はＮＭＯＳが形成される領域Ｂの第２アクティブ領域３１ａを横切るポリゲート３２が露出されるように第２マスク３６を形成する。
【００３２】
その後、上記露出されたポリゲートに前記ＰＭＯＳ領域に注入された不純物と反対の導電型の不純物をイオン注入し、拡散工程を施してポリゲート３２をドーピングさせる。次いで、図示省略したが、マスクを用いた不純物イオン注入によってＰＭＯＳが形成される領域Ａのアクティブ領域にソース不純物拡散領域及びドレイン不純物拡散領域を形成する。そして、前記マスクを除去した後、今度はＮＭＯＳが形成される領域のアクティブ領域に不純物を注入してソース不純物拡散領域及びドレイン不純物拡散領域を形成すると、本発明の第２実施形態による半導体素子の製造工程が完了する。
【００３３】
なお、前記ポリゲート３２のドーピング時、ポリシリコン層の形成の前、予め基板に不純物をドープしてもよい。即ち、ポリゲート３２の形成部位に予めポリゲート３２をドープするための不純物をドープした後、上記ポリゲート３２をパターニングし、それから拡散工程を施して上記不純物をポリゲート３２へ拡散させた後、ＰＭＯＳ及びＮＭＯＳ領域にそれぞれソース不純物拡散領域及びドレイン不純物拡散領域を形成することもできる。
【００３４】
【発明の効果】
請求項１〜３、５、６に係る発明によれば、ゲート電極に不純物をドープするとき、不純物をドーピングするためのマスクのオープン部位をアクティブ領域と同一に形成して、ゲート電極エッジ部位の電界を減少させ、オフ状態で電流が流れることを防止することができる。したがって、消費電力を減少させることができ、特に、ゲート電極の幅の狭い素子にてその効果は顕著に現れる。
【００３５】
また、請求項４、７、８に係る発明によれば、ゲート電極に不純物をドープするとき、アクティブ領域上のゲート電極のみが露出されるようにマスクのオープン部位を形成して、ゲート電極のエッジ部位で電界を減少させ、オフ状態でソースとドレインとの間に電流が流れることを防止することができる。したがって、消費電力を減少させることができ、特に、ゲート電極の幅の狭い素子にてその効果は顕著に現れる。
【００３６】
さらに、請求項３に係る発明によれば、ゲート電極に不純物をドープするに当たって、ゲート電極の形成部位の基板に予め不純物をドープし、後でゲート電極をパターニングした後、拡散工程を行うことでゲート電極に不純物をドープすることもできる。
【００３７】
そして、請求項８によれば、マスクのオープン部位をゲート電極より若干小さく、又は大きく形成することにより、ゲート電極のエッジ部位において電界が減少する効果を得ることができる。
【図面の簡単な説明】
【図１】 本発明の製造方法によって得られる半導体素子の概略を示す説明図である。
【図２】 本発明の第１の実施形態による半導体素子の製造方法を説明するための工程図で、第１アクティブ領域に第１ソース不純物拡散領域及び第１ドレイン不純物拡散領域を製造する工程を示す。
【図３】 本発明の第１の実施形態による半導体素子の製造方法を説明するための工程図で、第２アクティブ領域に第２ソース不純物拡散領域及び第２ドレイン不純物拡散領域を製造する工程を示す。
【図４】 本発明の第２の実施形態による半導体素子の製造方法を説明するための工程図で、第１アクティブ領域に第１ソース不純物拡散領域及び第１ドレイン不純物拡散領域を製造する工程を示す。
【図５】 本発明の第２の実施形態による半導体素子の製造方法を説明するための工程図で、第２アクティブ領域に第２ソース不純物拡散領域及び第２ドレイン不純物拡散領域を製造する工程を示す。
【図６】 従来の半導体素子の製造方法を説明するための工程図で、ＰＭＯＳ素子の製造領域にソース不純物拡散領域及びドレイン不純物拡散領域を製造する工程を示す。
【図７】 従来の半導体素子の製造方法を説明するための工程図で、ＮＭＯＳ素子の製造領域にソース不純物拡散領域及びドレイン不純物拡散領域を製造する工程を示す。
【図８】 従来の半導体素子の構造を示す図で、（ａ）は図６のＩ−Ｉ′線による断面図を示し、（ｂ）は同図のII−II′線部の平面図を示す。
【符号の説明】
Ｓ…ソース
Ｄ…ドレイン
Ｇ…ゲート
３１…第１アクティブ領域
３１ａ…第２アクティブ領域
３２…ポリゲート
３３…第１マスク
３４…第１ソース不純物拡散領域
３５…第１ドレイン不純物拡散領域
３６…第２マスク
３７…第２ソース不純物拡散領域
３８…第２ドレイン不純物拡散領域

Claims (8)

  1. 半導体基板をアクティブ領域とフィールド領域とに区画する工程と、
    全面にゲート用層を形成した後パターニングすることにより、ゲートパターンを形成する工程と、
    前記アクティブ領域及び前記アクティブ領域上の前記ゲートパターン部のみを露出させた開口部を有するマスクを形成する工程と、
    前記マスクを用いて、前記アクティブ領域及び前記アクティブ領域上の前記ゲートパターン部に不純物をイオン注入する工程と、
    前記ゲートパターン部及び前記アクティブ領域にイオン注入された不純物の拡散処理を行うことにより、ゲート電極、ソース領域及びドレイン領域を形成する工程と、
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記マスクの開口部は、前記アクティブ領域と同一に形成することを特徴とする請求項１記載の半導体素子の製造方法。
  3. さらに、前記ゲート用層を形成する前に、前記ゲートパターンが形成される領域に、ゲートドーピング用不純物をイオン注入する工程と、
    前記ゲートパターンを形成した後、前記ゲートドーピング用不純物を前記ゲートパターンに拡散させる工程と、
    を行うことを特徴とする請求項１記載の半導体素子の製造方法。
  4. 半導体基板をアクティブ領域とフィールド領域とに区画する工程と、
    全面にゲート用層を形成した後パターニングすることにより、ゲートパターンを形成する工程と、
    前記アクティブ領域上の前記ゲートパターン部のみを露出させた開口部を有するマスクを形成する工程と、
    前記マスクを用いて、前記アクティブ領域上の前記ゲートパターン部に不純物をイオン注入する工程と、
    前記ゲートパターン部にイオン注入された不純物の拡散処理を行うことにより、ゲート電極を形成する工程と、
    前記アクティブ領域に不純物イオンを注入して、ソース領域及びドレイン領域を形成する工程と
    を含むことを特徴とする半導体素子の製造方法。
  5. 半導体基板に、フィールド領域によって区画された第１アクティブ領域及び第２アクティブ領域を形成する工程と、
    全面にゲート用層を形成した後、パターニングすることにより、前記第１アクティブ領域及び前記第２アクティブ領域を横切るゲートパターンを形成する工程と、
    前記第１アクティブ領域及び前記第１アクティブ領域上の前記ゲートパターン部のみを露出させた開口部を有する第１マスクを形成する工程と、
    前記第１マスクを用いて、前記第１アクティブ領域及び前記第１アクティブ領域上の前記ゲートパターン部に、第１導電型の不純物をイオン注入する工程と、
    前記ゲートパターン部にイオン注入された前記第１導電型の不純物の拡散処理を行うことにより、第１ゲート電極、第１ソース領域及び第１ドレイン領域を形成する工程と、
    前記第１マスクを除去した後、前記第２アクティブ領域及び前記第２アクティブ領域上の前記ゲートパターン部のみを露出させた開口部を有する第２マスクを形成する工程と、
    前記第２マスクを用いて、前記第２アクティブ領域及び前記第２アクティブ領域上の前記ゲートパターン部に第２導電型の不純物をイオン注入する工程と、
    前記ゲートパターン部にイオン注入された前記第２導電型の不純物の拡散処理を行うことにより、第２ゲート電極、第２ソース領域及び第２ドレイン領域を形成する工程と、
    を含むことを特徴とする半導体素子の製造方法。
  6. 前記第１マスクの開口部は、前記第１アクティブ領域と同一に形成し、前記第２マスクの開口部は、前記第２アクティブ領域と同一に形成することを特徴とする請求項５記載の半導体素子の製造方法。
  7. 半導体基板に、フィールド領域によって区画された第１アクティブ領域及び第２アクティブ領域を形成する工程と、
    全面にゲート用層を形成した後パターニングすることにより、前記第１アクティブ領域及び前記第２アクティブ領域を横切るゲートパターンを形成する工程と、
    前記第１アクティブ領域上の前記ゲートパターン部のみを露出させた開口部を有する第１マスクを形成する工程と、
    前記第１マスクを用いて、前記第１アクティブ領域上の前記ゲートパターン部に第１導電型の不純物をイオン注入する工程と、
    前記第１マスクを除去した後、前記第２アクティブ領域上の前記ゲートパターン部のみを露出させた開口部を有する第２マスクを形成する工程と、
    前記第２マスクを用いて、前記第２アクティブ領域上の前記ゲートパターン部に第２導電型の不純物をイオン注入する工程と、
    前記ゲートパターン部にイオン注入された前記第１導電型の不純物及び前記第２導電型の不純物の拡散処理を行うことにより、第１ゲート電極及び第２ゲート電極を形成する工程と、
    前記第１アクティブ領域に前記第１導電型の不純物イオンを注入して、第１ソース領域及び第１ドレイン領域を形成する工程と、
    前記第２アクティブ領域に前記第２導電型の不純物イオンを注入して、第２ソース領域及び第２ドレイン領域を形成する工程と
    を含むことを特徴とする半導体素子の製造方法。
  8. 前記第１マスク及び第２マスクの前記ゲートパターン部を露出部させた前記開口部は、それぞれ、前記第１アクティブ領域上の前記第１ゲートパターン部及び前記第２アクティブ領域上の前記第２ゲートパターン部の幅に対し、−０．１μｍ〜＋０．１μｍの範囲内であることを特徴とする請求項７記載の半導体素子の製造方法。
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